JP2000252263A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
- Publication number
- JP2000252263A JP2000252263A JP11053281A JP5328199A JP2000252263A JP 2000252263 A JP2000252263 A JP 2000252263A JP 11053281 A JP11053281 A JP 11053281A JP 5328199 A JP5328199 A JP 5328199A JP 2000252263 A JP2000252263 A JP 2000252263A
- Authority
- JP
- Japan
- Prior art keywords
- side wall
- gate
- wall spacer
- semiconductor device
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Drying Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特に、ＬＤＤ構造を有する半導体装置の製造
プロセスにおいて、細線効果を抑制するゲートのサリサ
イド（Self-Aligned Silicide）化を行うための側壁ス
ペーサのプラズマエッチング方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device having an LDD structure, in which a gate is formed into a salicide (Self-Aligned Silicide) for suppressing a thin line effect. The present invention relates to a plasma etching method for a sidewall spacer.
【０００２】[0002]
【従来の技術】従来、半導体装置の高集積化及び動作の
高速化のために、電界効果型トランジスタのゲート長が
短縮化されることに伴い、ゲートと配線との接触抵抗が
増大し、半導体装置の高集積化及び動作の高速化を妨げ
る細線効果が発生するという問題があった。2. Description of the Related Art Conventionally, as the gate length of a field-effect transistor is shortened in order to increase the degree of integration and speed of operation of a semiconductor device, the contact resistance between the gate and the wiring increases, and There is a problem that a thin line effect occurs which hinders high integration and high-speed operation of the device.
【０００３】ＬＤＤ構造を有する半導体装置において
は、この細線効果を抑制すべく、ゲートと配線との接触
面積を大きくするために、ゲートのサリサイド化が行わ
れている。ゲートのサリサイド化とは、ゲート上面のみ
ならずゲート側面上部までをゲートと配線との接続部に
するために、ゲート側面上部までゲートが露出するよう
な側壁スペーサをゲート周囲に形成し、この側壁を利用
して自己整合的にゲート上部のシリサイド化を行うもの
である。これにより、ゲートと配線との接触抵抗を低減
し、細線効果を抑制することができる。In a semiconductor device having an LDD structure, in order to suppress the thin line effect, a salicide gate is used in order to increase a contact area between a gate and a wiring. In order to make the gate salicide, not only the upper surface of the gate but also the upper portion of the gate side as a connection portion between the gate and the wiring, a sidewall spacer is formed around the gate so that the gate is exposed to the upper portion of the gate side. Is used to perform silicidation of the upper part of the gate in a self-aligned manner. Thereby, the contact resistance between the gate and the wiring can be reduced, and the thin line effect can be suppressed.
【０００４】以下、従来のゲートのサリサイド化のため
の側壁スペーサのプラズマエッチング方法について説明
する。A conventional plasma etching method of a side wall spacer for saliciding a gate will be described below.
【０００５】図３は、従来のゲートのサリサイド化のた
めの側壁スペーサのプラズマエッチング工程におけるゲ
ート部分の構造を示した断面図である。具体的には、図
３（ａ）はエッチング前の構造、図３（ｂ）はエッチン
グ後の構造をそれぞれ示した断面図である。FIG. 3 is a cross-sectional view showing a structure of a gate portion in a conventional plasma etching process of a side wall spacer for salicidation of a gate. Specifically, FIG. 3A is a cross-sectional view showing the structure before etching, and FIG. 3B is a cross-sectional view showing the structure after etching.
【０００６】エッチング前のゲート部分は、図３（ａ）
に示すように、シリコン基板（Ｓｉ）５表面近傍のチャ
ネル領域上にゲート絶縁酸化膜（Ｇａｔｅ−Ｏｘ．）４
が形成され、ゲート絶縁酸化膜４上にポリシリコンゲー
ト電極（ｐｏｌｙ−Ｓｉ）３が形成されている。また、
ポリシリコンゲート電極３及びシリコン基板５の表面を
覆ってシリコン酸化膜（ＳｉＯ2）２が形成され、さら
にシリコン酸化膜２の表面を覆って、側壁スペーサとな
るシリコン窒化膜（ＳｉＮ）１が形成されている。FIG. 3A shows a gate portion before etching.
As shown in FIG. 3, a gate insulating oxide film (Gate-Ox.) 4 is formed on a channel region near the surface of a silicon substrate (Si) 5.
Is formed, and a polysilicon gate electrode (poly-Si) 3 is formed on the gate insulating oxide film 4. Also,
A silicon oxide film (SiO 2 ) 2 is formed covering the surface of the polysilicon gate electrode 3 and the silicon substrate 5, and a silicon nitride film (SiN) 1 serving as a side wall spacer is formed covering the surface of the silicon oxide film 2. Have been.
【０００７】このシリコン窒化膜１をエッチングしてゲ
ート側面上部までゲートが露出するような側壁スペーサ
を形成するためには、通常の側壁スペーサが形成される
エッチングにとどまらず、側壁スペーサ肩部が除去され
るように、エッチングを行わなければならない。In order to form a side wall spacer by etching the silicon nitride film 1 so that the gate is exposed to the upper part of the side surface of the gate, not only etching for forming a normal side wall spacer but also a shoulder portion of the side wall spacer is removed. Etching must be performed as described.
【０００８】従来のゲートのサリサイド化のための側壁
スペーサのプラズマエッチング工程においては、図３
（ａ）及び（ｂ）に示すように、側壁スペーサ肩部を除
去するために、六フッ化硫黄（ＳＦ6）、臭化水素（Ｈ
Ｂｒ）、酸素（Ｏ2）をおよそ８：１：１の体積比で含
有する雰囲気を使用して、１５０ｍＴｏｒｒ以上の高圧
力の下でエッチングを行う。この高圧力の下でのエッチ
ングは等方的に進行し、側壁スペーサ肩部が除去された
時点でエッチングを終了すると、ゲート側面上部までゲ
ートが露出するような側壁スペーサ１Ａ’が形成され、
この側壁スペーサ１Ａ’を利用してゲート上部のサリサ
イド化を行うことができる。In a conventional plasma etching process of a side wall spacer for salicidation of a gate, FIG.
As shown in (a) and (b), sulfur hexafluoride (SF 6 ), hydrogen bromide (H
Etching is performed under a high pressure of 150 mTorr or more using an atmosphere containing Br) and oxygen (O 2 ) in a volume ratio of about 8: 1: 1. The etching under the high pressure proceeds isotropically, and when the etching is completed when the shoulder of the side wall spacer is removed, a side wall spacer 1A ′ is formed such that the gate is exposed to the upper side of the gate.
Using the side wall spacer 1A ', the upper part of the gate can be salicided.
【０００９】[0009]
【発明が解決しようとする課題】図４は、従来のゲート
のサリサイド化のための側壁スペーサのプラズマエッチ
ング工程におけるエッチング前後の側壁スペーサ部分の
構造を示した拡大断面図である。FIG. 4 is an enlarged cross-sectional view showing the structure of a side wall spacer portion before and after etching in a conventional side wall spacer plasma etching process for saliciding a gate.
【００１０】上述のように、側壁スペーサ肩部を除去す
るためのエッチングは等方的に進行することから、図４
に示すように、側壁スペーサ１Ａ’を形成するシリコン
窒化膜１のエッチングによる水平方向の後退量が大き
く、予めこの後退量を見込んで、堆積するシリコン窒化
膜１の膜厚を厚めに設定する必要があった。As described above, the etching for removing the shoulder of the side wall spacer proceeds isotropically.
As shown in FIG. 6, the silicon nitride film 1 forming the side wall spacer 1A 'has a large amount of retreat in the horizontal direction due to etching, and it is necessary to set the film thickness of the silicon nitride film 1 to be thicker in anticipation of this retreat amount in advance. was there.
【００１１】また、等方的にエッチングが進行するの
で、側壁スペーサ肩部及び下部の形状もスソを引き易
く、寸法制御精度にも問題があり、今後、素子をさらに
微細化する場合への対応が非常に困難であった。Further, since the etching progresses isotropically, the shape of the shoulder portion and the lower portion of the side wall spacer is easily pulled out, and there is a problem in the dimensional control accuracy. Was very difficult.
【００１２】本発明は上記問題点に鑑みてなされたもの
で、その目的は、ＬＤＤ構造を有する半導体装置の製造
中にゲート周囲に形成する側壁スペーサ肩部を、ゲート
上部が露出するように除去するプラズマエッチング方法
において、高い寸法制御精度で、側壁スペーサ肩部をエ
ッチングすることが可能な半導体装置の製造方法を提供
することである。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and an object of the present invention is to remove a shoulder of a side wall spacer formed around a gate during manufacturing of a semiconductor device having an LDD structure so that an upper portion of the gate is exposed. An object of the present invention is to provide a method of manufacturing a semiconductor device capable of etching a shoulder of a side wall spacer with high dimensional control accuracy in a plasma etching method.
【００１３】[0013]
【課題を解決するための手段】本発明に係る半導体装置
の製造方法によれば、ＬＤＤ構造を有する半導体装置の
製造工程中にゲート周囲に形成する側壁スペーサ肩部
を、ゲート上部が露出するように除去する半導体装置の
製造方法において、塩素、臭化水素、六フッ化硫黄、酸
素をおよそ１２：３：１：１の体積比で含有し、圧力１
５０ｍＴｏｒｒ未満の第１の雰囲気を使用して、ゲート
を覆って形成されたシリコン窒化膜を異方性エッチング
し、側壁スペーサに加工する第１の工程と、塩素、臭化
水素、酸素をおよそ１２：３：１の体積比で含有し、圧
力１５０ｍＴｏｒｒ未満の第２の雰囲気を使用して、側
壁スペーサ肩部をテーパエッチングして除去する第２の
工程と、六フッ化硫黄、臭化水素、酸素をおよそ８：
１：１の体積比で含有し、圧力１５０ｍＴｏｒｒ以上の
第３の雰囲気を使用して、側壁スペーサを等方性エッチ
ングして整形する第３の工程とを備えたことを特徴と
し、この構成により、高い寸法制御精度で、側壁スペー
サ肩部をエッチングすることが可能となる。According to a method of manufacturing a semiconductor device according to the present invention, a shoulder of a side wall spacer formed around a gate during a manufacturing process of a semiconductor device having an LDD structure is exposed so that an upper portion of the gate is exposed. In a method of manufacturing a semiconductor device, chlorine, hydrogen bromide, sulfur hexafluoride, and oxygen are contained in a volume ratio of about 12: 3: 1: 1 and a pressure of 1: 1.
Using a first atmosphere of less than 50 mTorr, a first step of anisotropically etching the silicon nitride film formed over the gate and processing the silicon nitride film into a sidewall spacer, and removing chlorine, hydrogen bromide, and oxygen by about 12 A second step of tapering and removing the shoulder of the side wall spacer using a second atmosphere containing a volume ratio of 3: 3 and a pressure of less than 150 mTorr, and sulfur hexafluoride, hydrogen bromide, Oxygen about 8:
A third step of shaping the side wall spacer by isotropic etching using a third atmosphere containing a volume ratio of 1: 1 and a pressure of 150 mTorr or more. The shoulder of the side wall spacer can be etched with high dimensional control accuracy.
【００１４】従って、シリコン窒化膜は、側壁スペーサ
の幅とほぼ等しい膜厚に形成されたものとするとよい。Therefore, it is preferable that the silicon nitride film is formed to have a thickness substantially equal to the width of the side wall spacer.
【００１５】[0015]
【発明の実施の形態】以下、本発明に係る半導体装置の
製造方法の実施の一形態について、図面を参照しながら
説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of a method for manufacturing a semiconductor device according to the present invention will be described below with reference to the drawings.
【００１６】図１は、本発明に係る半導体装置の製造方
法の各製造工程におけるゲート部分の構造を示した断面
図である。具体的には、図１（ａ）は、本発明に係る半
導体装置の製造方法による加工前のゲート部分の構造、
図１（ｂ）は、本発明に係る半導体装置の製造方法の第
１の工程による加工後の構造、図１（ｃ）本発明に係る
半導体装置の製造方法の第２の工程による加工後の構
造、図１（ｄ）本発明に係る半導体装置の製造方法の第
３の工程による加工後の構造をそれぞれ示した断面図で
ある。FIG. 1 is a cross-sectional view showing the structure of a gate portion in each manufacturing step of the method for manufacturing a semiconductor device according to the present invention. Specifically, FIG. 1A shows a structure of a gate portion before processing by a method of manufacturing a semiconductor device according to the present invention,
FIG. 1B shows the structure after processing in the first step of the method for manufacturing a semiconductor device according to the present invention, and FIG. 1C shows the structure after processing in the second step in the method for manufacturing the semiconductor device according to the present invention. FIG. 1D is a cross-sectional view illustrating a structure after processing in a third step of the method for manufacturing a semiconductor device according to the present invention.
【００１７】本発明に係る半導体装置の製造方法による
加工前のゲート部分は、図１（ａ）に示すように、シリ
コン基板（Ｓｉ）５表面近傍のチャネル領域上にゲート
絶縁酸化膜（Ｇａｔｅ−Ｏｘ．）４が形成され、ゲート
絶縁酸化膜４上にポリシリコンゲート電極（ｐｏｌｙ−
Ｓｉ）３が形成されている。また、ポリシリコンゲート
電極３及びシリコン基板５の表面を覆ってシリコン酸化
膜（ＳｉＯ2）２が形成され、さらにシリコン酸化膜２
の表面を覆って、形成しようとする側壁スペーサの幅と
ほぼ同等の厚さのシリコン窒化膜（ＳｉＮ）１が形成さ
れている。As shown in FIG. 1A, the gate portion before processing by the method for manufacturing a semiconductor device according to the present invention has a gate insulating oxide film (Gate-type oxide film) on a channel region near the surface of a silicon substrate (Si) 5. Ox.) 4 is formed, and a polysilicon gate electrode (poly-
Si) 3 is formed. Further, a silicon oxide film (SiO 2 ) 2 is formed to cover the surface of the polysilicon gate electrode 3 and the surface of the silicon substrate 5, and the silicon oxide film 2 is further formed.
, A silicon nitride film (SiN) 1 having a thickness substantially equal to the width of the side wall spacer to be formed is formed.
【００１８】図１（ｂ）に示すように、本発明に係る半
導体装置の製造方法の第１の工程においては、側壁スペ
ーサとなるシリコン窒化膜１を垂直方向に加工したシリ
コン窒化膜１Ａとするために、塩素（Ｃｌ2）、臭化水
素（ＨＢｒ）、六フッ化硫黄（ＳＦ6）、酸素（Ｏ2）を
およそ１２：３：１：１の体積比で含有する第１の雰囲
気を使用して、１５０ｍＴｏｒｒ未満の低圧力で、シリ
コン窒化膜１の異方性エッチングを行う。但し、第１の
工程における第１の雰囲気では、シリコン窒化膜１とそ
の下地酸化膜であるシリコン酸化膜２との選択比が小さ
く、過剰なエッチングはすることができないため、シリ
コン酸化膜２が露出した時点で、又はそれ以前にエッチ
ングを止める。As shown in FIG. 1B, in the first step of the method for manufacturing a semiconductor device according to the present invention, a silicon nitride film 1A serving as a side wall spacer is formed into a silicon nitride film 1A processed in a vertical direction. For this purpose, a first atmosphere containing chlorine (Cl 2 ), hydrogen bromide (HBr), sulfur hexafluoride (SF 6 ), and oxygen (O 2 ) in a volume ratio of about 12: 3: 1: 1 is used. The anisotropic etching of the silicon nitride film 1 is performed at a low pressure of less than 150 mTorr. However, in the first atmosphere in the first step, the selectivity between the silicon nitride film 1 and the underlying silicon oxide film 2 is small and excessive etching cannot be performed. Stop etching at or before exposure.
【００１９】次に、図１（ｃ）に示すように、本発明に
係る半導体装置の製造方法の第２の工程においては、シ
リコン窒化膜１Ａと下地のシリコン酸化膜２との十分な
選択比を得るために、塩素（Ｃｌ2）、臭化水素（ＨＢ
ｒ）、酸素（Ｏ2）をおよそ１２：３：１の体積比で含
有する第２の雰囲気を使用して、１５０ｍＴｏｒｒ未満
の低圧力で、シリコン窒化膜１Ａの側壁スペーサ肩部を
テーパエッチングして除去し、シリコン窒化膜１Ｂとす
る。しかし、第２の工程におけるエッチングは、テーパ
エッチングであるために、除去した側壁スペーサ肩部の
シリコン酸化膜２表面にシリコン窒化膜１ｂが薄皮状に
残存してしまう。Next, as shown in FIG. 1C, in the second step of the method for manufacturing a semiconductor device according to the present invention, a sufficient selectivity between the silicon nitride film 1A and the underlying silicon oxide film 2 is obtained. To obtain chlorine (Cl 2 ), hydrogen bromide (HB
r), using a second atmosphere containing oxygen (O 2 ) at a volume ratio of about 12: 3: 1, taper-etch the side wall spacer shoulder of the silicon nitride film 1A at a low pressure of less than 150 mTorr. To form a silicon nitride film 1B. However, since the etching in the second step is a taper etching, the silicon nitride film 1b remains in the form of a thin film on the surface of the silicon oxide film 2 at the removed side wall spacer shoulder.
【００２０】そこで、図１（ｄ）に示すように、本発明
に係る半導体装置の製造方法の第３の工程においては、
シリコン窒化膜１Ｂ，１ｂを等方的にエッチングするた
めに、六フッ化硫黄（ＳＦ6）、臭化水素（ＨＢｒ）、
酸素（Ｏ2）をおよそ８：１：１の体積比で含有する雰
囲気を使用して、１５０ｍＴｏｒｒ以上の高圧力の下で
エッチングを行い、第２の工程において除去した側壁ス
ペーサ肩部のシリコン酸化膜２表面に薄皮状に残存した
シリコン窒化膜１ｂを除去して、側壁スペーサ１Ｃの整
形を行う。第３の工程におけるエッチング条件は、従来
のエッチング条件と同様であるが、既に第２の工程にお
いて側壁スペーサ肩部を除去した後であるので、エッチ
ング時間はかなり短くなる。第１，第２，第３の工程の
具体的なエッチング時間は、シリコン窒化膜１の膜厚等
の条件に応じて定められる。Therefore, as shown in FIG. 1D, in the third step of the method for manufacturing a semiconductor device according to the present invention,
In order to isotropically etch the silicon nitride films 1B and 1b, sulfur hexafluoride (SF 6 ), hydrogen bromide (HBr),
Etching is performed under a high pressure of 150 mTorr or more using an atmosphere containing oxygen (O 2 ) in a volume ratio of about 8: 1: 1, and silicon oxide on the side wall spacer shoulder removed in the second step is etched. The silicon nitride film 1b remaining in the form of a skin on the surface of the film 2 is removed, and the side wall spacer 1C is shaped. The etching conditions in the third step are the same as the conventional etching conditions, but since the shoulder portions of the side wall spacers have already been removed in the second step, the etching time is considerably shortened. The specific etching time in the first, second, and third steps is determined according to conditions such as the thickness of the silicon nitride film 1.
【００２１】上述の第１の工程から第３の工程までの各
工程の処理は、同一のエッチング装置内で連続に行うこ
とができる。The processing of each of the above-described first to third steps can be performed continuously in the same etching apparatus.
【００２２】図２は、本発明に係る半導体装置の製造方
法と従来の半導体装置の製造方法とによるゲートのサリ
サイド化のための側壁スペーサのプラズマエッチング前
後におけるゲート部分の構造を示した断面図である。具
体的には、図２（ａ）は本発明に係る半導体装置の製造
方法による側壁スペーサのプラズマエッチング前後にお
けるゲート部分の構造、図２（ｂ）は従来の半導体装置
の製造方法による側壁スペーサのプラズマエッチング前
後におけるゲート部分の構造をそれぞれ示した断面図で
ある。FIG. 2 is a sectional view showing a structure of a gate portion before and after plasma etching of a side wall spacer for salicidation of a gate by a method of manufacturing a semiconductor device according to the present invention and a conventional method of manufacturing a semiconductor device. is there. Specifically, FIG. 2A shows the structure of the gate portion before and after plasma etching of the side wall spacer by the semiconductor device manufacturing method according to the present invention, and FIG. 2B shows the structure of the side wall spacer by the conventional semiconductor device manufacturing method. It is sectional drawing which showed the structure of the gate part before and after plasma etching, respectively.
【００２３】図２（ｂ）に示すように、従来の半導体装
置の製造方法により側壁スペーサのプラズマエッチング
を行った場合には、側壁スペーサ肩部を除去するための
エッチングは等方的に進行することから、側壁スペーサ
１Ａ’を形成するシリコン窒化膜１のエッチングによる
水平方向の後退量が大きく、形成される側壁スペーサ１
Ａ’の幅ｂは、当初形成されていたシリコン窒化膜１の
膜厚ａよりも小さくなってしまう。従って、予めこの後
退量（ａ−ｂ）を見込んで、堆積するシリコン窒化膜１
の膜厚ａを厚めに設定する必要があり、また、寸法制御
精度にも問題があった。As shown in FIG. 2B, when plasma etching of the sidewall spacer is performed by the conventional method of manufacturing a semiconductor device, the etching for removing the shoulder of the sidewall spacer proceeds isotropically. Therefore, the amount of retreat in the horizontal direction due to the etching of the silicon nitride film 1 forming the sidewall spacer 1A 'is large, and the sidewall spacer 1 to be formed is formed.
The width b of A ′ is smaller than the thickness a of the silicon nitride film 1 that was originally formed. Therefore, the silicon nitride film 1 to be deposited is anticipated in consideration of the retreat amount (ab) in advance.
It is necessary to set the film thickness a to a relatively large value, and there is also a problem in dimensional control accuracy.
【００２４】一方、図２（ａ）に示すように、本発明に
係る半導体装置の製造方法により側壁スペーサのプラズ
マエッチングを行った場合には、シリコン窒化膜１を側
壁スペーサ１Ａ（図１（ｂ）参照）に加工するエッチン
グ過程において異方性エッチングを行っているため、形
成される側壁スペーサ１Ｃの幅ｂは、当初形成されてい
たシリコン窒化膜１の膜厚ａとほぼ等しい。従って、予
め堆積するシリコン窒化膜１の膜厚ａは、形成しようと
する側壁スペーサ１Ｃの幅ｂとほぼ同等に設定すればよ
く、寸法制御精度も非常に高い。On the other hand, as shown in FIG. 2A, when plasma etching of the sidewall spacer is performed by the method of manufacturing a semiconductor device according to the present invention, the silicon nitride film 1 is replaced with the sidewall spacer 1A (FIG. 1B). Since the anisotropic etching is performed in the etching process of (1), the width b of the formed side wall spacer 1C is substantially equal to the film thickness a of the silicon nitride film 1 formed originally. Therefore, the thickness a of the silicon nitride film 1 to be deposited in advance may be set substantially equal to the width b of the sidewall spacer 1C to be formed, and the dimensional control accuracy is very high.
【００２５】[0025]
【発明の効果】本発明に係る半導体装置の製造方法によ
れば、側壁スペーサとなるシリコン窒化膜の異方性エッ
チングを行い、シリコン窒化膜を垂直方向に加工する第
１の工程と、シリコン窒化膜と下地のシリコン酸化膜と
の十分な選択比を得て、シリコン窒化膜の側壁スペーサ
肩部を除去する第２の工程と、シリコン窒化膜を等方的
にエッチングして、側壁スペーサの整形を行う第３の工
程とにより、ＬＤＤ構造を有する半導体装置の製造プロ
セスにおいて側壁スペーサ肩部を除去するプラズマエッ
チングを行うこととしたので、高い寸法制御精度で側壁
スペーサ肩部をエッチングして、側壁スペーサの整形を
行うことができ、従来の技術では非常に困難であった素
子のさらなる微細化への対応も可能となった。According to the method of manufacturing a semiconductor device of the present invention, a first step of performing anisotropic etching of a silicon nitride film serving as a side wall spacer and processing the silicon nitride film in a vertical direction, A second step of obtaining a sufficient selectivity between the film and the underlying silicon oxide film to remove shoulder portions of the side wall spacers of the silicon nitride film; and forming the side wall spacers by isotropically etching the silicon nitride film. In the manufacturing process of the semiconductor device having the LDD structure, the plasma etching for removing the shoulder portion of the side wall spacer is performed, so that the shoulder portion of the side wall spacer is etched with high dimensional control accuracy. The spacer can be shaped, and it has become possible to cope with further miniaturization of the element, which was very difficult with the conventional technology.
【図１】本発明に係る半導体装置の製造方法の各製造工
程におけるゲート部分の構造を示した断面図。FIG. 1 is a sectional view showing a structure of a gate portion in each manufacturing process of a method for manufacturing a semiconductor device according to the present invention.
【図２】本発明に係る半導体装置の製造方法と従来の半
導体装置の製造方法とによるゲートのサリサイド化のた
めの側壁スペーサのプラズマエッチング前後におけるゲ
ート部分の構造を示した断面図。FIG. 2 is a cross-sectional view showing the structure of a gate portion before and after plasma etching of a sidewall spacer for salicidation of a gate by a method for manufacturing a semiconductor device according to the present invention and a conventional method for manufacturing a semiconductor device.
【図３】従来のゲートのサリサイド化のための側壁スペ
ーサのプラズマエッチング工程におけるゲート部分の構
造を示した断面図。FIG. 3 is a cross-sectional view showing a structure of a gate portion in a conventional plasma etching process of a side wall spacer for salicidation of a gate.
【図４】従来のゲートのサリサイド化のための側壁スペ
ーサのプラズマエッチング工程におけるエッチング前後
の側壁スペーサ部分の構造を示した拡大断面図。FIG. 4 is an enlarged cross-sectional view showing a structure of a sidewall spacer portion before and after etching in a conventional plasma etching process of a sidewall spacer for salicidation of a gate.
１ シリコン窒化膜（ＳｉＮ） ２ シリコン酸化膜（ＳｉＯ2） ３ ポリシリコンゲート電極（ｐｏｌｙ−Ｓｉ） ４ ゲート絶縁酸化膜（Ｇａｔｅ−Ｏｘ．） ５ シリコン基板（Ｓｉ）Reference Signs List 1 silicon nitride film (SiN) 2 silicon oxide film (SiO 2 ) 3 polysilicon gate electrode (poly-Si) 4 gate insulating oxide film (Gate-Ox.) 5 silicon substrate (Si)
Claims (2)
中にゲート周囲に形成する側壁スペーサ肩部を、前記ゲ
ート上部が露出するように除去する半導体装置の製造方
法において、 塩素、臭化水素、六フッ化硫黄、酸素をおよそ１２：
３：１：１の体積比で含有し、圧力１５０ｍＴｏｒｒ未
満の第１の雰囲気を使用して、前記ゲートを覆って形成
されたシリコン窒化膜を異方性エッチングし、前記側壁
スペーサに加工する第１の工程と、 塩素、臭化水素、酸素をおよそ１２：３：１の体積比で
含有し、圧力１５０ｍＴｏｒｒ未満の第２の雰囲気を使
用して、前記側壁スペーサ肩部をテーパエッチングして
除去する第２の工程と、 六フッ化硫黄、臭化水素、酸素をおよそ８：１：１の体
積比で含有し、圧力１５０ｍＴｏｒｒ以上の第３の雰囲
気を使用して、前記側壁スペーサを等方性エッチングし
て整形する第３の工程と、を備えたことを特徴とする半
導体装置の製造方法。1. A method of manufacturing a semiconductor device, comprising: removing a shoulder portion of a side wall spacer formed around a gate so as to expose an upper portion of the gate during a manufacturing process of a semiconductor device having an LDD structure. Sulfur hexafluoride, oxygen about 12:
Using a first atmosphere containing a volume ratio of 3: 1: 1 and a pressure of less than 150 mTorr, a silicon nitride film formed over the gate is anisotropically etched to form the sidewall spacer. Step 1 and taper etching of the side wall spacer shoulder using a second atmosphere containing chlorine, hydrogen bromide and oxygen in a volume ratio of about 12: 3: 1 and a pressure of less than 150 mTorr. A second step of: containing sulfur hexafluoride, hydrogen bromide, and oxygen in a volume ratio of about 8: 1: 1, and using a third atmosphere at a pressure of 150 mTorr or more to form the side wall spacer isotropically. And a third step of performing shaping by reactive etching.
の幅とほぼ等しい膜厚に形成されたものであることを特
徴とする請求項１に記載の半導体装置の製造方法。2. The method according to claim 1, wherein said silicon nitride film has a thickness substantially equal to a width of said side wall spacer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5328199A JP3595716B2 (en) | 1999-03-01 | 1999-03-01 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5328199A JP3595716B2 (en) | 1999-03-01 | 1999-03-01 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000252263A true JP2000252263A (en) | 2000-09-14 |
| JP3595716B2 JP3595716B2 (en) | 2004-12-02 |
Family
ID=12938369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5328199A Expired - Fee Related JP3595716B2 (en) | 1999-03-01 | 1999-03-01 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3595716B2 (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020019139A (en) * | 2000-09-05 | 2002-03-12 | 황인길 | Semiconductor devices and manufacturing method thereof |
| WO2003094217A1 (en) * | 2002-05-02 | 2003-11-13 | Applied Materials, Inc. | Method of etching silicon nitride spacers with high selectivity relative to oxide in a high density plasma chamber |
| JP2006270076A (en) * | 2005-02-25 | 2006-10-05 | Semiconductor Energy Lab Co Ltd | Semiconductor device, and method of manufacturing semiconductor device |
| JP2009523326A (en) * | 2006-01-11 | 2009-06-18 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Semiconductor transistor with expanded gate top |
| JP2011215371A (en) * | 2010-03-31 | 2011-10-27 | Toshiba Corp | Method of producing mask |
| JP2014096494A (en) * | 2012-11-09 | 2014-05-22 | Dainippon Printing Co Ltd | Pattern formation method |
| CN106816469A (en) * | 2015-11-30 | 2017-06-09 | 台湾积体电路制造股份有限公司 | Method for manufacturing semiconductor structure |
-
1999
- 1999-03-01 JP JP5328199A patent/JP3595716B2/en not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020019139A (en) * | 2000-09-05 | 2002-03-12 | 황인길 | Semiconductor devices and manufacturing method thereof |
| WO2003094217A1 (en) * | 2002-05-02 | 2003-11-13 | Applied Materials, Inc. | Method of etching silicon nitride spacers with high selectivity relative to oxide in a high density plasma chamber |
| US6756313B2 (en) | 2002-05-02 | 2004-06-29 | Jinhan Choi | Method of etching silicon nitride spacers with high selectivity relative to oxide in a high density plasma chamber |
| JP2006270076A (en) * | 2005-02-25 | 2006-10-05 | Semiconductor Energy Lab Co Ltd | Semiconductor device, and method of manufacturing semiconductor device |
| JP2009523326A (en) * | 2006-01-11 | 2009-06-18 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Semiconductor transistor with expanded gate top |
| JP2011215371A (en) * | 2010-03-31 | 2011-10-27 | Toshiba Corp | Method of producing mask |
| JP2014096494A (en) * | 2012-11-09 | 2014-05-22 | Dainippon Printing Co Ltd | Pattern formation method |
| CN106816469A (en) * | 2015-11-30 | 2017-06-09 | 台湾积体电路制造股份有限公司 | Method for manufacturing semiconductor structure |
| KR101879049B1 (en) * | 2015-11-30 | 2018-07-16 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Method of fabricating semiconductor structure |
| US10811423B2 (en) | 2015-11-30 | 2020-10-20 | Taiwan Semiconductor Manufacturing Company Limited | Method of fabricating semiconductor structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3595716B2 (en) | 2004-12-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11043590B2 (en) | Semiconductor component and manufacturing method thereof | |
| US7772048B2 (en) | Forming semiconductor fins using a sacrificial fin | |
| KR100546378B1 (en) | Method of manufacturing transistor having recessed channel | |
| US7808019B2 (en) | Gate structure | |
| US7602016B2 (en) | Semiconductor apparatus and method of manufacturing the same | |
| US20060065893A1 (en) | Method of forming gate by using layer-growing process and gate structure manufactured thereby | |
| US5923986A (en) | Method of forming a wide upper top spacer to prevent salicide bridge | |
| JP3595716B2 (en) | Method for manufacturing semiconductor device | |
| US6251778B1 (en) | Method for using CMP process in a salicide process | |
| US20050121733A1 (en) | Method of forming a semiconductor device with a high dielectric constant material and an offset spacer | |
| US6278161B1 (en) | Transistor | |
| CN109285889B (en) | Semiconductor structure and forming method thereof | |
| JP4409983B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6762105B2 (en) | Short channel transistor fabrication method for semiconductor device | |
| JP2006278854A (en) | Method of manufacturing semiconductor device | |
| JPH1012871A (en) | Manufacture of semiconductor device | |
| KR0151047B1 (en) | Bit line manufacturing method for semiconductor device | |
| US9166016B1 (en) | Semiconductor device and method for fabricating the same | |
| JP3863951B2 (en) | Bit line forming method of semiconductor device | |
| KR20050039088A (en) | Semiconductor device with dual spacer and method for manufacturing thereof | |
| JP2001250943A (en) | Field effect transistor and its manufacturing method | |
| JPH09199714A (en) | Forming method for silicide gate electrode | |
| JPH11195705A (en) | Formation method for connection hole | |
| JPH05291588A (en) | Transistor using two-layer polysilicon gate and manufacture thereof | |
| KR20040043548A (en) | Method of forming gate for semiconductor devices |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040506 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040811 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040827 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040906 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070910 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080910 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080910 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090910 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |