JP2000243843A

JP2000243843A - 半導体集積回路の遅延調整方法、遅延調整用回路ブロックおよび記録媒体。

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Publication number: JP2000243843A
Application number: JP11043857A
Authority: JP
Inventors: Taizo Takahashi; 泰三高橋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-02-22
Filing date: 1999-02-22
Publication date: 2000-09-08
Anticipated expiration: 2019-02-22
Also published as: JP3230234B2

Abstract

(57)【要約】【課題】遅延調節の際の時間および工数を削減でき、
新たなゲート規模の見積もりが不要になる、半導体集積
回路の遅延調整方法を提供する。【解決手段】回路接続データ５２の中でタイミング違
反の可能性のある対象パスを抽出しそのパス中の回路ブ
ロックを遅延調整用回路ブロック２１，４１で置換した
修正回路接続データ５４を生成するステップと、前記修
正回路接続データ５４に基づいたレイアウトデータ５６
を生成するステップと、前記レイアウトデータについて
タイミング検証Ｓ９００を行った結果に対応して前記遅
延調整用回路ブロック内の遅延値を決める回路接続Ｓ８
２０を行うステップとを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
遅延調整方法、遅延調整用回路ブロックおよび記録媒体
に関する。

【０００２】

【従来の技術】半導体集積回路の遅延調整方法として
は、例えば、日本国特許番号第２５７０５９５号公報に
開示された技術が知られている。同公報の技術は、最適
スタンダードセル選択方法に関し、論理合成ツールを用
いて得られたネットリスト（回路接続データ）から自動
配置配線を行ってレイアウトデータを生成する内容が開
示されている。

【０００３】また、同公報には、駆動能力に応じて分類
された各種の論理セルを登録したスタンダードセルライ
ブラリを使用し、自動配置配線とセルライブラリから得
られた配線負荷容量をもとに遅延時間を算出しながら、
所望の遅延時間内に収まるよう最適な駆動能力を有する
セルを人手で選択し、ネットリストを修正する技術が開
示されている。

【０００４】以下、図７を参照して、回路ブロック（モ
ジュール）間の信号伝達の遅延量を調節する方法につい
て説明する。回路ブロックＡから回路ブロックＢに対し
て配線が接続されている回路において、回路ブロックＡ
から回路ブロックＢに対する信号伝達遅延量を調節する
ために、以下の（１）〜（３）に示すような方法が用い
られている。

【０００５】（１）回路ブロックＡを、回路ブロックＡ
と同じ機能を有するとともに、ドライブ能力またはブロ
ック内部遅延量が異なる別の回路ブロック（ライブラリ
ブロック）Ｃに置き換える。（２）回路ブロックＡ，Ｂ間の配線に、論理を変更しな
いように別の（必要に応じて複数個の）回路ブロック
（ライブラリブロック）Ｄを挿入または削除する。（３）回路ブロックＡ，Ｂ間の配線長を変更する。

【０００６】上記の（１）〜（３）の方法またはそれに
類する方法により、回路ブロックＡ，Ｂ間の信号伝達遅
延量の調節が行われる。

【０００７】図８は、従来の設計フローの例を示したも
のである。まず、回路データを作成する（ステップＳ
１）。ここで作成される回路データとは、ネットリスト
または回路接続データと称され、各回路ブロック間の接
続関係のみが規定され、各回路ブロックの位置座標や各
回路ブロック間の配線ルート（配線長）などのレイアウ
トを示すものではない。

【０００８】次に、レイアウト処理ツール２を用いて、
前記回路データに基づいて、回路データに含まれる各回
路ブロックのレイアウトおよび各ブロック間の配線を行
う（ステップＳ２）。レイアウト処理ツール２のブロッ
ク配置処理部２ａにより、各回路ブロックのレイアウト
（位置座標の決定）を行う。レイアウト処理ツール２の
アルミ配線処理部２ｂにより、各ブロック間の配線（配
線ルートの決定）を行う。

【０００９】次に、ステップＳ３では、レイアウト処理
ツール２でのレイアウト結果に基づいて、タイミング検
証（遅延検証）を行い、検証結果が基準を満たしていれ
ば（ステップＳ３−Ｙ）、レイアウトが完成する。

【００１０】タイミング検証の結果が基準を満たしてい
ない場合には、設計者がタイミング検証結果を確認し
（ステップＳ４）、その検証結果に基づいて、タイミン
グ違反の回路ブロックを検出するとともに、そのタイミ
ング違反が、レイアウトの変更のみで修正可能か、前記
回路データまでの修正が必要かを判断する（ステップＳ
５）。

【００１１】前記判断の結果、レイアウトの修正のみを
行う場合には、設計者によりブロック間配線長の変更な
どのレイアウト修正データを作成し、前記レイアウト修
正データに基づいて、レイアウト処理ツール２を用いて
再度のレイアウト処理を行う（ステップＳ６）。

【００１２】前記判断の結果、前記回路データまでの修
正が必要であると判断された場合には、設計者により適
宜、ライブラリブロックの種類変更又はブロックの挿入
・抜き取り・移動、あるいはブロック間配線長の変更を
行って前記回路データの修正を行う（ステップＳ７）。

【００１３】さらに、前記判断の結果、レイアウトの修
正のみを行う場合であろうと、前記回路データの修正を
行う場合であろうと、その修正の結果、タイミング違反
が改善されているかの確認に加えて、論理が変更されて
いないかの確認をする必要がある。

【００１４】

【発明が解決しようとする課題】上記方法によれば、遅
延調節を行う際に、設計者自身によって、タイミング結
果の確認（ステップＳ４）、およびライブラリブロック
の種類変更又はブロックの挿入・抜き取り・移動、ある
いはブロック間配線長の変更を行っている（ステップＳ
５，Ｓ６）ことから、以下のような欠点が挙げられる。

【００１５】第一に、前記判断の結果、レイアウト変更
で遅延調節を行う場合、そのレイアウト変更作業に多く
の時間を必要とする。第二に、セルの種類または数を変
更した場合、ゲート規模が変更してしまう。ゲート規模
が変更すると、レイアウト上、配線長が変わり、その変
更に伴う遅延の問題や、消費電力の変化を考慮する必要
がある。また、配線作業の工程自体が増えるという問題
がある。また、セルを増やす場合には、そのセルを配置
するための場所を新たに探す必要がある。第三に、配線
を変更した場合、新たにクロストーク等の問題を考慮す
る必要が生じる。

【００１６】第四に、遅延調節効果の結果を見積もるた
めには、複雑な計算又はタイミング検証ツール２による
タイミングシュミレーションを行う必要がある。さらに
は、遅延改善修正による改善効果が期待通りにならない
場合があり、一般に何度か同様の遅延改善効果を繰り返
す必要があるため、非常に多くの時間が必要となる。

【００１７】第五に、回路設計者自身による修正作業が
行われた場合には、目的とする区間の遅延改善以外の誤
った変更等が行われていないことを確認する必要があ
る。

【００１８】また、上記のように、ドライブ能力が異な
るライブラリブロックを用いて、遅延量の調整を行おう
とすると、出力側（後段側）の負荷の大小によって遅延
値が変わってしまうという問題がある。ドライブ能力で
遅延調節を行う場合、そのライブラリブロックは、所定
の遅延値を有しているわけではなく、レイアウト（出力
側の負荷の大小）によって遅延量が変わってくる。した
がって、タイミング解析ツールなどで、出力側のレイア
ウトを示すデータとともにその都度、遅延量を算出する
必要がある。

【００１９】本発明は、上記の事情に鑑みてなされたも
ので、遅延調節の際の時間および工数を削減でき、新た
なゲート規模の見積もりが不要となる、半導体集積回路
の遅延調整方法、遅延調整用回路ブロックおよび記録媒
体を提供することを目的としている。

【００２０】

【課題を解決するための手段】本発明の半導体集積回路
の遅延調整方法は、回路接続データの中でタイミング違
反の可能性のある対象パスを抽出しそのパス中の回路ブ
ロックを遅延調整用回路ブロックで置換した修正回路接
続データを生成するステップと、前記修正回路接続デー
タに基づいたレイアウトデータを生成するステップと、
前記レイアウトデータについてタイミング検証を行った
結果に対応して前記遅延調整用回路ブロック内の遅延値
を決める回路接続を行うステップとを含む。

【００２１】本発明の半導体集積回路の遅延調整方法に
おいて、前記タイミング違反の可能性のある対象パスの
抽出は、前記回路接続データのタイミング解析により行
う。

【００２２】本発明の半導体集積回路の遅延調整方法に
おいて、前記修正回路接続データを生成するステップ
は、前記遅延調整用回路ブロックで置換されたときに前
記抽出されたパスのタイミング違反が改善されるか否か
を判断し、前記判断の結果改善されると判断された場合
に当該遅延調整用回路ブロックで置換した前記修正回路
接続データを生成するものである。

【００２３】本発明の半導体集積回路の遅延調整方法に
おいて、前記遅延調整用回路ブロックは、入力信号に対
して論理等価な出力信号を出力し、前記入力信号を入力
するための切り替え可能な複数の入力部を有し、前記複
数の入力部を切り替えることにより略一定の遅延値を生
じさせるものである。

【００２４】本発明の半導体集積回路の遅延調整方法に
おいて、前記遅延調整用回路ブロックは、入力信号に対
して論理等価な出力信号を出力し、前記出力信号を出力
するための切り替え可能な複数の出力部を有し、前記複
数の出力部を切り替えることにより略一定の遅延値を生
じさせるものである。

【００２５】本発明の半導体集積回路の遅延調整方法
は、回路接続データの中でタイミング違反の可能性のあ
る対象パスを抽出しそのパス中の回路ブロックを遅延調
整用回路ブロックで置換した修正回路接続データを生成
するステップと、前記修正回路接続データに基づいたレ
イアウトデータを生成するステップと、前記レイアウト
データに基づいて製造された半導体集積回路に対して外
部からの制御信号により前記遅延調整用回路ブロック内
の遅延値を制御するステップとを含む。

【００２６】本発明の半導体集積回路の遅延調整方法に
おいて、前記タイミング違反の可能性のある対象パスの
抽出は、前記回路接続データにおいてインターフェース
部に相当する回路ブロックを抽出することにより行う。

【００２７】本発明の半導体集積回路の遅延調整方法に
おいて、前記遅延調整用回路ブロックは、前記遅延調整
用回路ブロックの入力部と出力部との間に設けられた少
なくとも１段の遅延素子と、制御信号に応答して前記少
なくとも１段の遅延素子の内部遅延値を変更する。この
場合、例えば、制御信号に応答してセレクタにより、複
数段の遅延素子の段数が切り替えられる構成としてもよ
い。または、切り替えられた結果、段数が変わること無
く、内部遅延値が違う別の遅延素子に切り替えられる構
成としてもよい。ここで、前記遅延素子とは、例えば、
バッファ、インバーターなどのロジック回路、ゲートな
どである。

【００２８】本発明の半導体集積回路の遅延調整方法に
おいて、前記制御された遅延値は、前記半導体集積回路
が基板に搭載されたときに他の装置間でのタイミング調
整に依存した遅延量である。

【００２９】本発明の遅延調整用回路ブロックは、入力
信号に対して論理等価な出力信号を出力し、前記入力信
号を入力するための切り替え可能な複数の入力部を有
し、前記複数の入力部を切り替えることにより略一定の
遅延値を生じさせるものである。

【００３０】本発明の遅延調整用回路ブロックは、入力
信号に対して論理等価な出力信号を出力し、前記出力信
号を出力するための切り替え可能な複数の出力部を有
し、前記複数の出力部を切り替えることにより略一定の
遅延値を生じさせるものである。

【００３１】本発明の遅延調整用回路ブロックは、入力
部と出力部との間に設けられた少なくとも１段の遅延素
子と、制御信号に応答して前記少なくとも１段の遅延素
子の内部遅延値を変更する。この場合、例えば、制御信
号に応答してセレクタにより、複数段の遅延素子の段数
が切り替えられる構成としてもよい。または、切り替え
られた結果、段数が変わること無く、内部遅延値が違う
別の遅延素子に切り替えられる構成としてもよい。ここ
で、前記遅延素子とは、例えば、バッファ、インバータ
ーなどのロジック回路、ゲートなどである。

【００３２】本発明の遅延調整用回路ブロックにおい
て、前記複数の入力部のそれぞれは、互いにバッファサ
イズの等しいバッファを備えている。同じ設計（タイ
プ）のバッファ（遅延素子）を用いることにより、遅延
量の調整が行い易くなる。

【００３３】本発明の遅延調整用回路ブロックにおい
て、前記複数の出力部のそれぞれは、互いにバッファサ
イズの等しいバッファを備えている。同じ設計（タイ
プ）のバッファ（遅延素子）を用いることにより、遅延
量の調整が行い易くなる。

【００３４】本発明の記録媒体は、回路接続データの中
でタイミング違反の可能性のある対象パスを抽出しその
パス中の回路ブロックを遅延調整用回路ブロックで置換
した修正回路接続データを生成するステップと、前記修
正回路接続データに基づいたレイアウトデータを生成す
るステップと、前記レイアウトデータについてタイミン
グ検証を行った結果に対応して前記遅延調整用回路ブロ
ック内の遅延値を決める回路接続を行うステップとをコ
ンピュータに実行させるためのプログラムを記録したコ
ンピュータに読み取り可能な記録媒体である。

【００３５】本発明の記録媒体は、回路接続データの中
でタイミング違反の可能性のある対象パスを抽出しその
パス中の回路ブロックを遅延調整用回路ブロックで置換
した修正回路接続データを生成するステップと、前記修
正回路接続データに基づいたレイアウトデータを生成す
るステップと、前記レイアウトデータに基づいて製造さ
れた半導体集積回路に対して外部からの制御信号により
前記遅延調整用回路ブロック内の遅延値を制御するステ
ップとをコンピュータに実行させるためのプログラムを
記録したコンピュータに読み取り可能な記録媒体であ
る。

【００３６】本発明において、ＬＳＩ設計にて使用され
るライブラリブロックは、入出力間遅延量として、所定
の規格化された遅延差をもつような複数の内部遅延値を
有している。本発明は、ＬＳＩ用ライブラリブロックが
有する内部遅延差を利用することにより、ＬＳＩ回路の
ブロック間の遅延調節を行うものである。

【００３７】本発明は、前記内部遅延を有するライブラ
リブロックを使用してレイアウト後の遅延調節を行うこ
とを可能としたタイミング修正ツールにより、遅延調節
を行うものである。

【００３８】

【発明の実施の形態】以下、図面を参照して、本発明の
半導体集積回路の遅延調整方法の一実施形態について説
明する。

【００３９】図１から図５を参照して、第１の実施形態
について説明する。図２から図４は、本実施形態で使用
するライブラリブロックの一例を示した回路ブロック図
である。

【００４０】図２に示すライブラリブロック２１は、入
力信号１１に対して論理等価な出力信号１２を得るライ
ブラリブロックの一例である。入力信号１１は、入力部
Ａ１から中間部Ｃ１を介して出力部Ｄ１から出力され
る。入力部Ｂ１は接地され、入力部Ｂ１への入力電圧は
ゼロに固定されている。ライブラリブロック２１は、Ｎ
ＯＲ回路２２と、インバーター２３とが中間部Ｃ１を介
して直列に接続されてなるものである。

【００４１】このライブラリブロック２１は、入力部Ａ
１と中間部Ｃ１との間の遅延量および入力部Ｂ１と中間
部Ｃ１との間の遅延量の差が所定の値に保持され、かつ
入力部Ａ１と中間部Ｃ１との間の遅延量よりも入力部Ｂ
１と中間部Ｃ１との間の遅延量の方が大きくなるように
設計された回路である。

【００４２】ライブラリブロック２１において、入力部
Ａ１と出力部Ｄ１との間の遅延量を大きくするように遅
延調整を行う場合、入力信号１１の入力部を入力部Ａ１
から入力部Ｂ１につなぎ替え、かつ入力部Ａ１への入力
電圧をゼロに固定する。このことにより、入力部Ａ１と
出力部Ｄ１との間の遅延量を遅延調整前に比べて、所定
の遅延量だけ大きくすることが可能となる。

【００４３】図３は、入力信号３１に対して論理等価な
出力信号３２ａ、３２ｂを得るライブラリブロック４１
の一例であり、１つの入力部Ｅ２と、２つの出力部Ｇ
２，Ｈ２とを備えている。ライブラリブロック４１は、
第１のバッファ４３と、第１のバッファ４３の出力端子
と出力部Ｇ２との間に接続された第２のバッファ４５
と、第１のバッファ４３と第２のバッファ４５との間の
接続部Ｆ２にその入力端子側が接続された第３のバッフ
ァ４４と、第３のバッファ４４の出力端子と出力部Ｈ２
との間に接続された第４のバッファ４６とを備えてい
る。第２のバッファ４５に接続された出力部Ｇ２からは
出力信号３２ａが出力され、第４のバッファ４６に接続
された出力部Ｈ２からは出力信号３２ｂが出力される。
第２のバッファ４５と、第４のバッファ４６は、同じ設
計（タイプ）の回路である。第２のバッファ４５と、第
４のバッファ４６のそれぞれのバッファサイズを等しく
設定することで、所定の遅延差を生じさせ易くする。こ
こで、第２のバッファ４５および第４のバッファ４６を
設けたのは、出力段の負荷容量を合わせるためであり、
第２のバッファ４５および第４のバッファ４６を設けな
いとすると、出力部Ｇ２と、出力部Ｈ２のいずれかを選
択するかで、第１のバッファ４３のファンアウトが変わ
ってしまうからである。出力部Ｇ２と、出力部Ｈ２のい
ずれかを選択するかで、第３のバッファ４４の経由の有
無の分だけの遅延差が生じる。なお、接続部Ｆ２と出力
部Ｇ２との間と、接続部Ｆ２と出力部Ｈ２との間の、そ
れぞれの配線長の差は、微小であるため、それらの間に
ドライブ能力の差があるとしても、実際の遅延量に与え
る影響は殆ど無い。

【００４４】出力部Ｇ２と出力部Ｈ２とでは、入力部Ｅ
２からのバッファ４３，４４，４５，４６の段数が異な
るため、信号遅延量が異なる。接続部Ｆ２と出力部Ｇ２
との間の遅延量と、接続部Ｆ２と出力部Ｈ２との間の遅
延量の差を所定値に設計することにより、出力部とし
て、出力部Ｇ２にするか出力部Ｈ２にするかを切り替え
ることにより、所定の遅延差を得ることが可能になる。
第２のバッファ４５と、第４のバッファ４６は、同じ設
計（タイプ）の回路であり、またレイアウト的にも近く
に配置されるので製造ばらつきによる影響も少なく、略
一定の遅延差が生じる。

【００４５】図４は、入力信号８１に対して論理等価な
出力信号８２を得るライブラリブロック９１の一例を示
している。ライブラリブロック９１は、第１のバッファ
８４と、第１のバッファ８４の出力側と、出力部Ｉ３と
の間に設けられたセレクタ８６と、第１のバッファ８４
の出力側とセレクタ８６との間に並列に接続された第２
のバッファ８５と、セレクタ８６と出力部Ｉ３との間に
設けられた第３のバッファ８８とを備えている。セレク
タ８６は、制御信号入力部Ｊ３から入力される外部制御
信号８７に基づいて切り替えられ、第１のバッファ８４
の出力側と出力部Ｉ３とが第３のバッファ８８の１段で
接続される状態と、第３のバッファ８８に加えて第３の
バッファ８８と第１のバッファ８４の間に第２のバッフ
ァ８５が並列接続された状態とが切り替えられる。

【００４６】セレクタ８６による切り替えによって、入
力部Ｈ３からのバッファ８４，８５，８８の段数が異な
るため、入力部Ｈ３と出力部Ｉ３との間の信号遅延量が
異なる。制御信号入力部Ｊ３から入力される外部制御信
号８７を変えることにより、所定の遅延差を得ることが
可能になる。

【００４７】本実施形態では、図２から図４に示すよう
な、予め設定された内部遅延値を有する複数のライブラ
リブロック２１，４１，９１がライブラリ（図示せず）
に用意されている。複数のライブラリブロックのそれぞ
れが調整できる遅延値（ポートや外部制御信号の切り替
えで各ライブラリブロックに生じる遅延値差）は、例え
ば、０．２ｎｓ、０．４ｎｓ、０．６ｎｓ…というよう
に、所定間隔となるように複数種類用意され、それらは
ニーズに合わせて選択される。

【００４８】また、後述するタイミング解析ステップＳ
５００や、対象パス決定ステップＳ６００での結果、ラ
イブラリ内に既にあるライブラリブロックでは、タイミ
ング違反を良好に改善できないと判断された場合には、
ステップＳ７００において、ニーズに応じたライブラリ
ブロックが新しく作成される。

【００４９】また、本実施形態のライブラリブロック
は、図２から図４に示すように、内部遅延値を変えるこ
とにより、タイミング違反を改善するものであり、従来
のようにドライブ能力を変えるものではない。ドライブ
能力によって遅延量を調整する場合には、出力側の負荷
（レイアウト）によって遅延値が変動してしまい、後述
するように、レイアウト前の回路接続データ５２の段階
での、ライブラリブロックの選択・作成（ステップＳ７
００）に適さないからである。言い換えれば、本実施形
態では、ライブラリブロックの内部遅延差を使って遅延
調整を行うからこそ、タイミング違反検出後に、回路接
続データ５１，５２ないし５４の段階まで戻らなくても
よい、ということがいえる。

【００５０】本実施形態では、ライブラリブロック内部
で規格化された設定値（内部遅延差）を有している。本
実施形態のライブラリブロックは、ドライブ能力によっ
て遅延調整を行うものではないから、複数のライブラリ
ブロック内の出力段の各ドライブ能力は、互いに実質的
に等しく設定されている。

【００５１】図１は、本実施形態による設計フローを示
した図である。

【００５２】まず、ハードウェア記述言語により記述さ
れた論理合成前の回路データ５１を入力して（ステップ
Ｓ１００）、論理合成後の回路接続データ（ネットリス
ト）５２を生成する（ステップＳ２００）。

【００５３】回路接続データ（ネットリスト）５２と
は、回路ブロックの接続関係のみが規定されており、各
回路ブロックの位置座標や回路ブロック間の配線ルート
（配線長）などは未定の状態のデータである。後述する
ように、前記未定のデータ（各回路ブロックの位置座標
や回路ブロック間の配線ルート（配線長））は、各回路
ブロックをレイアウトした後に決まる。図５に示すレイ
アウト処理ツール８００のブロック配置処理部８１０
で、各回路ブロックの位置座標が決定され、アルミ配線
処理部８２０で、必要に応じて迂回して配置される配線
のルート（配線長）が決定される。

【００５４】論理合成後のネットリストは、論理合成ツ
ール（図示せず）を用いて以下のように修正される。ま
ず、回路接続データ５２について、仮配線長の見積もり
やクロック信号等の設定を行う（ステップＳ３００）。

【００５５】ステップＳ３００では、論理合成後のネッ
トリスト５２に対して、フリップフロップ等の動作スピ
ードを設定するためにクロックの定義を行う。また、回
路ブロックの入力側に対してどの程度のドライブ能力の
信号が入力されて、その入力信号にどの程度の遅延が含
まれているかを仮に予想して設定を行う。回路ブロック
の出力側についても出力負荷がどの程度か、出力された
後に遅延が生じるか否かを予想して設定を行う。また、
回路ブロック間の配線長を予想して設定を行う場合があ
る。

【００５６】次いで、前記仮配線長やクロック信号に基
づいて、回路接続データ５２についてのタイミング解析
を行う（ステップＳ４００）。

【００５７】ステップＳ４００のタイミング解析では、
設定されたクロック信号に基づいて動作させたときのフ
リップフロップのピンとピンの間の信号伝達時間や、出
力側のポート毎までの信号伝達時間を検出し、所望の遅
延時間との比較を行う。

【００５８】タイミング解析結果に基づき、タイミング
制約と比較し、タイミングマージンが超えているかまた
は少ないと判断されたパス（信号経路）を検出し、その
検出されたパスを対象パスとして決定する（ステップＳ
５００）。

【００５９】ここで行われるタイミング解析（ステップ
Ｓ４００）では、未だレイアウト前で配線長などが未決
定であるため、正確な解析結果が得られるわけではない
が、目安となるタイミング解析結果が得られる。

【００６０】対象パス決定ステップＳ５００では、その
タイミング解析結果に基づいて、レイアウト後にタイミ
ング違反となる可能性がある箇所（パス、信号経路）を
検出し、前記対象パスとして決定する。

【００６１】また、対象パス決定ステップＳ５００で
は、前記タイミング違反となる可能性がある箇所の他
に、オプションによりチップの入出力部の回路を対象パ
スに指定することもできる。

【００６２】チップ外部とのインターフェース部分は、
チップ完成後にコンポーネントして組み込まれた後で、
遅延量を変更したいという要請がある。チップ外部の負
荷と、ドライブ能力によって変動する遅延量を、インタ
ーフェース部分で調整するためである。

【００６３】従来は、対象パス決定ステップＳ５００か
ら出る破線で示すように、対象パスが決定された場合、
論理合成前の回路データ５１か、論理合成後の回路デー
タ５２，５４にまで戻り、再度、対象パスにならないよ
うに回路データ５１，５２，５４を修正していた。

【００６４】ステップＳ６００では、図２から図４に示
すようなライブラリ適用回路（ライブラリブロック）２
１，４１，９１を選択または作成する。

【００６５】ステップＳ７００では、前記選択または作
成されたライブラリ適用回路２１，４１，９１を、回路
接続データ５２のうちの、前記対象パスとして決定され
た箇所に編集（置換・追加・削除・更新を含む）する。
なお、対象パス決定ステップＳ５００において、インタ
ーフェース部分であるとして認定された対象パスがある
場合には、図４のライブラリブロック９１のような外部
制御信号８７により内部遅延値を調節可能なライブラリ
ブロックを選択または作成する。チップ完成後にポート
切り替えが不可能となった後に、チップ外部から遅延値
を変更するためである。

【００６６】上記のようにステップＳ７００で、回路接
続データ５２に、ライブラリ適用回路２１，４１，９１
が配置された結果として、レイアウト用回路接続データ
５４が生成される。

【００６７】図５は、本実施形態において、レイアウト
用回路接続データ５４を生成した後の設計フローを実現
するためのハード構成を模式的に示した図である。レイ
アウト用回路接続データ５４の生成後の設計フローにつ
いては、図１および図５を参照して説明する。

【００６８】ステップＳ７００で生成されたレイアウト
用回路接続データ５４には、レイアウト処理ツール８０
０によるレイアウト処理がなされて（ステップＳ８０
０）、回路ブロックおよびライブラリブロック２１，４
１，９１の位置座標および各ブロック間の配線長の値
が、正確な座標値、数値として求められる。レイアウト
処理ツール８００は、ブロック配置処理部８１０と、ア
ルミ配線処理部８２０とを備えている

【００６９】レイアウト処理ステップＳ８００には、ブ
ロック配置処理部８１０により行われ各回路ブロック
（ライブラリブロックを含む）の位置座標を決定するブ
ロック配置ステップＳ８１０と、アルミ配線処理部８２
０により行われ前記位置座標が決定された各回路ブロッ
ク間の配線ルート（配線長）を決定するアルミ配線ステ
ップＳ８２０が含まれる。

【００７０】レイアウト用回路接続データ５４は、ステ
ップＳ８００で上記のように各回路ブロックおよび各回
路ブロック間の配線のレイアウトが決まることにより、
レイアウトデータ５６になる。

【００７１】レイアウトデータ５６に含まれる各ブロッ
クの配置データおよび配線データに基づいて、タイミン
グ検証ツール９００により、タイミング検証が行われる
（ステップＳ９００）。タイミング検証では、レイアウ
トデータ５６に基づいて求められた各回路ブロック間の
遅延値と、設定値（タイミング制約）とが比較される。
各回路ブロック間の遅延値が設定値以下であれば（ステ
ップＳ９００−Ｙ）、レイアウトデータ５６が完成する
（ステップＳ１０００）が、所定の基準を満たしていな
い場合（ステップＳ９００−Ｎ）には、タイミング修正
ツール１１００でタイミング修正が行われる（ステップ
Ｓ１１００）。

【００７２】タイミング修正ツール１１００は、タイミ
ング違反回路抽出部１１１０と、タイミング修正制御部
１１２０とを備えている。タイミング違反回路抽出部１
１１０およびタイミング修正制御部１１２０は、それぞ
れ以下に述べるタイミング修正ステップＳ１１００およ
びタイミング修正ステップＳ１１２０を行う。

【００７３】タイミング修正ステップＳ１１００では、
まず、ステップＳ９００のタイミング検証結果に基づい
て、タイミング違反が起きている場所の特定、すなわ
ち、タイミング違反回路ブロックの抽出を行う（ステッ
プＳ１１１０）。

【００７４】タイミング違反抽出ステップＳ１１１０で
は、それぞれの回路ブロックの入力部と出力部との間の
遅延値と、許容遅延値とを比較し、許容遅延量よりオー
バーした回路ブロック名と、オーバーした値が抽出され
る。

【００７５】このステップＳ１１１０で、タイミング違
反回路ブロックとして抽出される回路ブロックは、回路
接続データ５２の段階でのタイミング解析結果（ステッ
プＳ４００）に基づき、前記対象パスとして決定され
（ステップＳ５００）、ライブラリ適用回路２１，４
１，９１が配置されている回路ブロック５４（５２）で
ある可能性が高い（ステップＳ６００，Ｓ７００）。

【００７６】なお、ここで、タイミング違反回路ブロッ
クとして抽出される回路ブロックがライブラリ適用回路
２１，４１，９１ではない場合には、従来と同様の方法
で修正する。

【００７７】次に、タイミング修正ステップＳ１１２０
では、タイミング違反回路ブロックとして抽出されたラ
イブラリ適用回路ブロック２１，４１の、前記入力部Ａ
１から入力部Ｂ１への切り替え（図２）や出力部Ｇ２か
ら出力部Ｈ２への切り替え（図３）（以下、「ポートの
切り替え」という）を行う旨の信号ＳＡをアルミ配線処
理部（ステップＳ８２０）に出力する。

【００７８】タイミング違反抽出ステップＳ１１１０に
おいて、例えば許容遅延値よりも０．２ｎｓオーバーと
検出された回路ブロックが、図３に示すような、Ｅ２−
Ｈ２間よりＥ２−Ｇ２間の遅延量が０．２ｎｓ以上少な
いようなライブラリブロック４１である場合、出力部の
接続を出力部Ｈ２から出力部Ｇ２につなぎかえれば、改
善可能である（図５参照）。したがって、タイミング修
正制御部１１２０は、出力部Ｈ２の接続を削除し、出力
部Ｇ２を接続する旨のデータＳＡを、アルミ配線処理部
８２０に対して与え、そのデータＳＡに基づき、アルミ
配線処理部８２０においてアルミ配線処理を行うことに
より、タイミング改善が行われる。

【００７９】上記のように、タイミング修正制御部１１
２０から出力されるデータＳＡに基づきレイアウト処理
ツール８００で行われる処理は、回路ブロック（例え
ば、図５中の通常ライブラリＮＬと本発明ライブラリＰ
Ｌ（４１））のレイアウトを変更するものではない。回
路ブロックのレイアウト自体は、最初のステップＳ８０
０（ステップＳ８１０）で固定され、タイミング修正ス
テップＳ１１２０では、レイアウトが固定された回路ブ
ロック（ライブラリブロック）のポートの切り替え指示
を行うのみである。

【００８０】さらに、上述したように、チップ外部との
インターフェース部分については、チップ完成後にコン
ポーネントして組み込まれた後で、遅延量を変更したい
という要請がある。チップ外部の負荷と、ドライブ能力
によって変動する遅延量を、インターフェース部分で調
整するためである。このことから、オプションにより、
インターフェース部分を、対象パスに指定することもで
き、その場合には、チップ外部からその遅延値を制御可
能な、ライブラリブロック９１が配置される（ステップ
Ｓ７００）。

【００８１】なお、チップ外部からその遅延値を制御可
能なライブラリブロック９１は、図４に示すようにセレ
クタ８６などを備えているため、ポート切り替え型のラ
イブラリブロック２１，４１に比べて面積的に不利であ
る。したがって、チップ外部から遅延値を制御可能なラ
イブラリブロック９１の使用は、インターフェース部分
などの最小限に抑えて、内部回路部分にはポート切り替
え型のライブラリブロック２１，４１を用いる。

【００８２】チップ完成後、ポートの切り替えが不可能
となった後に、外部制御信号８７に基づいてライブラリ
ブロック９１のセレクタ８６を切り替えて、遅延量を調
整する。この外部制御信号８７に基づいて遅延量を変え
るライブラリブロック９１では、タイミング違反が検出
された場合に、レイアウトステップＳ８００のアルミ配
線ステップＳ８２０にまで戻る必要がなく、供給する外
部制御信号８７の種類を変えればよい（レイアウトツー
ル８００を用いる必要がない）。

【００８３】また、インターフェース部分がタイミング
違反か否かは、各回路ブロックがレイアウトされた段階
（レイアウトデータ５６、またはステップＳ１０００で
完成されたレイアウトデータ）で、完全に決定されるわ
けではなく、それがチップとなってチップ外部との関係
（負荷など）が決まってからタイミング違反か否かの判
断が可能となる場合がある。

【００８４】したがって、本実施形態では、ステップＳ
１０００の後に、図示しないタイミング違反回路ブロッ
クの抽出ステップと、図示しないその抽出結果に基づく
タイミング修正ステップ（外部制御信号８７の切り替え
ステップ）を備える場合がある。

【００８５】以上説明した本実施形態によれば、タイミ
ング修正ステップＳ１１２０で、回路接続データ５１，
５２の段階まで戻ることがない（ステップＳ１１００か
ら出る破線参照）。すなわち、タイミング違反の改善の
ために、修正回路設計者が直接、回路接続データ５１、
５２を確認することなく、自動的にレイアウト処理ツー
ル（ステップＳ８００）に対して、レイアウト処理のた
めのデータが与えられる。

【００８６】本実施形態では、ブロック内部に論理的に
同等でかつ所定の遅延差をもつ複数の内部固定遅延値を
有するＬＳＩライブラリブロック２１，４１，９１を用
いる。このことにより、ＬＳＩレイアウトの際に発生す
る遅延調節の作業が、ライブラリ自身が有する内部遅延
差を利用した遅延調節を行うことにより、レイアウトデ
ータをほとんど変更しないで済む。しかも、この場合、
遅延調節効果が予測どおりに得られるため、回路遅延調
節の際の時間および工数を削減することができる。

【００８７】さらに、本実施形態によれば、ゲート規模
の変更が生じないため、新たなゲート規模の見積もりが
不要となる。また、図１に示す設計フローによりタイミ
ング修正を行うことにより、ツール上で自動的かつ正確
なタイミング修正が可能となり、また、設計者自身によ
るタイミング修正を行う際に発生し得る機能的な修正間
違い等が発生しなくなるという効果が得られる。

【００８８】さらに、ライブラリブロック内部に複数の
遅延値を選択するための遅延制御機能を有する構成にす
ることにより、ソフト上での遅延調節が可能となるた
め、遅延改善のためのレイアウト修正作業が不要になる
という効果が得られる。

【００８９】本実施形態によれば、レイアウト以降は回
路接続データ５１，５２までは戻る必要が無い。すなわ
ち、レイアウト後にタイミング違反が検出（ステップＳ
１１１０）されても、回路接続データ５１，５２の段階
まで戻る必要がなく、レイアウト段階（ステップＳ８２
０）以降で対処することができる。

【００９０】従来はレイアウト後にタイミング解析を行
い、違反があると駆動力の違うブロックで置換したり、
バッファ段数を変えたり、配線を変えるという工程を数
回繰り返さねばならなかった。駆動力で遅延調整する方
法は、駆動力と配線負荷の関係で調整する間接的調整な
のでタイミングを合わせるのに何回かの試行を要した。
また、バッファ段数を変える（挿入する）調整法では、
変えたことに起因してレイアウトが変わる。従って、変
更後のレイアウトに対してタイミングが確実に満たされ
るという保証がないので、再度タイミング解析を行い、
その結果タイミングが満たされなかったら、再度、遅延
調整用のバッファを挿入する、という繰り返しの問題が
あった。配線を変える方法では、配線を変えることによ
り、他の部分のレイアウトが変わるので、その他の部分
でタイミング違反が生じるという問題がある。これに対
して、本実施形態では、レイアウト後のタイミング解析
で例えばＸｎｓｅｃの調整が必要であることが分かれ
ば、Ｘｎｓｅｃの調整ができるように回路ブロック中の
接続を変えればよいだけなので、レイアウトが変更され
ることがなく、また、直接的にＸｎｓｅｃという遅延量
を調整できるため、上記従来の問題点は解決される。

【００９１】回路設計者は、タイミング違反となる可能
性があるパス（モジュール間またはブロック間のパス）
が回路接続データの段階で分かるため、その段階でライ
ブラリブロック２１，４１，９１を入れておけば（ステ
ップＳ６００、Ｓ７００）、従来のように２段階の作業
（回路接続データの作成→レイアウトデータの作成→回
路接続データの修正→レイアウトデータの修正）になら
なくて済む。レイアウト実行者や回路設計者の作業時間
が改善される。なお、ライブラリブロックは、チップの
入出力部分（インターフェース）には予めつけておくこ
とにより、チップ完成後の遅延調整を容易に行うことも
できる。

【００９２】本実施形態のステップＳ６００，Ｓ７００
は、前記論理合成ツールの中で行うことができる。

【００９３】なお、上記の効果とは別に、本実施形態で
は、ポートの切り替えや外部制御信号の変更を行って、
ライブラリブロックの内部遅延値を変えることにより、
各ライブラリブロック間でタイミング違反が発生する境
目を検出することができる。

【００９４】図６を参照して、第２の実施形態について
説明する。

【００９５】第２の実施形態では、ライブラリ適用回路
（ライブラリブロック）選択・作成ステップＳ６００の
後、タイミング解析ステップＳ４００に戻るループＬ１
を備えている。前述したように、対象パス決定ステップ
Ｓ５００では、タイミング解析ステップＳ４００のタイ
ミング解析結果に基づいて、レイアウト後にタイミング
違反となる可能性がある箇所（パス、信号経路）を検出
し、前記対象パスとして決定し、ステップＳ６００で
は、その対象パスに配置するものとして、図２から図４
に示すようなライブラリ適用回路２１，４１，９１を選
択または作成する。

【００９６】ループＬ１は、ステップＳ５００で決定さ
れた対象パスに、ステップＳ６００で選択または作成し
たライブラリ適用回路２１，４１，９１を配置した状態
で、再度、タイミング解析を行い（ステップＳ４０
０）、前記選択または作成したライブラリ適用回路２
１，４１，９１のそれぞれが有する複数種の内部遅延値
で、レイアウト後のタイミング違反が改善されるか否か
を判断するためのものである。

【００９７】例えば、ライブラリブロック４１がステッ
プＳ６００で選択された場合、出力部の接続を出力部Ｇ
２および出力部Ｈ２の一方にすれば、タイミング違反が
改善されるか否か、すなわち、出力部Ｇ２、Ｈ２のポー
ト切り替えで得られる遅延値差により、ライブラリブロ
ック４１が配置される対象パスのタイミング違反が改善
されるか否かが、再度のタイミング解析ステップＳ４０
０で判断される。

【００９８】再度のタイミング解析ステップＳ４００で
の判断の結果、当該対象パスのタイミング違反がライブ
ラリブロック４１で改善可能と判断された場合には、ス
テップＳ５００、ステップＳ６００を通過して（符号Ｐ
１参照）、当該対象パスへのライブラリブロック４１の
配置が決定される（ステップＳ７００）。

【００９９】第２の実施形態によれば、第１の実施形態
に比べてより高い確率でレイアウト後のタイミング違反
の改善を行うことができる。

【０１００】上述した、第１、第２の実施形態によれ
ば、ブロック内部に論理的に同等でかつ所定の遅延差を
もつ複数の内部固定遅延値を有するＬＳＩライブラリブ
ロック２１，４１，９１を用いて、タイミング修正ステ
ップＳ１１２０で、回路接続データ５１，５２の段階ま
で戻ることが不要なため、以下の効果を奏することがで
きる。

【０１０１】第一に、従来、レイアウト変更で遅延調節
を行う場合に、そのレイアウト変更作業に多くの時間を
必要としていたが、上記実施形態によれば、その作業時
間が短縮する。第二に、従来、セルの種類または数を変
更して、ゲート規模が変更してしまうという問題があっ
たが、上記実施形態によれば、ゲート規模が変更するこ
とはない。第三に、従来、配線を変更した場合、新たに
クロストーク等の問題を考慮する必要が生じることがあ
ったが、上記実施形態によれば、ポートの切り替え等で
済むため、配線変更によって生じる新たなクロストーク
等の問題をほとんど考慮する必要が無い。

【０１０２】第四に、従来、遅延調節効果の結果を見積
もるためには、複雑な計算又はタイミング検証ツールに
よるタイミングシュミレーションを行う必要があり、ま
た、遅延改善修正による改善効果が期待通りにならない
場合が多かったが、上記実施形態によれば、上記所定の
遅延差を得ることができ、遅延調節効果が予測どおりに
得られるため、回路遅延調節の際の時間および工数を削
減できる。

【０１０３】第五に、従来、回路設計者自身による修正
作業が行われた場合には、目的とする区間の遅延改善以
外の誤った変更等が行われていないことを確認する必要
があったが、上記実施形態によれば、論理的に同等な複
数の内部固定遅延値を有するＬＳＩライブラリブロック
２１，４１，９１を用いるため、そのような確認を行う
必要がない。

【０１０４】さらに、従来は、ドライブ能力が異なるラ
イブラリブロックを用いて、遅延量の調整を行うことが
あり、その場合には、レイアウト（出力側の負荷の大
小）によって遅延量が変わり、タイミング解析ツールな
どで、出力側のレイアウトを示すデータとともにその都
度、遅延量を算出する必要があった。これに対して、上
記実施形態によれば、複数の内部固定遅延値を有するＬ
ＳＩライブラリブロック２１，４１，９１を用いるた
め、出力側のレイアウトによって遅延量が変動すること
はない。

【０１０５】

【発明の効果】本発明の半導体集積回路の遅延調整方法
によれば、回路接続データの中でタイミング違反の可能
性のある対象パスを抽出しそのパス中の回路ブロックを
遅延調整用回路ブロックで置換した修正回路接続データ
を生成するステップと、前記修正回路接続データに基づ
いたレイアウトデータを生成するステップと、前記レイ
アウトデータについてタイミング検証を行った結果に対
応して前記遅延調整用回路ブロック内の遅延値を決める
回路接続を行うステップとを含んでいるため、遅延調節
の際の時間および工数を削減でき、新たなゲート規模の
見積もりが不要になる。

【図面の簡単な説明】

【図１】図１は、本発明による半導体集積回路の遅延調
整方法の第１の実施形態の設計フローを示すフローチャ
ートである。

【図２】図２は、本実施形態に用いるライブラリブロッ
クを示す回路ブロック図である。

【図３】図３は、本実施形態に用いる他のライブラリブ
ロックを示す回路ブロック図である。

【図４】図４は、本実施形態に用いる更に他のライブラ
リブロックを示す回路ブロック図である。

【図５】図５は、本実施形態の設計フローの一部を実現
するためのハード構成を示すブロック図である。

【図６】図６は、本発明による半導体集積回路の遅延調
整方法の第２の実施形態の設計フローを示すフローチャ
ートである。

【図７】図７は、従来における遅延調整方法を示す図で
ある。

【図８】図８は、従来における遅延調整方法のフローの
一部を示す図である。

【符号の説明】

２レイアウト処理ツール２ａブロック配置処理部２ｂアルミ配線処理部１１入力信号１２出力信号２１ライブラリブロック（遅延調整用ブロック）２２ＮＯＲ回路２３インバーター３１入力信号３２ａ出力信号３２ｂ出力信号４１ライブラリブロック（遅延調整用ブロック、ライ
ブラリ適用回路）４３第１のバッファ４４第３のバッファ４５第２のバッファ４６第４のバッファ５１回路接続データ５２回路接続データ（ネットリスト）５４レイアウト用回路接続データ５６レイアウトデータ８１入力信号８２出力信号８４第１のバッファ８５第２のバッファ８６セレクタ８７外部制御信号８８第３のバッファ９１ライブラリブロック（遅延調整用ブロック）８００レイアウト処理ツール８１０ブロック配置処理部８２０アルミ配線処理部９００タイミング検証ツール１１００タイミング修正ツール１１１０タイミング違反回路抽出処理部１１２０タイミング修正制御部Ａ回路ブロックＡ１入力部Ｂ回路ブロックＢ１入力部Ｃ回路ブロック（ライブラリブロック）Ｃ１中間部Ｄ回路ブロック（ライブラリブロック）Ｄ１出力部Ｅ２入力部Ｆ２接続部Ｇ２出力部Ｈ２出力部Ｈ３入力部Ｉ３出力部Ｊ３制御信号入力部ＳＡ信号ＮＬ通常ライブラリＰＬ本発明ライブラリＬ１ループ

Claims

【特許請求の範囲】

【請求項１】回路接続データの中でタイミング違反の
可能性のある対象パスを抽出しそのパス中の回路ブロッ
クを遅延調整用回路ブロックで置換した修正回路接続デ
ータを生成するステップと、前記修正回路接続データに
基づいたレイアウトデータを生成するステップと、前記
レイアウトデータについてタイミング検証を行った結果
に対応して前記遅延調整用回路ブロック内の遅延値を決
める回路接続を行うステップとを含む半導体集積回路の
遅延調整方法。
【請求項２】請求項１記載の半導体集積回路の遅延調
整方法において、前記タイミング違反の可能性のある対象パスの抽出は、
前記回路接続データのタイミング解析により行う半導体
集積回路の遅延調整方法。
【請求項３】請求項１または２に記載の半導体集積回
路の遅延調整方法において、前記修正回路接続データを生成するステップは、前記遅
延調整用回路ブロックで置換されたときに前記抽出され
たパスのタイミング違反が改善されるか否かを判断し、
前記判断の結果改善されると判断された場合に当該遅延
調整用回路ブロックで置換した前記修正回路接続データ
を生成する半導体集積回路の遅延調整方法。
【請求項４】請求項１から３のいずれかに記載の半導
体集積回路の遅延調整方法において、前記遅延調整用回路ブロックは、入力信号に対して論理
等価な出力信号を出力し、前記入力信号を入力するため
の切り替え可能な複数の入力部を有し、前記複数の入力
部を切り替えることにより略一定の遅延値を生じさせる
ものである半導体集積回路の遅延調整方法。
【請求項５】請求項１から３のいずれかに記載の半導
体集積回路の遅延調整方法において、前記遅延調整用回路ブロックは、入力信号に対して論理
等価な出力信号を出力し、前記出力信号を出力するため
の切り替え可能な複数の出力部を有し、前記複数の出力
部を切り替えることにより略一定の遅延値を生じさせる
ものである半導体集積回路の遅延調整方法。
【請求項６】回路接続データの中でタイミング違反の
可能性のある対象パスを抽出しそのパス中の回路ブロッ
クを遅延調整用回路ブロックで置換した修正回路接続デ
ータを生成するステップと、前記修正回路接続データに
基づいたレイアウトデータを生成するステップと、前記
レイアウトデータに基づいて製造された半導体集積回路
に対して外部からの制御信号により前記遅延調整用回路
ブロック内の遅延値を制御するステップとを含む半導体
集積回路の遅延調整方法。
【請求項７】請求項６記載の半導体集積回路の遅延調
整方法において、前記タイミング違反の可能性のある対象パスの抽出は、
前記回路接続データにおいてインターフェース部に相当
する回路ブロックを抽出することにより行う半導体集積
回路の遅延調整方法。
【請求項８】請求項６または７に記載の半導体集積回
路の遅延調整方法において、前記遅延調整用回路ブロックは、前記遅延調整用回路ブ
ロックの入力部と出力部との間に設けられた少なくとも
１段の遅延素子と、制御信号に応答して前記少なくとも
１段の遅延素子の内部遅延値を変更するセレクタとを備
えている半導体集積回路の遅延調整方法。
【請求項９】請求項７または８に記載の半導体集積回
路の遅延調整方法において、前記制御された遅延値は、前記半導体集積回路が基板に
搭載されたときに他の装置間でのタイミング調整に依存
した遅延量である半導体集積回路の遅延調整方法。
【請求項１０】入力信号に対して論理等価な出力信号
を出力し、前記入力信号を入力するための切り替え可能
な複数の入力部を有し、前記複数の入力部を切り替える
ことにより略一定の遅延値を生じさせる遅延調整用回路
ブロック。
【請求項１１】入力信号に対して論理等価な出力信号
を出力し、前記出力信号を出力するための切り替え可能
な複数の出力部を有し、前記複数の出力部を切り替える
ことにより略一定の遅延値を生じさせる遅延調整用回路
ブロック。
【請求項１２】入力部と出力部との間に設けられた少
なくとも１段の遅延素子と、制御信号に応答して前記少
なくとも１段の遅延素子の内部遅延値を変更するセレク
タとを備えた遅延調整用回路ブロック。
【請求項１３】請求項１０記載の遅延調整用回路ブロ
ックにおいて、前記複数の入力部のそれぞれは、互いにバッファサイズ
の等しいバッファを備えている遅延調整用回路ブロッ
ク。
【請求項１４】請求項１１記載の遅延調整用回路ブロ
ックにおいて、前記複数の出力部のそれぞれは、互いにバッファサイズ
の等しいバッファを備えている遅延調整用回路ブロッ
ク。
【請求項１５】回路接続データの中でタイミング違反
の可能性のある対象パスを抽出しそのパス中の回路ブロ
ックを遅延調整用回路ブロックで置換した修正回路接続
データを生成するステップと、前記修正回路接続データ
に基づいたレイアウトデータを生成するステップと、前
記レイアウトデータについてタイミング検証を行った結
果に対応して前記遅延調整用回路ブロック内の遅延値を
決める回路接続を行うステップとをコンピュータに実行
させるためのプログラムを記録したコンピュータに読み
取り可能な記録媒体。
【請求項１６】回路接続データの中でタイミング違反
の可能性のある対象パスを抽出しそのパス中の回路ブロ
ックを遅延調整用回路ブロックで置換した修正回路接続
データを生成するステップと、前記修正回路接続データ
に基づいたレイアウトデータを生成するステップと、前
記レイアウトデータに基づいて製造された半導体集積回
路に対して外部からの制御信号により前記遅延調整用回
路ブロック内の遅延値を制御するステップとをコンピュ
ータに実行させるためのプログラムを記録したコンピュ
ータに読み取り可能な記録媒体。