JP2000242557A - キャッシュプリフェッチ装置 - Google Patents
キャッシュプリフェッチ装置Info
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- JP2000242557A JP2000242557A JP11047576A JP4757699A JP2000242557A JP 2000242557 A JP2000242557 A JP 2000242557A JP 11047576 A JP11047576 A JP 11047576A JP 4757699 A JP4757699 A JP 4757699A JP 2000242557 A JP2000242557 A JP 2000242557A
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- 230000015654 memory Effects 0.000 claims description 55
- 238000000034 method Methods 0.000 claims description 26
- 230000010365 information processing Effects 0.000 claims description 22
- 230000000717 retained effect Effects 0.000 claims 12
- 101100327917 Caenorhabditis elegans chup-1 gene Proteins 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 1
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】 １次キャッシュ及び２次キャッシュにおける
プリフェッチを高速に行う。 【解決手段】 ２次キャッシュにおいて、各エントリに
対応するブロック中のサブブロックの各々が１次キャッ
シュ中に存在するか否かを示す１次キャッシュ情報２２
０を保持する。２次キャッシュは、１次キャッシュに問
い合わせることなく１次キャッシュ側の状態を判断し
て、２次キャッシュ側のリフィル及びプリフェッチの処
理を行う。２次キャッシュのプリフェッチを行うか否か
は現在アクセス中の２次キャッシュブロックにおけるブ
ロック内アドレスにより判断する。さらに通常のケース
においては、１次キャッシュのプリフェッチと２次キャ
ッシュのプリフェッチはオーバラップして行われる。
プリフェッチを高速に行う。 【解決手段】 ２次キャッシュにおいて、各エントリに
対応するブロック中のサブブロックの各々が１次キャッ
シュ中に存在するか否かを示す１次キャッシュ情報２２
０を保持する。２次キャッシュは、１次キャッシュに問
い合わせることなく１次キャッシュ側の状態を判断し
て、２次キャッシュ側のリフィル及びプリフェッチの処
理を行う。２次キャッシュのプリフェッチを行うか否か
は現在アクセス中の２次キャッシュブロックにおけるブ
ロック内アドレスにより判断する。さらに通常のケース
においては、１次キャッシュのプリフェッチと２次キャ
ッシュのプリフェッチはオーバラップして行われる。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理システム
におけるキャッシュプリフェッチ装置に関し、特に階層
キャッシュメモリにおいてプリフェッチを行うためのキ
ャッシュプリフェッチ装置に関する。
におけるキャッシュプリフェッチ装置に関し、特に階層
キャッシュメモリにおいてプリフェッチを行うためのキ
ャッシュプリフェッチ装置に関する。
【０００２】
【従来の技術】従来この種の技術が適用される情報処理
システムでは、プロセッサとメモリとの間に設けるキャ
ッシュメモリの内、プロセッサに近い位置に比較的小容
量で高速な１次キャッシュを配置し、１次キャッシュと
メモリとの間に１次キャッシュよりも速度は劣るが大容
量の２次キャッシュを配置する。この従来の情報処理シ
ステムでは、まずプロセッサに近い１次キャッシュにア
クセスすることにより、１次キャッシュに所望のデータ
が存在する（キャッシュヒット）か否（キャッシュミス
ヒット）かを判断する。そして、１次キャッシュミスヒ
ットの場合には、次に２次キャッシュにアクセスして、
２次キャッシュにおけるキャッシュヒット／ミスを判断
する。
システムでは、プロセッサとメモリとの間に設けるキャ
ッシュメモリの内、プロセッサに近い位置に比較的小容
量で高速な１次キャッシュを配置し、１次キャッシュと
メモリとの間に１次キャッシュよりも速度は劣るが大容
量の２次キャッシュを配置する。この従来の情報処理シ
ステムでは、まずプロセッサに近い１次キャッシュにア
クセスすることにより、１次キャッシュに所望のデータ
が存在する（キャッシュヒット）か否（キャッシュミス
ヒット）かを判断する。そして、１次キャッシュミスヒ
ットの場合には、次に２次キャッシュにアクセスして、
２次キャッシュにおけるキャッシュヒット／ミスを判断
する。
【０００３】例えば、特開平９−１４６８３５号公報で
は、１次キャッシュにおいて所望データの属すべきライ
ンに対してアクセスを行い、そのヒット／ミスの結果に
より、プリフェッチモードに応じたプリフェッチ動作を
行うシステムが記載されている。
は、１次キャッシュにおいて所望データの属すべきライ
ンに対してアクセスを行い、そのヒット／ミスの結果に
より、プリフェッチモードに応じたプリフェッチ動作を
行うシステムが記載されている。
【０００４】
【発明が解決しようとする課題】上述の従来技術では、
一旦１次キャッシュにアクセスを試みることにより、そ
の後のキャッシュプリフェッチ動作の要否を判断するこ
ととなるため、処理が逐次化されて高速化が図れないと
いう問題がある。
一旦１次キャッシュにアクセスを試みることにより、そ
の後のキャッシュプリフェッチ動作の要否を判断するこ
ととなるため、処理が逐次化されて高速化が図れないと
いう問題がある。
【０００５】また、２次キャッシュは一般にブロックサ
イズが大きいため、闇雲にプリフェッチを行うことは得
策ではない。上述の従来技術においても、プリフェッチ
は１次キャッシュのみに留めている。
イズが大きいため、闇雲にプリフェッチを行うことは得
策ではない。上述の従来技術においても、プリフェッチ
は１次キャッシュのみに留めている。
【０００６】本発明の目的は、１次キャッシュにおける
キャッシュヒット／ミスの判断と、２次キャッシュにお
けるプリフェッチ要否の判断とを並行して行うことによ
り、キャッシュプリフェッチのための処理を高速化する
ことにある。
キャッシュヒット／ミスの判断と、２次キャッシュにお
けるプリフェッチ要否の判断とを並行して行うことによ
り、キャッシュプリフェッチのための処理を高速化する
ことにある。
【０００７】また、本発明の他の目的は、２次キャッシ
ュのプリフェッチを併せて行う場合の効率的な制御手段
を提供することにある。
ュのプリフェッチを併せて行う場合の効率的な制御手段
を提供することにある。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に本発明のキャッシュプリフェッチ装置は、プロセッサ
と、メモリと、前記プロセッサと前記メモリとの間に設
けられた２次キャッシュと、この２次キャッシュとプロ
セッサとの間に設けられた１次キャッシュとを含む情報
処理システムにおけるキャッシュプリフェッチ装置であ
って、前記２次キャッシュは、当該キャッシュに保持さ
れるブロック内のサブブロックの各々が前記１次キャッ
シュに保持されているか否かを示す１次キャッシュ情報
を保持し、アクセス中のサブブロックの次サブブロック
が前記１次キャッシュに保持されていないことを前記１
次キャッシュ情報から判断した場合には１次キャッシュ
のプリフェッチを行う。
に本発明のキャッシュプリフェッチ装置は、プロセッサ
と、メモリと、前記プロセッサと前記メモリとの間に設
けられた２次キャッシュと、この２次キャッシュとプロ
セッサとの間に設けられた１次キャッシュとを含む情報
処理システムにおけるキャッシュプリフェッチ装置であ
って、前記２次キャッシュは、当該キャッシュに保持さ
れるブロック内のサブブロックの各々が前記１次キャッ
シュに保持されているか否かを示す１次キャッシュ情報
を保持し、アクセス中のサブブロックの次サブブロック
が前記１次キャッシュに保持されていないことを前記１
次キャッシュ情報から判断した場合には１次キャッシュ
のプリフェッチを行う。
【０００９】また、本発明の他のキャッシュプリフェッ
チ装置において、前記２次キャッシュのブロックにおけ
るアクセス中のブロック内アドレスが所定値を越えた場
合において当該ブロックの次ブロックが２次キャッシュ
に保持されていなければ２次キャッシュのプリフェッチ
を行う。
チ装置において、前記２次キャッシュのブロックにおけ
るアクセス中のブロック内アドレスが所定値を越えた場
合において当該ブロックの次ブロックが２次キャッシュ
に保持されていなければ２次キャッシュのプリフェッチ
を行う。
【００１０】また、本発明の他のキャッシュプリフェッ
チ装置において、前記２次キャッシュのブロックサイズ
は前記１次キャッシュのブロックサイズの整数倍であ
り、前記１次キャッシュに保持されている内容は前記２
次キャッシュにも保持されている。
チ装置において、前記２次キャッシュのブロックサイズ
は前記１次キャッシュのブロックサイズの整数倍であ
り、前記１次キャッシュに保持されている内容は前記２
次キャッシュにも保持されている。
【００１１】また、本発明の他のキャッシュプリフェッ
チ装置は、プロセッサと、メモリと、前記プロセッサと
前記メモリとの間に設けられた２次キャッシュと、この
２次キャッシュとプロセッサとの間に設けられた１次キ
ャッシュとを含む情報処理システムにおけるキャッシュ
プリフェッチ装置であって、前記２次キャッシュは、当
該キャッシュに保持されるブロック内のサブブロックの
各々が前記１次キャッシュに保持されているか否かを示
す１次キャッシュ情報を保持し、前記２次キャッシュの
ブロックにおけるアクセス中のサブブロックが当該ブロ
ック内の最終ブロックである場合は、当該ブロックの次
ブロックが２次キャッシュに保持されていなければ２次
キャッシュのプリフェッチを行うという処理と、当該ア
クセス中のサブブロックの次サブブロックが前記１次キ
ャッシュに保持されていないことを前記１次キャッシュ
情報から判断した場合には１次キャッシュのプリフェッ
チを行うという処理とを逐次に行い、当該アクセス中の
サブブロックが当該ブロック内の最終ブロックではなく
且つ当該アクセス中のブロック内アドレスが所定値を越
えた場合には、当該アクセス中のサブブロックの次サブ
ブロックが前記１次キャッシュに保持されていないこと
を前記１次キャッシュ情報から判断した場合には１次キ
ャッシュのプリフェッチを行うという処理と、当該ブロ
ックの次ブロックが２次キャッシュに保持されていなけ
れば２次キャッシュのプリフェッチを行うという処理と
をオーバラップして行うように制御する。
チ装置は、プロセッサと、メモリと、前記プロセッサと
前記メモリとの間に設けられた２次キャッシュと、この
２次キャッシュとプロセッサとの間に設けられた１次キ
ャッシュとを含む情報処理システムにおけるキャッシュ
プリフェッチ装置であって、前記２次キャッシュは、当
該キャッシュに保持されるブロック内のサブブロックの
各々が前記１次キャッシュに保持されているか否かを示
す１次キャッシュ情報を保持し、前記２次キャッシュの
ブロックにおけるアクセス中のサブブロックが当該ブロ
ック内の最終ブロックである場合は、当該ブロックの次
ブロックが２次キャッシュに保持されていなければ２次
キャッシュのプリフェッチを行うという処理と、当該ア
クセス中のサブブロックの次サブブロックが前記１次キ
ャッシュに保持されていないことを前記１次キャッシュ
情報から判断した場合には１次キャッシュのプリフェッ
チを行うという処理とを逐次に行い、当該アクセス中の
サブブロックが当該ブロック内の最終ブロックではなく
且つ当該アクセス中のブロック内アドレスが所定値を越
えた場合には、当該アクセス中のサブブロックの次サブ
ブロックが前記１次キャッシュに保持されていないこと
を前記１次キャッシュ情報から判断した場合には１次キ
ャッシュのプリフェッチを行うという処理と、当該ブロ
ックの次ブロックが２次キャッシュに保持されていなけ
れば２次キャッシュのプリフェッチを行うという処理と
をオーバラップして行うように制御する。
【００１２】本発明の情報処理システムは、プロセッサ
と、メモリと、前記プロセッサと前記メモリとの間に設
けられた２次キャッシュと、この２次キャッシュとプロ
セッサとの間に設けられた１次キャッシュとを含み、前
記２次キャッシュは当該キャッシュに保持されるブロッ
ク内のサブブロックの各々が前記１次キャッシュに保持
されているか否かを示す１次キャッシュ情報を保持し、
アクセス中のサブブロックの次サブブロックが前記１次
キャッシュに保持されていないことを前記１次キャッシ
ュ情報から判断した場合には１次キャッシュのプリフェ
ッチを行う。
と、メモリと、前記プロセッサと前記メモリとの間に設
けられた２次キャッシュと、この２次キャッシュとプロ
セッサとの間に設けられた１次キャッシュとを含み、前
記２次キャッシュは当該キャッシュに保持されるブロッ
ク内のサブブロックの各々が前記１次キャッシュに保持
されているか否かを示す１次キャッシュ情報を保持し、
アクセス中のサブブロックの次サブブロックが前記１次
キャッシュに保持されていないことを前記１次キャッシ
ュ情報から判断した場合には１次キャッシュのプリフェ
ッチを行う。
【００１３】本発明の他の情報処理システムにおいて、
前記２次キャッシュのブロックにおけるアクセス中のブ
ロック内アドレスが所定値を越えた場合において当該ブ
ロックの次ブロックが２次キャッシュに保持されていな
ければ２次キャッシュのプリフェッチを行う。
前記２次キャッシュのブロックにおけるアクセス中のブ
ロック内アドレスが所定値を越えた場合において当該ブ
ロックの次ブロックが２次キャッシュに保持されていな
ければ２次キャッシュのプリフェッチを行う。
【００１４】本発明の他の情報処理システムは、プロセ
ッサと、メモリと、前記プロセッサと前記メモリとの間
に設けられた２次キャッシュと、この２次キャッシュと
プロセッサとの間に設けられた１次キャッシュとを含
み、前記２次キャッシュは当該キャッシュに保持される
ブロック内のサブブロックの各々が前記１次キャッシュ
に保持されているか否かを示す１次キャッシュ情報を保
持し、前記２次キャッシュのブロックにおけるアクセス
中のサブブロックが当該ブロック内の最終ブロックであ
る場合は、当該ブロックの次ブロックが２次キャッシュ
に保持されていなければ２次キャッシュのプリフェッチ
を行うという処理と、当該アクセス中のサブブロックの
次サブブロックが前記１次キャッシュに保持されていな
いことを前記１次キャッシュ情報から判断した場合には
１次キャッシュのプリフェッチを行うという処理とを逐
次に行い、当該アクセス中のサブブロックが当該ブロッ
ク内の最終ブロックではなく且つ当該アクセス中のブロ
ック内アドレスが所定値を越えた場合には、当該アクセ
ス中のサブブロックの次サブブロックが前記１次キャッ
シュに保持されていないことを前記１次キャッシュ情報
から判断した場合には１次キャッシュのプリフェッチを
行うという処理と、当該ブロックの次ブロックが２次キ
ャッシュに保持されていなければ２次キャッシュのプリ
フェッチを行うという処理とをオーバラップして行うよ
うに制御する。
ッサと、メモリと、前記プロセッサと前記メモリとの間
に設けられた２次キャッシュと、この２次キャッシュと
プロセッサとの間に設けられた１次キャッシュとを含
み、前記２次キャッシュは当該キャッシュに保持される
ブロック内のサブブロックの各々が前記１次キャッシュ
に保持されているか否かを示す１次キャッシュ情報を保
持し、前記２次キャッシュのブロックにおけるアクセス
中のサブブロックが当該ブロック内の最終ブロックであ
る場合は、当該ブロックの次ブロックが２次キャッシュ
に保持されていなければ２次キャッシュのプリフェッチ
を行うという処理と、当該アクセス中のサブブロックの
次サブブロックが前記１次キャッシュに保持されていな
いことを前記１次キャッシュ情報から判断した場合には
１次キャッシュのプリフェッチを行うという処理とを逐
次に行い、当該アクセス中のサブブロックが当該ブロッ
ク内の最終ブロックではなく且つ当該アクセス中のブロ
ック内アドレスが所定値を越えた場合には、当該アクセ
ス中のサブブロックの次サブブロックが前記１次キャッ
シュに保持されていないことを前記１次キャッシュ情報
から判断した場合には１次キャッシュのプリフェッチを
行うという処理と、当該ブロックの次ブロックが２次キ
ャッシュに保持されていなければ２次キャッシュのプリ
フェッチを行うという処理とをオーバラップして行うよ
うに制御する。
【００１５】本発明のキャッシュプリフェッチ方法は、
プロセッサと、メモリと、前記プロセッサと前記メモリ
との間に設けられた２次キャッシュと、この２次キャッ
シュとプロセッサとの間に設けられた１次キャッシュと
を含み、前記２次キャッシュは当該キャッシュに保持さ
れるブロック内のサブブロックの各々が前記１次キャッ
シュに保持されているか否かを示す１次キャッシュ情報
を保持する情報処理システムにおいて、前記２次キャッ
シュのブロックにおけるアクセス中のブロック内アドレ
スが所定値を越え且つ当該ブロックの次ブロックが前記
２次キャッシュに保持されていなければ前記２次キャッ
シュのプリフェッチを行い、当該アクセス中のサブブロ
ックの次サブブロックが前記１次キャッシュに保持され
ていないことを前記１次キャッシュ情報から判断した場
合には１次キャッシュのプリフェッチを行う。
プロセッサと、メモリと、前記プロセッサと前記メモリ
との間に設けられた２次キャッシュと、この２次キャッ
シュとプロセッサとの間に設けられた１次キャッシュと
を含み、前記２次キャッシュは当該キャッシュに保持さ
れるブロック内のサブブロックの各々が前記１次キャッ
シュに保持されているか否かを示す１次キャッシュ情報
を保持する情報処理システムにおいて、前記２次キャッ
シュのブロックにおけるアクセス中のブロック内アドレ
スが所定値を越え且つ当該ブロックの次ブロックが前記
２次キャッシュに保持されていなければ前記２次キャッ
シュのプリフェッチを行い、当該アクセス中のサブブロ
ックの次サブブロックが前記１次キャッシュに保持され
ていないことを前記１次キャッシュ情報から判断した場
合には１次キャッシュのプリフェッチを行う。
【００１６】本発明の他のキャッシュプリフェッチ方法
は、プロセッサと、メモリと、前記プロセッサと前記メ
モリとの間に設けられた２次キャッシュと、この２次キ
ャッシュとプロセッサとの間に設けられた１次キャッシ
ュとを含み、前記２次キャッシュは当該キャッシュに保
持されるブロック内のサブブロックの各々が前記１次キ
ャッシュに保持されているか否かを示す１次キャッシュ
情報を保持する情報処理システムにおいて、前記２次キ
ャッシュにミスヒットした場合には前記２次キャッシュ
の当該ブロックをリフィルし、前記１次キャッシュにミ
スヒットした場合には前記１次キャッシュの当該ブロッ
クをリフィルし、前記２次キャッシュのブロックにおけ
るアクセス中のブロック内アドレスが所定値を越え且つ
当該ブロックの次ブロックが前記２次キャッシュに保持
されていなければ前記２次キャッシュのプリフェッチを
行い、当該アクセス中のサブブロックの次サブブロック
が前記１次キャッシュに保持されていないことを前記１
次キャッシュ情報から判断した場合には１次キャッシュ
のプリフェッチを行う。
は、プロセッサと、メモリと、前記プロセッサと前記メ
モリとの間に設けられた２次キャッシュと、この２次キ
ャッシュとプロセッサとの間に設けられた１次キャッシ
ュとを含み、前記２次キャッシュは当該キャッシュに保
持されるブロック内のサブブロックの各々が前記１次キ
ャッシュに保持されているか否かを示す１次キャッシュ
情報を保持する情報処理システムにおいて、前記２次キ
ャッシュにミスヒットした場合には前記２次キャッシュ
の当該ブロックをリフィルし、前記１次キャッシュにミ
スヒットした場合には前記１次キャッシュの当該ブロッ
クをリフィルし、前記２次キャッシュのブロックにおけ
るアクセス中のブロック内アドレスが所定値を越え且つ
当該ブロックの次ブロックが前記２次キャッシュに保持
されていなければ前記２次キャッシュのプリフェッチを
行い、当該アクセス中のサブブロックの次サブブロック
が前記１次キャッシュに保持されていないことを前記１
次キャッシュ情報から判断した場合には１次キャッシュ
のプリフェッチを行う。
【００１７】本発明の他のキャッシュプリフェッチ方法
は、プロセッサと、メモリと、前記プロセッサと前記メ
モリとの間に設けられた２次キャッシュと、この２次キ
ャッシュとプロセッサとの間に設けられた１次キャッシ
ュとを含み、前記２次キャッシュは当該キャッシュに保
持されるブロック内のサブブロックの各々が前記１次キ
ャッシュに保持されているか否かを示す１次キャッシュ
情報を保持する情報処理システムにおいて、前記２次キ
ャッシュのブロックにおけるアクセス中のサブブロック
が当該ブロック内の最終ブロックである場合は、当該ブ
ロックの次ブロックが２次キャッシュに保持されていな
ければ２次キャッシュのプリフェッチを行うという処理
と、当該アクセス中のサブブロックの次サブブロックが
前記１次キャッシュに保持されていないことを前記１次
キャッシュ情報から判断した場合には１次キャッシュの
プリフェッチを行うという処理とを逐次に行い、当該ア
クセス中のサブブロックが当該ブロック内の最終ブロッ
クではなく且つ当該アクセス中のブロック内アドレスが
所定値を越えた場合には、当該アクセス中のサブブロッ
クの次サブブロックが前記１次キャッシュに保持されて
いないことを前記１次キャッシュ情報から判断した場合
には１次キャッシュのプリフェッチを行うという処理
と、当該ブロックの次ブロックが２次キャッシュに保持
されていなければ２次キャッシュのプリフェッチを行う
という処理とをオーバラップして行う。
は、プロセッサと、メモリと、前記プロセッサと前記メ
モリとの間に設けられた２次キャッシュと、この２次キ
ャッシュとプロセッサとの間に設けられた１次キャッシ
ュとを含み、前記２次キャッシュは当該キャッシュに保
持されるブロック内のサブブロックの各々が前記１次キ
ャッシュに保持されているか否かを示す１次キャッシュ
情報を保持する情報処理システムにおいて、前記２次キ
ャッシュのブロックにおけるアクセス中のサブブロック
が当該ブロック内の最終ブロックである場合は、当該ブ
ロックの次ブロックが２次キャッシュに保持されていな
ければ２次キャッシュのプリフェッチを行うという処理
と、当該アクセス中のサブブロックの次サブブロックが
前記１次キャッシュに保持されていないことを前記１次
キャッシュ情報から判断した場合には１次キャッシュの
プリフェッチを行うという処理とを逐次に行い、当該ア
クセス中のサブブロックが当該ブロック内の最終ブロッ
クではなく且つ当該アクセス中のブロック内アドレスが
所定値を越えた場合には、当該アクセス中のサブブロッ
クの次サブブロックが前記１次キャッシュに保持されて
いないことを前記１次キャッシュ情報から判断した場合
には１次キャッシュのプリフェッチを行うという処理
と、当該ブロックの次ブロックが２次キャッシュに保持
されていなければ２次キャッシュのプリフェッチを行う
という処理とをオーバラップして行う。
【００１８】
【発明の実施の形態】次に本発明のキャッシュプリフェ
ッチ装置の実施の形態について図面を参照して詳細に説
明する。
ッチ装置の実施の形態について図面を参照して詳細に説
明する。
【００１９】図１を参照すると、本発明の適用される情
報処理システムは、処理を行うプロセッサ３００と、デ
ータを記憶するメモリ４００とを備える。この情報処理
システムでは、メモリ４００の内容のコピーを保持する
キャッシュメモリとして、大容量の２次キャッシュ２０
０がプロセッサ３００とメモリ４００との間に設けら
れ、２次キャッシュよりも小容量で高速な１次キャッシ
ュ１００がプロセッサと２次キャッシュとの間に設けら
れる。
報処理システムは、処理を行うプロセッサ３００と、デ
ータを記憶するメモリ４００とを備える。この情報処理
システムでは、メモリ４００の内容のコピーを保持する
キャッシュメモリとして、大容量の２次キャッシュ２０
０がプロセッサ３００とメモリ４００との間に設けら
れ、２次キャッシュよりも小容量で高速な１次キャッシ
ュ１００がプロセッサと２次キャッシュとの間に設けら
れる。
【００２０】１次キャッシュ１００に保持されているブ
ロックデータは、２次キャッシュ２００中に必ず保持さ
れているものとする。また、両キャッシュメモリのプロ
トコルとしては、例えばライトスルーを採用できる。さ
らに、両キャッシュメモリの追い出しアルゴリズムとし
ては、例えばＬＲＵ（Least Recently Used）アルゴリ
ズムを採用できる。
ロックデータは、２次キャッシュ２００中に必ず保持さ
れているものとする。また、両キャッシュメモリのプロ
トコルとしては、例えばライトスルーを採用できる。さ
らに、両キャッシュメモリの追い出しアルゴリズムとし
ては、例えばＬＲＵ（Least Recently Used）アルゴリ
ズムを採用できる。
【００２１】プロセッサ３００は、データをロードしよ
うとする場合、１次キャッシュ１００と２次キャッシュ
２００の両方に所望データを要求し、１次キャッシュ１
００に所望のデータが存在（ヒット）すればそれを使用
する。１次キャッシュ１００に所望のデータが存在しな
い場合（ミスヒット）は２次キャッシュ２００からの応
答を調べ、２次キャッシュに所望データが存在（ヒッ
ト）すればそれを使用する。各キャッシュメモリでミス
ヒットが生じた場合には、上位の記憶装置にデータの要
求が伝達される。例えば、１次キャッシュ１００でミス
ヒットが生じると２次キャッシュ２００からブロックデ
ータが転送され、さらに２次キャッシュ２００でミスヒ
ットが生じるとメモリ４００にブロックデータが要求さ
れる。
うとする場合、１次キャッシュ１００と２次キャッシュ
２００の両方に所望データを要求し、１次キャッシュ１
００に所望のデータが存在（ヒット）すればそれを使用
する。１次キャッシュ１００に所望のデータが存在しな
い場合（ミスヒット）は２次キャッシュ２００からの応
答を調べ、２次キャッシュに所望データが存在（ヒッ
ト）すればそれを使用する。各キャッシュメモリでミス
ヒットが生じた場合には、上位の記憶装置にデータの要
求が伝達される。例えば、１次キャッシュ１００でミス
ヒットが生じると２次キャッシュ２００からブロックデ
ータが転送され、さらに２次キャッシュ２００でミスヒ
ットが生じるとメモリ４００にブロックデータが要求さ
れる。
【００２２】図２を参照すると、本発明の実施の形態に
おいて、１次キャッシュ１００は、複数のエントリによ
り構成され、各エントリは、バリッドビット１１０と、
アドレスアレイ１３０と、データメモリ１４０とを含
む。バリッドビット１１０は、そのエントリが有効なも
のか否かを示す。アドレスアレイ１３０は、そのエント
リに対応するアドレスのタグ部分を保持する。データメ
モリ１４０は、そのエントリに対応するデータを保持す
る。１エントリ分のデータをここではブロックデータと
いう。 本発明の実施の形態において、１次キャッシュ
１００で参照されるアドレスは、１次キャッシュタグ１
０１と、１次キャッシュインデックス１０２と、１次キ
ャッシュブロック内アドレス１０４とに分類される。１
次キャッシュインデックス１０２は、複数のエントリの
中から所定のエントリを特定するために用いられる。こ
のようにして読み出されたアドレスタグ１３０が、１次
キャッシュタグ１０１と比較器１５０により比較され
る。ここで、アドレスタグ１３０と１次キャッシュタグ
１０１が一致すればそのエントリが所望のデータを含む
ことになる。但し、対応するバリッドビット１１０が
「無効」を示していればそのエントリ自体が無意味なデ
ータを保持していることになるので、その場合にはキャ
ッシュミスとなる。これは、比較器１５０の出力とバリ
ッドビット１１０の値の論理積を論理積ゲート１６０で
求めることにより、キャッシュヒット／ミスヒット信号
１６１として得られる。アドレスタグ１３０と１次キャ
ッシュタグ１０１が一致し、かつ、対応するバリッドビ
ット１１０が「有効」を示していれば、対応するデータ
メモリ１４０の値が有効なブロックデータ１８０として
得られる。このブロックデータの内、１次キャッシュブ
ロック内アドレス１０４によって指示されるワードが所
望のワードデータ１８１である。
おいて、１次キャッシュ１００は、複数のエントリによ
り構成され、各エントリは、バリッドビット１１０と、
アドレスアレイ１３０と、データメモリ１４０とを含
む。バリッドビット１１０は、そのエントリが有効なも
のか否かを示す。アドレスアレイ１３０は、そのエント
リに対応するアドレスのタグ部分を保持する。データメ
モリ１４０は、そのエントリに対応するデータを保持す
る。１エントリ分のデータをここではブロックデータと
いう。 本発明の実施の形態において、１次キャッシュ
１００で参照されるアドレスは、１次キャッシュタグ１
０１と、１次キャッシュインデックス１０２と、１次キ
ャッシュブロック内アドレス１０４とに分類される。１
次キャッシュインデックス１０２は、複数のエントリの
中から所定のエントリを特定するために用いられる。こ
のようにして読み出されたアドレスタグ１３０が、１次
キャッシュタグ１０１と比較器１５０により比較され
る。ここで、アドレスタグ１３０と１次キャッシュタグ
１０１が一致すればそのエントリが所望のデータを含む
ことになる。但し、対応するバリッドビット１１０が
「無効」を示していればそのエントリ自体が無意味なデ
ータを保持していることになるので、その場合にはキャ
ッシュミスとなる。これは、比較器１５０の出力とバリ
ッドビット１１０の値の論理積を論理積ゲート１６０で
求めることにより、キャッシュヒット／ミスヒット信号
１６１として得られる。アドレスタグ１３０と１次キャ
ッシュタグ１０１が一致し、かつ、対応するバリッドビ
ット１１０が「有効」を示していれば、対応するデータ
メモリ１４０の値が有効なブロックデータ１８０として
得られる。このブロックデータの内、１次キャッシュブ
ロック内アドレス１０４によって指示されるワードが所
望のワードデータ１８１である。
【００２３】具体的な実施例としては、１ブロック当た
り６４バイトで１０２４エントリあるとして、３２ビッ
トアドレス空間で実現するためには、アドレスタグが１
６ビット必要になる。すなわち、３２ビットアドレスの
内、第１６乃至３１ビット目の１６ビットが１次キャッ
シュタグ１０１、第６乃至１５ビット目の１０ビットが
１次キャッシュインデックス１０２となる。この場合、
４バイトのワードデータを特定するためには１次キャッ
シュブロック内アドレス１０４として第２乃至５ビット
目の４ビットが使用される。
り６４バイトで１０２４エントリあるとして、３２ビッ
トアドレス空間で実現するためには、アドレスタグが１
６ビット必要になる。すなわち、３２ビットアドレスの
内、第１６乃至３１ビット目の１６ビットが１次キャッ
シュタグ１０１、第６乃至１５ビット目の１０ビットが
１次キャッシュインデックス１０２となる。この場合、
４バイトのワードデータを特定するためには１次キャッ
シュブロック内アドレス１０４として第２乃至５ビット
目の４ビットが使用される。
【００２４】なお、ここでは説明を簡単にするためダイ
レクトマップキャッシュ構成になっているが、一つの１
次キャッシュインデックス１０２に複数のエントリが対
応するように構成することによりセットアソシアティブ
キャッシュ構成を採ることができる。これは次に述べる
２次キャッシュについても同様である。
レクトマップキャッシュ構成になっているが、一つの１
次キャッシュインデックス１０２に複数のエントリが対
応するように構成することによりセットアソシアティブ
キャッシュ構成を採ることができる。これは次に述べる
２次キャッシュについても同様である。
【００２５】図３を参照すると、本発明の実施の形態に
おいて、２次キャッシュ２００は、複数のエントリによ
り構成され、各エントリは、バリッドビット２１０と、
１次キャッシュ情報２２０と、アドレスアレイ２３０
と、データメモリ２４０とを含む。バリッドビット２１
０は、そのエントリが有効なものか否かを示す。１次キ
ャッシュ情報２２０は、対応するブロック中のデータが
１次キャッシュに保持されているか否かを示す。アドレ
スアレイ２３０は、そのエントリに対応するアドレスの
タグ部分を保持する。データメモリ２４０は、そのエン
トリに対応するデータを保持する。２次キャッシュのブ
ロックデータの大きさは１次キャッシュのものの整数倍
であるものとする。２次キャッシュのブロックにおい
て、１次キャッシュのブロックに相当する大きさに区切
ったもののそれぞれを、特にサブブロックという。
おいて、２次キャッシュ２００は、複数のエントリによ
り構成され、各エントリは、バリッドビット２１０と、
１次キャッシュ情報２２０と、アドレスアレイ２３０
と、データメモリ２４０とを含む。バリッドビット２１
０は、そのエントリが有効なものか否かを示す。１次キ
ャッシュ情報２２０は、対応するブロック中のデータが
１次キャッシュに保持されているか否かを示す。アドレ
スアレイ２３０は、そのエントリに対応するアドレスの
タグ部分を保持する。データメモリ２４０は、そのエン
トリに対応するデータを保持する。２次キャッシュのブ
ロックデータの大きさは１次キャッシュのものの整数倍
であるものとする。２次キャッシュのブロックにおい
て、１次キャッシュのブロックに相当する大きさに区切
ったもののそれぞれを、特にサブブロックという。
【００２６】本発明の実施の形態において、２次キャッ
シュ２００で参照されるアドレスは、２次キャッシュタ
グ２０１と、２次キャッシュインデックス２０２と、２
次キャッシュサブブロックアドレス２０３と、２次キャ
ッシュブロック内アドレス２０４とに分類される。２次
キャッシュインデックス２０２は、複数のエントリの中
から所定のエントリを特定するために用いられる。この
ようにして読み出されたアドレスタグ２３０が、２次キ
ャッシュタグ２０１と比較器２５０により比較される。
ここで、アドレスタグ２３０と２次キャッシュタグ２０
１が一致すればそのエントリが所望のデータを含むこと
になる。但し、対応するバリッドビット２１０が「無
効」を示していればそのエントリ自体が無意味なデータ
を保持していることになるので、その場合にはキャッシ
ュミスとなる。これは、比較器２５０の出力とバリッド
ビット２１０の値の論理積を論理積ゲート２６０で求め
ることにより、キャッシュヒット／ミスヒット信号２６
１として得られる。アドレスタグ２３０と２次キャッシ
ュタグ２０１が一致し、かつ、対応するバリッドビット
２１０が「有効」を示していれば、対応するデータメモ
リ２４０の値が有効なブロックデータ２８０として得ら
れる。このブロックデータの内、セレクタ２７０におい
て、２次キャッシュサブブロックアドレス２０３により
サブブロック２８０が選択される。このサブブロック２
８０において、２次キャッシュサブブロック内アドレス
２０４によって指示されるワードが所望のワードデータ
２８１である。
シュ２００で参照されるアドレスは、２次キャッシュタ
グ２０１と、２次キャッシュインデックス２０２と、２
次キャッシュサブブロックアドレス２０３と、２次キャ
ッシュブロック内アドレス２０４とに分類される。２次
キャッシュインデックス２０２は、複数のエントリの中
から所定のエントリを特定するために用いられる。この
ようにして読み出されたアドレスタグ２３０が、２次キ
ャッシュタグ２０１と比較器２５０により比較される。
ここで、アドレスタグ２３０と２次キャッシュタグ２０
１が一致すればそのエントリが所望のデータを含むこと
になる。但し、対応するバリッドビット２１０が「無
効」を示していればそのエントリ自体が無意味なデータ
を保持していることになるので、その場合にはキャッシ
ュミスとなる。これは、比較器２５０の出力とバリッド
ビット２１０の値の論理積を論理積ゲート２６０で求め
ることにより、キャッシュヒット／ミスヒット信号２６
１として得られる。アドレスタグ２３０と２次キャッシ
ュタグ２０１が一致し、かつ、対応するバリッドビット
２１０が「有効」を示していれば、対応するデータメモ
リ２４０の値が有効なブロックデータ２８０として得ら
れる。このブロックデータの内、セレクタ２７０におい
て、２次キャッシュサブブロックアドレス２０３により
サブブロック２８０が選択される。このサブブロック２
８０において、２次キャッシュサブブロック内アドレス
２０４によって指示されるワードが所望のワードデータ
２８１である。
【００２７】２次キャッシュ２００に保持される項目の
内、１次キャッシュ情報２２０は、対応するサブブロッ
クデータが１次キャッシュ１００に保持されているか否
かを示す。１次キャッシュ情報２２０は、対応するブロ
ック中のサブブロック毎に１ビットずつ割り当てられ、
各ビットは「１次キャッシュに存在する」または「１次
キャッシュに存在しない」の何れかを表す。この１次キ
ャッシュ情報２２０を２次キャッシュ２００中に保持し
ておくことにより、１次キャッシュ１００に問い合わせ
ることなく、１次キャッシュ１００のヒット／ミス情報
を判断することができる。
内、１次キャッシュ情報２２０は、対応するサブブロッ
クデータが１次キャッシュ１００に保持されているか否
かを示す。１次キャッシュ情報２２０は、対応するブロ
ック中のサブブロック毎に１ビットずつ割り当てられ、
各ビットは「１次キャッシュに存在する」または「１次
キャッシュに存在しない」の何れかを表す。この１次キ
ャッシュ情報２２０を２次キャッシュ２００中に保持し
ておくことにより、１次キャッシュ１００に問い合わせ
ることなく、１次キャッシュ１００のヒット／ミス情報
を判断することができる。
【００２８】具体的な実施例としては、１ブロック当た
り５１２バイト（６４バイト×８サブブロック）で１０
２４エントリあるとして、３２ビットアドレス空間で実
現するためには、アドレスタグは１３ビット必要にな
る。すなわち、３２ビットアドレスの内、第１９乃至３
１ビット目の１３ビットが２次キャッシュタグ２０１、
第９乃至１８ビット目の１０ビットが２次キャッシュイ
ンデックス２０２となる。この場合、１ブロック中の８
つのサブブロックの内何れのサブブロックであるかを特
定するためには２次キャッシュサブブロックアドレス２
０３として第６乃至８ビット目の３ビットが、サブブロ
ック中の４バイトのワードデータを特定するためには２
次キャッシュサブブロック内アドレス２０４として第２
乃至５ビット目の４ビットが使用される。また、２次キ
ャッシュの５１２バイトブロックにおいて３２バイトの
サブブロックは８つ存在するので、これらに対応して１
次キャッシュ情報２２０は８ビット必要である。
り５１２バイト（６４バイト×８サブブロック）で１０
２４エントリあるとして、３２ビットアドレス空間で実
現するためには、アドレスタグは１３ビット必要にな
る。すなわち、３２ビットアドレスの内、第１９乃至３
１ビット目の１３ビットが２次キャッシュタグ２０１、
第９乃至１８ビット目の１０ビットが２次キャッシュイ
ンデックス２０２となる。この場合、１ブロック中の８
つのサブブロックの内何れのサブブロックであるかを特
定するためには２次キャッシュサブブロックアドレス２
０３として第６乃至８ビット目の３ビットが、サブブロ
ック中の４バイトのワードデータを特定するためには２
次キャッシュサブブロック内アドレス２０４として第２
乃至５ビット目の４ビットが使用される。また、２次キ
ャッシュの５１２バイトブロックにおいて３２バイトの
サブブロックは８つ存在するので、これらに対応して１
次キャッシュ情報２２０は８ビット必要である。
【００２９】次に、上述のようなキャッシュメモリ構成
において、１次キャッシュ１００及び２次キャッシュ２
００のプリフェッチを行う技術について説明する。
において、１次キャッシュ１００及び２次キャッシュ２
００のプリフェッチを行う技術について説明する。
【００３０】図１を参照すると、１次キャッシュ１００
でミスヒットが発生した場合には、通常のキャッシュメ
モリと同様に、対応するブロックデータを２次キャッシ
ュ２００またはメモリ４００から読み出す必要が生じ
る。これをリフィルという。さらに、２次キャッシュ２
００にもミスヒットが生じた場合には、対応するブロッ
クデータをメモリ４００から読み出す必要が生じる。
でミスヒットが発生した場合には、通常のキャッシュメ
モリと同様に、対応するブロックデータを２次キャッシ
ュ２００またはメモリ４００から読み出す必要が生じ
る。これをリフィルという。さらに、２次キャッシュ２
００にもミスヒットが生じた場合には、対応するブロッ
クデータをメモリ４００から読み出す必要が生じる。
【００３１】本発明の実施の形態では、このようなリフ
ィルによるブロックデータのリードのみならず、次のよ
うなプリフェッチを行う。まず、１次キャッシュ１００
のプリフェッチについては、現在アクセス中のブロック
の次ブロックが１次キャッシュ１００に存在するか否か
を調べ、存在しなければ当該次ブロックをプリフェッチ
する。次ブロックが１次キャッシュ１００に存在するか
否かは、１次キャッシュ１００内のバリッドビット１１
０（図２）及び２次キャッシュ２００中の１次キャッシ
ュ情報２２０（図３）により判断できる。
ィルによるブロックデータのリードのみならず、次のよ
うなプリフェッチを行う。まず、１次キャッシュ１００
のプリフェッチについては、現在アクセス中のブロック
の次ブロックが１次キャッシュ１００に存在するか否か
を調べ、存在しなければ当該次ブロックをプリフェッチ
する。次ブロックが１次キャッシュ１００に存在するか
否かは、１次キャッシュ１００内のバリッドビット１１
０（図２）及び２次キャッシュ２００中の１次キャッシ
ュ情報２２０（図３）により判断できる。
【００３２】また、２次キャッシュ２００のプリフェッ
チについては、１次キャッシュ１００の場合と同様とし
てしまうと過剰にプリフェッチが発生するおそれがある
ことから、現在アクセス中のブロックにおけるブロック
内アドレスが所定値を越えた場合にのみ動作するものと
する。すなわち、現在アクセス中のブロックにおけるブ
ロック内アドレスが所定値を越えると、その次ブロック
が２次キャッシュ２００に存在するか否かを調べ、存在
しなければ当該次ブロックをプリフェッチする。次ブロ
ックが２次キャッシュ２００に存在するか否かは、２次
キャッシュ２００内のバリッドビット２１０（図３）に
より判断できる。
チについては、１次キャッシュ１００の場合と同様とし
てしまうと過剰にプリフェッチが発生するおそれがある
ことから、現在アクセス中のブロックにおけるブロック
内アドレスが所定値を越えた場合にのみ動作するものと
する。すなわち、現在アクセス中のブロックにおけるブ
ロック内アドレスが所定値を越えると、その次ブロック
が２次キャッシュ２００に存在するか否かを調べ、存在
しなければ当該次ブロックをプリフェッチする。次ブロ
ックが２次キャッシュ２００に存在するか否かは、２次
キャッシュ２００内のバリッドビット２１０（図３）に
より判断できる。
【００３３】図４を参照すると、２次キャッシュ２００
のプリフェッチを行うか否かを示す２次キャッシュプリ
フェッチ信号は、２次キャッシュサブブロックアドレス
２０３を参照することにより決定される。例えば、２次
キャッシュブロック内の最後から２番目のサブブロック
にアクセスがあったときに２次キャッシュプリフェッチ
が動作するようにしたい場合には、図４に示すように２
次キャッシュサブブロックアドレス２０３が”１１０”
または”１１１”のときに２次キャッシュプリフェッチ
信号が”１”（「プリフェッチする」を意味する。）と
なるようにすればよい。本回路はデコーダとして実現で
き、特に上述の例では、３２ビットアドレスの中で第７
及び８ビット目の論理和を生成する論理和ゲートにより
実現できる。
のプリフェッチを行うか否かを示す２次キャッシュプリ
フェッチ信号は、２次キャッシュサブブロックアドレス
２０３を参照することにより決定される。例えば、２次
キャッシュブロック内の最後から２番目のサブブロック
にアクセスがあったときに２次キャッシュプリフェッチ
が動作するようにしたい場合には、図４に示すように２
次キャッシュサブブロックアドレス２０３が”１１０”
または”１１１”のときに２次キャッシュプリフェッチ
信号が”１”（「プリフェッチする」を意味する。）と
なるようにすればよい。本回路はデコーダとして実現で
き、特に上述の例では、３２ビットアドレスの中で第７
及び８ビット目の論理和を生成する論理和ゲートにより
実現できる。
【００３４】次に、本発明の実施の形態における動作に
ついて説明する。
ついて説明する。
【００３５】図１乃至３及び５を参照すると、２次キャ
ッシュ２００における動作として、まず、２次キャッシ
ュ２００にヒットしたか否かを判断する（ステップＳ５
０１）。２次キャッシュ２００にミスヒットした場合に
はメモリ４００から２次キャッシュ２００へのリフィル
を行い（ステップＳ５０２）、その場合には１次キャッ
シュ１００にもミスヒットするので１次キャッシュ１０
０へのリフィルも行う（ステップＳ５０４）。また、２
次キャッシュ２００にヒットした場合でも（ステップＳ
５０１）、１次キャッシュ１００にミスヒットする場合
があるので、その場合には１次キャッシュ１００へのリ
フィルを行う（ステップＳ５０４）。
ッシュ２００における動作として、まず、２次キャッシ
ュ２００にヒットしたか否かを判断する（ステップＳ５
０１）。２次キャッシュ２００にミスヒットした場合に
はメモリ４００から２次キャッシュ２００へのリフィル
を行い（ステップＳ５０２）、その場合には１次キャッ
シュ１００にもミスヒットするので１次キャッシュ１０
０へのリフィルも行う（ステップＳ５０４）。また、２
次キャッシュ２００にヒットした場合でも（ステップＳ
５０１）、１次キャッシュ１００にミスヒットする場合
があるので、その場合には１次キャッシュ１００へのリ
フィルを行う（ステップＳ５０４）。
【００３６】そして、２次キャッシュ２００のブロック
におけるブロック内アドレスが所定値を越えると（ステ
ップＳ５０５）、その次ブロックが２次キャッシュ２０
０に存在するか否かを調べ（ステップＳ５０６）、存在
しなければ当該次ブロックをプリフェッチする（ステッ
プＳ５０７）。さらに、１次キャッシュ１００の次ブロ
ックが１次キャッシュ１００に存在するか否かを調べ
（ステップＳ５０８）、存在しなければ当該次ブロック
をプリフェッチする（ステップＳ５０９）。
におけるブロック内アドレスが所定値を越えると（ステ
ップＳ５０５）、その次ブロックが２次キャッシュ２０
０に存在するか否かを調べ（ステップＳ５０６）、存在
しなければ当該次ブロックをプリフェッチする（ステッ
プＳ５０７）。さらに、１次キャッシュ１００の次ブロ
ックが１次キャッシュ１００に存在するか否かを調べ
（ステップＳ５０８）、存在しなければ当該次ブロック
をプリフェッチする（ステップＳ５０９）。
【００３７】このように、図５の動作例によれば、２次
キャッシュ２００内に設けられた１次キャッシュ情報２
２０により、１次キャッシュにヒットするか否かを即座
に判断できるため、１次キャッシュ１００における判断
を待つことなく、キャッシュのリフィルやプリフェッチ
処理を高速に行うことができる。
キャッシュ２００内に設けられた１次キャッシュ情報２
２０により、１次キャッシュにヒットするか否かを即座
に判断できるため、１次キャッシュ１００における判断
を待つことなく、キャッシュのリフィルやプリフェッチ
処理を高速に行うことができる。
【００３８】次に他の動作例として、図１乃至３及び６
を参照すると、まず、２次キャッシュ２００にヒットし
たか否かを判断する（ステップＳ６０１）。２次キャッ
シュ２００にミスヒットした場合にはメモリ４００から
２次キャッシュ２００へのリフィルを行い（ステップＳ
６０２）、その場合には１次キャッシュ１００にもミス
ヒットするので１次キャッシュ１００へのリフィルも行
う（ステップＳ６０４）。また、２次キャッシュ２００
にヒットした場合でも（ステップＳ６０１）、１次キャ
ッシュ１００にミスヒットする場合があるので、その場
合には１次キャッシュ１００へのリフィルを行う（ステ
ップＳ６０４）。ここまでは、図５の場合と同様であ
る。
を参照すると、まず、２次キャッシュ２００にヒットし
たか否かを判断する（ステップＳ６０１）。２次キャッ
シュ２００にミスヒットした場合にはメモリ４００から
２次キャッシュ２００へのリフィルを行い（ステップＳ
６０２）、その場合には１次キャッシュ１００にもミス
ヒットするので１次キャッシュ１００へのリフィルも行
う（ステップＳ６０４）。また、２次キャッシュ２００
にヒットした場合でも（ステップＳ６０１）、１次キャ
ッシュ１００にミスヒットする場合があるので、その場
合には１次キャッシュ１００へのリフィルを行う（ステ
ップＳ６０４）。ここまでは、図５の場合と同様であ
る。
【００３９】そして、２次キャッシュ２００のブロック
におけるブロック内アドレスを参照して、そのブロック
内アドレスが所定値を越えているか否か、及び、そのサ
ブブロックがブロック内の最後のサブブロックであるか
否かを判断して以下の場合分けに従って動作を行う（ス
テップＳ６０５）。
におけるブロック内アドレスを参照して、そのブロック
内アドレスが所定値を越えているか否か、及び、そのサ
ブブロックがブロック内の最後のサブブロックであるか
否かを判断して以下の場合分けに従って動作を行う（ス
テップＳ６０５）。
【００４０】まず、そのブロック内アドレスが所定値を
越えていない場合には、１次キャッシュ１００内に次ブ
ロックが存在するか否かを判断して（ステップＳ６３
８）、存在しない場合には１次キャッシュ１００のプリ
フェッチを行う（ステップＳ６３９）。
越えていない場合には、１次キャッシュ１００内に次ブ
ロックが存在するか否かを判断して（ステップＳ６３
８）、存在しない場合には１次キャッシュ１００のプリ
フェッチを行う（ステップＳ６３９）。
【００４１】一方、そのサブブロックがブロック内の最
後のサブブロックである場合には、まず、その次ブロッ
クが２次キャッシュ２００に存在するか否かを調べ（ス
テップＳ６１６）、存在しなければ当該次ブロックをプ
リフェッチする（ステップＳ６１７）。そして、１次キ
ャッシュ１００内に次ブロックが存在するか否かを判断
して（ステップＳ６１８）、存在しない場合には１次キ
ャッシュ１００のプリフェッチを行う（ステップＳ６１
９）。ここでは、２次キャッシュ２００に２次キャッシ
ュの次ブロックが存在しない場合には、１次キャッシュ
１００に１次キャッシュの次ブロックが存在しないた
め、２次キャッシュのプリフェッチ完了を待って、１次
キャッシュのプリフェッチを行わなければならない。
後のサブブロックである場合には、まず、その次ブロッ
クが２次キャッシュ２００に存在するか否かを調べ（ス
テップＳ６１６）、存在しなければ当該次ブロックをプ
リフェッチする（ステップＳ６１７）。そして、１次キ
ャッシュ１００内に次ブロックが存在するか否かを判断
して（ステップＳ６１８）、存在しない場合には１次キ
ャッシュ１００のプリフェッチを行う（ステップＳ６１
９）。ここでは、２次キャッシュ２００に２次キャッシ
ュの次ブロックが存在しない場合には、１次キャッシュ
１００に１次キャッシュの次ブロックが存在しないた
め、２次キャッシュのプリフェッチ完了を待って、１次
キャッシュのプリフェッチを行わなければならない。
【００４２】これに対し、アクセスのあったブロック内
アドレスが所定値を越えてはいるが、ブロック内の最後
のサブブロックではない場合には、１次キャッシュのプ
リフェッチ処理（ステップＳ６２６及びＳ６２７）と２
次キャッシュのプリフェッチ処理（ステップＳ６２８及
びＳ６２９）はオーバラップして行うことができる。
アドレスが所定値を越えてはいるが、ブロック内の最後
のサブブロックではない場合には、１次キャッシュのプ
リフェッチ処理（ステップＳ６２６及びＳ６２７）と２
次キャッシュのプリフェッチ処理（ステップＳ６２８及
びＳ６２９）はオーバラップして行うことができる。
【００４３】このように、図６の動作例によれば、アク
セスのあったブロック内アドレスが所定値を越えてはい
るが、ブロック内の最後のサブブロックではないという
最も多いケースについて、１次キャッシュのプリフェッ
チ処理と２次キャッシュのプリフェッチ処理をオーバラ
ップして行うことができるため、プリフェッチ処理をさ
らに高速に行うことができる。
セスのあったブロック内アドレスが所定値を越えてはい
るが、ブロック内の最後のサブブロックではないという
最も多いケースについて、１次キャッシュのプリフェッ
チ処理と２次キャッシュのプリフェッチ処理をオーバラ
ップして行うことができるため、プリフェッチ処理をさ
らに高速に行うことができる。
【００４４】
【発明の効果】以上の説明で明らかなように、本発明に
よると、２次キャッシュにおいて１次キャッシュにおけ
るブロックデータの存在の有無を判断できるため、１次
キャッシュ及び２次キャッシュにおけるリフィルやプリ
フェッチ処理を高速に行うことができる。
よると、２次キャッシュにおいて１次キャッシュにおけ
るブロックデータの存在の有無を判断できるため、１次
キャッシュ及び２次キャッシュにおけるリフィルやプリ
フェッチ処理を高速に行うことができる。
【図１】本発明のキャッシュプリフェッチ装置の適用さ
れる情報処理システムの構成を示すブロック図である。
れる情報処理システムの構成を示すブロック図である。
【図２】本発明のキャッシュプリフェッチ装置の実施の
形態における１次キャッシュの構成を示すブロック図で
ある。
形態における１次キャッシュの構成を示すブロック図で
ある。
【図３】本発明のキャッシュプリフェッチ装置の実施の
形態における２次キャッシュの構成を示すブロック図で
ある。
形態における２次キャッシュの構成を示すブロック図で
ある。
【図４】本発明のキャッシュプリフェッチ装置の実施の
形態における２次キャッシュのプリフェッチ要求信号を
生成するための真理値表の一例である。
形態における２次キャッシュのプリフェッチ要求信号を
生成するための真理値表の一例である。
【図５】本発明の実施の形態の動作を表す流れ図であ
る。
る。
【図６】本発明の実施の形態の他の動作を表す流れ図で
ある。
ある。
１００ １次キャッシュ １０１ １次キャッシュタグ １０２ １次キャッシュインデックス １０４ １次キャッシュブロック内アドレス １１０ １次キャッシュバリッドビット １３０ １次キャッシュアドレスアレイ １４０ １次キャッシュデータメモリ １５０ 比較器 １６０ 論理積ゲート ２００ ２次キャッシュ ２０１ ２次キャッシュタグ ２０２ ２次キャッシュインデックス ２０３ ２次キャッシュサブブロックアドレス ２０４ ２次キャッシュサブブロック内アドレス ２１０ ２次キャッシュバリッドビット ２２０ １次キャッシュ情報 ２３０ ２次キャッシュアドレスアレイ ２４０ ２次キャッシュデータメモリ ２５０ 比較器 ２６０ 論理積ゲート ２７０ セレクタ ３００ プロセッサ ４００ メモリ
Claims (10)
- 【請求項１】 プロセッサと、メモリと、前記プロセッ
サと前記メモリとの間に設けられた２次キャッシュと、
この２次キャッシュとプロセッサとの間に設けられた１
次キャッシュとを含む情報処理システムにおけるキャッ
シュプリフェッチ装置であって、 前記２次キャッシュは、当該キャッシュに保持されるブ
ロック内のサブブロックの各々が前記１次キャッシュに
保持されているか否かを示す１次キャッシュ情報を保持
し、アクセス中のサブブロックの次サブブロックが前記
１次キャッシュに保持されていないことを前記１次キャ
ッシュ情報から判断した場合には前記１次キャッシュの
プリフェッチを行うことを特徴とするキャッシュプリフ
ェッチ装置。 - 【請求項２】 前記２次キャッシュのブロックにおける
アクセス中のブロック内アドレスが所定値を越えた場合
において当該ブロックの次ブロックが前記２次キャッシ
ュに保持されていなければ前記２次キャッシュのプリフ
ェッチを行うことを特徴とする請求項１記載のキャッシ
ュプリフェッチ装置。 - 【請求項３】 前記２次キャッシュのブロックサイズは
前記１次キャッシュのブロックサイズの整数倍であり、
前記１次キャッシュに保持されている内容は前記２次キ
ャッシュにも保持されていることを特徴とする請求項２
記載のキャッシュプリフェッチ装置。 - 【請求項４】 プロセッサと、メモリと、前記プロセッ
サと前記メモリとの間に設けられた２次キャッシュと、
この２次キャッシュとプロセッサとの間に設けられた１
次キャッシュとを含む情報処理システムにおけるキャッ
シュプリフェッチ装置であって、 前記２次キャッシュは、当該キャッシュに保持されるブ
ロック内のサブブロックの各々が前記１次キャッシュに
保持されているか否かを示す１次キャッシュ情報を保持
し、 前記２次キャッシュのブロックにおけるアクセス中のサ
ブブロックが当該ブロック内の最終ブロックである場合
は、当該ブロックの次ブロックが前記２次キャッシュに
保持されていなければ前記２次キャッシュのプリフェッ
チを行うという処理と、当該アクセス中のサブブロック
の次サブブロックが前記１次キャッシュに保持されてい
ないことを前記１次キャッシュ情報から判断した場合に
は前記１次キャッシュのプリフェッチを行うという処理
とを逐次に行い、 当該アクセス中のサブブロックが当該ブロック内の最終
ブロックではなく且つ当該アクセス中のブロック内アド
レスが所定値を越えた場合には、当該アクセス中のサブ
ブロックの次サブブロックが前記１次キャッシュに保持
されていないことを前記１次キャッシュ情報から判断し
た場合には前記１次キャッシュのプリフェッチを行うと
いう処理と、当該ブロックの次ブロックが前記２次キャ
ッシュに保持されていなければ前記２次キャッシュのプ
リフェッチを行うという処理とをオーバラップして行う
ように制御することを特徴とするキャッシュプリフェッ
チ装置。 - 【請求項５】 プロセッサと、メモリと、前記プロセッ
サと前記メモリとの間に設けられた２次キャッシュと、
この２次キャッシュとプロセッサとの間に設けられた１
次キャッシュとを含む情報処理システムにおいて、 前記２次キャッシュは、当該キャッシュに保持されるブ
ロック内のサブブロックの各々が前記１次キャッシュに
保持されているか否かを示す１次キャッシュ情報を保持
し、アクセス中のサブブロックの次サブブロックが前記
１次キャッシュに保持されていないことを前記１次キャ
ッシュ情報から判断した場合には前記１次キャッシュの
プリフェッチを行うことを特徴とする情報処理システ
ム。 - 【請求項６】 前記２次キャッシュのブロックにおける
アクセス中のブロック内アドレスが所定値を越えた場合
において当該ブロックの次ブロックが前記２次キャッシ
ュに保持されていなければ前記２次キャッシュのプリフ
ェッチを行うことを特徴とする請求項５記載の情報処理
システム。 - 【請求項７】 プロセッサと、メモリと、前記プロセッ
サと前記メモリとの間に設けられた２次キャッシュと、
この２次キャッシュとプロセッサとの間に設けられた１
次キャッシュとを含む情報処理システムにおいて、 前記２次キャッシュは、当該キャッシュに保持されるブ
ロック内のサブブロックの各々が前記１次キャッシュに
保持されているか否かを示す１次キャッシュ情報を保持
し、 前記２次キャッシュのブロックにおけるアクセス中のサ
ブブロックが当該ブロック内の最終ブロックである場合
は、当該ブロックの次ブロックが前記２次キャッシュに
保持されていなければ２次キャッシュのプリフェッチを
行うという処理と、当該アクセス中のサブブロックの次
サブブロックが前記１次キャッシュに保持されていない
ことを前記１次キャッシュ情報から判断した場合には前
記１次キャッシュのプリフェッチを行うという処理とを
逐次に行い、 当該アクセス中のサブブロックが当該ブロック内の最終
ブロックではなく且つ当該アクセス中のブロック内アド
レスが所定値を越えた場合には、当該アクセス中のサブ
ブロックの次サブブロックが前記１次キャッシュに保持
されていないことを前記１次キャッシュ情報から判断し
た場合には前記１次キャッシュのプリフェッチを行うと
いう処理と、当該ブロックの次ブロックが前記２次キャ
ッシュに保持されていなければ前記２次キャッシュのプ
リフェッチを行うという処理とをオーバラップして行う
ように制御することを特徴とする情報処理システム。 - 【請求項８】 プロセッサと、メモリと、前記プロセッ
サと前記メモリとの間に設けられた２次キャッシュと、
この２次キャッシュとプロセッサとの間に設けられた１
次キャッシュとを含み、前記２次キャッシュは当該キャ
ッシュに保持されるブロック内のサブブロックの各々が
前記１次キャッシュに保持されているか否かを示す１次
キャッシュ情報を保持する情報処理システムにおけるキ
ャッシュプリフェッチ方法であって、 前記２次キャッシュのブロックにおけるアクセス中のブ
ロック内アドレスが所定値を越え且つ当該ブロックの次
ブロックが前記２次キャッシュに保持されていなければ
前記２次キャッシュのプリフェッチを行い、 当該アクセス中のサブブロックの次サブブロックが前記
１次キャッシュに保持されていないことを前記１次キャ
ッシュ情報から判断した場合には前記１次キャッシュの
プリフェッチを行うことを特徴とするキャッシュプリフ
ェッチ方法。 - 【請求項９】 プロセッサと、メモリと、前記プロセッ
サと前記メモリとの間に設けられた２次キャッシュと、
この２次キャッシュとプロセッサとの間に設けられた１
次キャッシュとを含み、前記２次キャッシュは当該キャ
ッシュに保持されるブロック内のサブブロックの各々が
前記１次キャッシュに保持されているか否かを示す１次
キャッシュ情報を保持する情報処理システムにおけるキ
ャッシュプリフェッチ方法であって、 前記２次キャッシュにミスヒットした場合には前記２次
キャッシュの当該ブロックをリフィルし、 前記１次キャッシュにミスヒットした場合には前記１次
キャッシュの当該ブロックをリフィルし、 前記２次キャッシュのブロックにおけるアクセス中のブ
ロック内アドレスが所定値を越え且つ当該ブロックの次
ブロックが前記２次キャッシュに保持されていなければ
前記２次キャッシュのプリフェッチを行い、 当該アクセス中のサブブロックの次サブブロックが前記
１次キャッシュに保持されていないことを前記１次キャ
ッシュ情報から判断した場合には前記１次キャッシュの
プリフェッチを行うことを特徴とするキャッシュプリフ
ェッチ方法。 - 【請求項１０】 プロセッサと、メモリと、前記プロセ
ッサと前記メモリとの間に設けられた２次キャッシュ
と、この２次キャッシュとプロセッサとの間に設けられ
た１次キャッシュとを含み、前記２次キャッシュは当該
キャッシュに保持されるブロック内のサブブロックの各
々が前記１次キャッシュに保持されているか否かを示す
１次キャッシュ情報を保持する情報処理システムにおけ
るキャッシュプリフェッチ方法であって、 前記２次キャッシュのブロックにおけるアクセス中のサ
ブブロックが当該ブロック内の最終ブロックである場合
は、当該ブロックの次ブロックが前記２次キャッシュに
保持されていなければ前記２次キャッシュのプリフェッ
チを行うという処理と、当該アクセス中のサブブロック
の次サブブロックが前記１次キャッシュに保持されてい
ないことを前記１次キャッシュ情報から判断した場合に
は前記１次キャッシュのプリフェッチを行うという処理
とを逐次に行い、 当該アクセス中のサブブロックが当該ブロック内の最終
ブロックではなく且つ当該アクセス中のブロック内アド
レスが所定値を越えた場合には、当該アクセス中のサブ
ブロックの次サブブロックが前記１次キャッシュに保持
されていないことを前記１次キャッシュ情報から判断し
た場合には前記１次キャッシュのプリフェッチを行うと
いう処理と、当該ブロックの次ブロックが前記２次キャ
ッシュに保持されていなければ前記２次キャッシュのプ
リフェッチを行うという処理とをオーバラップして行う
ことを特徴とするキャッシュプリフェッチ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11047576A JP2000242557A (ja) | 1999-02-25 | 1999-02-25 | キャッシュプリフェッチ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11047576A JP2000242557A (ja) | 1999-02-25 | 1999-02-25 | キャッシュプリフェッチ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000242557A true JP2000242557A (ja) | 2000-09-08 |
Family
ID=12779084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11047576A Pending JP2000242557A (ja) | 1999-02-25 | 1999-02-25 | キャッシュプリフェッチ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000242557A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015122094A (ja) * | 2006-12-08 | 2015-07-02 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 低複雑性命令プリフェッチシステム |
| JP2015529356A (ja) * | 2012-08-17 | 2015-10-05 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | データキャッシュプリフェッチのヒント |
-
1999
- 1999-02-25 JP JP11047576A patent/JP2000242557A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015122094A (ja) * | 2006-12-08 | 2015-07-02 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 低複雑性命令プリフェッチシステム |
| JP2015529356A (ja) * | 2012-08-17 | 2015-10-05 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | データキャッシュプリフェッチのヒント |
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