JP2000242547A - メモリ制御装置、メモリ制御方法、及び記憶媒体 - Google Patents

Abstract

(57)【要約】 【課題】 類似な処理を行う機能の統合を実現し、所要
メモリ容量の節約を図る。 【解決手段】 レジスタファイル（ＲＥＧＳ）７におい
てＲ１が転元のメモリアドレスを格納し、ＳＶＡＬが所
定情報を記憶する。特殊アドレスレジスタ（ＳＡＤＤ
Ｒ）９が特定のメモリアドレスを記憶する。比較器（Ｃ
ＭＰ）１１が、転送元メモリアドレスを特定メモリアド
レスと比較する。その結果、転送元メモリアドレスが特
定メモリアドレスと一致しているならば、レジスタファ
イル（ＲＥＧＳ）７のＲ１に格納された転送元メモリア
ドレスが示すメモリ２の対応領域に格納されていた情報
の代わりに、ＳＶＡＬに記憶された所定情報を読み出
す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ制御装置、
メモリ制御方法、及び記憶媒体に関し、詳しくは、メモ
リの複数の領域に、互いに異なる情報をそれぞれ記憶さ
せると共に、当該記憶処理と同一処理によって、単一の
情報を記憶させるメモリ制御装置、当該メモリ制御装置
に適用されるメモリ制御方法、及び当該メモリ制御方法
を実行するプログラムを記憶した記憶媒体に関する。

【０００２】

【従来の技術】従来のマイクロプロセッサでは、その内
部の動作はほとんど同じであるのに拘わらず、入力が単
一の値か、それともメモリ領域上の一連の値かによっ
て、別々の実装が行われるのが通常であった。

【０００３】一例をあげると、ある固定バイト値の同一
データでメモリ領域を埋め尽くす機能と、別のメモリ領
域の値を複写する機能とは別々の関数に実装されていた
し、また、行列と行列の加減算を行う機能と、行列上の
すべての要素に同じ一つの数値を加減算する機能も別々
の関数として実装されていた。

【０００４】

【発明が解決しようとする課題】上記のような従来技術
においても、たとえば埋め尽くす先と同じサイズかそれ
以上のサイズを持つ定数用メモリ領域を確保しておき、
その領域に該固定バイト値を埋めておくようにすれば、
メモリ領域を該固定バイト値で埋め尽くす機能を、別の
メモリ領域上の一連の値を複写する機能に統合できる。

【０００５】また、行列上のすべての要素に対して同一
の数値を加算する機能に関しても、既に述べたようなメ
モリ領域をあらかじめ用意しておけば、行列と行列の加
算機能に統合できる。

【０００６】しかし、統合には、定数用のメモリ領域を
用意する必要があるが、こうしたメモリ領域を用意する
ことはメモリ使用効率の点から通常不可能である。その
ため、従来は定数用のメモリ領域を用意することはせ
ず、別の関数を実装するようにしている。結果、機能的
には類似しているが微妙に異なる実装を持つ関数を別々
に用意する必要があり、特にプログラムやデータを格納
するメモリ領域のサイズに制限がある場合には、こうし
た別々の関数を実装するメモリ領域の確保が難しいとい
う問題があった。

【０００７】本発明はこのような問題点に鑑みてなされ
たものであって、類似な処理を行う機能の統合を実現
し、所要メモリ容量の節約を図ったメモリ制御装置、メ
モリ制御方法、及び記憶媒体を提供することを目的とす
る。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明によれば、メモリの複数の領域
に、互いに異なる情報をそれぞれ記憶させると共に、当
該記憶処理と同一処理によって、単一の情報を記憶させ
るメモリ制御装置において、少なくとも転送元のメモリ
アドレスを格納するアドレス格納手段と、所定情報を記
憶する所定情報記憶手段と、特定のメモリアドレスを記
憶する特定メモリアドレス記憶手段と、前記アドレス格
納手段に格納された転送元メモリアドレスを前記特定メ
モリアドレス記憶手段に記憶された特定メモリアドレス
と比較する比較手段と、前記比較手段による比較の結
果、前記転送元メモリアドレスが前記特定メモリアドレ
スと一致しているならば、前記アドレス格納手段に格納
された転送元メモリアドレスが示すメモリ領域に格納さ
れていた情報の代わりに、前記所定情報記憶手段に記憶
されている所定情報を読み出す読出手段とを有すること
を特徴とする。

【０００９】また、請求項６記載の発明によれば、少な
くとも転送元のメモリアドレスを格納するアドレス格納
手段と、所定情報を記憶する所定情報記憶手段と、特定
のメモリアドレスを記憶する特定メモリアドレス記憶手
段とを備え、メモリの複数の領域に、互いに異なる情報
をそれぞれ記憶させると共に、当該記憶処理と同一処理
によって、単一の情報を記憶させるメモリ制御装置に適
用されるメモリ制御方法において、前記アドレス格納手
段に格納された転送元メモリアドレスを前記特定メモリ
アドレス記憶手段に記憶された特定メモリアドレスと比
較する比較ステップと、前記比較ステップによる比較の
結果、前記転送元メモリアドレスが前記特定メモリアド
レスと一致しているならば、前記アドレス格納手段に格
納された転送元メモリアドレスが示すメモリ領域に格納
されていた情報の代わりに、前記所定情報記憶手段に記
憶されている所定情報を読み出す読出ステップとを有す
ることを特徴とする。

【００１０】さらに、請求項１１記載の発明によれば、
少なくとも転送元のメモリアドレスを格納するアドレス
格納手段と、所定情報を記憶する所定情報記憶手段と、
特定のメモリアドレスを記憶する特定メモリアドレス記
憶手段とを備え、メモリの複数の領域に、互いに異なる
情報をそれぞれ記憶させると共に、当該記憶処理と同一
処理によって、単一の情報を記憶させるメモリ制御装置
に適用されるメモリ制御方法をプログラムとして記憶し
た、コンピュータにより読み出し可能な記憶媒体におい
て、前記メモリ制御方法が、前記アドレス格納手段に格
納された転送元メモリアドレスを前記特定メモリアドレ
ス記憶手段に記憶された特定メモリアドレスと比較する
比較ステップと、前記比較ステップによる比較の結果、
前記転送元メモリアドレスが前記特定メモリアドレスと
一致しているならば、前記アドレス格納手段に格納され
た転送元メモリアドレスが示すメモリ領域に格納されて
いた情報の代わりに、前記所定情報記憶手段に記憶され
ている所定情報を読み出す読出ステップとを有すること
を特徴とする。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照して説明する。

【００１２】図１は、本実施の形態に係るメモリ制御装
置を含んだマイクロプロセッサの構成を示すブロック図
である。

【００１３】図中、フェッチユニット（ＦＵ）１は、外
部メモリ（ＭＥＭ）２からインストラクション用メモリ
マネジメントユニット（ＩＭＭＵ）３経由でインストラ
クションのフェッチを行う。インストラクション用メモ
リマネジメントユニット（ＩＭＭＵ）３は適宜インスト
ラクション用キャッシュメモリ（ＩＣＡＣＨＥ）４を使
用する。インストラクション用メモリマネジメントユニ
ット（ＩＭＭＵ）３、インストラクション用キャッシュ
メモリ（ＩＣＡＣＨＥ）４ともに従来のマイクロプロセ
ッサでは広く使用されている技術なので、ここではこれ
以上説明しない。

【００１４】デコードユニット（ＤＵ）５は、フェッチ
ユニット（ＦＵ）１から与えられた命令のデコードを行
い、適宜フェッチユニット（ＦＵ）１、後述の処理ユニ
ット（ＰＵ）６、ロードストアユニット（ＬＳＵ）８
に、実際に必要な処理を割り当てる。

【００１５】処理ユニット（ＰＵ）６は、デコードユニ
ット（ＤＵ）５によって割り振られた処理に従い、後述
のレジスタファイル（ＲＥＧＳ）７を構成する複数のレ
ジスタ７ａに含まれている複数の値をオペランドとし
て、たとえば加減乗除等の演算を行い、結果をレジスタ
ファイル（ＲＥＧＳ）７上の複数のレジスタ７ａに書き
出す演算ユニットである。デコードユニット（ＤＵ）
５、処理ユニット（ＰＵ）６はともに、従来のプロセッ
サで実現されている機能なのでここではこれ以上説明し
ない。

【００１６】レジスタファイル（ＲＥＧＳ）７は、処理
ユニット（ＰＵ）６が計算に使用するデータを格納する
ための複数のレジスタ７ａを含んでいる。

【００１７】レジスタファイル（ＲＥＧＳ）７は、値レ
ジスタ（ＳＶＡＬ）７ｂをも含み、値レジスタ（ＳＶＡ
Ｌ）７ｂへの値のセットはその他のレジスタと同様に行
える。ただし、値レジスタ（ＳＶＡＬ）７ｂに格納され
た値は、後述のマルチプレクサ（ＭＵＸ）１２から常に
参照可能である様に構成されている。

【００１８】レジスタファイル（ＲＥＧＳ）７に関して
も、値レジスタ（ＳＶＡＬ）７ｂがマルチプレクサ（Ｍ
ＵＸ）１２から常に参照可能なこと以外の機能は従来の
プロセッサで実現されている機能なので、ここではこれ
以上説明しない。

【００１９】ロードストアユニット（ＬＳＵ）８はメモ
リアクセス機能を担当する。

【００２０】ＲＥＱはアクセス要求信号であり、ロード
ストアユニット（ＬＳＵ）８が外部メモリ（ＭＥＭ）２
へのアクセスを行う場合には適当なタイミングで１にな
る。アクセスが必要ない場合は０である。

【００２１】ＲＷはアクセス種別信号であり、「メモリ
を参照し、値をレジスタにロード」の場合に１、「レジ
スタの値をメモリにストア」の場合に０にセットされ
る。

【００２２】ＥＡＤＤＲは実効アドレスであって、参照
もしくは更新する先のメモリアドレスを示す。実効アド
レスＥＡＤＤＲは、後述の比較器（ＣＭＰ）１１経由で
データメモリマネージメントユニット（ＤＭＭＵ）１３
に渡される。

【００２３】Ｄｗｒｉｔｅは、ロードストアユニット
（ＬＳＵ）８が外部メモリ（ＭＥＭ）２に書き込むデー
タである。

【００２４】Ｄｒｅａｄは、ロードストアユニット（Ｌ
ＳＵ）８が発行したロード処理において、参照結果とし
て後述のデータメモリマネージメントユニット（ＤＭＭ
Ｕ）１３から帰ってくるデータである。

【００２５】入力ポートＩＮＰはロードストアユニット
（ＬＳＵ）８のデータ入力ポートであり、ロード処理の
際にレジスタにセットされる値は、マルチプレクサ（Ｍ
ＵＸ）１２経由でここから獲得される。

【００２６】データ出力ポートＯＵＴＰはロードストア
ユニット（ＬＳＵ）８のデータ出力ポートであり、スト
ア処理の際に外部メモリ（ＭＥＭ）２にセットされる値
は、ここから出力される。 返答信号入力ＡＣＫｉｎは
ロードストアユニット（ＬＳＵ）８が受け取る返答信号
入力であり、ロード処理の場合とストア処理の場合とで
意味が若干異なる。

【００２７】アクセス種別信号ＲＷがメモリ参照を示し
ている場合は、返答信号入力ＡＣＫｉｎが１になったと
きに入力ポートＩＮＰに現れている値の一部もしくは全
部をメモリ参照結果として採用する。

【００２８】アクセス種別信号ＲＷがメモリストアを示
している場合は、返答信号入力ＡＣＫｉｎが１になった
ときに後述のデータメモリマネージメントユニット（Ｄ
ＭＭＵ）１３がデータＤｗｒｉｔｅを受け取ったことを
意味し、ロードストアユニット（ＬＳＵ）８は次のロー
ドストア処理を開始できる。

【００２９】ロードストアユニット（ＬＳＵ）８は、デ
コードユニット（ＤＵ）５から与えられた処理項目に従
って、まず実効アドレスＥＡＤＤＲを計算し、出力す
る。

【００３０】次にロードとストアとを区別するアクセス
種別信号ＲＷを参照し、もしもアクセス種別信号ＲＷが
０であるなら、ストアすべきデータＤｗｒｉｔｅをロー
ドストアユニット（ＬＳＵ）８のデータ出力ポートＯＵ
ＴＰに出力し、アクセス要求信号ＲＥＱを１にして、ロ
ードストアユニット（ＬＳＵ）８の入力である返答信号
入力ＡＣＫｉｎが戻ってくる（ＡＣＫｉｎが１になる）
のを待つ。実効アドレスＥＡＤＤＲは、アクセス種別信
号ＲＷ、アクセス要求信号ＲＥＱとともに、必要ならば
比較器（ＣＭＰ）１１経由でデータメモリマネージメン
トユニット（ＤＭＭＵ）１３に送られる。

【００３１】ロードストアユニット（ＬＳＵ）８では、
処理がロードの場合、返答信号入力ＡＣＫｉｎが１にな
ったところで、ロードストアユニット（ＬＳＵ）８のデ
ータ入力ポートＩＮＰから獲得した値の全部もしくは一
部を参照結果として、指定されたレジスタに格納して処
理を終了する。ストアの場合、返答信号入力ＡＣＫｉｎ
が１になったところで、ストア処理に関するロードスト
アユニット（ＬＳＵ）８の処理を終了する。

【００３２】特殊アドレスレジスタ（ＳＡＤＤＲ）９
は、特殊アドレス情報を格納しておくレジスタである。
特殊アドレスレジスタ（ＳＡＤＤＲ）９に格納されてい
る値は、固定値であっても変更できる値であってもよ
い。

【００３３】アドレスマスクレジスタ（ＭＡＳＫ）１０
は、特殊アドレスレジスタ（ＳＡＤＤＲ）９に格納され
たアドレス情報を実効アドレス情報と比較する際に使用
されるマスクパターンを格納するレジスタである。この
マスクパターンは、実効アドレスＥＡＤＤＲと特殊アド
レスレジスタ（ＳＡＤＤＲ）９のどの部分とを比較する
かを決めるものであって、特殊アドレスレジスタ（ＳＡ
ＤＤＲ）９と同様、固定値であっても変更できる値であ
ってもよい。

【００３４】比較器（ＣＭＰ）１１は、入力としてロー
ドストアユニット（ＬＳＵ）８からアクセス要求信号Ｒ
ＥＱ，アクセス種別信号ＲＷ，実効アドレスＥＡＤＤＲ
の３つと、特殊アドレスレジスタ（ＳＡＤＤＲ）９，ア
ドレスマスクレジスタ（ＭＡＳＫ）１０からの各信号の
合計５つを入力信号として受け付け、出力信号として実
効アドレスＥＡＤＤＲ２，アクセス要求信号ＲＥＱ２，
アクセス種別信号ＲＷ２，比較結果信号ＳＷの４つを出
力する比較器である。 比較器（ＣＭＰ）１１は、アク
セス要求信号ＲＥＱが１であって、更にアクセス種別信
号ＲＷが１であり、かつ実効アドレスＥＡＤＤＲとアド
レスマスクレジスタ（ＭＡＳＫ）１０のビット毎の出力
値との論理積の結果が、特殊アドレスレジスタ（ＳＡＤ
ＤＲ）９の信号と等しい場合にのみ、比較結果信号ＳＷ
を１にして出力する一方、アクセス要求信号ＲＥＱ２，
アクセス種別信号ＲＷ２，実効アドレスＥＡＤＤＲ２と
しては何も出力しない。

【００３５】それ以外の場合、比較器（ＣＭＰ）１１
は、比較結果信号ＳＷを０にして出力し、アクセス要求
信号ＲＥＱ２，アクセス種別信号ＲＷ２，実効アドレス
ＥＡＤＤＲ２の値としてはそれぞれ、入力したアクセス
要求信号ＲＥＱ，アクセス種別信号ＲＷ，実効アドレス
ＥＡＤＤＲと同じ値を出力する。

【００３６】マルチプレクサ（ＭＵＸ）１２は切り替え
器であり、比較結果信号ＳＷが１の場合には値レジスタ
（ＳＶＡＬ）７ｂの出力をロードストアユニット（ＬＳ
Ｕ）８のデータ入力ポートＩＮＰに送り、０の場合はデ
ータメモリマネージメントユニット（ＤＭＭＵ）１３か
らの出力データＤｒｅａｄをロードストアユニット（Ｌ
ＳＵ）８のデータ入力ポートＩＮＰに送る機能を持つ。

【００３７】データメモリマネージメントユニット（Ｄ
ＭＭＵ）１３は、データに関するメモリマネジメントを
行う機能を持つ。

【００３８】データメモリマネージメントユニット（Ｄ
ＭＭＵ）１３は、比較器（ＣＭＰ）１１の出力であるア
クセス要求信号ＲＥＱ２とアクセス種別信号ＲＷ２との
両方が１ならば、実効アドレスＥＡＤＤＲ２が指し示す
外部メモリ（ＭＥＭ）２上のアドレスの値を、データキ
ャッシュ（ＤＣＡＣＨＥ）１４もしくは外部メモリ（Ｍ
ＥＭ）２から獲得するとともに、返答信号ＡＣＫを所定
時間の間１にセットし、その後で返答信号ＡＣＫを０に
戻す。

【００３９】アクセス要求信号ＲＥＱ２が１で、アクセ
ス種別信号ＲＷ２が０の場合は、実効アドレスＥＡＤＤ
Ｒ２とデータＤｗｒｉｔｅとを受け取り、データＤｗｒ
ｉｔｅをメモリ外部メモリ（ＭＥＭ）２もしくはデータ
キャッシュ（ＤＣＡＣＨＥ）１４の所定の位置に格納し
た後、返答信号ＡＣＫを一定時間の間１にセットし、そ
の後、返答信号ＡＣＫを０に戻す。返答信号ＡＣＫと比
較結果信号ＳＷとは論理和を取られ、得られた返答信号
入力ＡＣＫｉｎがロードストアユニット（ＬＳＵ）８に
入力される。データメモリマネージメントユニット（Ｄ
ＭＭＵ）１３，データキャッシュ（ＤＣＡＣＨＥ）１４
はともに従来のプロセッサで実現されているので、ここ
ではこれ以上説明しない。

【００４０】外部メモリ（ＭＥＭ）２は、プロセッサが
実行するインストラクションと、インストラクションで
記述された処理が使用する各種データとを格納してい
る。外部メモリ（ＭＥＭ）２は既に広く使用されている
ものであるので、これ以上説明しない。

【００４１】以下、固定バイト値によるメモリ領域の塗
りつぶし機能とメモリ領域の複写とが、本発明によって
同一の実装で処理可能になることを説明する。

【００４２】図２は、メモリ複写処理の手順を示すフロ
ーチャートである。

【００４３】本処理の起動時には、レジスタファイル
（ＲＥＧＳ）７上のレジスタＲ１に、転送元のメモリア
ドレスが格納され、レジスタＲ２に、転送先のメモリア
ドレスが格納され、レジスタＲ３に、転送するデータの
バイト数が格納されている。

【００４４】ステップＳ１において、レジスタＲ３の内
容が０かどうかチエックされ、０ならば処理を終了す
る。０でなければステップＳ２に進む。

【００４５】ステップＳ２において、レジスタＲ１の内
容を実効アドレスとして外部メモリ（ＭＥＭ）２の対応
領域を認識し、当該領域に格納されたデータをレジスタ
Ｒ４に書き写す。メモリ参照方法の詳細は後述する。

【００４６】ステップＳ３において、レジスタＲ２の内
容を実効アドレスとして外部メモリ（ＭＥＭ）２の対応
領域を認識し、当該領域にレジスタＲ４の格納内容を書
き出す。

【００４７】ステップＳ４において、レジスタＲ１、Ｒ
２の各格納内容（アドレス）に１を加算し、レジスタＲ
３の内容から１減じた後、ステップＳ１に戻る。

【００４８】図３は、特殊アドレスレジスタ（ＳＡＤＤ
Ｒ）９、アドレスマスクレジスタ（ＭＡＳＫ）１０、値
レジスタ（ＳＶＡＬ）７ｂにそれぞれ格納されている値
の一例を示す図である。本実施の形態では、特殊アドレ
スレジスタ（ＳＡＤＤＲ）９、アドレスマスクレジスタ
（ＭＡＳＫ）１０にそれぞれ格納されている値は３２ビ
ット長であり、値レジスタ（ＳＶＡＬ）７ｂに格納され
ている値は８ビット長である。

【００４９】図３に示す特殊アドレスレジスタ（ＳＡＤ
ＤＲ）９、アドレスマスクレジスタ（ＭＡＳＫ）１０の
設定では、比較器（ＣＭＰ）１１によって、アドレスマ
スクレジスタ（ＭＡＳＫ）１０から３２ビットの実効ア
ドレスの上位４ビットのみが抜き出され、その値と特殊
アドレスレジスタ（ＳＡＤＤＲ）９上の０ｘ４００００
０００とが比較される。即ち、０ｘ４０００００００か
ら０ｘ４ｆｆｆｆｆｆｆまでの間の値を実効アドレスと
してメモリ参照が行われ、その結果は、常に値レジスタ
（ＳＶＡＬ）７ｂ上の値（図３の状態では０ｘｆｆ）と
なる。

【００５０】以下、メモリ領域の複写処理とメモリ領域
の塗りつぶし処理とが、同一の実装で処理可能になるこ
とを、具体的に説明する。先ずメモリ複写処理を説明す
る。

【００５１】図４（Ａ）は外部メモリ（ＭＥＭ）２の格
納状態を示し、図４（Ｂ）はレジスタＲ１，Ｒ２，Ｒ
３，Ｒ４の格納内容を示す図である。図４（Ａ）によれ
ば、実効アドレス０ｘ０８００００００から０ｘ０８０
０００ｆｆの間は、０ｘｆｆから０ｘ００の値が順に格
納されている。また、実効アドレス０ｘ０９０００００
０以降はすべて０ｘｃｄで初期化されている。なお、本
実施の形態においては、データメモリマネージメントユ
ニット（ＤＭＭＵ）１３が、メモリヘの書き込みに関し
てはライトスルー（ｗｒｉｔｅ‐ｔｈｒｏｕｇｈ）とし
ているため、外部メモリ（ＭＥＭ）２への書き出し操作
は、即座に外部メモリ（ＭＥＭ）２に反映される。

【００５２】以上を踏まえて、図２で示した処理に従っ
て、まずは０ｘ０８００００００から２５６バイト分の
データを、０ｘ０９００００００から２５６バイトのメ
モリ領域に複写を行うことを考える。

【００５３】この場合、図４（Ｂ）に示すとおり、レジ
スタＲ１には０ｘ０８００００００が、レジスタＲ２に
は０ｘ０９００００００が、レジスタＲ３には２５６が
格納された上で、図２の処理が実行される。

【００５４】まずステップＳ１において、レジスタＲ３
の値が０かチエックされる。この場合は２５６なのでス
テップＳ２に進む。

【００５５】次にステップＳ２において、レジスタＲ１
に格納された実効アドレス０ｘ０８００００００に対応
する外部メモリ（ＭＥＭ）２上の領域のメモリ参照が行
われる。以下、ロードストアユニット（ＬＳＵ）８にて
実行される実効アドレス０ｘ０８００００００のメモリ
参照の詳しい手順を、図１を参照して説明する。

【００５６】まず、ロードストアユニット（ＬＳＵ）８
はレジスタＲ１の内容０ｘ０８００００００を、メモリ
参照のための実効アドレスＥＡＤＤＲとして比較器（Ｃ
ＭＰ）１１に与える。同時にアクセス要求信号ＲＥＱと
アクセス種別信号ＲＷをそれぞれ１にセットする。

【００５７】比較器（ＣＭＰ）１１は、アクセス要求信
号ＲＥＱとアクセス種別信号ＲＷがともに１なので、実
効アドレスＥＡＤＤＲとして与えられた０ｘ０８０００
０００とアドレスマスクレジスタ（ＭＡＳＫ）１０に格
納された０ｘｆ０００００００との論理積を計算する。
この場合、計算結果は０になり、特殊アドレスレジスタ
（ＳＡＤＤＲ）９の値とは異なるため、アクセス要求信
号ＲＥＱ，アクセス種別信号ＲＷの値に拘わらず比較結
果信号ＳＷは０のままとなり、マルチプレクサ（ＭＵ
Ｘ）１２は入力ポートＩＮＰに対してデータＤｒｅａｄ
を入力させたままとなる。

【００５８】一方、ロードストアユニット（ＬＳＵ）８
からのアクセス要求信号ＲＥＱ，アクセス種別信号Ｒ
Ｗ，実効アドレスＥＡＤＤＲが、比較器（ＣＭＰ）１１
を介してそのままデータメモリマネージメントユニット
（ＤＭＭＵ）１３に渡され、データメモリマネージメン
トユニット（ＤＭＭＵ）１３は、外部メモリ（ＭＥＭ）
２上のアドレス０ｘ０８００００００に格納されている
値を、データキャッシュ（ＤＣＡＣＨＥ）１４もしくは
外部メモリ（ＭＥＭ）２上から探し出す。

【００５９】探し出した値０ｘｆｆはデータメモリマネ
ージメントユニット（ＤＭＭＵ）１３からデータＤｒｅ
ａｄとして出力され、マルチプレクサ（ＭＵＸ）１２経
由でロードストアユニット（ＬＳＵ）８の入力ポートＩ
ＮＰに届く。その時にデータメモリマネージメントユニ
ット（ＤＭＭＵ）１３が返答信号ＡＣＫを１にすれば、
返答信号入力ＡＣＫｉｎは論理和であるから、比較結果
信号ＳＷが０であってもロードストアユニット（ＬＳ
Ｕ）８へ送られる返答信号入力ＡＣＫｉｎは１になり、
ロードストアユニット（ＬＳＵ）８は入力ポートＩＮＰ
に届いている値０ｘｆｆを実効アドレス０ｘ０８０００
０００のメモリ参照の結果として採用することになる。

【００６０】以上より、レジスタＲ４に０ｘ００が格納
されて、ステップＳ２におけるメモリ参照を終了する。

【００６１】上記のごとくメモリ参照が終了すると、次
にステップＳ３において、レジスタＲ２が指し示す外部
メモリ（ＭＥＭ）２上の実効アドレス０ｘ０９００００
００の対応領域にレジスタＲ４の値が書き出される。以
下、ロードストアユニット（ＬＳＵ）８にて実行される
実効アドレス０ｘ０９００００００のメモリ更新の詳し
い手順を、図１を参照して説明する。

【００６２】まず、ロードストアユニット（ＬＳＵ）８
は、レジスタＲ２の内容０ｘ０９００００００をメモリ
更新のための実効アドレスＥＡＤＤＲとして比較器（Ｃ
ＭＰ）１１に与える。同時にアクセス要求信号ＲＥＱを
１に、アクセス種別信号ＲＷを０にセットする。また、
データ出力ポートＯＵＴＰにレジスタＲ４の内容である
０ｘｆｆを出力し、これがデータＤｗｒｉｔｅとしてデ
ータメモリマネージメントユニット（ＤＭＭＵ）１３に
届く。

【００６３】比較器（ＣＭＰ）１１では、アクセス要求
信号ＲＥＱが１であるがアクセス種別信号ＲＷが０であ
るので、実効アドレスＥＡＤＤＲのチェックを行うまで
もなく、比較結果信号ＳＷを０に決定し、アクセス要求
信号ＲＥＱ，アクセス種別信号ＲＷ，実効アドレスＥＡ
ＤＤＲはデータメモリマネージメントユニット（ＤＭＭ
Ｕ）１３にそのまま渡される。

【００６４】データメモリマネージメントユニット（Ｄ
ＭＭＵ）１３はアクセス要求信号ＲＥＱと実効アドレス
ＥＡＤＤＲを受け取り、更にアクセス種別信号ＲＷが０
であることより、データＤｗｒｉｔｅとして届いている
値による外部メモリ（ＭＥＭ）２上の実効アドレス位置
のメモリ更新であると判断する。そして、データＤｗｒ
ｉｔｅとして届いている０ｘｆｆを受け取って、外部メ
モリ（ＭＥＭ）２上の実効アドレス０ｘ０９０００００
０の領域に格納された値を０ｘｆｆに更新する。

【００６５】続いてデータメモリマネージメントユニッ
ト（ＤＭＭＵ）１３は返答信号ＡＣＫに１を出力し、こ
れと、比較器（ＣＭＰ）１１の出力である比較結果信号
ＳＷの値０との論理和が取られ、その結果ロードストア
ユニット（ＬＳＵ）８の返答信号入力ＡＣＫｉｎに１が
届き、ロードストアユニット（ＬＳＵ）８は外部メモリ
（ＭＥＭ）２上の実効アドレス０ｘ０９００００００の
更新が完了したことを知り、図２のステップＳ３が終了
する。

【００６６】次にステップＳ４において、レジスタＲ
１，Ｒ２それぞれに対して１が加算され、レジスタＲ３
から１が減算されて図５の状態になり、ステップＳ１に
戻る。

【００６７】上記処理が、ステップＳ１においてレジス
タＲ３の内容が０になるまで続けられ、その結果、図６
の状態になり、０ｘ０８００００００から２５６バイト
分のデータの０ｘ０９００００００以降への複写が完了
する。

【００６８】次に、メモリ塗りつぶし処理を説明する。

【００６９】先ほど外部メモリ（ＭＥＭ）２上の内容を
複写した先の０ｘ０９００００００から２５６バイト分
を、値レジスタ（ＳＶＡＬ）７ｂ上の固定バイト値０ｘ
ｆｆで塗りつぶす処理を、図２のフローチャートに従っ
てメモリ複写の場合とまったく同じプログラム処理で実
行する。なお、０ｘｆｆとは異なる値でメモリ領域を塗
りつぶしたい場合は、本処理を実行する前に値レジスタ
（ＳＶＡＬ）７ｂの値を更新しておけばよい。

【００７０】図７は、図４と同様に、外部メモリ（ＭＥ
Ｍ）２の格納状態と、レジスタＲ１，Ｒ２，Ｒ３，Ｒ４
の格納内容を表している。図４とは、レジスタＲ１に格
納されている複写元の実効アドレスが異なっている。

【００７１】まずステップＳ１において、レジスタＲ３
の値がチエックされる。この場合２５６なのでステップ
Ｓ２に進む。ステップＳ２において、レジスタＲ１が指
し示す実効アドレス０ｘ４０００００００のメモリ参照
が行われる。以下、ロードストアユニット（ＬＳＵ）８
にて実行される、実効アドレス０ｘ４０００００００の
メモリ参照の詳しい手順を、図１を参照して説明する。

【００７２】まず、ロードストアユニット（ＬＳＵ）８
はレジスタＲ１の内容をメモリ参照のための実効アドレ
スＥＡＤＤＲとして比較器（ＣＭＰ）１１に与える。同
時にアクセス要求信号ＲＥＱとアクセス種別信号ＲＷを
それぞれ１にセットする。

【００７３】比較器（ＣＭＰ）１１は、実効アドレスＥ
ＡＤＤＲとして与えられた０ｘ４００００００００とア
ドレスマスクレジスタ（ＭＡＳＫ）１０に格納された０
ｘｆ０００００００との論理積を計算する。この場合、
計算結果は０ｘ４０００００００となり、これは特殊ア
ドレスレジスタ（ＳＡＤＤＲ）９の内容と等しい。更に
アクセス要求信号ＲＥＱ、アクセス種別信号ＲＷがとも
に１であるから、比較結果信号ＳＷは１になり、マルチ
プレクサ（ＭＵＸ）１２は入力ポートＩＮＰに対して値
レジスタ（ＳＶＡＬ）７ｂを接続し、ロードストアユニ
ット（ＬＳＵ）８の入力ポートＩＮＰには値レジスタ
（ＳＶＡＬ）７ｂに格納された値０ｘｆｆが届く。

【００７４】一方、比較器（ＣＭＰ）１１の比較結果信
号ＳＷと、データメモリマネージメントユニット（ＤＭ
ＭＵ）１３からの返答信号ＡＣＫとは論理和が取られ、
その結果、返答信号入力ＡＣＫｉｎが１になり、ロード
ストアユニット（ＬＳＵ）８は、その時に入力ポートＩ
ＮＰに届いている値レジスタ（ＳＶＡＬ）７ｂの値０ｘ
ｆｆを、アドレス０ｘ４０００００００へのメモリ参照
の結果として採用することになる。

【００７５】上記のごとくメモリ参照が終了すれぱ、次
にステップＳ３において、レジスタＲ２が指し示す外部
メモリ（ＭＥＭ）２上の実効アドレス０ｘ０９００００
００にレジスタＲ４の値０ｘｆｆが書き出される。メモ
リヘの値書き出しの説明は、既に述べたものと同じであ
るのでここでは省略する。

【００７６】次にステップＳ４において、レジスタＲ
１，Ｒ２それぞれに対して１が加算され、レジスタＲ３
から１が減算されて図８の状態になり、ステップＳ１に
戻る。

【００７７】以下、上記処理が、ステップＳ１において
レジスタＲ３の内容が０になるまで続けられ、その結
果、図９の状態になり、０ｘ０９００００００から２５
６バイト分の領域はすべて値レジスタ（ＳＶＡＬ）７ｂ
の値０ｘｆｆで埋め尽くされることになる。

【００７８】以上のように、本発明によって、メモリ複
写処理とまったく同じ手順でメモリ塗りつぶし処理が可
能になる。即ち、メモリ複写機能とメモリ塗りつぶし機
能は、単一の機能に統合できたことになる。

【００７９】なお、本実施の形態においてはメモリ複写
機能とメモリ塗りつぶし機能の統合を例として説明した
が、行列の各要素に対する同一数値の加減算処理に関し
ても、参照する２つのメモリ空間のうちのどちらかを、
上記例で言えば実効アドレス０ｘ４０００００００と
し、かつ値レジスタ（ＳＶＡＬ）７ｂに、加減したい数
値をセットすることで、行列と行列との加減算処理に統
合できることは明らかである。

【００８０】また、本実施の形態における比較器（ＣＭ
Ｐ）１１は、実効アドレスから比較するビットのみを抜
き出すアドレスマスクレジスタ（ＭＡＳＫ）１０と、比
較対象となる特殊アドレスレジスタ（ＳＡＤＤＲ）９と
を用いて値レジスタ（ＳＶＡＬ）７ｂの値が出現するア
ドレス空間を指定したが、これをアドレス空間の始点と
終点のアドレスを指定するようにしても同様の効果があ
る。

【００８１】また、本実施の形態において値レジスタ
（ＳＶＡＬ）７ｂを８ビット幅としたが、これは１６ビ
ット幅でも３２ビット幅でもそれ以外でも、同様の効果
がある。

【００８２】なお、本発明を、複数の機器から構成され
るシステムに適用しても、あるいは１つの機器からなる
装置に適用してもよい。

【００８３】また、前述した実施形態の機能を実現する
ソフトウェアのプログラムコードを記憶した記憶媒体
を、システムあるいは装置に供給し、そのシステムある
いは装置のコンピュータ（またはＣＰＵやＭＰＵ）が記
憶媒体に格納されたプログラムコードを読み出して実行
することによっても、本発明が達成されることは言うま
でもない。

【００８４】この場合、記憶媒体から読み出されたプロ
グラムコード自体が、前述の実施形態の機能を実現する
ことになり、そのプログラムコードを記憶した記憶媒体
が本発明を構成することになる。

【００８５】プログラムコードを供給するための記憶媒
体として、例えば、フロッピィディスク、ハードディス
ク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ
−Ｒ、磁気テープ、不揮発性のメモリカード、ＲＯＭな
どを用いることができる。

【００８６】また、コンピュータが読み出したプログラ
ムコードを実行することにより、前述した実施形態の機
能が実現されるだけでなく、そのプログラムコードの指
示に基づき、コンピュータ上で稼働しているＯＳなどが
実際の処理の一部または全部を行い、その処理によって
前述した実施形態の機能が実現される場合も、本発明に
含まれることは言うまでもない。

【００８７】さらに、記憶媒体から読み出されたプログ
ラムコードが、コンピュータに挿入された機能拡張ボー
ドやコンピュータに接続された機能拡張ユニットに備わ
るメモリに書き込まれた後、そのプログラムコードの指
示に基づき、その機能拡張ボードや機能拡張ユニットに
備わるＣＰＵなどが実際の処理の一部または全部を行
い、その処理によって前述した実施形態の機能が実現さ
れる場合も、本発明に含まれることは言うまでもない。

【００８８】

【発明の効果】以上詳述したように本発明によれば、転
送元メモリアドレスを特定メモリアドレスと比較し、そ
の比較の結果、転送元メモリアドレスが特定メモリアド
レスと一致しているならば、転送元メモリアドレスが示
すメモリ領域に格納されていた情報の代わりに、所定情
報記憶手段に記憶されている所定情報を読み出す。もし
比較の結果、転送元メモリアドレスが特定メモリアドレ
スと一致していなければ、転送元メモリアドレスが示す
メモリ領域に格納されている情報を読み出す。

【００８９】これによって、従来、機能的に酷似した機
能ではあるが、入力が単一の値であるか一連の複数の値
であるかによって別々に実装せざるを得なかった機能の
実装を一つに統合可能となり、実装メモリ領域の節約が
可能になる。

【図面の簡単な説明】

【図１】本実施の形態に係るメモリ制御装置を含んだマ
イクロプロセッサの構成を示すブロック図である。

【図２】メモリ複写処理の手順を示すフローチャートで
ある。

【図３】特殊アドレスレジスタ（ＳＡＤＤＲ）、アドレ
スマスクレジスタ（ＭＡＳＫ）、値レジスタ（ＳＶＡ
Ｌ）にそれぞれ格納されている値の一例を示す図であ
る。

【図４】（Ａ）は外部メモリ（ＭＥＭ）の格納状態を示
し、（Ｂ）はレジスタＲ１，Ｒ２，Ｒ３，Ｒ４の格納内
容を示す第１の図である。

【図５】（Ａ）は外部メモリ（ＭＥＭ）の格納状態を示
し、（Ｂ）はレジスタＲ１，Ｒ２，Ｒ３，Ｒ４の格納内
容を示す第２の図である。

【図６】（Ａ）は外部メモリ（ＭＥＭ）の格納状態を示
し、（Ｂ）はレジスタＲ１，Ｒ２，Ｒ３，Ｒ４の格納内
容を示す第３の図である。

【図７】（Ａ）は外部メモリ（ＭＥＭ）の格納状態を示
し、（Ｂ）はレジスタＲ１，Ｒ２，Ｒ３，Ｒ４の格納内
容を示す第４の図である。

【図８】（Ａ）は外部メモリ（ＭＥＭ）の格納状態を示
し、（Ｂ）はレジスタＲ１，Ｒ２，Ｒ３，Ｒ４の格納内
容を示す第５の図である。

【図９】（Ａ）は外部メモリ（ＭＥＭ）の格納状態を示
し、（Ｂ）はレジスタＲ１，Ｒ２，Ｒ３，Ｒ４の格納内
容を示す第６の図である。

【符号の説明】

１ フェッチユニット（ＦＵ） ２ 外部メモリ（ＭＥＭ） ３ インストラクション用メモリマネジメントユニット
（ＩＭＭＵ） ４ インストラクション用キャッシュメモリ（ＩＣＡＣ
ＨＥ） ５ デコードユニット（ＤＵ） ６ 処理ユニット（ＰＵ） ７ レジスタファイル（ＲＥＧＳ） ７ａ 複数のレジスタ ７ｂ 値レジスタ（ＳＶＡＬ） ８ ロードストアユニット（ＬＳＵ） ９ 特殊アドレスレジスタ（ＳＡＤＤＲ） １０ アドレスマスクレジスタ（ＭＡＳＫ） １１ 比較器（ＣＭＰ） １２ マルチプレクサ（ＭＵＸ） １３ データメモリマネージメントユニット（ＤＭＭ
Ｕ）

Claims (12)

【特許請求の範囲】
1. 【請求項１】 メモリの複数の領域に、互いに異なる情
   報をそれぞれ記憶させると共に、当該記憶処理と同一処
   理によって、単一の情報を記憶させるメモリ制御装置に
   おいて、 少なくとも転送元のメモリアドレスを格納するアドレス
   格納手段と、 所定情報を記憶する所定情報記憶手段と、 特定のメモリアドレスを記憶する特定メモリアドレス記
   憶手段と、 前記アドレス格納手段に格納された転送元メモリアドレ
   スを前記特定メモリアドレス記憶手段に記憶された特定
   メモリアドレスと比較する比較手段と、 前記比較手段による比較の結果、前記転送元メモリアド
   レスが前記特定メモリアドレスと一致しているならば、
   前記アドレス格納手段に格納された転送元メモリアドレ
   スが示すメモリ領域に格納されていた情報の代わりに、
   前記所定情報記憶手段に記憶されている所定情報を読み
   出す読出手段とを有することを特徴とするメモリ制御装
   置。
2. 【請求項２】 前記比較手段による比較の結果、前記転
   送元メモリアドレスが前記特定メモリアドレスと一致し
   ていなければ、前記アドレス格納手段に格納された転送
   元メモリアドレスが示すメモリ領域に格納されている情
   報を読み出す通常読出手段をさらに有することを特徴と
   する請求項１記載のメモリ制御装置。
3. 【請求項３】 前記比較手段は、前記アドレス格納手段
   に格納された転送元メモリアドレスと前記特定メモリア
   ドレス記憶手段に記憶された特定メモリアドレスとの比
   較を、上位ビットにおいて行うことを特徴とする請求項
   １または請求項２記載のメモリ制御装置。
4. 【請求項４】 前記所定情報記憶手段が記憶する所定情
   報は、メモリ内の複数の領域に記憶されるべき同一の情
   報であることを特徴とする請求項１乃至請求項３のいず
   れかに記載のメモリ制御装置。
5. 【請求項５】 前記読出手段によって読み出された情報
   を前記メモリに書き込む書込手段をさらに有することを
   特徴とする請求項１乃至請求項４のいずれかに記載のメ
   モリ制御装置。
6. 【請求項６】 少なくとも転送元のメモリアドレスを格
   納するアドレス格納手段と、所定情報を記憶する所定情
   報記憶手段と、特定のメモリアドレスを記憶する特定メ
   モリアドレス記憶手段とを備え、メモリの複数の領域
   に、互いに異なる情報をそれぞれ記憶させると共に、当
   該記憶処理と同一処理によって、単一の情報を記憶させ
   るメモリ制御装置に適用されるメモリ制御方法におい
   て、 前記アドレス格納手段に格納された転送元メモリアドレ
   スを前記特定メモリアドレス記憶手段に記憶された特定
   メモリアドレスと比較する比較ステップと、 前記比較ステップによる比較の結果、前記転送元メモリ
   アドレスが前記特定メモリアドレスと一致しているなら
   ば、前記アドレス格納手段に格納された転送元メモリア
   ドレスが示すメモリ領域に格納されていた情報の代わり
   に、前記所定情報記憶手段に記憶されている所定情報を
   読み出す読出ステップとを有することを特徴とするメモ
   リ制御方法。
7. 【請求項７】 前記比較ステップによる比較の結果、前
   記転送元メモリアドレスが前記特定メモリアドレスと一
   致していなければ、前記アドレス格納手段に格納された
   転送元メモリアドレスが示すメモリ領域に格納されてい
   る情報を読み出す通常読出ステップをさらに有すること
   を特徴とする請求項１記載のメモリ制御方法。
8. 【請求項８】 前記比較ステップは、前記アドレス格納
   手段に格納された転送元メモリアドレスと前記特定メモ
   リアドレス記憶手段に記憶された特定メモリアドレスと
   の比較を、上位ビットにおいて行うことを特徴とする請
   求項１または請求項２記載のメモリ制御方法。
9. 【請求項９】 前記所定情報記憶手段が記憶する所定情
   報は、メモリ内の複数の領域に記憶されるべき同一の情
   報であることを特徴とする請求項１乃至請求項３のいず
   れかに記載のメモリ制御方法。
10. 【請求項１０】 前記読出ステップにおいて読み出され
    た情報を前記メモリに書き込む書込ステップをさらに有
    することを特徴とする請求項１乃至請求項４のいずれか
    に記載のメモリ制御方法。
11. 【請求項１１】 少なくとも転送元のメモリアドレスを
    格納するアドレス格納手段と、所定情報を記憶する所定
    情報記憶手段と、特定のメモリアドレスを記憶する特定
    メモリアドレス記憶手段とを備え、メモリの複数の領域
    に、互いに異なる情報をそれぞれ記憶させると共に、当
    該記憶処理と同一処理によって、単一の情報を記憶させ
    るメモリ制御装置に適用されるメモリ制御方法をプログ
    ラムとして記憶した、コンピュータにより読み出し可能
    な記憶媒体において、 前記メモリ制御方法が、 前記アドレス格納手段に格納された転送元メモリアドレ
    スを前記特定メモリアドレス記憶手段に記憶された特定
    メモリアドレスと比較する比較ステップと、 前記比較ステップによる比較の結果、前記転送元メモリ
    アドレスが前記特定メモリアドレスと一致しているなら
    ば、前記アドレス格納手段に格納された転送元メモリア
    ドレスが示すメモリ領域に格納されていた情報の代わり
    に、前記所定情報記憶手段に記憶されている所定情報を
    読み出す読出ステップとを有することを特徴とする記憶
    媒体。
12. 【請求項１２】 前記メモリ制御方法がさらに、 前記比較ステップによる比較の結果、前記転送元メモリ
    アドレスが前記特定メモリアドレスと一致していなけれ
    ば、前記アドレス格納手段に格納された転送元メモリア
    ドレスが示すメモリ領域に格納されている情報を読み出
    す通常読出ステップを有することを特徴とする請求項１
    １記載の記憶媒体。