JP2000232160A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2000232160A JP2000232160A JP11032587A JP3258799A JP2000232160A JP 2000232160 A JP2000232160 A JP 2000232160A JP 11032587 A JP11032587 A JP 11032587A JP 3258799 A JP3258799 A JP 3258799A JP 2000232160 A JP2000232160 A JP 2000232160A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- connection hole
- semiconductor substrate
- semiconductor device
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 シャロートレンチアイソレーション構造の素
子分離を用いた高集積度半導体装置において、接続孔開
口工程のミスアライメントに起因する接合リークを低減
する。 【解決手段】 接続孔１１の側面に絶縁材料からなるサ
イドウォール１６を形成する。これにより、ミスアライ
メントに起因して接続孔１１下部に発生するスリット４
の側面にも、サイドウォール１６が形成される。したが
って、スリット４側面に形成される密着層１２の膜厚が
薄い場合であっても、後工程の埋め込み金属層１３の形
成工程における、金属ハロゲン化物ガスによる半導体基
体１の侵食部の発生が防止される。
子分離を用いた高集積度半導体装置において、接続孔開
口工程のミスアライメントに起因する接合リークを低減
する。 【解決手段】 接続孔１１の側面に絶縁材料からなるサ
イドウォール１６を形成する。これにより、ミスアライ
メントに起因して接続孔１１下部に発生するスリット４
の側面にも、サイドウォール１６が形成される。したが
って、スリット４側面に形成される密着層１２の膜厚が
薄い場合であっても、後工程の埋め込み金属層１３の形
成工程における、金属ハロゲン化物ガスによる半導体基
体１の侵食部の発生が防止される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、さらに詳しくは、トレンチ構造等の
素子分離を用いた高集積度半導体装置およびその製造方
法に関する。
の製造方法に関し、さらに詳しくは、トレンチ構造等の
素子分離を用いた高集積度半導体装置およびその製造方
法に関する。
【０００２】
【従来の技術】半導体装置の素子分離およびウェル分離
として、従来からＬＯＣＯＳ (LocalOxidation of Sili
con) 法が用いられている。ＬＯＣＯＳ法は、耐酸化マ
スクから露出するシリコン基板表面を熱酸化する簡便な
工程により形成される。しかし、バーズビークの発生に
より素子分離領域の面積が拡大し、素子形成領域の面積
の確保が困難となる等、高集積度化には不向きとされて
いる。そこで、半導体基体に溝を形成し、この溝内にＣ
ＶＤ(Chemical Vapor Deposition) 法等で形成した絶縁
膜、例えば酸化シリコン等を埋め込むＳＴＩ (Shallow
Trench Isolation) 法が採用され始めている。ＳＴＩの
製造工程を図８〜図９を参照して説明する。
として、従来からＬＯＣＯＳ (LocalOxidation of Sili
con) 法が用いられている。ＬＯＣＯＳ法は、耐酸化マ
スクから露出するシリコン基板表面を熱酸化する簡便な
工程により形成される。しかし、バーズビークの発生に
より素子分離領域の面積が拡大し、素子形成領域の面積
の確保が困難となる等、高集積度化には不向きとされて
いる。そこで、半導体基体に溝を形成し、この溝内にＣ
ＶＤ(Chemical Vapor Deposition) 法等で形成した絶縁
膜、例えば酸化シリコン等を埋め込むＳＴＩ (Shallow
Trench Isolation) 法が採用され始めている。ＳＴＩの
製造工程を図８〜図９を参照して説明する。
【０００３】図８（ａ）： 半導体基体１上に酸化シリ
コン膜２および窒化シリコン膜３からなる保護膜を形成
する。さらに、この保護膜上に複数のレジストマスク５
を形成する。レジストマスク５の平面形状は、半導体基
体１に形成する各種素子の配置に対応して、開口パター
ン幅に広狭を有するとともに、パターン密度に疎密を有
する。図示の例は、開口幅の狭い素子分離領域と、同じ
く狭い孤立活性領域（素子形成領域）が密に分布してお
り、例えばＤＲＡＭ (Dynamic Random AccessMemory)
のメモリセル領域等に見られるパターン分布である。
コン膜２および窒化シリコン膜３からなる保護膜を形成
する。さらに、この保護膜上に複数のレジストマスク５
を形成する。レジストマスク５の平面形状は、半導体基
体１に形成する各種素子の配置に対応して、開口パター
ン幅に広狭を有するとともに、パターン密度に疎密を有
する。図示の例は、開口幅の狭い素子分離領域と、同じ
く狭い孤立活性領域（素子形成領域）が密に分布してお
り、例えばＤＲＡＭ (Dynamic Random AccessMemory)
のメモリセル領域等に見られるパターン分布である。
【０００４】図８（ｂ）： レジストマスク５をエッチ
ングマスクとして保護膜をエッチングし、さらに半導体
基体１をエッチングしてトレンチ６を開口する。この後
レジストマスク５を除去する。レジストマスク５は予め
除去し、パターニングされた保護膜をエッチングマスク
としてトレンチ６をエッチングしてもよい。
ングマスクとして保護膜をエッチングし、さらに半導体
基体１をエッチングしてトレンチ６を開口する。この後
レジストマスク５を除去する。レジストマスク５は予め
除去し、パターニングされた保護膜をエッチングマスク
としてトレンチ６をエッチングしてもよい。
【０００５】図８（ｃ）： トレンチ６内壁および底面
に熱酸化膜（不図示）を形成し、絶縁膜８をバイアスＥ
ＣＲ (Electron Cyclotron Resonance) ＣＶＤ法等、埋
め込み特性に優れた堆積方法で形成する。絶縁膜８の成
膜厚さは、トレンチ６が埋まり、保護膜表面とほぼ同一
レベルとなる程度とする。この結果、保護膜の窒化シリ
コン膜３上にも不要の絶縁膜８が堆積する。
に熱酸化膜（不図示）を形成し、絶縁膜８をバイアスＥ
ＣＲ (Electron Cyclotron Resonance) ＣＶＤ法等、埋
め込み特性に優れた堆積方法で形成する。絶縁膜８の成
膜厚さは、トレンチ６が埋まり、保護膜表面とほぼ同一
レベルとなる程度とする。この結果、保護膜の窒化シリ
コン膜３上にも不要の絶縁膜８が堆積する。
【０００６】図８（ｄ）： そこで、ＣＭＰ (Chemical
mechanical polishing)を施して保護膜上に堆積した不
要の絶縁膜８を除去し、トレンチ６内にのみ絶縁膜８を
残す。窒化シリコン膜３は、ＣＭＰにおける研磨ストッ
パとしても機能する。この後、保護膜をウェットエッチ
ング等で除去し、シャロートレンチアイソレーション構
造の原型、すなわち半導体基体１への素子形成工程への
準備段階が終了する。
mechanical polishing)を施して保護膜上に堆積した不
要の絶縁膜８を除去し、トレンチ６内にのみ絶縁膜８を
残す。窒化シリコン膜３は、ＣＭＰにおける研磨ストッ
パとしても機能する。この後、保護膜をウェットエッチ
ング等で除去し、シャロートレンチアイソレーション構
造の原型、すなわち半導体基体１への素子形成工程への
準備段階が終了する。
【０００７】この後、半導体基体１表面を熱酸化してイ
オン注入用のスルー酸化膜を形成し、各種ウェルおよび
拡散層を形成する。スルー酸化膜除去後、あらためてゲ
ート絶縁膜を形成し、ゲート電極も形成する（以上いず
れも不図示）。
オン注入用のスルー酸化膜を形成し、各種ウェルおよび
拡散層を形成する。スルー酸化膜除去後、あらためてゲ
ート絶縁膜を形成し、ゲート電極も形成する（以上いず
れも不図示）。
【０００８】以後は、常法による多層配線形成工程に入
る。すなわち、層間絶縁膜形成、接続孔開口、コンタク
トプラグ埋め込みおよび上層の配線層形成等である。
る。すなわち、層間絶縁膜形成、接続孔開口、コンタク
トプラグ埋め込みおよび上層の配線層形成等である。
【０００９】
【発明が解決しようとする課題】しかしながら、素子分
離領域間から露出する素子形成領域すなわち半導体基体
の面積が狭いため、この半導体基体に臨む接続孔を開口
しコンタクトプラグを埋め込む際に、以下のような不都
合が発生する。
離領域間から露出する素子形成領域すなわち半導体基体
の面積が狭いため、この半導体基体に臨む接続孔を開口
しコンタクトプラグを埋め込む際に、以下のような不都
合が発生する。
【００１０】図８（ｅ）： 窒化シリコンからなる下層
層間絶縁膜９および酸化シリコンからなる上層層間絶縁
膜１０を形成し、ＣＭＰ法等で表面を平坦化する。
層間絶縁膜９および酸化シリコンからなる上層層間絶縁
膜１０を形成し、ＣＭＰ法等で表面を平坦化する。
【００１１】図９（ｆ）： これら層間絶縁膜上にレジ
ストマスク１５を形成し、これをエッチングマスクとし
て接続孔１１を開口する。このとき、図示のメモリセル
領域等においては、半導体基体１の露出面と、接続孔１
１の開口幅のサイズが接近し、合わせ余裕（被り余裕）
が少ない。このため、レジストマスク１５形成時の露光
合わせずれが発生すると、接続孔１１はトレンチ６に埋
め込まれた絶縁膜８の一部にまたがって開口される。こ
のため接続孔１１開口のオーバーエッチング工程で、下
層層間絶縁膜９が除去された段階で絶縁膜８がエッチン
グされ、スリット４が発生する。このスリット４の側面
の一部には、半導体基体１が露出した状態である。
ストマスク１５を形成し、これをエッチングマスクとし
て接続孔１１を開口する。このとき、図示のメモリセル
領域等においては、半導体基体１の露出面と、接続孔１
１の開口幅のサイズが接近し、合わせ余裕（被り余裕）
が少ない。このため、レジストマスク１５形成時の露光
合わせずれが発生すると、接続孔１１はトレンチ６に埋
め込まれた絶縁膜８の一部にまたがって開口される。こ
のため接続孔１１開口のオーバーエッチング工程で、下
層層間絶縁膜９が除去された段階で絶縁膜８がエッチン
グされ、スリット４が発生する。このスリット４の側面
の一部には、半導体基体１が露出した状態である。
【００１２】図９（ｇ）： レジストマスク１５を除去
後、露出した半導体基体１表面の自然酸化膜（不図示）
除去のための前処理を施し、密着層１２を形成する。密
着層１２は、一例としてＴｉとＴｉＮとをスパッタリン
グ法により形成する。この後、埋め込み金属層１３とし
てブランケットＣＶＤ法によりＷ層を形成し、全面エッ
チバックあるいはＣＭＰ法により、密着層１２および埋
め込み金属層１３を接続孔１１内にコンタクトプラグと
して残す。
後、露出した半導体基体１表面の自然酸化膜（不図示）
除去のための前処理を施し、密着層１２を形成する。密
着層１２は、一例としてＴｉとＴｉＮとをスパッタリン
グ法により形成する。この後、埋め込み金属層１３とし
てブランケットＣＶＤ法によりＷ層を形成し、全面エッ
チバックあるいはＣＭＰ法により、密着層１２および埋
め込み金属層１３を接続孔１１内にコンタクトプラグと
して残す。
【００１３】このとき、スパッタリング法により形成さ
れた密着層１２は、接続孔１１底部のスリット４の側面
においては、膜厚が局所的に薄く形成される。このた
め、ＷのＣＶＤ時に原料ガスのＷＦ6 に対してバリア性
が不足し、下地の半導体基体１に浸食部７が形成され
る。
れた密着層１２は、接続孔１１底部のスリット４の側面
においては、膜厚が局所的に薄く形成される。このた
め、ＷのＣＶＤ時に原料ガスのＷＦ6 に対してバリア性
が不足し、下地の半導体基体１に浸食部７が形成され
る。
【００１４】図９（ｈ）： コンタクトプラグ上に上層
の配線層１４を形成する。この配線層１４は、スパッタ
リング法によりＴｉ／ＴｉＮ／Ａｌ合金／Ｔｉ／ＴｉＮ
の積層導体層を形成し、これをパターニングすることに
より形成する。
の配線層１４を形成する。この配線層１４は、スパッタ
リング法によりＴｉ／ＴｉＮ／Ａｌ合金／Ｔｉ／ＴｉＮ
の積層導体層を形成し、これをパターニングすることに
より形成する。
【００１５】以上の工程を経て製造された半導体装置
は、スリット４が半導体基体１の不純物拡散層（不図
示）より深い領域まで到達し、不純物拡散層とウェルと
の間の接合リークは、接続孔１１のアライメントずれが
無い正常の製品に比べて数桁上昇した。またスリット４
が半導体基体の不純物拡散層（不図示）の途中で止まっ
た場合でも、浸食部７は同様に発生し、接合リークはや
はり数桁増大した。
は、スリット４が半導体基体１の不純物拡散層（不図
示）より深い領域まで到達し、不純物拡散層とウェルと
の間の接合リークは、接続孔１１のアライメントずれが
無い正常の製品に比べて数桁上昇した。またスリット４
が半導体基体の不純物拡散層（不図示）の途中で止まっ
た場合でも、浸食部７は同様に発生し、接合リークはや
はり数桁増大した。
【００１６】本発明はかかる従来技術の問題点に鑑み提
案するものである。すなわち本発明の課題は、ＳＴＩ構
造を採用する半導体装置において、半導体基体への接続
孔開口工程の合わせずれに起因する、不純物拡散層とウ
ェル間の接合リークの増大を防止しうる高集積度半導体
装置を提供することである。
案するものである。すなわち本発明の課題は、ＳＴＩ構
造を採用する半導体装置において、半導体基体への接続
孔開口工程の合わせずれに起因する、不純物拡散層とウ
ェル間の接合リークの増大を防止しうる高集積度半導体
装置を提供することである。
【００１７】本発明の別の課題は、かかる接合リークが
低減された半導体装置を、安定に供給しうる製造方法を
提供することである。
低減された半導体装置を、安定に供給しうる製造方法を
提供することである。
【００１８】
【課題を解決するための手段】本発明は上述した課題を
解決するために提案するものである。すなわち本発明の
半導体装置は、半導体基体上の複数の素子分離領域と、
この複数の素子分離領域間の半導体基体と、全面に形成
された層間絶縁膜と、複数の素子分離領域間の半導体基
体に臨みこの層間絶縁膜に開口された接続孔と、この接
続孔に充填されたコンタクトプラグを具備する半導体装
置であって、この接続孔は、側面に絶縁材料からなるサ
イドウォールを有することを特徴とする。
解決するために提案するものである。すなわち本発明の
半導体装置は、半導体基体上の複数の素子分離領域と、
この複数の素子分離領域間の半導体基体と、全面に形成
された層間絶縁膜と、複数の素子分離領域間の半導体基
体に臨みこの層間絶縁膜に開口された接続孔と、この接
続孔に充填されたコンタクトプラグを具備する半導体装
置であって、この接続孔は、側面に絶縁材料からなるサ
イドウォールを有することを特徴とする。
【００１９】本発明の別の半導体装置は、半導体基体上
の複数の素子分離領域と、この複数の素子分離領域間の
半導体基体と、全面に形成された層間絶縁膜と、この複
数の素子分離領域間の半導体基体に臨みこの層間絶縁膜
に開口された接続孔と、この接続孔に充填されたコンタ
クトプラグを具備する半導体装置であって、この素子分
離領域は、第１の絶縁膜と、この第１の絶縁膜と半導体
基体との界面に形成された第２の絶縁膜とを少なくとも
有することを特徴とする。この場合、第２の絶縁膜のエ
ッチングレートは、第１の絶縁膜のエッチングレートよ
り小さいことが望ましい。
の複数の素子分離領域と、この複数の素子分離領域間の
半導体基体と、全面に形成された層間絶縁膜と、この複
数の素子分離領域間の半導体基体に臨みこの層間絶縁膜
に開口された接続孔と、この接続孔に充填されたコンタ
クトプラグを具備する半導体装置であって、この素子分
離領域は、第１の絶縁膜と、この第１の絶縁膜と半導体
基体との界面に形成された第２の絶縁膜とを少なくとも
有することを特徴とする。この場合、第２の絶縁膜のエ
ッチングレートは、第１の絶縁膜のエッチングレートよ
り小さいことが望ましい。
【００２０】いずれの半導体装置においても、接続孔
は、素子分離領域の一部にわたり開口されている場合に
おいても好ましく適用することができる。
は、素子分離領域の一部にわたり開口されている場合に
おいても好ましく適用することができる。
【００２１】またいずれの半導体装置においても、素子
分離領域は、トレンチアイソレーション構造である場合
に好ましく適用することができる。
分離領域は、トレンチアイソレーション構造である場合
に好ましく適用することができる。
【００２２】つぎに本発明の半導体装置の製造方法は、
半導体基体上に複数の素子分離領域を形成する工程と、
全面に層間絶縁膜を形成する工程と、この複数の素子分
離領域間の半導体基体に臨みこの層間絶縁膜に接続孔を
開口する工程と、この接続孔にコンタクトプラグを充填
する工程を具備する半導体装置の製造方法であって、接
続孔を開口する工程の後、全面に絶縁材料からなるサイ
ドウォール形成膜を堆積する工程と、このサイドウォー
ル形成膜をエッチバックして接続孔の側面にサイドウォ
ールを形成する工程をさらに有し、この後、接続孔にコ
ンタクトプラグを充填する工程を施すことを特徴とす
る。
半導体基体上に複数の素子分離領域を形成する工程と、
全面に層間絶縁膜を形成する工程と、この複数の素子分
離領域間の半導体基体に臨みこの層間絶縁膜に接続孔を
開口する工程と、この接続孔にコンタクトプラグを充填
する工程を具備する半導体装置の製造方法であって、接
続孔を開口する工程の後、全面に絶縁材料からなるサイ
ドウォール形成膜を堆積する工程と、このサイドウォー
ル形成膜をエッチバックして接続孔の側面にサイドウォ
ールを形成する工程をさらに有し、この後、接続孔にコ
ンタクトプラグを充填する工程を施すことを特徴とす
る。
【００２３】本発明の別の半導体装置の製造方法は、半
導体基体上に複数の素子分離領域を形成する工程と、全
面に層間絶縁膜を形成する工程と、この複数の素子分離
領域間の半導体基体に臨みこの層間絶縁膜に接続孔を開
口する工程と、この接続孔にコンタクトプラグを充填す
る工程を具備する半導体装置の製造方法であって、接続
孔を開口する工程の後、この接続孔の開口肩部をスパッ
タエッチングし、このスパッタエッチングによるスパッ
タ生成物により、接続孔の側面にサイドウォールを形成
する工程をさらに有し、この後、接続孔にコンタクトプ
ラグを充填する工程を施すことを特徴とする。
導体基体上に複数の素子分離領域を形成する工程と、全
面に層間絶縁膜を形成する工程と、この複数の素子分離
領域間の半導体基体に臨みこの層間絶縁膜に接続孔を開
口する工程と、この接続孔にコンタクトプラグを充填す
る工程を具備する半導体装置の製造方法であって、接続
孔を開口する工程の後、この接続孔の開口肩部をスパッ
タエッチングし、このスパッタエッチングによるスパッ
タ生成物により、接続孔の側面にサイドウォールを形成
する工程をさらに有し、この後、接続孔にコンタクトプ
ラグを充填する工程を施すことを特徴とする。
【００２４】本発明のさらに別の半導体装置の製造方法
は、半導体基体上に複数の素子分離領域を形成する工程
と、全面に層間絶縁膜を形成する工程と、この複数の素
子分離領域間の半導体基体に臨みこの層間絶縁膜に接続
孔を開口する工程と、この接続孔にコンタクトプラグを
充填する工程を具備する半導体装置の製造方法であっ
て、この素子分離領域を形成する工程は、半導体基体と
の界面に第２の絶縁膜を形成する工程と、この第２の絶
縁膜上に第１の絶縁膜を形成する工程とを少なくとも有
することを特徴とする。この場合、第２の絶縁膜のエッ
チングレートは、第１の絶縁膜のエッチングレートより
小さいことが望ましい。
は、半導体基体上に複数の素子分離領域を形成する工程
と、全面に層間絶縁膜を形成する工程と、この複数の素
子分離領域間の半導体基体に臨みこの層間絶縁膜に接続
孔を開口する工程と、この接続孔にコンタクトプラグを
充填する工程を具備する半導体装置の製造方法であっ
て、この素子分離領域を形成する工程は、半導体基体と
の界面に第２の絶縁膜を形成する工程と、この第２の絶
縁膜上に第１の絶縁膜を形成する工程とを少なくとも有
することを特徴とする。この場合、第２の絶縁膜のエッ
チングレートは、第１の絶縁膜のエッチングレートより
小さいことが望ましい。
【００２５】いずれの半導体装置の製造方法において
も、接続孔を開口する工程は、素子分離領域の一部にわ
たり開口する工程であること、すなわち、ミスアライメ
ントが発生した場合に好ましく適用することができる。
も、接続孔を開口する工程は、素子分離領域の一部にわ
たり開口する工程であること、すなわち、ミスアライメ
ントが発生した場合に好ましく適用することができる。
【００２６】またいずれの半導体装置の製造方法におい
ても、素子分離領域は、トレンチアイソレーション構造
である場合に好ましく適用することができる。
ても、素子分離領域は、トレンチアイソレーション構造
である場合に好ましく適用することができる。
【００２７】〔作用〕本発明の半導体装置によれば、接
続孔底部にスリットが発生した場合においても、このス
リットの側面に、絶縁材料からなるサイドウォールを有
するため、この部分に半導体基体が直接露出することが
ない。このため、後工程のＷ層のＣＶＤ工程において、
このサイドウォールがバリア層の機能をはたし、下地の
半導体基体の侵食、および接合リークが防止される。
続孔底部にスリットが発生した場合においても、このス
リットの側面に、絶縁材料からなるサイドウォールを有
するため、この部分に半導体基体が直接露出することが
ない。このため、後工程のＷ層のＣＶＤ工程において、
このサイドウォールがバリア層の機能をはたし、下地の
半導体基体の侵食、および接合リークが防止される。
【００２８】また本発明の別の半導体装置によれば、接
続孔底部にスリットが発生した場合においても、このス
リットの側面に、素子分離領域に埋め込まれた第２の絶
縁膜を有するため、半導体基体が直接露出することがな
い。このため、後工程のＷ層のＣＶＤ工程において、こ
のサイドウォールがバリア層の機能をはたし、下地の半
導体基体の侵食、および接合リークが防止される。
続孔底部にスリットが発生した場合においても、このス
リットの側面に、素子分離領域に埋め込まれた第２の絶
縁膜を有するため、半導体基体が直接露出することがな
い。このため、後工程のＷ層のＣＶＤ工程において、こ
のサイドウォールがバリア層の機能をはたし、下地の半
導体基体の侵食、および接合リークが防止される。
【００２９】一方、本発明の半導体装置の製造方法によ
れば、接続孔開口後にサイドウォール形成膜をエッチバ
ックしてサイドウォールを残す工程を付加することによ
り、接続孔底部にスリットが発生した場合においても、
このスリットの側面に、半導体基体が直接露出すること
が防止される。このため、後工程のＷ層のＣＶＤ工程に
おいて、このサイドウォールがバリア層の機能をはた
し、下地の半導体基体が侵食されることがない。接合リ
ークの増大も防止される。
れば、接続孔開口後にサイドウォール形成膜をエッチバ
ックしてサイドウォールを残す工程を付加することによ
り、接続孔底部にスリットが発生した場合においても、
このスリットの側面に、半導体基体が直接露出すること
が防止される。このため、後工程のＷ層のＣＶＤ工程に
おいて、このサイドウォールがバリア層の機能をはた
し、下地の半導体基体が侵食されることがない。接合リ
ークの増大も防止される。
【００３０】また、本発明の別の半導体装置の製造方法
によれば、接続孔開口後にこの接続孔肩をスパッタエッ
チングし、このスパッタ生成物によりサイドウォールを
形成する工程を付加することにより、接続孔底部にスリ
ットが発生した場合においても、このスリットの側面
に、半導体基体が直接露出することが防止される。この
ため、後工程のＷ層のＣＶＤ工程において、このサイド
ウォールがバリア層の機能をはたし、下地の半導体基体
が侵食されることがなく、接合リークの増大も防止され
る。
によれば、接続孔開口後にこの接続孔肩をスパッタエッ
チングし、このスパッタ生成物によりサイドウォールを
形成する工程を付加することにより、接続孔底部にスリ
ットが発生した場合においても、このスリットの側面
に、半導体基体が直接露出することが防止される。この
ため、後工程のＷ層のＣＶＤ工程において、このサイド
ウォールがバリア層の機能をはたし、下地の半導体基体
が侵食されることがなく、接合リークの増大も防止され
る。
【００３１】また、本発明のさらに別の半導体装置の製
造方法によれば、素子分離領域を第１の絶縁膜および第
２の絶縁膜で埋め込むことにより、接続孔底部にスリッ
トが発生した場合においても、このスリットの側面に、
半導体基体が直接露出することが防止される。このた
め、後工程のＷ層のＣＶＤ工程において、この第２の絶
縁膜がバリア層の機能をはたし、下地の半導体基体が侵
食されることがなく、接合リークの増大も防止される。
造方法によれば、素子分離領域を第１の絶縁膜および第
２の絶縁膜で埋め込むことにより、接続孔底部にスリッ
トが発生した場合においても、このスリットの側面に、
半導体基体が直接露出することが防止される。このた
め、後工程のＷ層のＣＶＤ工程において、この第２の絶
縁膜がバリア層の機能をはたし、下地の半導体基体が侵
食されることがなく、接合リークの増大も防止される。
【００３２】
【発明の実施の形態】以下、本発明の半導体装置および
その製造方法の実施形態例につき図面を参照して説明す
る。以下の実施形態例の説明の図面においては、従来例
の図面中の構成要素と同様の構成要素には、同じ参照符
号を付すものとする。また、以下の図面における各部の
寸法の割合は説明のためのものであり、実際の半導体装
置に比例したものではない。
その製造方法の実施形態例につき図面を参照して説明す
る。以下の実施形態例の説明の図面においては、従来例
の図面中の構成要素と同様の構成要素には、同じ参照符
号を付すものとする。また、以下の図面における各部の
寸法の割合は説明のためのものであり、実際の半導体装
置に比例したものではない。
【００３３】図１は本発明の半導体装置の要部概略断面
図であり、複数の素子分離領域間の素子形成領域に臨み
開口された接続孔に埋め込まれたコンタクトプラグ部分
を拡大して示す図である。
図であり、複数の素子分離領域間の素子形成領域に臨み
開口された接続孔に埋め込まれたコンタクトプラグ部分
を拡大して示す図である。
【００３４】すなわち、シリコン等の半導体基体１に
は、複数のトレンチ６が形成されており、このトレンチ
６内にはいずれもＳｉＯ2 等からなる絶縁膜８が埋め込
まれており、複数の素子分離領域を構成している。これ
ら複数の素子分離領域間の半導体基体１は素子形成領域
であり、その表面にはゲート絶縁膜、不純物拡散層やウ
ェル等（いずれも不図示）が形成されている。
は、複数のトレンチ６が形成されており、このトレンチ
６内にはいずれもＳｉＯ2 等からなる絶縁膜８が埋め込
まれており、複数の素子分離領域を構成している。これ
ら複数の素子分離領域間の半導体基体１は素子形成領域
であり、その表面にはゲート絶縁膜、不純物拡散層やウ
ェル等（いずれも不図示）が形成されている。
【００３５】これら構造体の上には、全面に窒化シリコ
ンからなる下層層間絶縁膜９および酸化シリコンからな
る上層層間絶縁膜１０からなる積層層間絶縁膜が形成さ
れている。この層間絶縁膜はこれら材料以外にも各種材
料であってよく、例えば低誘電率のＳｉＯＦやフロロカ
ーボン系ポリマ等を用いてもよい。ただし、後工程のコ
ンタクトプラグ形成や配線層形成のプロセス温度以上の
耐熱性を有する絶縁材料が望ましい。層間絶縁膜は単層
であってもよい。
ンからなる下層層間絶縁膜９および酸化シリコンからな
る上層層間絶縁膜１０からなる積層層間絶縁膜が形成さ
れている。この層間絶縁膜はこれら材料以外にも各種材
料であってよく、例えば低誘電率のＳｉＯＦやフロロカ
ーボン系ポリマ等を用いてもよい。ただし、後工程のコ
ンタクトプラグ形成や配線層形成のプロセス温度以上の
耐熱性を有する絶縁材料が望ましい。層間絶縁膜は単層
であってもよい。
【００３６】この層間絶縁膜には、素子分離領域間の半
導体基体１に臨んで接続孔１１が開口されている。図示
の例は、接続孔１１開口用のレジストマスク形成時のア
ライメントずれにより、接続孔１１は素子分離領域の一
部にわたって開口されている。この結果、接続孔１１開
口エッチング時のオーバーエッチング段階において、ト
レンチ６に埋め込まれた絶縁膜８の一部もエッチングさ
れ、この接続孔１１の下部にスリット４が不可避的に発
生している。このスリット４の側面の一部には、半導体
基体１が露出している。スリット４の深さは、半導体基
体１に形成された不純物拡散層（不図示）の深さ以上に
及ぶ場合もあり、不純物拡散層の深さ以下の場合もあ
る。
導体基体１に臨んで接続孔１１が開口されている。図示
の例は、接続孔１１開口用のレジストマスク形成時のア
ライメントずれにより、接続孔１１は素子分離領域の一
部にわたって開口されている。この結果、接続孔１１開
口エッチング時のオーバーエッチング段階において、ト
レンチ６に埋め込まれた絶縁膜８の一部もエッチングさ
れ、この接続孔１１の下部にスリット４が不可避的に発
生している。このスリット４の側面の一部には、半導体
基体１が露出している。スリット４の深さは、半導体基
体１に形成された不純物拡散層（不図示）の深さ以上に
及ぶ場合もあり、不純物拡散層の深さ以下の場合もあ
る。
【００３７】本発明の半導体装置の特徴的な構成とし
て、接続孔１１の側面には絶縁材料からなるサイドウォ
ール１６が形成されている。サイドウォール１６は、接
続孔１１の下部のスリット４の側面にも形成されてい
る。したがって、スリット４の側面に半導体基体１が直
接露出することがない。絶縁材料としては特に限定はな
く、酸化シリコンや窒化シリコン、酸窒化シリコン等を
用いることができる。
て、接続孔１１の側面には絶縁材料からなるサイドウォ
ール１６が形成されている。サイドウォール１６は、接
続孔１１の下部のスリット４の側面にも形成されてい
る。したがって、スリット４の側面に半導体基体１が直
接露出することがない。絶縁材料としては特に限定はな
く、酸化シリコンや窒化シリコン、酸窒化シリコン等を
用いることができる。
【００３８】図１（ａ）の半導体装置のサイドウォール
１６は、接続孔１１開口後に不図示のサイドウォール形
成膜を全面に堆積し、これをエッチバックすることによ
り形成したものである。
１６は、接続孔１１開口後に不図示のサイドウォール形
成膜を全面に堆積し、これをエッチバックすることによ
り形成したものである。
【００３９】図１（ｂ）の半導体装置のサイドウォール
１６は、接続孔１１開口後にこの接続孔１１の開口肩部
をスパッタエッチングし、このスパッタ生成物を再付着
させることにより形成したものである。接続孔１１の肩
部はスパッタエッチングにより削られ、若干テーパ形状
となっている。かかるテーパ状の接続孔１１は、コンタ
クトプラグを埋め込む際の埋め込み特性上、好ましい形
状である。
１６は、接続孔１１開口後にこの接続孔１１の開口肩部
をスパッタエッチングし、このスパッタ生成物を再付着
させることにより形成したものである。接続孔１１の肩
部はスパッタエッチングにより削られ、若干テーパ形状
となっている。かかるテーパ状の接続孔１１は、コンタ
クトプラグを埋め込む際の埋め込み特性上、好ましい形
状である。
【００４０】接続孔１１内には、密着層１２および埋め
込み金属層１３からなるコンタクトプラグが平坦に埋め
込まれている。密着層１２は例えばＴｉ／ＴｉＮの積層
からなるが、ＴｉＯＮやＴｉＷ、ＴｉＳｉＮ等を単層あ
るいは積層で用いることができる。埋め込み金属層１３
は例えばＷからなるが、Ｍｏ等他の高融点金属であって
もよい。本発明の半導体装置は、埋め込み金属層１３を
ハロゲン化金属ガスを原料ガスとしたＣＶＤ法で堆積す
る場合に好ましく適用することができる。
込み金属層１３からなるコンタクトプラグが平坦に埋め
込まれている。密着層１２は例えばＴｉ／ＴｉＮの積層
からなるが、ＴｉＯＮやＴｉＷ、ＴｉＳｉＮ等を単層あ
るいは積層で用いることができる。埋め込み金属層１３
は例えばＷからなるが、Ｍｏ等他の高融点金属であって
もよい。本発明の半導体装置は、埋め込み金属層１３を
ハロゲン化金属ガスを原料ガスとしたＣＶＤ法で堆積す
る場合に好ましく適用することができる。
【００４１】コンタクトプラグ上には配線層１４が形成
されている。配線層１４の材料構成は特に限定はなく、
例えばＴｉ／ＴｉＮ／Ａｌ合金／ＴｉＮ等、Ａｌ合金を
主体とした積層構造を用いることができる。
されている。配線層１４の材料構成は特に限定はなく、
例えばＴｉ／ＴｉＮ／Ａｌ合金／ＴｉＮ等、Ａｌ合金を
主体とした積層構造を用いることができる。
【００４２】図１に示す半導体装置は、第１層目の配線
層１４までの構造を示したものであって、この後さらに
層間絶縁膜形成、バイアホール開口、バイアコンタクト
プラグ埋め込み、第２層配線層形成等の諸工程を反復し
て完成されるものである。
層１４までの構造を示したものであって、この後さらに
層間絶縁膜形成、バイアホール開口、バイアコンタクト
プラグ埋め込み、第２層配線層形成等の諸工程を反復し
て完成されるものである。
【００４３】図２は本発明の他の半導体装置の要部を示
す概略断面図である。基本的な構成は図１に示す半導体
装置と同じであり、特徴的な部分のみを説明する。すな
わち、半導体基体１に形成された複数のトレンチ６内に
は、第１の絶縁膜８１と、この第１の絶縁膜８１と半導
体基体１との界面に形成された第２の絶縁膜８２が埋め
込まれている。第２の絶縁膜８２のエッチングレート
は、第１の絶縁膜８１のエッチングレートより小さい。
このため、接続孔１１開口時にミスアライメントにより
その底部にスリット４が発生しても、スリット４の側面
には第２の絶縁膜８２が露出し、半導体基体１が直接露
出することがない。
す概略断面図である。基本的な構成は図１に示す半導体
装置と同じであり、特徴的な部分のみを説明する。すな
わち、半導体基体１に形成された複数のトレンチ６内に
は、第１の絶縁膜８１と、この第１の絶縁膜８１と半導
体基体１との界面に形成された第２の絶縁膜８２が埋め
込まれている。第２の絶縁膜８２のエッチングレート
は、第１の絶縁膜８１のエッチングレートより小さい。
このため、接続孔１１開口時にミスアライメントにより
その底部にスリット４が発生しても、スリット４の側面
には第２の絶縁膜８２が露出し、半導体基体１が直接露
出することがない。
【００４４】図２に示す半導体装置は、したがって接続
孔１１の側面に新たにサイドウォールを形成する工程は
不要である。その他の構成は図１の半導体装置に準じる
ものであり、重複する説明を省略する。
孔１１の側面に新たにサイドウォールを形成する工程は
不要である。その他の構成は図１の半導体装置に準じる
ものであり、重複する説明を省略する。
【００４５】
【実施例】以下、本発明の半導体装置の製造方法につ
き、図３〜図７を参照してさらに詳しく説明する。
き、図３〜図７を参照してさらに詳しく説明する。
【００４６】〔実施例１〕本実施例は、接続孔側面のサ
イドウォールを、サイドウォール形成膜のエッチバック
により形成した例である。
イドウォールを、サイドウォール形成膜のエッチバック
により形成した例である。
【００４７】図３（ａ）； シリコン等の半導体基体１
を用意し、その表面に熱酸化により酸化シリコン膜２を
１０ｎｍ程度形成する。さらに減圧ＣＶＤ(Chemical Va
porDeposition) 法により窒化シリコン膜３を１５０ｎ
ｍ程度形成する。 減圧ＣＶＤ条件 ＳｉＨ2 Ｃｌ2 ５０ ｓｃｃｍ ＮＨ3 ２００ ｓｃｃｍ Ｎ2 ２００ ｓｃｃｍ 圧力 ７０ Ｐａ 温度 ７６０ ℃ 酸化シリコン膜２および窒化シリコン膜３は、あわせて
保護膜となる。この保護膜は本実施例では２層とした
が、多結晶シリコンや非晶質シリコン等他の材料を組み
合わせた３層以上としてもよい。ただし最上層はエッチ
ングストッパとして機能する材料、またエッチングマス
クとしても機能する材料が選ばれる。また保護膜の最下
層とその上の層とは、エッチング選択比がとれる材料が
選ばれる。
を用意し、その表面に熱酸化により酸化シリコン膜２を
１０ｎｍ程度形成する。さらに減圧ＣＶＤ(Chemical Va
porDeposition) 法により窒化シリコン膜３を１５０ｎ
ｍ程度形成する。 減圧ＣＶＤ条件 ＳｉＨ2 Ｃｌ2 ５０ ｓｃｃｍ ＮＨ3 ２００ ｓｃｃｍ Ｎ2 ２００ ｓｃｃｍ 圧力 ７０ Ｐａ 温度 ７６０ ℃ 酸化シリコン膜２および窒化シリコン膜３は、あわせて
保護膜となる。この保護膜は本実施例では２層とした
が、多結晶シリコンや非晶質シリコン等他の材料を組み
合わせた３層以上としてもよい。ただし最上層はエッチ
ングストッパとして機能する材料、またエッチングマス
クとしても機能する材料が選ばれる。また保護膜の最下
層とその上の層とは、エッチング選択比がとれる材料が
選ばれる。
【００４８】保護膜上にレジストマスク５を形成する。
レジストマスク５の開口部は、その後の工程で素子分離
領域となる部分であり、レジストマスク５形成部分は素
子形成領域となる部分である。図示の例は、レジストマ
スク５がラインアンドスペース状に密に形成されてお
り、例えばＤＲＡＭのメモリセル領域を示す。
レジストマスク５の開口部は、その後の工程で素子分離
領域となる部分であり、レジストマスク５形成部分は素
子形成領域となる部分である。図示の例は、レジストマ
スク５がラインアンドスペース状に密に形成されてお
り、例えばＤＲＡＭのメモリセル領域を示す。
【００４９】図３（ｂ）； レジストマスク５をマスク
として、保護膜をパターニングする。エッチング装置は
市販の平行平板型ＲＩＥ (Reactive Ion Etching) 装置
を用い、下記条件によった。 ＣＦ4 １００ ｓｃｃｍ Ａｒ １０００ ｓｃｃｍ 圧力 １３３ Ｐａ ＲＦパワー １０００ Ｗ 温度 ２０ ℃ 保護膜のパターニング終了後はレジストマスク５をアッ
シングおよび硫酸過水洗浄により除去する。レジストマ
スク５は除去せずに次工程に進んでもよい。
として、保護膜をパターニングする。エッチング装置は
市販の平行平板型ＲＩＥ (Reactive Ion Etching) 装置
を用い、下記条件によった。 ＣＦ4 １００ ｓｃｃｍ Ａｒ １０００ ｓｃｃｍ 圧力 １３３ Ｐａ ＲＦパワー １０００ Ｗ 温度 ２０ ℃ 保護膜のパターニング終了後はレジストマスク５をアッ
シングおよび硫酸過水洗浄により除去する。レジストマ
スク５は除去せずに次工程に進んでもよい。
【００５０】つぎにパターニングされた保護膜上層の窒
化シリコン膜３をエッチングマスクとして半導体基体１
をエッチングし、複数のトレンチ６を形成する。エッチ
ング装置は高密度プラズマ発生源を有するものが好まし
く、本実施例ではＥＣＲ (Electron Cyclotron Resonan
ce) エッチング装置を用い、下記条件によりトレンチエ
ッチングした。トレンチ６の深さは４００〜５００ｎｍ
程度の浅いものである。 Ｃｌ2 １３３ ｓｃｃｍ Ｏ2 １０ ｓｃｃｍ 圧力 ５．３ Ｐａ ソースパワー １５００ Ｗ 基板バイアスパワー ２７５ Ｗ 温度 ２０ ℃
化シリコン膜３をエッチングマスクとして半導体基体１
をエッチングし、複数のトレンチ６を形成する。エッチ
ング装置は高密度プラズマ発生源を有するものが好まし
く、本実施例ではＥＣＲ (Electron Cyclotron Resonan
ce) エッチング装置を用い、下記条件によりトレンチエ
ッチングした。トレンチ６の深さは４００〜５００ｎｍ
程度の浅いものである。 Ｃｌ2 １３３ ｓｃｃｍ Ｏ2 １０ ｓｃｃｍ 圧力 ５．３ Ｐａ ソースパワー １５００ Ｗ 基板バイアスパワー ２７５ Ｗ 温度 ２０ ℃
【００５１】図３（ｃ）； 形成されたトレンチ６の内
壁を熱酸化して酸化膜（不図示）を１０ｎｍ程度の厚さ
に形成する。熱酸化は、Ｏ2 雰囲気中１０００℃で施せ
ばよい。つぎに、絶縁膜８を全面に形成する。成膜装置
は、例えば基板バイアスを印加できる高密度プラズマＣ
ＶＤ装置が好ましい。本実施例では基板バイアス印加型
のＥＣＲプラズマＣＶＤ装置を用い、下記条件にて絶縁
膜８を形成した。 ＳｉＨ4 １００ ｓｃｃｍ Ｏ2 ３００ ｓｃｃｍ Ａｒ ２００ ｓｃｃｍ 圧力 ０．１３ Ｐａ ソースパワー ２０００ Ｗ 基板バイアスパワー１５００ Ｗ 温度 ６００ ℃ 絶縁膜８の堆積厚さは、トレンチ６を丁度埋め込む厚さ
でよい。この結果、保護膜上にも不要の絶縁膜８が形成
される。
壁を熱酸化して酸化膜（不図示）を１０ｎｍ程度の厚さ
に形成する。熱酸化は、Ｏ2 雰囲気中１０００℃で施せ
ばよい。つぎに、絶縁膜８を全面に形成する。成膜装置
は、例えば基板バイアスを印加できる高密度プラズマＣ
ＶＤ装置が好ましい。本実施例では基板バイアス印加型
のＥＣＲプラズマＣＶＤ装置を用い、下記条件にて絶縁
膜８を形成した。 ＳｉＨ4 １００ ｓｃｃｍ Ｏ2 ３００ ｓｃｃｍ Ａｒ ２００ ｓｃｃｍ 圧力 ０．１３ Ｐａ ソースパワー ２０００ Ｗ 基板バイアスパワー１５００ Ｗ 温度 ６００ ℃ 絶縁膜８の堆積厚さは、トレンチ６を丁度埋め込む厚さ
でよい。この結果、保護膜上にも不要の絶縁膜８が形成
される。
【００５２】図３（ｄ）； そこで、保護膜上の不要の
絶縁膜８をＣＭＰ法により除去する。ＣＭＰ条件は、下
地の窒化シリコン膜３との選択比がとれる下記条件とす
る。 ＣＭＰ条件の一例 スラリ シリカ粉末（１４重量％）／ＫＯＨ水溶液 スラリ流量 ２０ ｓｃｃｍ 研磨ヘッド圧力 ５００ ｇｆ／ｃｍ2 キャリア回転数 ２０ ｒｐｍ プラテン回転数 ２０ ｒｐｍ
絶縁膜８をＣＭＰ法により除去する。ＣＭＰ条件は、下
地の窒化シリコン膜３との選択比がとれる下記条件とす
る。 ＣＭＰ条件の一例 スラリ シリカ粉末（１４重量％）／ＫＯＨ水溶液 スラリ流量 ２０ ｓｃｃｍ 研磨ヘッド圧力 ５００ ｇｆ／ｃｍ2 キャリア回転数 ２０ ｒｐｍ プラテン回転数 ２０ ｒｐｍ
【００５３】この後、窒化シリコン膜３のみを除去す
る。この際には、下地の酸化シリコン膜２や絶縁膜８と
選択比のとれる、熱リン酸によるウェットエッチングを
用いる。ドライエッチングを用いる場合には、等方性の
エッチングが可能なＣＤＥ (Chemical Dry Etching) が
好適である。 ＣＤＥ条件の一例 ＣＦ4 ６０ ｓｃｃｍ Ｏ2 ２４０ ｓｃｃｍ ソースパワー ４００ Ｗ 圧力 ３０ Ｐａ 温度 １５ ℃
る。この際には、下地の酸化シリコン膜２や絶縁膜８と
選択比のとれる、熱リン酸によるウェットエッチングを
用いる。ドライエッチングを用いる場合には、等方性の
エッチングが可能なＣＤＥ (Chemical Dry Etching) が
好適である。 ＣＤＥ条件の一例 ＣＦ4 ６０ ｓｃｃｍ Ｏ2 ２４０ ｓｃｃｍ ソースパワー ４００ Ｗ 圧力 ３０ Ｐａ 温度 １５ ℃
【００５４】続けて、酸化シリコン膜２を除去する。こ
の工程は、希フッ酸によるウェットエッチングを用い
る。この後、半導体基体１表面を熱酸化してイオン注入
用のスルー酸化膜を形成し、各種ウェルおよびＭＯＳト
ランジスタのパンチスルー抑止を目的とした埋め込み層
（いずれも不図示）形成、あるいはＶth調整のための不
純物イオン注入をおこなう。スルー酸化膜除去後あらた
めてゲート絶縁膜を形成し、ゲート電極および不純物拡
散層を形成する（以上いずれも不図示）。
の工程は、希フッ酸によるウェットエッチングを用い
る。この後、半導体基体１表面を熱酸化してイオン注入
用のスルー酸化膜を形成し、各種ウェルおよびＭＯＳト
ランジスタのパンチスルー抑止を目的とした埋め込み層
（いずれも不図示）形成、あるいはＶth調整のための不
純物イオン注入をおこなう。スルー酸化膜除去後あらた
めてゲート絶縁膜を形成し、ゲート電極および不純物拡
散層を形成する（以上いずれも不図示）。
【００５５】図３（ｅ）： 下層層間絶縁膜９として窒
化シリコンを５０ｎｍ、上層層間絶縁膜１０として酸化
シリコンを１０００ｎｍの厚さにそれぞれ堆積する。下
層層間絶縁膜９としての窒化シリコンは、後工程の接続
孔開口時のエッチングストッパとなるものであり、例え
ばＳｉＨ2 Ｃｌ2 とＮＨ3 を原料ガスとする減圧ＣＶＤ
法により形成する。上層層間絶縁膜１０としての酸化シ
リコンは、例えばＴＥＯＳ (Tetra EthylOrtho Silicat
e) 、ＴＭＰＯ (Tri Methyl Phosphate) およびＴＥＢ
(Tri Ethyl Boron)を原料ガスとする常圧ＣＶＤ法によ
り形成し、この後窒素雰囲気中７５０℃１０分間の熱処
理を施した。
化シリコンを５０ｎｍ、上層層間絶縁膜１０として酸化
シリコンを１０００ｎｍの厚さにそれぞれ堆積する。下
層層間絶縁膜９としての窒化シリコンは、後工程の接続
孔開口時のエッチングストッパとなるものであり、例え
ばＳｉＨ2 Ｃｌ2 とＮＨ3 を原料ガスとする減圧ＣＶＤ
法により形成する。上層層間絶縁膜１０としての酸化シ
リコンは、例えばＴＥＯＳ (Tetra EthylOrtho Silicat
e) 、ＴＭＰＯ (Tri Methyl Phosphate) およびＴＥＢ
(Tri Ethyl Boron)を原料ガスとする常圧ＣＶＤ法によ
り形成し、この後窒素雰囲気中７５０℃１０分間の熱処
理を施した。
【００５６】この熱処理により上層層間絶縁膜１０の表
面はかなり平坦化されるが、本実施例ではさらにＣＭＰ
法により３００ｎｍ程度除去し、ほぼ完全に平坦化す
る。 上層層間絶縁膜のＣＭＰ条件の一例 スラリ シリカ粉末（１４重量％）／ＫＯＨ水溶液 スラリ流量 ２０ ｓｃｃｍ 研磨ヘッド圧力 ５００ ｇｆ／ｃｍ２ キャリア回転数 ２０ ｒｐｍ プラテン回転数 ２０ ｒｐｍ
面はかなり平坦化されるが、本実施例ではさらにＣＭＰ
法により３００ｎｍ程度除去し、ほぼ完全に平坦化す
る。 上層層間絶縁膜のＣＭＰ条件の一例 スラリ シリカ粉末（１４重量％）／ＫＯＨ水溶液 スラリ流量 ２０ ｓｃｃｍ 研磨ヘッド圧力 ５００ ｇｆ／ｃｍ２ キャリア回転数 ２０ ｒｐｍ プラテン回転数 ２０ ｒｐｍ
【００５７】図４（ｆ）： 上層層間絶縁膜１０上に接
続孔開口用のレジストマスク１５を形成する。レジスト
マスク１５の厚さは、上層層間絶縁膜１０および下層層
間絶縁膜９をパターニングできる程度以上あればよい。
このレジストマスク１５をエッチングマスクとし、複数
の素子分離領域間の半導体基体１表面に臨む接続孔１１
を開口する。
続孔開口用のレジストマスク１５を形成する。レジスト
マスク１５の厚さは、上層層間絶縁膜１０および下層層
間絶縁膜９をパターニングできる程度以上あればよい。
このレジストマスク１５をエッチングマスクとし、複数
の素子分離領域間の半導体基体１表面に臨む接続孔１１
を開口する。
【００５８】エッチングは平行平板型ＲＩＥ装置によ
り、次の２段階エッチングによった。１ｓｔ．ｓｔｅｐ
は対窒化シリコン選択比の高いエッチング条件であり、
２ｎｄ．ｓｔｅｐは低ダメージのエッチング条件であ
る。 接続孔のエッチング条件の一例 １ｓｔ．ｓｔｅｐ ＣＯ １００ ｓｃｃｍ Ｃ４ Ｆ8 ７ ｓｃｃｍ Ａｒ ２００ ｓｃｃｍ ＲＦパワー １２００ Ｗ 圧力 ５．３ Ｐａ 温度 −３０ ℃ ２ｎｄ．ｓｔｅｐ ＣＦ4 １００ ｓｃｃｍ Ａｒ １０００ ｓｃｃｍ ＲＦパワー １０００ Ｗ 圧力 １３３ Ｐａ 温度 ２０ ℃
り、次の２段階エッチングによった。１ｓｔ．ｓｔｅｐ
は対窒化シリコン選択比の高いエッチング条件であり、
２ｎｄ．ｓｔｅｐは低ダメージのエッチング条件であ
る。 接続孔のエッチング条件の一例 １ｓｔ．ｓｔｅｐ ＣＯ １００ ｓｃｃｍ Ｃ４ Ｆ8 ７ ｓｃｃｍ Ａｒ ２００ ｓｃｃｍ ＲＦパワー １２００ Ｗ 圧力 ５．３ Ｐａ 温度 −３０ ℃ ２ｎｄ．ｓｔｅｐ ＣＦ4 １００ ｓｃｃｍ Ａｒ １０００ ｓｃｃｍ ＲＦパワー １０００ Ｗ 圧力 １３３ Ｐａ 温度 ２０ ℃
【００５９】接続孔１１は、その開口径が半導体基体上
一定である場合に限らない。すなわち、拡散層の裏打ち
として用いられる場合や、局所配線用として用いられる
トレンチ形状である場合も含まれる。したがって、すべ
ての接続孔１１が完全に開口するまでオーバーエッチン
グが施こされる。また、レジストマスク１５を形成する
リソグラフィ工程のアライメントずれにより、接続孔１
１が素子分離領域、すなわちトレンチ６に埋め込まれた
絶縁膜８にまたがり開口される場合もある。
一定である場合に限らない。すなわち、拡散層の裏打ち
として用いられる場合や、局所配線用として用いられる
トレンチ形状である場合も含まれる。したがって、すべ
ての接続孔１１が完全に開口するまでオーバーエッチン
グが施こされる。また、レジストマスク１５を形成する
リソグラフィ工程のアライメントずれにより、接続孔１
１が素子分離領域、すなわちトレンチ６に埋め込まれた
絶縁膜８にまたがり開口される場合もある。
【００６０】この場合には、オーバーエッチング工程に
おいて、接続孔１１下部に露出した絶縁膜８がエッチン
グされ、この部分にスリット４が発生する。このスリッ
ト４の深さは、接続孔１１のエッチング条件に依存し、
量産の半導体装置製造工程においてスリット４の発生を
完全に防止することは困難である。スリット４は、絶縁
膜８直下の半導体基体１に迄は達しないように制御する
ことが望ましい。いずれにしてもスリット４の側面には
半導体基体１が不所望に露出する。この側面には不純物
拡散層やウェル等が形成されている。
おいて、接続孔１１下部に露出した絶縁膜８がエッチン
グされ、この部分にスリット４が発生する。このスリッ
ト４の深さは、接続孔１１のエッチング条件に依存し、
量産の半導体装置製造工程においてスリット４の発生を
完全に防止することは困難である。スリット４は、絶縁
膜８直下の半導体基体１に迄は達しないように制御する
ことが望ましい。いずれにしてもスリット４の側面には
半導体基体１が不所望に露出する。この側面には不純物
拡散層やウェル等が形成されている。
【００６１】図４（ｇ）： この工程は本実施例の特徴
的な工程である。全面にサイドウォール形成膜（不図
示）を３０ｎｍ程度の膜厚に形成する。サイドウォール
形成膜は、例えば減圧ＣＶＤ法により酸化シリコンを形
成する。 サイドウォール形成膜の減圧ＣＶＤ条件の一例 ＴＥＯＳ ５０ ｓｃｃｍ Ｎ2 ５ ｓｃｃｍ 圧力 ８０ Ｐａ 温度 ７２０ ℃ このサイドウォール形成膜は、接続孔１１下部のスリッ
ト４側面に露出した半導体基体１を被覆し、この部分を
保護することが目的である。したがって、スリット４側
面におけるサイドウォール形成膜の膜厚は１０ｎｍ以上
３０ｎｍ以下程度の膜厚となるように形成することが望
ましい。３０ｎｍを超えて厚く成膜すると、コンタクト
プラグと不純物拡散層とのコンタクト面積が減少し、コ
ンタクト抵抗増大の原因となる。１０ｎｍ未満では後工
程のコンタクトプラグ形成工程において、金属ハロゲン
化物ガスの侵食を防止することができない。サイドウォ
ール形成膜の成膜方法は減圧ＣＶＤ法やプラズマＣＶＤ
法等、コンフォーマルに形成される方法が選ばれる。サ
イドウォール形成膜の材料は、絶縁材料であれば特に限
定はなく、酸化シリコンや窒化シリコン、あるいは酸窒
化シリコン等が選ばれる。この後、サイドウォール形成
膜をエッチバックし、接続孔１１の側面にサイドウォー
ル１６として残す。この工程で、接続孔１１底部のスリ
ット４の側面にもサイドウォール１６が形成される。 サイドウォール形成膜のエッチバック条件の一例 ＣＨＦ3 ５０ ｓｃｃｍ ＲＦパワー ５００ Ｗ 圧力 ２．７ Ｐａ 温度 −３０ ℃
的な工程である。全面にサイドウォール形成膜（不図
示）を３０ｎｍ程度の膜厚に形成する。サイドウォール
形成膜は、例えば減圧ＣＶＤ法により酸化シリコンを形
成する。 サイドウォール形成膜の減圧ＣＶＤ条件の一例 ＴＥＯＳ ５０ ｓｃｃｍ Ｎ2 ５ ｓｃｃｍ 圧力 ８０ Ｐａ 温度 ７２０ ℃ このサイドウォール形成膜は、接続孔１１下部のスリッ
ト４側面に露出した半導体基体１を被覆し、この部分を
保護することが目的である。したがって、スリット４側
面におけるサイドウォール形成膜の膜厚は１０ｎｍ以上
３０ｎｍ以下程度の膜厚となるように形成することが望
ましい。３０ｎｍを超えて厚く成膜すると、コンタクト
プラグと不純物拡散層とのコンタクト面積が減少し、コ
ンタクト抵抗増大の原因となる。１０ｎｍ未満では後工
程のコンタクトプラグ形成工程において、金属ハロゲン
化物ガスの侵食を防止することができない。サイドウォ
ール形成膜の成膜方法は減圧ＣＶＤ法やプラズマＣＶＤ
法等、コンフォーマルに形成される方法が選ばれる。サ
イドウォール形成膜の材料は、絶縁材料であれば特に限
定はなく、酸化シリコンや窒化シリコン、あるいは酸窒
化シリコン等が選ばれる。この後、サイドウォール形成
膜をエッチバックし、接続孔１１の側面にサイドウォー
ル１６として残す。この工程で、接続孔１１底部のスリ
ット４の側面にもサイドウォール１６が形成される。 サイドウォール形成膜のエッチバック条件の一例 ＣＨＦ3 ５０ ｓｃｃｍ ＲＦパワー ５００ Ｗ 圧力 ２．７ Ｐａ 温度 −３０ ℃
【００６２】図４（ｈ）： 接続孔１１底部（平坦面）
に露出する半導体基体１表面の自然酸化膜等を除去する
ため、希フッ酸による清浄化処理をおこなう。この後、
密着層１２として、Ｔｉを３０ｎｍ、ＴｉＮを５０ｎｍ
の膜厚に形成する。この成膜工程は、アスペクト比の高
い接続孔１１内部にまで成膜種が到達するよう、指向性
のあるスパッタリング法、すなわちコリメータを用いた
コリメートスパッタリングや、ターゲット／サブストレ
ート間の距離をとった遠距離スパッタリング法等を採用
する。密着層１２の成膜法は、他にＩＭＰ (Ionized Ma
gnetron Plasma) スパッタリング法やＣＶＤ法によって
もよい。また密着層１２の材料として、ＴｉとＴｉＮの
積層の他にＴｉＯＮやＴｉＷ、ＴｉＳｉＮ、あるいはＴ
ａＮ、ＴａＳｉＮ等の単層あるいは積層を用いてもよ
い。
に露出する半導体基体１表面の自然酸化膜等を除去する
ため、希フッ酸による清浄化処理をおこなう。この後、
密着層１２として、Ｔｉを３０ｎｍ、ＴｉＮを５０ｎｍ
の膜厚に形成する。この成膜工程は、アスペクト比の高
い接続孔１１内部にまで成膜種が到達するよう、指向性
のあるスパッタリング法、すなわちコリメータを用いた
コリメートスパッタリングや、ターゲット／サブストレ
ート間の距離をとった遠距離スパッタリング法等を採用
する。密着層１２の成膜法は、他にＩＭＰ (Ionized Ma
gnetron Plasma) スパッタリング法やＣＶＤ法によって
もよい。また密着層１２の材料として、ＴｉとＴｉＮの
積層の他にＴｉＯＮやＴｉＷ、ＴｉＳｉＮ、あるいはＴ
ａＮ、ＴａＳｉＮ等の単層あるいは積層を用いてもよ
い。
【００６３】本実施例ではターゲット／サブストレート
間の距離を１７０ｍｍとった遠距離スパッタリング法に
よりＴｉとＴｉＮの積層により密着層１２を成膜した。 密着層の成膜条件の一例 Ｔｉのスパッタリング ターゲット Ｔｉ Ａｒ ３５ ｓｃｃｍ ＲＦパワー ８ ｋＷ 圧力 ０．５２ Ｐａ 温度 ３００ ℃ ＴｉＮのスパッタリング ターゲット Ｔｉ Ａｒ ２１ ｓｃｃｍ Ｎ2 ４２ ｓｃｃｍ ＲＦパワー ６ ｋＷ 圧力 ０．７８ Ｐａ 温度 ３００ ℃
間の距離を１７０ｍｍとった遠距離スパッタリング法に
よりＴｉとＴｉＮの積層により密着層１２を成膜した。 密着層の成膜条件の一例 Ｔｉのスパッタリング ターゲット Ｔｉ Ａｒ ３５ ｓｃｃｍ ＲＦパワー ８ ｋＷ 圧力 ０．５２ Ｐａ 温度 ３００ ℃ ＴｉＮのスパッタリング ターゲット Ｔｉ Ａｒ ２１ ｓｃｃｍ Ｎ2 ４２ ｓｃｃｍ ＲＦパワー ６ ｋＷ 圧力 ０．７８ Ｐａ 温度 ３００ ℃
【００６４】密着層１２成膜後、接続孔１１底部の半導
体基体１表面（平坦面）との間にＴｉＳｉ2 層を形成す
るため、窒素１００％の雰囲気中で６５０℃のＲＴＡ
(Rapid Thermal Anneal) を施す。
体基体１表面（平坦面）との間にＴｉＳｉ2 層を形成す
るため、窒素１００％の雰囲気中で６５０℃のＲＴＡ
(Rapid Thermal Anneal) を施す。
【００６５】この後、埋め込み金属層１３としてＷをブ
ランケットＣＶＤ法により５００ｎｍの膜厚に形成し、
接続孔１１内を埋め込む。この際、上層層間絶縁膜１０
上にもＷは堆積するので、このＷおよび密着層１２を全
面異方性エッチング（エッチバック）により除去する。 埋め込み金属層の成膜条件の一例 ＷＦ6 ４０ ｓｃｃｍ Ｈ2 ４００ ｓｃｃｍ Ａｒ ２２５０ ｓｃｃｍ 圧力 １０．７ ｋＰａ 温度 ４５０ ℃ 埋め込み金属層および密着層のエッチバック条件の一例 １ｓｔ．ｓｔｅｐ ＳＦ6 １１０ ｓｃｃｍ Ａｒ ９０ ｓｃｃｍ Ｈｅ ５ ｓｃｃｍ ＲＦパワー ２７５ Ｗ 圧力 ４５．５ Ｐａ 温度 室温 ２ｎｄ．ｓｔｅｐ Ａｒ ７５ ｓｃｃｍ Ｃｌ2 ５ ｓｃｃｍ ＲＦパワー ２５０ Ｗ 圧力 ６．５ Ｐａ 温度 室温
ランケットＣＶＤ法により５００ｎｍの膜厚に形成し、
接続孔１１内を埋め込む。この際、上層層間絶縁膜１０
上にもＷは堆積するので、このＷおよび密着層１２を全
面異方性エッチング（エッチバック）により除去する。 埋め込み金属層の成膜条件の一例 ＷＦ6 ４０ ｓｃｃｍ Ｈ2 ４００ ｓｃｃｍ Ａｒ ２２５０ ｓｃｃｍ 圧力 １０．７ ｋＰａ 温度 ４５０ ℃ 埋め込み金属層および密着層のエッチバック条件の一例 １ｓｔ．ｓｔｅｐ ＳＦ6 １１０ ｓｃｃｍ Ａｒ ９０ ｓｃｃｍ Ｈｅ ５ ｓｃｃｍ ＲＦパワー ２７５ Ｗ 圧力 ４５．５ Ｐａ 温度 室温 ２ｎｄ．ｓｔｅｐ Ａｒ ７５ ｓｃｃｍ Ｃｌ2 ５ ｓｃｃｍ ＲＦパワー ２５０ Ｗ 圧力 ６．５ Ｐａ 温度 室温
【００６６】このエッチバック工程により、接続孔１１
内に密着層１２および埋め込み金属層１３からなるコン
タクトプラグが平坦に埋め込まれる。エッチバックは、
ＣＭＰ法で代替してもよい。
内に密着層１２および埋め込み金属層１３からなるコン
タクトプラグが平坦に埋め込まれる。エッチバックは、
ＣＭＰ法で代替してもよい。
【００６７】平坦化された上層層間絶縁膜１０およびコ
ンタクトプラグ上に、Ｔｉ／ＴｉＮ／Ａｌ−０．５％Ｃ
ｕ／Ｔｉ／ＴｉＮをそれぞれ２０／２０／５００／２５
／２５ｎｍの膜厚に連続的にスパッタリング成膜する。 Ｔｉのスパッタリング ターゲット Ｔｉ Ａｒ ３５ ｓｃｃｍ ＲＦパワー ２ ｋＷ 圧力 ０．５２ Ｐａ 温度 ３００ ℃ ＴｉＮのスパッタリング ターゲット Ｔｉ Ａｒ ２１ ｓｃｃｍ Ｎ2 ４２ ｓｃｃｍ ＲＦパワー ６ ｋＷ 圧力 ０．７８ Ｐａ 温度 ３００ ℃ Ａｌ−０．５％Ｃｕのスパッタリング ターゲット Ａｌ−０．５％Ｃｕ Ａｒ ６５ ｓｃｃｍ ＲＦパワー １５ ｋＷ 圧力 ０．５２ Ｐａ 温度 ３００ ℃ ＴｉＮのスパッタリング ターゲット Ｔｉ Ａｒ ２１ ｓｃｃｍ Ｎ2 ４２ ｓｃｃｍ ＲＦパワー ６ ｋＷ 圧力 ０．７８ Ｐａ 温度 ３００ ℃
ンタクトプラグ上に、Ｔｉ／ＴｉＮ／Ａｌ−０．５％Ｃ
ｕ／Ｔｉ／ＴｉＮをそれぞれ２０／２０／５００／２５
／２５ｎｍの膜厚に連続的にスパッタリング成膜する。 Ｔｉのスパッタリング ターゲット Ｔｉ Ａｒ ３５ ｓｃｃｍ ＲＦパワー ２ ｋＷ 圧力 ０．５２ Ｐａ 温度 ３００ ℃ ＴｉＮのスパッタリング ターゲット Ｔｉ Ａｒ ２１ ｓｃｃｍ Ｎ2 ４２ ｓｃｃｍ ＲＦパワー ６ ｋＷ 圧力 ０．７８ Ｐａ 温度 ３００ ℃ Ａｌ−０．５％Ｃｕのスパッタリング ターゲット Ａｌ−０．５％Ｃｕ Ａｒ ６５ ｓｃｃｍ ＲＦパワー １５ ｋＷ 圧力 ０．５２ Ｐａ 温度 ３００ ℃ ＴｉＮのスパッタリング ターゲット Ｔｉ Ａｒ ２１ ｓｃｃｍ Ｎ2 ４２ ｓｃｃｍ ＲＦパワー ６ ｋＷ 圧力 ０．７８ Ｐａ 温度 ３００ ℃
【００６８】不図示のレジストマスクを形成し、Ｔｉ／
ＴｉＮ／Ａｌ−０．５％Ｃｕ／Ｔｉ／ＴｉＮの積層をＥ
ＣＲプラズマエッチング装置により連続的にエッチング
し、配線層１４をパターニングする。 配線層のエッチング条件の一例 ＢＣｌ3 １００ ｓｃｃｍ Ｃｌ2 １５０ ｓｃｃｍ マイクロ波電流 ４００ ｍＡ ＲＦパワー １１０ Ｗ 圧力 １ Ｐａ 温度 室温 エッチング終了後、レジストマスクをアッシングにより
除去し、有機溶媒洗浄によるアフターコロージョン防止
処理を施す。
ＴｉＮ／Ａｌ−０．５％Ｃｕ／Ｔｉ／ＴｉＮの積層をＥ
ＣＲプラズマエッチング装置により連続的にエッチング
し、配線層１４をパターニングする。 配線層のエッチング条件の一例 ＢＣｌ3 １００ ｓｃｃｍ Ｃｌ2 １５０ ｓｃｃｍ マイクロ波電流 ４００ ｍＡ ＲＦパワー １１０ Ｗ 圧力 １ Ｐａ 温度 室温 エッチング終了後、レジストマスクをアッシングにより
除去し、有機溶媒洗浄によるアフターコロージョン防止
処理を施す。
【００６９】配線層１４は、その他の導電材料、例えば
他のＡｌ系合金やＷあるいはＣｕを用いてもよい。また
そのパターニング方法も、不図示の層間絶縁膜に配線溝
を予め形成し、この溝に配線層をＣＭＰ法で埋め込むダ
マシン法を採用してもよい。
他のＡｌ系合金やＷあるいはＣｕを用いてもよい。また
そのパターニング方法も、不図示の層間絶縁膜に配線溝
を予め形成し、この溝に配線層をＣＭＰ法で埋め込むダ
マシン法を採用してもよい。
【００７０】この後の工程は説明を省略するが、層間絶
縁膜形成、バイアホール開口、バイアコンタクトプラグ
埋め込み、上層配線層形成等の各工程を経て半導体装置
を完成する。
縁膜形成、バイアホール開口、バイアコンタクトプラグ
埋め込み、上層配線層形成等の各工程を経て半導体装置
を完成する。
【００７１】本実施例によれば、接続孔１１の開口工程
におけるミスアライメントによりスリット４が発生した
にもかかわらず、サイドウォール１６の存在により、埋
め込み金属層１３成膜工程における侵食部の発生を防止
し、接合リークの少ない高信頼性の半導体装置の製造方
法を提供することが可能である。
におけるミスアライメントによりスリット４が発生した
にもかかわらず、サイドウォール１６の存在により、埋
め込み金属層１３成膜工程における侵食部の発生を防止
し、接合リークの少ない高信頼性の半導体装置の製造方
法を提供することが可能である。
【００７２】〔実施例２〕本実施例は、接続孔側面のサ
イドウォールを、接続孔の開口肩部のスパッタエッチン
グによるスパッタリング生成物により形成した例であ
る。この工程を図５を参照して説明する。なお本実施例
の前半の工程、すなわち前実施例１において図３（ａ）
〜図４（ｆ）を参照して説明した工程迄は共通である。
したがって、図４（ｆ）迄の工程の説明は前実施例１の
説明で代用し、重複する説明を省略する。
イドウォールを、接続孔の開口肩部のスパッタエッチン
グによるスパッタリング生成物により形成した例であ
る。この工程を図５を参照して説明する。なお本実施例
の前半の工程、すなわち前実施例１において図３（ａ）
〜図４（ｆ）を参照して説明した工程迄は共通である。
したがって、図４（ｆ）迄の工程の説明は前実施例１の
説明で代用し、重複する説明を省略する。
【００７３】図５（ａ）： 前実施例１に準じ、上層層
間絶縁膜１０および下層層間絶縁膜９に接続孔１１を開
口後、レジストマスク１５を除去する。本実施例におい
ても、レジストマスク１５のミスアライメントにより接
続孔１１の底部にはスリット４が発生している。
間絶縁膜１０および下層層間絶縁膜９に接続孔１１を開
口後、レジストマスク１５を除去する。本実施例におい
ても、レジストマスク１５のミスアライメントにより接
続孔１１の底部にはスリット４が発生している。
【００７４】図５（ｂ）： この工程は本実施例におけ
る特徴的な工程である。すなわち、平行平板型スパッタ
エッチング装置により、接続孔１１の開口肩部をスパッ
タエッチングする。この処理により、接続孔１１の開口
肩部はテーパ状にラウンドエッチングされるとともに、
スパッタリング生成物、すなわち酸化シリコン粒子が接
続孔１１側面に再堆積し、サイドウォール１６を形成す
る。 スパッタエッチング条件の一例 Ａｒ １０ ｓｃｃｍ ＲＦパワー ５００ Ｗ 圧力 １３３ Ｐａ 温度 ２０ ℃ スパッタエッチング装置は、平行平板型装置以外にも基
板バイアスを印加できるエッチング装置であれば、いか
なるエッチング装置でもよい。
る特徴的な工程である。すなわち、平行平板型スパッタ
エッチング装置により、接続孔１１の開口肩部をスパッ
タエッチングする。この処理により、接続孔１１の開口
肩部はテーパ状にラウンドエッチングされるとともに、
スパッタリング生成物、すなわち酸化シリコン粒子が接
続孔１１側面に再堆積し、サイドウォール１６を形成す
る。 スパッタエッチング条件の一例 Ａｒ １０ ｓｃｃｍ ＲＦパワー ５００ Ｗ 圧力 １３３ Ｐａ 温度 ２０ ℃ スパッタエッチング装置は、平行平板型装置以外にも基
板バイアスを印加できるエッチング装置であれば、いか
なるエッチング装置でもよい。
【００７５】サイドウォール１６は、接続孔１１底部の
スリット４の側面にも形成される。スリット４側面にお
けるサイドウォール１６の膜厚は１０ｎｍ以上３０ｎｍ
以下程度の膜厚となるように形成することが望ましい。
３０ｎｍを超えて厚く成膜すると、接続孔１１側面のサ
イドウォール１６の膜厚も増え、コンタクトプラグと不
純物拡散層とのコンタクト面積が減少し、コンタクト抵
抗増大の原因となる。１０ｎｍ未満では後工程のコンタ
クトプラグ形成工程において、金属ハロゲン化物ガスの
侵食を防止することができない。
スリット４の側面にも形成される。スリット４側面にお
けるサイドウォール１６の膜厚は１０ｎｍ以上３０ｎｍ
以下程度の膜厚となるように形成することが望ましい。
３０ｎｍを超えて厚く成膜すると、接続孔１１側面のサ
イドウォール１６の膜厚も増え、コンタクトプラグと不
純物拡散層とのコンタクト面積が減少し、コンタクト抵
抗増大の原因となる。１０ｎｍ未満では後工程のコンタ
クトプラグ形成工程において、金属ハロゲン化物ガスの
侵食を防止することができない。
【００７６】図５（ｃ）： 密着層１２および埋め込み
金属層１３の形成工程、配線層１４の形成工程等は前実
施例１に準じてよい。
金属層１３の形成工程、配線層１４の形成工程等は前実
施例１に準じてよい。
【００７７】本実施例によっても、接続孔１１の開口工
程におけるミスアライメントによりスリット４が発生し
ても、埋め込み金属層１３成膜工程における侵食部の発
生を防止し、接合リークの少ない高信頼性の半導体装置
の製造方法を提供することが可能である。また本実施例
においては接続孔１１の開口肩部がテーパ状に形成され
ているので、密着層１２および埋め込み金属層１３の形
成工程における成膜特性や埋め込み特性を向上すること
ができる。
程におけるミスアライメントによりスリット４が発生し
ても、埋め込み金属層１３成膜工程における侵食部の発
生を防止し、接合リークの少ない高信頼性の半導体装置
の製造方法を提供することが可能である。また本実施例
においては接続孔１１の開口肩部がテーパ状に形成され
ているので、密着層１２および埋め込み金属層１３の形
成工程における成膜特性や埋め込み特性を向上すること
ができる。
【００７８】〔実施例３〕本実施例は、素子分離領域す
なわちトレンチ内への埋め込み絶縁膜を第１の絶縁膜お
よび第２の絶縁膜の２層で構成し、接続孔底部に発生す
るスリット側面での半導体基体の露出を防止した例であ
る。この工程を図６〜図７を参照して説明する。
なわちトレンチ内への埋め込み絶縁膜を第１の絶縁膜お
よび第２の絶縁膜の２層で構成し、接続孔底部に発生す
るスリット側面での半導体基体の露出を防止した例であ
る。この工程を図６〜図７を参照して説明する。
【００７９】本実施例における初期の工程、すなわち前
実施例１で図３（ａ）〜図３（ｂ）を参照して説明した
トレンチ６の形成工程迄は前実施例１と同様である。し
たがって、トレンチ６の形成工程迄の重複する説明は省
略する。
実施例１で図３（ａ）〜図３（ｂ）を参照して説明した
トレンチ６の形成工程迄は前実施例１と同様である。し
たがって、トレンチ６の形成工程迄の重複する説明は省
略する。
【００８０】図６（ａ）： トレンチ６開口後、形成さ
れたトレンチ６の内壁を熱酸化して酸化膜（不図示）を
１０ｎｍ程度の厚さに形成する。熱酸化は、Ｏ2 雰囲気
中１０００℃で施せばよい。
れたトレンチ６の内壁を熱酸化して酸化膜（不図示）を
１０ｎｍ程度の厚さに形成する。熱酸化は、Ｏ2 雰囲気
中１０００℃で施せばよい。
【００８１】図６（ｂ）： つぎに本実施例における特
徴的な工程として、まず第２の絶縁膜８２を減圧ＣＶＤ
法等コンフォーマルな成膜形状が得られる堆積法で５０
ｎｍ程度成膜する。第２の絶縁膜８２の材料としては、
後工程の接続孔エッチングで第１の絶縁膜８１に発生が
予想されるスリットに備え、第１の絶縁膜８１よりエッ
チングレートが小さい材料、例えば窒化シリコンが選ば
れる。第２の絶縁膜８２の膜厚は、後工程の第１の絶縁
膜８１の埋め込み特性に影響を与えるため、個々の半導
体装置により最適設計が必要であるが、１０ｎｍ以上１
００ｎｍ以下程度の膜厚が選ばれる。１０ｎｍ未満で
は、さらに後工程の接続孔への埋め込み金属層形成工程
における金属ハロゲン化物に対する侵食防止作用が不足
する。また１００ｎｍ超では、トレンチ６のアスペクト
比が大きくなり、第１の絶縁膜８１埋め込み時の埋め込
み特性に影響を与える。 第２の絶縁膜（Ｓｉ3 Ｎ4 ）減圧ＣＶＤ条件の一例 ＳｉＨ2 Ｃｌ2 ５０ ｓｃｃｍ ＮＨ3 ２００ ｓｃｃｍ Ｎ2 ２００ ｓｃｃｍ 圧力 ７０ Ｐａ 温度 ７６０ ℃
徴的な工程として、まず第２の絶縁膜８２を減圧ＣＶＤ
法等コンフォーマルな成膜形状が得られる堆積法で５０
ｎｍ程度成膜する。第２の絶縁膜８２の材料としては、
後工程の接続孔エッチングで第１の絶縁膜８１に発生が
予想されるスリットに備え、第１の絶縁膜８１よりエッ
チングレートが小さい材料、例えば窒化シリコンが選ば
れる。第２の絶縁膜８２の膜厚は、後工程の第１の絶縁
膜８１の埋め込み特性に影響を与えるため、個々の半導
体装置により最適設計が必要であるが、１０ｎｍ以上１
００ｎｍ以下程度の膜厚が選ばれる。１０ｎｍ未満で
は、さらに後工程の接続孔への埋め込み金属層形成工程
における金属ハロゲン化物に対する侵食防止作用が不足
する。また１００ｎｍ超では、トレンチ６のアスペクト
比が大きくなり、第１の絶縁膜８１埋め込み時の埋め込
み特性に影響を与える。 第２の絶縁膜（Ｓｉ3 Ｎ4 ）減圧ＣＶＤ条件の一例 ＳｉＨ2 Ｃｌ2 ５０ ｓｃｃｍ ＮＨ3 ２００ ｓｃｃｍ Ｎ2 ２００ ｓｃｃｍ 圧力 ７０ Ｐａ 温度 ７６０ ℃
【００８２】この後第１の絶縁膜８１を例えば基板バイ
アスを印加できる高密度プラズマＣＶＤ装置により、ト
レンチ６が埋め込まれる膜厚に形成する。 第１の絶縁膜（ＳｉＯ2 ）のプラズマＣＶＤ条件の一例 ＳｉＨ4 １００ ｓｃｃｍ Ｏ2 ３００ ｓｃｃｍ Ａｒ ２００ ｓｃｃｍ 圧力 ０．１３ Ｐａ ソースパワー ２０００ Ｗ 基板バイアスパワー１５００ Ｗ 温度 ６００ ℃ 第１の絶縁膜８１の堆積厚さは、第２の絶縁膜８２が形
成されたトレンチ６を丁度埋め込む厚さでよい。この結
果、保護膜部分の上にも不要の第１の絶縁膜８１が形成
される。
アスを印加できる高密度プラズマＣＶＤ装置により、ト
レンチ６が埋め込まれる膜厚に形成する。 第１の絶縁膜（ＳｉＯ2 ）のプラズマＣＶＤ条件の一例 ＳｉＨ4 １００ ｓｃｃｍ Ｏ2 ３００ ｓｃｃｍ Ａｒ ２００ ｓｃｃｍ 圧力 ０．１３ Ｐａ ソースパワー ２０００ Ｗ 基板バイアスパワー１５００ Ｗ 温度 ６００ ℃ 第１の絶縁膜８１の堆積厚さは、第２の絶縁膜８２が形
成されたトレンチ６を丁度埋め込む厚さでよい。この結
果、保護膜部分の上にも不要の第１の絶縁膜８１が形成
される。
【００８３】図６（ｃ）： 保護膜部分上の不要の第１
の絶縁膜８１をＣＭＰ法により除去する。ＣＭＰ条件
は、下地の窒化シリコン膜３との選択比がとれる下記条
件とする。 ＣＭＰ条件の一例 スラリ シリカ粉末（１４重量％）／ＫＯＨ水溶液 スラリ流量 ２０ ｓｃｃｍ 研磨ヘッド圧力 ５００ ｇｆ／ｃｍ2 キャリア回転数 ２０ ｒｐｍ プラテン回転数 ２０ ｒｐｍ
の絶縁膜８１をＣＭＰ法により除去する。ＣＭＰ条件
は、下地の窒化シリコン膜３との選択比がとれる下記条
件とする。 ＣＭＰ条件の一例 スラリ シリカ粉末（１４重量％）／ＫＯＨ水溶液 スラリ流量 ２０ ｓｃｃｍ 研磨ヘッド圧力 ５００ ｇｆ／ｃｍ2 キャリア回転数 ２０ ｒｐｍ プラテン回転数 ２０ ｒｐｍ
【００８４】この後、窒化シリコン膜３のみを除去す
る。この際には、下地の酸化シリコン膜２や第１の絶縁
膜８１と選択比のとれる、熱リン酸によるウェットエッ
チングを用いる。ドライエッチングを用いる場合には、
等方性のエッチングが可能なＣＤＥ (Chemical Dry Etc
hing) が好適である。 ＣＤＥ条件の一例 ＣＦ4 ６０ ｓｃｃｍ Ｏ2 ２４０ ｓｃｃｍ ソースパワー ４００ Ｗ 圧力 ３０ Ｐａ 温度 １５ ℃
る。この際には、下地の酸化シリコン膜２や第１の絶縁
膜８１と選択比のとれる、熱リン酸によるウェットエッ
チングを用いる。ドライエッチングを用いる場合には、
等方性のエッチングが可能なＣＤＥ (Chemical Dry Etc
hing) が好適である。 ＣＤＥ条件の一例 ＣＦ4 ６０ ｓｃｃｍ Ｏ2 ２４０ ｓｃｃｍ ソースパワー ４００ Ｗ 圧力 ３０ Ｐａ 温度 １５ ℃
【００８５】この窒化シリコン膜３の除去工程では、ト
レンチ６の側面にも窒化シリコンからなる第２の絶縁膜
８２が露出しているので、この第２の絶縁膜８２も５０
ｎｍ程度エッチングされ、窪み（不図示）が発生する。
第２の絶縁膜８２に発生する窪みが不所望に深くならな
いよう、過度のエッチングに注意する。
レンチ６の側面にも窒化シリコンからなる第２の絶縁膜
８２が露出しているので、この第２の絶縁膜８２も５０
ｎｍ程度エッチングされ、窪み（不図示）が発生する。
第２の絶縁膜８２に発生する窪みが不所望に深くならな
いよう、過度のエッチングに注意する。
【００８６】この後、酸化シリコン膜２を希フッ酸処理
により除去する。続けて、露出した半導体基体１表面を
熱酸化してイオン注入用のスルー酸化膜を形成し、各種
ウェルおよびＭＯＳトランジスタのパンチスルー抑止を
目的とした埋め込み層（いずれも不図示）形成、あるい
はＶth調整のための不純物イオン注入をおこなう。スル
ー酸化膜を同じく希フッ酸によるウェットエッチングに
より除去する。これらウェットエッチング処理により、
トレンチ６内に埋め込まれた第１の絶縁膜８１も５０ｎ
ｍ程度エッチングされるので、最終的にはトレンチ６内
に埋め込まれた第１の絶縁膜８１と第２の絶縁膜８２の
表面はほぼ同一面となる。
により除去する。続けて、露出した半導体基体１表面を
熱酸化してイオン注入用のスルー酸化膜を形成し、各種
ウェルおよびＭＯＳトランジスタのパンチスルー抑止を
目的とした埋め込み層（いずれも不図示）形成、あるい
はＶth調整のための不純物イオン注入をおこなう。スル
ー酸化膜を同じく希フッ酸によるウェットエッチングに
より除去する。これらウェットエッチング処理により、
トレンチ６内に埋め込まれた第１の絶縁膜８１も５０ｎ
ｍ程度エッチングされるので、最終的にはトレンチ６内
に埋め込まれた第１の絶縁膜８１と第２の絶縁膜８２の
表面はほぼ同一面となる。
【００８７】スルー酸化膜を除去後、あらためてゲート
絶縁膜を形成し、ゲート電極および不純物拡散層を形成
する（以上いずれも不図示）。
絶縁膜を形成し、ゲート電極および不純物拡散層を形成
する（以上いずれも不図示）。
【００８８】図７（ｄ）： 下層層間絶縁膜９として窒
化シリコンを５０ｎｍ、上層層間絶縁膜１０として酸化
シリコンを１０００ｎｍの厚さにそれぞれ堆積する。下
層層間絶縁膜９としての窒化シリコンは、後工程の接続
孔開口時のエッチングストッパとなるものであり、例え
ばＳｉＨ2 Ｃｌ2 とＮＨ3 を原料ガスとする減圧ＣＶＤ
法により形成する。上層層間絶縁膜１０としての酸化シ
リコンは、例えばＴＥＯＳ (Tetra EthylOrtho Silicat
e) 、ＴＭＰＯ (Tri Methyl Phosphate) およびＴＥＢ
(Tri Ethyl Boron)を原料ガスとする常圧ＣＶＤ法によ
り形成し、この後窒素雰囲気中７５０℃１０分間の熱処
理を施した。
化シリコンを５０ｎｍ、上層層間絶縁膜１０として酸化
シリコンを１０００ｎｍの厚さにそれぞれ堆積する。下
層層間絶縁膜９としての窒化シリコンは、後工程の接続
孔開口時のエッチングストッパとなるものであり、例え
ばＳｉＨ2 Ｃｌ2 とＮＨ3 を原料ガスとする減圧ＣＶＤ
法により形成する。上層層間絶縁膜１０としての酸化シ
リコンは、例えばＴＥＯＳ (Tetra EthylOrtho Silicat
e) 、ＴＭＰＯ (Tri Methyl Phosphate) およびＴＥＢ
(Tri Ethyl Boron)を原料ガスとする常圧ＣＶＤ法によ
り形成し、この後窒素雰囲気中７５０℃１０分間の熱処
理を施した。
【００８９】この熱処理により上層層間絶縁膜１０の表
面はかなり平坦化されるが、本実施例ではさらにＣＭＰ
法により３００ｎｍ程度除去し、ほぼ完全に平坦化す
る。 上層層間絶縁膜のＣＭＰ条件の一例 スラリ シリカ粉末（１４重量％）／ＫＯＨ水溶液 スラリ流量 ２０ ｓｃｃｍ 研磨ヘッド圧力 ５００ ｇｆ／ｃｍ2 キャリア回転数 ２０ ｒｐｍ プラテン回転数 ２０ ｒｐｍ
面はかなり平坦化されるが、本実施例ではさらにＣＭＰ
法により３００ｎｍ程度除去し、ほぼ完全に平坦化す
る。 上層層間絶縁膜のＣＭＰ条件の一例 スラリ シリカ粉末（１４重量％）／ＫＯＨ水溶液 スラリ流量 ２０ ｓｃｃｍ 研磨ヘッド圧力 ５００ ｇｆ／ｃｍ2 キャリア回転数 ２０ ｒｐｍ プラテン回転数 ２０ ｒｐｍ
【００９０】上層層間絶縁膜１０上に接続孔開口用のレ
ジストマスク１５を形成する。レジストマスク１５の厚
さは、上層層間絶縁膜１０および下層層間絶縁膜９をパ
ターニングできる程度以上あればよい。このレジストマ
スク１５をエッチングマスクとし、接続孔１１を開口す
る。
ジストマスク１５を形成する。レジストマスク１５の厚
さは、上層層間絶縁膜１０および下層層間絶縁膜９をパ
ターニングできる程度以上あればよい。このレジストマ
スク１５をエッチングマスクとし、接続孔１１を開口す
る。
【００９１】エッチングは平行平板型ＲＩＥ装置によ
り、次の２段階エッチングによった。１ｓｔ．ｓｔｅｐ
は対窒化シリコン選択比の高いエッチング条件であり、
２ｎｄ．ｓｔｅｐは低ダメージのエッチング条件であ
る。 接続孔のエッチング条件の一例 １ｓｔ．ｓｔｅｐ ＣＯ １００ ｓｃｃｍ Ｃ4 Ｆ8 ７ ｓｃｃｍ Ａｒ ２００ ｓｃｃｍ ＲＦパワー １２００ Ｗ 圧力 ５．３ Ｐａ 温度 −３０ ℃ ２ｎｄ．ｓｔｅｐ ＣＦ4 １００ ｓｃｃｍ Ａｒ １０００ ｓｃｃｍ ＲＦパワー １０００ Ｗ 圧力 １３３ Ｐａ 温度 ２０ ℃
り、次の２段階エッチングによった。１ｓｔ．ｓｔｅｐ
は対窒化シリコン選択比の高いエッチング条件であり、
２ｎｄ．ｓｔｅｐは低ダメージのエッチング条件であ
る。 接続孔のエッチング条件の一例 １ｓｔ．ｓｔｅｐ ＣＯ １００ ｓｃｃｍ Ｃ4 Ｆ8 ７ ｓｃｃｍ Ａｒ ２００ ｓｃｃｍ ＲＦパワー １２００ Ｗ 圧力 ５．３ Ｐａ 温度 −３０ ℃ ２ｎｄ．ｓｔｅｐ ＣＦ4 １００ ｓｃｃｍ Ａｒ １０００ ｓｃｃｍ ＲＦパワー １０００ Ｗ 圧力 １３３ Ｐａ 温度 ２０ ℃
【００９２】接続孔１１は、その開口径が半導体基体上
一定である場合に限らない。すなわち、拡散層の裏打ち
として用いられる場合や、局所配線用として用いられる
トレンチ形状である場合も含まれる。したがって、すべ
ての接続孔１１が完全に開口するまでオーバーエッチン
グが施こされる。また、レジストマスク１５を形成する
リソグラフィ工程のアライメントずれにより、接続孔１
１が素子分離領域、すなわちトレンチ６に埋め込まれた
第１の絶縁膜８１にまたがり開口される場合もある。
一定である場合に限らない。すなわち、拡散層の裏打ち
として用いられる場合や、局所配線用として用いられる
トレンチ形状である場合も含まれる。したがって、すべ
ての接続孔１１が完全に開口するまでオーバーエッチン
グが施こされる。また、レジストマスク１５を形成する
リソグラフィ工程のアライメントずれにより、接続孔１
１が素子分離領域、すなわちトレンチ６に埋め込まれた
第１の絶縁膜８１にまたがり開口される場合もある。
【００９３】この場合には、オーバーエッチング工程に
おいて、接続孔１１下部に露出したトレンチ６内の第１
の絶縁膜８１がエッチングされ、この部分にスリット４
が発生する。
おいて、接続孔１１下部に露出したトレンチ６内の第１
の絶縁膜８１がエッチングされ、この部分にスリット４
が発生する。
【００９４】本実施例においては、トレンチ６の側面に
窒化シリコンからなる第２の絶縁膜８２が形成されてい
るので、たとえスリット４が発生してもその側面に半導
体基体１が直接露出することはない。したがって、スリ
ット４の側面の不純物拡散層やウェル等が露出する虞も
ない。また、本実施例においてはトレンチ６の底部にも
窒化シリコンからなる第２の絶縁膜８２が形成されてい
る。したがって、スリット４が深く形成された場合に
も、第２の絶縁膜８２がエッチングストッパとなり、ト
レンチ６直下の半導体基体１にスリット４が到達する事
態を回避することができる。
窒化シリコンからなる第２の絶縁膜８２が形成されてい
るので、たとえスリット４が発生してもその側面に半導
体基体１が直接露出することはない。したがって、スリ
ット４の側面の不純物拡散層やウェル等が露出する虞も
ない。また、本実施例においてはトレンチ６の底部にも
窒化シリコンからなる第２の絶縁膜８２が形成されてい
る。したがって、スリット４が深く形成された場合に
も、第２の絶縁膜８２がエッチングストッパとなり、ト
レンチ６直下の半導体基体１にスリット４が到達する事
態を回避することができる。
【００９５】図７（ｅ）〜図７（ｆ）： この後の工
程、すなわち密着層１２および埋め込み金属層１３の形
成工程、配線層１４の形成工程等は前実施例１に準じて
よい。
程、すなわち密着層１２および埋め込み金属層１３の形
成工程、配線層１４の形成工程等は前実施例１に準じて
よい。
【００９６】本実施例によっても、接続孔１１の開口工
程におけるミスアライメントによりスリット４が発生し
ても、埋め込み金属層１３成膜工程における侵食部の発
生を防止し、接合リークの少ない高信頼性の半導体装置
の製造方法を提供することが可能である。また本実施例
においてはトレンチ６底部にエッチングストッパが形成
されているため、接続孔１１エッチング工程において発
生するスリット４がトレンチ６下部の半導体基体１に迄
達する重大欠陥を防止することも可能である。
程におけるミスアライメントによりスリット４が発生し
ても、埋め込み金属層１３成膜工程における侵食部の発
生を防止し、接合リークの少ない高信頼性の半導体装置
の製造方法を提供することが可能である。また本実施例
においてはトレンチ６底部にエッチングストッパが形成
されているため、接続孔１１エッチング工程において発
生するスリット４がトレンチ６下部の半導体基体１に迄
達する重大欠陥を防止することも可能である。
【００９７】以上、本発明の半導体装置およびその製造
方法につき詳しく説明したが、これらは単なる例示であ
り、各種変更が可能であることは言う迄もない。すなわ
ち、接続孔１１に形成するサイドウォール１６の形成方
法、その材料等は実施例に限定されない。トレンチ６内
に形成する第１の絶縁膜および第２の絶縁膜の材料の組
合わせや形成方法についても同様である。その他、半導
体基体におけるトレンチパターンのレイアウト等は適宜
変更が可能である。
方法につき詳しく説明したが、これらは単なる例示であ
り、各種変更が可能であることは言う迄もない。すなわ
ち、接続孔１１に形成するサイドウォール１６の形成方
法、その材料等は実施例に限定されない。トレンチ６内
に形成する第１の絶縁膜および第２の絶縁膜の材料の組
合わせや形成方法についても同様である。その他、半導
体基体におけるトレンチパターンのレイアウト等は適宜
変更が可能である。
【００９８】
【発明の効果】以上の説明から明らかなように、本発明
の半導体装置によれば、ＳＴＩ構造を有する半導体装置
において、素子形成領域への接続孔開口工程の合わせず
れに起因する、接合リークの増大を防止しうる高集積度
半導体装置を提供することができる。
の半導体装置によれば、ＳＴＩ構造を有する半導体装置
において、素子形成領域への接続孔開口工程の合わせず
れに起因する、接合リークの増大を防止しうる高集積度
半導体装置を提供することができる。
【００９９】また本発明の半導体装置の製造方法によれ
ば、かかる高集積度半導体装置を、製造プロセスマージ
ンを確保しつつ安定に供給することが可能となる。
ば、かかる高集積度半導体装置を、製造プロセスマージ
ンを確保しつつ安定に供給することが可能となる。
【図１】本発明の半導体装置の要部を示す概略断面図で
ある。
ある。
【図２】本発明の他の半導体装置の要部を示す概略断面
図である。
図である。
【図３】本発明の半導体装置の製造方法を示す概略工程
断面図である。
断面図である。
【図４】本発明の半導体装置の製造方法を示す概略工程
断面図であり、図２に続く工程を示す。
断面図であり、図２に続く工程を示す。
【図５】本発明の他の半導体装置の製造方法を示す概略
工程断面図である。
工程断面図である。
【図６】本発明のさらに他の半導体装置の製造方法を示
す概略工程断面図である。
す概略工程断面図である。
【図７】本発明のさらに他の半導体装置の製造方法を示
す概略工程断面図であり、図６に続く工程を示す。
す概略工程断面図であり、図６に続く工程を示す。
【図８】従来の半導体装置の製造方法を示す概略工程断
面図である。
面図である。
【図９】従来の半導体装置の製造方法を示す概略工程断
面図であり、図８に続く工程を示す。
面図であり、図８に続く工程を示す。
１…半導体基体、２…酸化シリコン膜、３…窒化シリコ
ン膜、４…スリット、５，１５…レジストマスク、６…
トレンチ、７…浸食部、８…絶縁膜、８１…第１の絶縁
膜、８２…第２の絶縁膜、９…下層層間絶縁膜、１０…
上層層間絶縁膜、１１…接続孔、１２…密着層、１３…
埋め込み金属層、１４…配線層、１６…サイドウォール
ン膜、４…スリット、５，１５…レジストマスク、６…
トレンチ、７…浸食部、８…絶縁膜、８１…第１の絶縁
膜、８２…第２の絶縁膜、９…下層層間絶縁膜、１０…
上層層間絶縁膜、１１…接続孔、１２…密着層、１３…
埋め込み金属層、１４…配線層、１６…サイドウォール
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB14 CC01 DD04 DD08 DD12 DD16 DD17 DD18 DD37 DD45 DD75 DD84 EE09 FF17 FF18 FF22 FF30 GG16 HH20 5F032 AA34 AA44 AA46 AA70 AA77 AA84 CA23 DA03 DA04 DA33 DA53 DA78 5F033 HH09 HH18 HH33 JJ18 JJ19 JJ20 JJ23 JJ32 JJ33 JJ35 KK01 MM08 NN06 NN07 NN32 PP09 PP15 QQ08 QQ09 QQ10 QQ12 QQ13 QQ14 QQ16 QQ21 QQ25 QQ31 QQ34 QQ35 QQ37 QQ48 QQ73 QQ74 QQ82 QQ98 RR04 RR06 SS02 SS04 SS12 SS13 TT02 TT07 VV16 XX15
Claims (13)
- 【請求項１】 半導体基体上の複数の素子分離領域と、
該複数の素子分離領域間の半導体基体と、全面に形成さ
れた層間絶縁膜と、前記複数の素子分離領域間の半導体
基体に臨み前記層間絶縁膜に開口された接続孔と、該接
続孔に充填されたコンタクトプラグを具備する半導体装
置であって、 前記接続孔は、側面に絶縁材料からなるサイドウォール
を有することを特徴とする半導体装置。 - 【請求項２】 前記接続孔は、前記素子分離領域の一部
にわたり開口されていることを特徴とする請求項１記載
の半導体装置。 - 【請求項３】 前記素子分離領域は、トレンチアイソレ
ーション構造であることを特徴とする請求項１または２
記載の半導体装置。 - 【請求項４】 半導体基体上の複数の素子分離領域と、
該複数の素子分離領域間の半導体基体と、全面に形成さ
れた層間絶縁膜と、前記複数の素子分離領域間の半導体
基体に臨み前記層間絶縁膜に開口された接続孔と、該接
続孔に充填されたコンタクトプラグを具備する半導体装
置であって、 前記素子分離領域は、第１の絶縁膜と、該第１の絶縁膜
と前記半導体基体との界面に形成された第２の絶縁膜と
を少なくとも有することを特徴とする半導体装置。 - 【請求項５】 前記接続孔は、前記素子分離領域の一部
にわたり開口されていることを特徴とする請求項４記載
の半導体装置。 - 【請求項６】 前記素子分離領域は、トレンチアイソレ
ーション構造であることを特徴とする請求項４または５
記載の半導体装置。 - 【請求項７】 前記第２の絶縁膜のエッチングレート
は、前記第１の絶縁膜のエッチングレートより小さいこ
とを特徴とする請求項４記載の半導体装置。 - 【請求項８】 半導体基体上に複数の素子分離領域を形
成する工程と、全面に層間絶縁膜を形成する工程と、前
記複数の素子分離領域間の半導体基体に臨み前記層間絶
縁膜に接続孔を開口する工程と、該接続孔にコンタクト
プラグを充填する工程を具備する半導体装置の製造方法
であって、 前記接続孔を開口する工程の後、全面に絶縁材料からな
るサイドウォール形成膜を堆積する工程と、 前記サイドウォール形成膜をエッチバックして前記接続
孔の側面にサイドウォールを形成する工程をさらに有
し、 この後、前記接続孔にコンタクトプラグを充填する工程
を施すことを特徴とする半導体装置の製造方法。 - 【請求項９】 半導体基体上に複数の素子分離領域を形
成する工程と、全面に層間絶縁膜を形成する工程と、前
記複数の素子分離領域間の半導体基体に臨み前記層間絶
縁膜に接続孔を開口する工程と、該接続孔にコンタクト
プラグを充填する工程を具備する半導体装置の製造方法
であって、 前記接続孔を開口する工程の後、前記接続孔の開口肩部
をスパッタエッチングし、該スパッタエッチングによる
スパッタ生成物により、前記接続孔の側面にサイドウォ
ールを形成する工程をさらに有し、 この後、前記接続孔にコンタクトプラグを充填する工程
を施すことを特徴とする半導体装置の製造方法。 - 【請求項１０】 半導体基体上に複数の素子分離領域を
形成する工程と、全面に層間絶縁膜を形成する工程と、
前記複数の素子分離領域間の半導体基体に臨み前記層間
絶縁膜に接続孔を開口する工程と、該接続孔にコンタク
トプラグを充填する工程を具備する半導体装置の製造方
法であって、 前記素子分離領域を形成する工程は、前記半導体基体と
の界面に第２の絶縁膜を形成する工程と、前記第２の絶
縁膜上に第１の絶縁膜を形成する工程とを少なくとも有
することを特徴とする半導体装置の製造方法。 - 【請求項１１】 前記第２の絶縁膜のエッチングレート
は、前記第１の絶縁膜のエッチングレートより小さいこ
とを特徴とする請求項１０記載の半導体装置の製造方
法。 - 【請求項１２】 前記接続孔を開口する工程は、前記素
子分離領域の一部にわたり開口する工程であることを特
徴とする請求項８ないし請求項１０いずれか１項記載の
半導体装置の製造方法。 - 【請求項１３】 前記素子分離領域は、トレンチアイソ
レーション構造であることを特徴とする請求項８ないし
請求項１０いずれか１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11032587A JP2000232160A (ja) | 1999-02-10 | 1999-02-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11032587A JP2000232160A (ja) | 1999-02-10 | 1999-02-10 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000232160A true JP2000232160A (ja) | 2000-08-22 |
Family
ID=12363010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11032587A Abandoned JP2000232160A (ja) | 1999-02-10 | 1999-02-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000232160A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030073996A (ko) * | 2002-03-14 | 2003-09-19 | 동부전자 주식회사 | 메탈 라인 제조 방법 |
-
1999
- 1999-02-10 JP JP11032587A patent/JP2000232160A/ja not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030073996A (ko) * | 2002-03-14 | 2003-09-19 | 동부전자 주식회사 | 메탈 라인 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6140224A (en) | Method of forming a tungsten plug | |
| US6387765B2 (en) | Method for forming an extended metal gate using a damascene process | |
| US8106435B2 (en) | Method of forming a semiconductor device having an etch stop layer and related device | |
| US6013547A (en) | Process for creating a butt contact opening for a self-aligned contact structure | |
| TW200535990A (en) | Forming method of self-aligned contact for semiconductor device | |
| JP2009302545A5 (ja) | ||
| US20100022069A1 (en) | Method for manufacturing semiconductor device | |
| US6872633B2 (en) | Deposition and sputter etch approach to extend the gap fill capability of HDP CVD process to ≦0.10 microns | |
| US7524751B2 (en) | Method for forming contact hole in semiconductor device | |
| KR100251280B1 (ko) | 샐로우 트랜치 아이솔레이션 방법 | |
| JPH09326436A (ja) | 配線形成方法 | |
| JP2002151689A (ja) | 半導体素子及びその形成方法 | |
| US6686286B2 (en) | Method for forming a borderless contact of a semiconductor device | |
| US6740592B1 (en) | Shallow trench isolation scheme for border-less contact process | |
| JP3780362B2 (ja) | 半導体素子の製造方法 | |
| US5977636A (en) | Method of forming an electrically conductive contact plug, method of forming a reactive or diffusion barrier layer over a substrate, integrated circuitry, and method of forming a layer of titanium boride | |
| KR100950470B1 (ko) | 반도체 메모리소자의 스토리지전극 형성방법 | |
| KR20090106159A (ko) | 과도식각을 수반하는 반도체장치 제조 방법 | |
| JP2000232160A (ja) | 半導体装置およびその製造方法 | |
| TW202234594A (zh) | 動態隨機存取記憶體及其製造方法 | |
| US5455198A (en) | Method for fabricating tungsten contact plug | |
| JP3065395B2 (ja) | 半導体素子の製造方法 | |
| JP3317279B2 (ja) | 半導体装置の製造方法 | |
| JPH11288923A (ja) | トレンチの形成方法およびそれを用いる半導体装置の製造方法 | |
| KR101103550B1 (ko) | 반도체 소자의 금속배선 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051226 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20051226 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20070620 |