JP2000215222A - デジタル・アナログ混在回路のシミュレ―ション方法 - Google Patents
デジタル・アナログ混在回路のシミュレ―ション方法Info
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- JP2000215222A JP2000215222A JP11015396A JP1539699A JP2000215222A JP 2000215222 A JP2000215222 A JP 2000215222A JP 11015396 A JP11015396 A JP 11015396A JP 1539699 A JP1539699 A JP 1539699A JP 2000215222 A JP2000215222 A JP 2000215222A
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Abstract
(57)【要約】
【課題】 デジタル・アナログ混在回路のインタフェー
ス条件のチェックを、アナログ回路設計者が単独で行う
ことが可能なデジタル・アナログ混在回路のシミュレー
ション方法を提供する。 【解決手段】 デジタル回路を所定言語で機能記述し、
設計仕様に基づくアナログ回路の動作を所定言語で機能
記述し、前記双方の機能記述に基づき前記デジタル回路
から前記アナログ回路への入力信号および該入力信号に
対する前記アナログ回路からの応答としての期待値を抽
出し、新規設計後のアナログ回路の接続関係を所定言語
で表現し、前記抽出した入力信号および期待値に基づい
た信号と、前記新規設計後のアナログ回路からの出力信
号を比較する。
ス条件のチェックを、アナログ回路設計者が単独で行う
ことが可能なデジタル・アナログ混在回路のシミュレー
ション方法を提供する。 【解決手段】 デジタル回路を所定言語で機能記述し、
設計仕様に基づくアナログ回路の動作を所定言語で機能
記述し、前記双方の機能記述に基づき前記デジタル回路
から前記アナログ回路への入力信号および該入力信号に
対する前記アナログ回路からの応答としての期待値を抽
出し、新規設計後のアナログ回路の接続関係を所定言語
で表現し、前記抽出した入力信号および期待値に基づい
た信号と、前記新規設計後のアナログ回路からの出力信
号を比較する。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル・アナロ
グ混在回路のシミュレーション方法に関し、特に回路シ
ミュレータのみの操作方法を会得した回路技術者であっ
ても、混在回路のシミュレーションが行えるようにした
デジタル・アナログ混在回路のシミュレーション方法に
関する。
グ混在回路のシミュレーション方法に関し、特に回路シ
ミュレータのみの操作方法を会得した回路技術者であっ
ても、混在回路のシミュレーションが行えるようにした
デジタル・アナログ混在回路のシミュレーション方法に
関する。
【０００２】
【従来の技術】近年、大規模集積回路（ＬＳＩ）の分野
においては、デジタル回路とアナログ回路の混在した製
品（デジタル・アナログ混在回路）が増えている。
においては、デジタル回路とアナログ回路の混在した製
品（デジタル・アナログ混在回路）が増えている。
【０００３】デジタル・アナログ混在回路（以下、混在
回路と記す）を設計する場合には、デジタル回路の設計
者（以下、論理設計者と記す）とアナログ回路の設計者
（以下、回路設計者と記す）とは別人であるのが一般的
であり、デジタル回路とアナグ回路とを接続する信号の
インタフェース条件（信号線の定義，負荷の見積等）を
予め設定した上で、インタフェース条件に適合した混在
回路の設計を行っている。この場合、デジタル回路側の
インタフェース条件は当初から明確に設定されるので、
回路設計者がアナログ回路の設計を行う際に、前記イン
タフェース条件に適応させることが必要となる。
回路と記す）を設計する場合には、デジタル回路の設計
者（以下、論理設計者と記す）とアナログ回路の設計者
（以下、回路設計者と記す）とは別人であるのが一般的
であり、デジタル回路とアナグ回路とを接続する信号の
インタフェース条件（信号線の定義，負荷の見積等）を
予め設定した上で、インタフェース条件に適合した混在
回路の設計を行っている。この場合、デジタル回路側の
インタフェース条件は当初から明確に設定されるので、
回路設計者がアナログ回路の設計を行う際に、前記イン
タフェース条件に適応させることが必要となる。
【０００４】そして、回路設計者が設計終了後、予め設
定されたインタフェース条件にアナログ回路が正確に適
応しているか否かのシミュレーションを行う。このシミ
ュレーションには、デジタル回路用のシミュレータ（論
理シミュレータ）とアナログ回路用のシミュレータ（回
路シミュレータ）とを使用する必要がある。
定されたインタフェース条件にアナログ回路が正確に適
応しているか否かのシミュレーションを行う。このシミ
ュレーションには、デジタル回路用のシミュレータ（論
理シミュレータ）とアナログ回路用のシミュレータ（回
路シミュレータ）とを使用する必要がある。
【０００５】ここに、論理シミュレータには、論理素子
の機能や信号の接続関係を指示する記述（機能記述）を
適用し、回路シミュレータには、回路素子の特性とその
接続関係を指示する記述（機能記述）を適用する。
の機能や信号の接続関係を指示する記述（機能記述）を
適用し、回路シミュレータには、回路素子の特性とその
接続関係を指示する記述（機能記述）を適用する。
【０００６】
【発明が解決しようとする課題】しかしながら、前記論
理シミュレータと回路シミュレータの双方の操作方法を
十分に会得するのは容易ではないので、回路設計者は回
路シミュレータのみの操作方法を会得しているのが一般
的である。従って、一通りの混在回路の設計後における
チェックには、論理シミュレータを会得した論理設計者
と回路シミュレータを会得した回路設計者との最低２人
を必要とすることが多い。これでは、デジタル回路とア
ナログ回路とのインタフェース条件等の面で信頼性の高
いＬＳＩを短時間の内に設計する、という要望に答える
ことができない。
理シミュレータと回路シミュレータの双方の操作方法を
十分に会得するのは容易ではないので、回路設計者は回
路シミュレータのみの操作方法を会得しているのが一般
的である。従って、一通りの混在回路の設計後における
チェックには、論理シミュレータを会得した論理設計者
と回路シミュレータを会得した回路設計者との最低２人
を必要とすることが多い。これでは、デジタル回路とア
ナログ回路とのインタフェース条件等の面で信頼性の高
いＬＳＩを短時間の内に設計する、という要望に答える
ことができない。
【０００７】そこで本発明の課題は、デジタル・アナロ
グ混在回路の設計終了後におけるインタフェース条件の
チェックを、回路シミュレータの操作方法のみを会得し
たアナログ回路設計者のみによって行うことが可能なデ
ジタル・アナログ混在回路のシミュレーション方法を提
供することである。
グ混在回路の設計終了後におけるインタフェース条件の
チェックを、回路シミュレータの操作方法のみを会得し
たアナログ回路設計者のみによって行うことが可能なデ
ジタル・アナログ混在回路のシミュレーション方法を提
供することである。
【０００８】
【課題を解決するための手段】前記課題を解決するため
に本発明は、デジタル回路とアナログ回路とが混在する
デジタル・アナログ混在回路のインタフェースをシミュ
レーションするデジタル・アナログ混在回路のシミュレ
ーション方法において、デジタル回路を所定言語で機能
記述するステップと、設計仕様に基づくアナログ回路の
動作を所定言語で機能記述するステップと、前記双方の
機能記述に基づき前記デジタル回路から前記アナログ回
路への入力信号および該入力信号に対する前記アナログ
回路からの応答としての期待値を抽出するステップと、
新規設計後のアナログ回路の接続関係を所定言語で表現
するステップと、前記抽出した入力信号および期待値に
基づいた信号と前記新規設計後のアナログ回路からの出
力信号を比較するステップとを備えてなることを特徴と
する。
に本発明は、デジタル回路とアナログ回路とが混在する
デジタル・アナログ混在回路のインタフェースをシミュ
レーションするデジタル・アナログ混在回路のシミュレ
ーション方法において、デジタル回路を所定言語で機能
記述するステップと、設計仕様に基づくアナログ回路の
動作を所定言語で機能記述するステップと、前記双方の
機能記述に基づき前記デジタル回路から前記アナログ回
路への入力信号および該入力信号に対する前記アナログ
回路からの応答としての期待値を抽出するステップと、
新規設計後のアナログ回路の接続関係を所定言語で表現
するステップと、前記抽出した入力信号および期待値に
基づいた信号と前記新規設計後のアナログ回路からの出
力信号を比較するステップとを備えてなることを特徴と
する。
【０００９】このようにすれば、全てのステップをアナ
ログ回路設計者の一般的な会得技術で対処することが可
能なので、アナログ回路設計者単独で混在回路のシミュ
レーションを実施することができる。
ログ回路設計者の一般的な会得技術で対処することが可
能なので、アナログ回路設計者単独で混在回路のシミュ
レーションを実施することができる。
【００１０】
【発明の実施の形態】以下、本発明を図示の実施例に基
づいて説明する。
づいて説明する。
【００１１】（Ｉ）本発明の概念 本発明の実施例の説明に先立ち、本発明の概念を図１に
示すブロック図と、図２に示す概略フローチャートに基
づいて説明する。
示すブロック図と、図２に示す概略フローチャートに基
づいて説明する。
【００１２】本発明は、図１に示す如く、論理素子の機
能や信号の接続関係等を機能記述するステップと、てな
るデジタル部Ｄ0 から、アナログ部Ａ0（後述する）へ
の入力信号（デジタル信号）１１０と、前記入力信号に
対してアナログ部Ａ0 からの出力信号として期待される
期待値（アナログ信号）１２０を作る前処理１００と、
前記入力信号１１０と期待値１２０を用いて、アナログ
シミュレーション〔新規に設計したアナログ回路のシミ
ュレーション〕および期待値チェック（新規に設計した
アナログ回路が期待値通りに出力するか否かのチェッ
ク）を行なう後処理２００の２つからなる。ここに、機
能記述されたアナログ部Ａ0 とは、回路設計者が新規に
設計した実際の回路（後述する）ではなく、デジタル回
路側から見える動作のみを模した（仕様上の動作を想定
した）アナログ部である。
能や信号の接続関係等を機能記述するステップと、てな
るデジタル部Ｄ0 から、アナログ部Ａ0（後述する）へ
の入力信号（デジタル信号）１１０と、前記入力信号に
対してアナログ部Ａ0 からの出力信号として期待される
期待値（アナログ信号）１２０を作る前処理１００と、
前記入力信号１１０と期待値１２０を用いて、アナログ
シミュレーション〔新規に設計したアナログ回路のシミ
ュレーション〕および期待値チェック（新規に設計した
アナログ回路が期待値通りに出力するか否かのチェッ
ク）を行なう後処理２００の２つからなる。ここに、機
能記述されたアナログ部Ａ0 とは、回路設計者が新規に
設計した実際の回路（後述する）ではなく、デジタル回
路側から見える動作のみを模した（仕様上の動作を想定
した）アナログ部である。
【００１３】前処理１００は、前記デジタル部Ｄ0 と前
記アナログ部Ａ0 の双方の動作を、機能シミュレーショ
ン（記述通りの機能を発揮するか否かのシミュレーショ
ン）によって確認し、その際に、デジタル部Ｄ0 とアナ
ログ部Ａ0 の境界Ｉ（インタフェース）に当たる信号線
を観測することで、デジタル部Ｄ0 からの入力信号１１
０と、アナログ部Ａ0 からの期待値１２０を取得する。
記アナログ部Ａ0 の双方の動作を、機能シミュレーショ
ン（記述通りの機能を発揮するか否かのシミュレーショ
ン）によって確認し、その際に、デジタル部Ｄ0 とアナ
ログ部Ａ0 の境界Ｉ（インタフェース）に当たる信号線
を観測することで、デジタル部Ｄ0 からの入力信号１１
０と、アナログ部Ａ0 からの期待値１２０を取得する。
【００１４】後処理２００は、前処理１００で作成した
入力信号１１０と期待値１２０を入力し、それらを元に
動作する機能素子［各種機能の実現手段（後述する）］
２１０と、新規に設計した実際のアナログ回路（設計デ
ータとしてのネットリスト）２４０とを、アナログシミ
ュレータ２２０によってシミョレーションを行ないシミ
ュレーション結果２６０を出力する。
入力信号１１０と期待値１２０を入力し、それらを元に
動作する機能素子［各種機能の実現手段（後述する）］
２１０と、新規に設計した実際のアナログ回路（設計デ
ータとしてのネットリスト）２４０とを、アナログシミ
ュレータ２２０によってシミョレーションを行ないシミ
ュレーション結果２６０を出力する。
【００１５】機能素子２１０は、シミュレーション条件
等を備えたファイルであるコントロールファイル２３０
に指示された内容に従って、前処理１００で作成した入
力信号１１０の変化と共に、新規に設計したアナログ回
路２４０に流入する電流や電圧を変化させることによ
り、実際のデバイスに近い動作を容易に実現することが
できる。
等を備えたファイルであるコントロールファイル２３０
に指示された内容に従って、前処理１００で作成した入
力信号１１０の変化と共に、新規に設計したアナログ回
路２４０に流入する電流や電圧を変化させることによ
り、実際のデバイスに近い動作を容易に実現することが
できる。
【００１６】また、機能素子２１０は、新規に設計した
アナログ回路２４０からの信号（接続関係を表現した信
号）を受け取り、デジタル回路Ｄ0に伝達する信号と前
処理１００で作成した期待値１２０とを比較し、その比
較レポート（期待値との比較）２５０を出力すること
で、デジタル部Ｄ0 と新規に設計したアナログ回路２４
０間の信号のミスマッチ（インタフェース条件の不一
致）を無くすことができる。
アナログ回路２４０からの信号（接続関係を表現した信
号）を受け取り、デジタル回路Ｄ0に伝達する信号と前
処理１００で作成した期待値１２０とを比較し、その比
較レポート（期待値との比較）２５０を出力すること
で、デジタル部Ｄ0 と新規に設計したアナログ回路２４
０間の信号のミスマッチ（インタフェース条件の不一
致）を無くすことができる。
【００１７】以上の概念をフローチャートとして表現し
たものが図２である。即ち、図２に示すように、デジタ
ル回路Ｄ0を所定言語で機能記述するステップと（ステ
ップＳ１）、次いで設計仕様上のアナログ回路Ａ0を所
定言語で機能記述するステップと（ステップＳ２）、デ
ジタル回路Ｄ0からアナログ回路Ａ0への入力信号の抽出
と、アナログ回路Ａ0からの期待値の抽出を行う（ステ
ップＳ３）。以上が前処理である。
たものが図２である。即ち、図２に示すように、デジタ
ル回路Ｄ0を所定言語で機能記述するステップと（ステ
ップＳ１）、次いで設計仕様上のアナログ回路Ａ0を所
定言語で機能記述するステップと（ステップＳ２）、デ
ジタル回路Ｄ0からアナログ回路Ａ0への入力信号の抽出
と、アナログ回路Ａ0からの期待値の抽出を行う（ステ
ップＳ３）。以上が前処理である。
【００１８】次いで後処理として、新規設計したアナロ
グ回路の接続関係を表現した信号を出力し（ステップＳ
４）、前記ステップＳ３で抽出した入力信号および期待
値と、ステップＳ４の出力信号を比較し（ステップＳ
５）、インタフェース条件のシミュレーションを実施す
る。
グ回路の接続関係を表現した信号を出力し（ステップＳ
４）、前記ステップＳ３で抽出した入力信号および期待
値と、ステップＳ４の出力信号を比較し（ステップＳ
５）、インタフェース条件のシミュレーションを実施す
る。
【００１９】このようにすれば、回路設計者が一般的に
会得している技術のみを使用しているので、回路シミュ
レータの操作方法を会得している回路設計者が単独で混
在回路のインタフェース条件のシミュレーションを行う
ことができる。
会得している技術のみを使用しているので、回路シミュ
レータの操作方法を会得している回路設計者が単独で混
在回路のインタフェース条件のシミュレーションを行う
ことができる。
【００２０】（II）第１の実施例
【００２１】（１）全体の動作 図３は本実施例の概略フローチャートであり、図４は本
実施例の詳細フローチャートである。
実施例の詳細フローチャートである。
【００２２】図３，図４に示す如く、前処理１００は、
機能記述されたデジタル回路Ｄ0と、同じく機能記述さ
れたアナログ回路Ａ0を１つの機能シミュレータ１３０
によってシミュレーションを行い、デジタル回路Ｄ0と
アナログ回路Ａ0の境界の信号をダンプ（メモリ上のイ
メージを丸ごとファイルに落とす）する処理を行う。こ
の段階は、デジタル回路Ｄ0とアナログ回路Ａ0の仕様の
検討段階であり、ここで決まった仕様に基づいて、アナ
ログ回路（後述する新規のアナログ回路２４０）が設計
されることを前提にしている。
機能記述されたデジタル回路Ｄ0と、同じく機能記述さ
れたアナログ回路Ａ0を１つの機能シミュレータ１３０
によってシミュレーションを行い、デジタル回路Ｄ0と
アナログ回路Ａ0の境界の信号をダンプ（メモリ上のイ
メージを丸ごとファイルに落とす）する処理を行う。こ
の段階は、デジタル回路Ｄ0とアナログ回路Ａ0の仕様の
検討段階であり、ここで決まった仕様に基づいて、アナ
ログ回路（後述する新規のアナログ回路２４０）が設計
されることを前提にしている。
【００２３】具体的には、デジタル回路Ｄ0を論理シミ
ュレータVerilog の入力言語であるVerilog-HDL （Veri
log-Hardware Description Language ）で機能記述し
（ステップＳ１１）、アナログ回路Ａ0におけるデジタ
ル回路Ｄ0側から見た動作（仕様上の動作）を機能記述
する（ステップＳ１２）。この機能記述したアナログ回
路Ａ0に、機能検査用のスティミラス（ターゲットのア
ナログ回路の検査用パターン）を与えて（ステップＳ１
３）、Verilog-HDL の機能記述を用いてシミュレーショ
ンが可能なシミュレータを用い、アナログ回路Ａ0全体
のシミュレーションを行なう（ステップＳ１４）。この
際に、シミュレータに付属している、信号線の論理値を
時間ごとにファイルにダンプする機能を用い、デジタル
回路Ｄ0とアナログ回路Ａ0とを接続している信号の時間
ごとの値をファイルにダンプする。このダンプファイル
は、後処理２００で使用できるフォーマットになってい
るものとする。
ュレータVerilog の入力言語であるVerilog-HDL （Veri
log-Hardware Description Language ）で機能記述し
（ステップＳ１１）、アナログ回路Ａ0におけるデジタ
ル回路Ｄ0側から見た動作（仕様上の動作）を機能記述
する（ステップＳ１２）。この機能記述したアナログ回
路Ａ0に、機能検査用のスティミラス（ターゲットのア
ナログ回路の検査用パターン）を与えて（ステップＳ１
３）、Verilog-HDL の機能記述を用いてシミュレーショ
ンが可能なシミュレータを用い、アナログ回路Ａ0全体
のシミュレーションを行なう（ステップＳ１４）。この
際に、シミュレータに付属している、信号線の論理値を
時間ごとにファイルにダンプする機能を用い、デジタル
回路Ｄ0とアナログ回路Ａ0とを接続している信号の時間
ごとの値をファイルにダンプする。このダンプファイル
は、後処理２００で使用できるフォーマットになってい
るものとする。
【００２４】後処理２００は、新規に設計したアナログ
回路（ネットリスト）２４０が、デジタル回路Ｄ0と組
み合わせた場合に、仕様どおりに動作するかを確認する
処理である。ここでは、アナログシミュレータ２２０
（次に説明する）を用い、先に機能記述したデジタル回
路Ｄ0の役目をする機能素子２１０と、新規に設計した
アナログ回路２４０を接続して、シミュレーションを行
なう（ステップＳ１５）。
回路（ネットリスト）２４０が、デジタル回路Ｄ0と組
み合わせた場合に、仕様どおりに動作するかを確認する
処理である。ここでは、アナログシミュレータ２２０
（次に説明する）を用い、先に機能記述したデジタル回
路Ｄ0の役目をする機能素子２１０と、新規に設計した
アナログ回路２４０を接続して、シミュレーションを行
なう（ステップＳ１５）。
【００２５】このシミュレーションは、アナログ設計者
が、機能素子２１０を組み込んであるアナログシミュレ
ータ２２０で行う。この場合、新規に設計したアナログ
回路２４０と共に、機能素子２１０が前記デジタル回路
Ｄ0の動作をすることで、アナログ・デジタル混在のシ
ミョレーションが可能となる（ステップＳ１６）。ま
た、機能素子２１０には、アナログ回路２４０からの出
力信号と期待値とを比較する機能があり、両者の比較結
果２４０を出力する（ステップＳ１７）。これは、アナ
ログ回路２４０が仕様どおりに設計されているかの確認
に使用される。
が、機能素子２１０を組み込んであるアナログシミュレ
ータ２２０で行う。この場合、新規に設計したアナログ
回路２４０と共に、機能素子２１０が前記デジタル回路
Ｄ0の動作をすることで、アナログ・デジタル混在のシ
ミョレーションが可能となる（ステップＳ１６）。ま
た、機能素子２１０には、アナログ回路２４０からの出
力信号と期待値とを比較する機能があり、両者の比較結
果２４０を出力する（ステップＳ１７）。これは、アナ
ログ回路２４０が仕様どおりに設計されているかの確認
に使用される。
【００２６】（２）機能素子２１０の動作 この実施例で使用しているアナログシミュレータ２２０
には、次の機能を持つ機能素子２１０を組み込む。
には、次の機能を持つ機能素子２１０を組み込む。
【００２７】前処理で作成したデジタル回路Ｄ0 から
アナログ回路Ａ0 への入力信号にあたるダンプリストを
読み込み、また、デジタル信号をアナログ信号に変換す
る際の特性等を記述した設定ファイル（コントロールフ
ァイル２３０）を読み込んで、実際の回路に則した、新
規に設計したアナログ回路２４０への入力となるアナロ
グ信号を合成する。
アナログ回路Ａ0 への入力信号にあたるダンプリストを
読み込み、また、デジタル信号をアナログ信号に変換す
る際の特性等を記述した設定ファイル（コントロールフ
ァイル２３０）を読み込んで、実際の回路に則した、新
規に設計したアナログ回路２４０への入力となるアナロ
グ信号を合成する。
【００２８】アナログシミュレータ２２０のシミュレ
ーション開始時間と終了時間に合わせて、読み込んだ入
力信号１１０のダンプリストの、該当する時刻につい
て、信号を出力させる機能を持つ。
ーション開始時間と終了時間に合わせて、読み込んだ入
力信号１１０のダンプリストの、該当する時刻につい
て、信号を出力させる機能を持つ。
【００２９】前処理で作成したアナログ回路Ａ0 から
デジタル回路Ｄ0 への期待値１２０にあたるダンプリス
トを読み込み、また、新規に設計したアナログ回路２４
０からの出力信号を論理値に転換して、両者を比較す
る。
デジタル回路Ｄ0 への期待値１２０にあたるダンプリス
トを読み込み、また、新規に設計したアナログ回路２４
０からの出力信号を論理値に転換して、両者を比較す
る。
【００３０】図５に前記機能を有する機能素子２１０の
動作フローチャートを示す。
動作フローチャートを示す。
【００３１】（３）アナログシミュレータの用意 上記の機能を組み込んだアナログシミュレータ２２０
は、次のようにして用意されたものである。
は、次のようにして用意されたものである。
【００３２】アナログの機能記述をシミュレーション
することが可能で、さらにＣ言語で記述されたユーザー
プログラムを組み込むことが可能な、基になるアナログ
シミュレータを用意する［例えば、Ｃ言語でモデル（例
えばＭＯＳトランジスタ）を記述できるようなインタフ
ェースを備えたアナログシミュレータで、具体例として
はＣＡＤＥＮＣＥ社のＳｐｅｃｔｒｅ］。
することが可能で、さらにＣ言語で記述されたユーザー
プログラムを組み込むことが可能な、基になるアナログ
シミュレータを用意する［例えば、Ｃ言語でモデル（例
えばＭＯＳトランジスタ）を記述できるようなインタフ
ェースを備えたアナログシミュレータで、具体例として
はＣＡＤＥＮＣＥ社のＳｐｅｃｔｒｅ］。
【００３３】先に説明した機能を、アナログシミュレ
ータに用意された、Ｃ言語等の汎用プログラム言語とイ
ンターフェース機能を用い、汎用プログラム言語で記述
する。
ータに用意された、Ｃ言語等の汎用プログラム言語とイ
ンターフェース機能を用い、汎用プログラム言語で記述
する。
【００３４】基になるアナログシミュレータに、上で
記述した部分を組み込んだ、新しいアナログシミュレー
タを作成する。
記述した部分を組み込んだ、新しいアナログシミュレー
タを作成する。
【００３５】この新しいアナログシミュレータを、既
存のシミュレーション環境に組み込むことで、本発明の
機能を満たすアナログシミュレータ２２０が用意され
る。アナログ設計者は、この機能素子２１０の組み込ま
れているアナログシミュレータ２２０を用い、新規に設
計したアナログ回路２４０のシミュレーションを行う。
存のシミュレーション環境に組み込むことで、本発明の
機能を満たすアナログシミュレータ２２０が用意され
る。アナログ設計者は、この機能素子２１０の組み込ま
れているアナログシミュレータ２２０を用い、新規に設
計したアナログ回路２４０のシミュレーションを行う。
【００３６】特に、デジタル回路Ｄ0からの信号の変化
を受けて動作する機能については、機能素子２１０に、
前処理１００で作成したダンプファイルのうち、動作チ
ェックを必要とする時間の動作をさせるように指定し、
デジタル回路Ｄ0とアナログ回路２４０の協調動作の確
認を行なうことができる。
を受けて動作する機能については、機能素子２１０に、
前処理１００で作成したダンプファイルのうち、動作チ
ェックを必要とする時間の動作をさせるように指定し、
デジタル回路Ｄ0とアナログ回路２４０の協調動作の確
認を行なうことができる。
【００３７】この協調動作の確認は、アナログ回路２４
０からチップ外部に接続する端子の信号の変化や、デジ
タル回路Ｄ0に出力される信号の波形を観測すること
で、可能である。また、機能素子２１０には、期待値と
比較する機能も付いているため、それを用いて、デジタ
ル回路Ｄ0へ出力される信号の確認を容易に行なうこと
が可能である。
０からチップ外部に接続する端子の信号の変化や、デジ
タル回路Ｄ0に出力される信号の波形を観測すること
で、可能である。また、機能素子２１０には、期待値と
比較する機能も付いているため、それを用いて、デジタ
ル回路Ｄ0へ出力される信号の確認を容易に行なうこと
が可能である。
【００３８】以上説明したように、回路シミュレータの
操作方法を会得したアナログ回路の設計者にとっては、
図４に示したステップＳ１１〜Ｓ１７の処理、および機
能素子２１０に関する〜の処理、およびアナログシ
ミュレータ２２０に関する〜の処理は、いずれも容
易な事項である。従って、デジタル・アナログ混在回路
の設計終了後におけるインタフェース条件のチェック
を、回路設計者が単独で、使い慣れた回路シミュレータ
を用いて実施することが可能となる。
操作方法を会得したアナログ回路の設計者にとっては、
図４に示したステップＳ１１〜Ｓ１７の処理、および機
能素子２１０に関する〜の処理、およびアナログシ
ミュレータ２２０に関する〜の処理は、いずれも容
易な事項である。従って、デジタル・アナログ混在回路
の設計終了後におけるインタフェース条件のチェック
を、回路設計者が単独で、使い慣れた回路シミュレータ
を用いて実施することが可能となる。
【００３９】（III）第２の実施例 図６は、既存の回路の一部を変更して、新製品を設計し
ようとした場合の実施例である。この場合も、前処理３
００と後処理４０の２つの処理で行なう点は、第１の実
施例と同じである。
ようとした場合の実施例である。この場合も、前処理３
００と後処理４０の２つの処理で行なう点は、第１の実
施例と同じである。
【００４０】前処理３００の内容について説明する。前
提として、既存マクロのゲート記述のデジタル回路Ｄ1
と、新規に設計したマクロのゲート記述のデジタル回路
Ｄ2と、機能記述により構成されるアナログ部Ａ1 があ
るものと仮定する。この場合、既にシミュレーション用
のネットリスト２４０が存在しているため、論理シミュ
レータを用いることにより（次に説明する）、デジタル
回路Ｄ2 とアナログ部Ａ1の境界部分の信号をダンプ
し、デジタル回路Ｄ2 からアナログ部Ａ1 への入力信号
と、アナログ部Ａ1の期待値とを取得する。なお、デジ
タルの設計で、アナログ部を含むシミュレーション（ダ
ンプを取る作業）は、全体設計の中の一部であり、デジ
タル設計者にとって負担になることではない。後処理の
内容は、前記第1の実施例と同じである。
提として、既存マクロのゲート記述のデジタル回路Ｄ1
と、新規に設計したマクロのゲート記述のデジタル回路
Ｄ2と、機能記述により構成されるアナログ部Ａ1 があ
るものと仮定する。この場合、既にシミュレーション用
のネットリスト２４０が存在しているため、論理シミュ
レータを用いることにより（次に説明する）、デジタル
回路Ｄ2 とアナログ部Ａ1の境界部分の信号をダンプ
し、デジタル回路Ｄ2 からアナログ部Ａ1 への入力信号
と、アナログ部Ａ1の期待値とを取得する。なお、デジ
タルの設計で、アナログ部を含むシミュレーション（ダ
ンプを取る作業）は、全体設計の中の一部であり、デジ
タル設計者にとって負担になることではない。後処理の
内容は、前記第1の実施例と同じである。
【００４１】本実施例の場合も、前記第１の実施例の場
合と同様に、デジタル・アナログ混在回路の設計終了後
におけるインタフェース条件のチェックを、回路設計者
のみで実施することが可能となる。
合と同様に、デジタル・アナログ混在回路の設計終了後
におけるインタフェース条件のチェックを、回路設計者
のみで実施することが可能となる。
【００４２】
【発明の効果】以上説明したように本発明によれば、次
の効果を奏することができる。回路設計者が、普段使用
しているシミュレータを用いて、デジタル回路とアナロ
グ回路の接続のチェックが容易に行なえる。その結果、
設計の完了した混在回路のインタフェース条件のチェッ
クを回路設計者単独で実施することができる。
の効果を奏することができる。回路設計者が、普段使用
しているシミュレータを用いて、デジタル回路とアナロ
グ回路の接続のチェックが容易に行なえる。その結果、
設計の完了した混在回路のインタフェース条件のチェッ
クを回路設計者単独で実施することができる。
【００４３】アナログ回路単独では判然としないデジタ
ル信号の影響を、実際にデジタル回路側のシミュレーシ
ョンを実行することなく確認することができる。また、
デジタル側シミュレータの結果を使用することになるた
め、特に確認の必要な時間を、集中的にシミュレーショ
ンするといったことが可能である。
ル信号の影響を、実際にデジタル回路側のシミュレーシ
ョンを実行することなく確認することができる。また、
デジタル側シミュレータの結果を使用することになるた
め、特に確認の必要な時間を、集中的にシミュレーショ
ンするといったことが可能である。
【００４４】期待値とアナログ回路の出力を比較する機
能を活用することで、設計したアナログ回路が期待どお
りに動作するかを、容易に確認できる。
能を活用することで、設計したアナログ回路が期待どお
りに動作するかを、容易に確認できる。
【図１】本発明の概念を説明するブロック図である。
【図２】本発明の概念を示すフローチャートである。
【図３】本発明の第1の実施例のブロック図である。
【図４】同第1の実施例のフローチャートである。
【図５】同第1の実施例の細部のフローチャートであ
る。
る。
【図６】本発明の第２の実施例のブロック図である。
Ａ0 仕様上のアナログ回路 Ｄ0 デジタル回路 １００ 前処理 １１０ 入力信号 １２０ 期待値 ２００ 後処理 ２１０ 機能素子 ２２０ アナログシミュレータ ２３０ コントロールファイル ２４０ 新規設計のアナログ回路のネットリスト ２５０ 期待値との比較結果 ２６０ シミュレーション結果
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年１月２５日（２０００．１．２
５）
５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【課題を解決するための手段】前記課題を解決するため
に本発明は、デジタル回路と未確認のアナログ回路とが
混在するデジタル・アナログ混在回路のインタフェース
をシミュレーションするデジタル・アナログ混在回路の
シミュレーション方法であって、前記デジタル回路を所
定言語で機能記述するステップと、前記デジタル回路側
から見た前記未確認アナログ回路の仕様上の動作を所定
言語で機能記述するステップと、前記双方の機能記述に
基づき機能シミュレーションを行って、前記デジタル回
路から前記未確認アナログ回路への入力信号を抽出する
ステップと、前記双方の機能記述に基づき機能シミュレ
ーションを行って、前記未確認アナログ回路からの応答
信号であるべき期待値を抽出するステップと、前記入力
信号に基づいて前記未確認アナログ回路への入力となる
アナログ信号を合成する機能素子をアナログシミュレー
タに組込むステップと、前記未確認アナログ回路の接続
関係を所定言語で表現するステップと、前記機能素子が
組込まれたアナログシミュレータにより、前記未確認ア
ナログ回路に前記機能素子を接続し、該未確認アナログ
回路からの出力と前記抽出した期待値とを比較し、前記
デジタル回路と前記未確認アナログ回路間のインタフェ
ースの適合を確認するステップとを備えたことを特徴と
する。また、デジタル回路と未確認のアナログ回路とが
混在するデジタル・アナログ混在回路のインタフェース
をシミュレーションするデジタル・アナログ混在回路の
シミュレーション装置であって、前記デジタル回路を所
定言語で機能記述する第1機能記述手段Ｄ０と、前記デ
ジタル回路側から見た前記未確認アナログ回路の仕様上
の動作を所定言語で機能記述する第２機能記述手段Ａ０
と、前記第１，第２機能記述手段への機能記述に基づき
機能シミュレーションを行って、前記デジタル回路から
前記未確認アナログ回路への入力信号を抽出する入力信
号抽出手段１１０と、前記第１，第２機能記述手段への
機能記述に基づき機能シミュレーションを行って、前記
未確認アナログ回路からの応答信号であるべき期待値を
抽出する期待値抽出手段１２０と、前記未確認アナログ
回路を構成する回路部品の接続関係データを格納する接
続関係データ格納手段（ネットリスト）２４０と、該接
続関係データ格納手段に格納した接続関係データを所定
言語で表現する表現手段（２４０）と、前記入力信号抽
出手段からの入力信号に基づき、前記未確認アナログ回
路への入力となるアナログ信号を合成すると共に、前記
接続関係データ格納手段からの出力と前記抽出した期待
値とを比較し、前記デジタル回路と前記未確認アナログ
回路間のインタフェースの適合を確認する比較手段（機
能素子）２１０とを備えたことを特徴とする。
に本発明は、デジタル回路と未確認のアナログ回路とが
混在するデジタル・アナログ混在回路のインタフェース
をシミュレーションするデジタル・アナログ混在回路の
シミュレーション方法であって、前記デジタル回路を所
定言語で機能記述するステップと、前記デジタル回路側
から見た前記未確認アナログ回路の仕様上の動作を所定
言語で機能記述するステップと、前記双方の機能記述に
基づき機能シミュレーションを行って、前記デジタル回
路から前記未確認アナログ回路への入力信号を抽出する
ステップと、前記双方の機能記述に基づき機能シミュレ
ーションを行って、前記未確認アナログ回路からの応答
信号であるべき期待値を抽出するステップと、前記入力
信号に基づいて前記未確認アナログ回路への入力となる
アナログ信号を合成する機能素子をアナログシミュレー
タに組込むステップと、前記未確認アナログ回路の接続
関係を所定言語で表現するステップと、前記機能素子が
組込まれたアナログシミュレータにより、前記未確認ア
ナログ回路に前記機能素子を接続し、該未確認アナログ
回路からの出力と前記抽出した期待値とを比較し、前記
デジタル回路と前記未確認アナログ回路間のインタフェ
ースの適合を確認するステップとを備えたことを特徴と
する。また、デジタル回路と未確認のアナログ回路とが
混在するデジタル・アナログ混在回路のインタフェース
をシミュレーションするデジタル・アナログ混在回路の
シミュレーション装置であって、前記デジタル回路を所
定言語で機能記述する第1機能記述手段Ｄ０と、前記デ
ジタル回路側から見た前記未確認アナログ回路の仕様上
の動作を所定言語で機能記述する第２機能記述手段Ａ０
と、前記第１，第２機能記述手段への機能記述に基づき
機能シミュレーションを行って、前記デジタル回路から
前記未確認アナログ回路への入力信号を抽出する入力信
号抽出手段１１０と、前記第１，第２機能記述手段への
機能記述に基づき機能シミュレーションを行って、前記
未確認アナログ回路からの応答信号であるべき期待値を
抽出する期待値抽出手段１２０と、前記未確認アナログ
回路を構成する回路部品の接続関係データを格納する接
続関係データ格納手段（ネットリスト）２４０と、該接
続関係データ格納手段に格納した接続関係データを所定
言語で表現する表現手段（２４０）と、前記入力信号抽
出手段からの入力信号に基づき、前記未確認アナログ回
路への入力となるアナログ信号を合成すると共に、前記
接続関係データ格納手段からの出力と前記抽出した期待
値とを比較し、前記デジタル回路と前記未確認アナログ
回路間のインタフェースの適合を確認する比較手段（機
能素子）２１０とを備えたことを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】 本発明は、図１に示す如く、論理素子の
機能や信号の接続関係等を機能記述するステップと、デ
ジタル部Ｄ0 から、アナログ部Ａ0（後述する）への入
力信号（デジタル信号）１１０と、前記入力信号に対し
てアナログ部Ａ0 からの出力信号として期待される期待
値（アナログ信号）１２０を作る前処理１００と、前記
入力信号１１０と期待値１２０を用いて、アナログシミ
ュレーション〔新規に設計したアナログ回路のシミュレ
ーション〕および期待値チェック（新規に設計したアナ
ログ回路が期待値通りに出力するか否かのチェック）を
行なう後処理２００の２つからなる。ここに、機能記述
されたアナログ部Ａ0とは、回路設計者が新規に設計し
た実際の回路（後述する）ではなく、デジタル回路側か
ら見える動作のみを模した（仕様上の動作を想定した）
アナログ部である。
機能や信号の接続関係等を機能記述するステップと、デ
ジタル部Ｄ0 から、アナログ部Ａ0（後述する）への入
力信号（デジタル信号）１１０と、前記入力信号に対し
てアナログ部Ａ0 からの出力信号として期待される期待
値（アナログ信号）１２０を作る前処理１００と、前記
入力信号１１０と期待値１２０を用いて、アナログシミ
ュレーション〔新規に設計したアナログ回路のシミュレ
ーション〕および期待値チェック（新規に設計したアナ
ログ回路が期待値通りに出力するか否かのチェック）を
行なう後処理２００の２つからなる。ここに、機能記述
されたアナログ部Ａ0とは、回路設計者が新規に設計し
た実際の回路（後述する）ではなく、デジタル回路側か
ら見える動作のみを模した（仕様上の動作を想定した）
アナログ部である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】 このシミュレーションは、アナログ設計
者が、機能素子２１０を組み込んであるアナログシミュ
レータ２２０で行う。この場合、新規に設計したアナロ
グ回路２４０と共に、機能素子２１０が前記デジタル回
路Ｄ0の動作をすることで、アナログ・デジタル混在の
シミョレーションが可能となる（ステップＳ１６）。ま
た、機能素子２１０には、アナログ回路２４０からの出
力信号と期待値とを比較する機能があり、両者の比較結
果２５０を出力する（ステップＳ１７）。これは、アナ
ログ回路２４０が仕様どおりに設計されているかの確認
に使用される。
者が、機能素子２１０を組み込んであるアナログシミュ
レータ２２０で行う。この場合、新規に設計したアナロ
グ回路２４０と共に、機能素子２１０が前記デジタル回
路Ｄ0の動作をすることで、アナログ・デジタル混在の
シミョレーションが可能となる（ステップＳ１６）。ま
た、機能素子２１０には、アナログ回路２４０からの出
力信号と期待値とを比較する機能があり、両者の比較結
果２５０を出力する（ステップＳ１７）。これは、アナ
ログ回路２４０が仕様どおりに設計されているかの確認
に使用される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】（III）第２の実施例 図６は、既存の回路の一部を変更して、新製品を設計し
ようとした場合の実施例である。この場合も、前処理３
００と後処理４００の２つの処理で行なう点は、第１の
実施例と同じである。
ようとした場合の実施例である。この場合も、前処理３
００と後処理４００の２つの処理で行なう点は、第１の
実施例と同じである。
Claims (5)
- 【請求項１】 デジタル回路とアナログ回路とが混在す
るデジタル・アナログ混在回路のインタフェースをシミ
ュレーションするデジタル・アナログ混在回路のシミュ
レーション方法において、 デジタル回路を所定言語で機能記述するステップと、 設計仕様に基づくアナログ回路の動作を所定言語で機能
記述するステップと、 前記双方の機能記述に基づき前記デジタル回路から前記
アナログ回路への入力信号および該入力信号に対する前
記アナログ回路からの応答としての期待値を抽出するス
テップと、 新規設計後のアナログ回路の接続関係を所定言語で表現
するステップと、 前記抽出した入力信号および期待値に基づいた信号と前
記新規設計後のアナログ回路からの出力信号を比較する
ステップとを備えてなることを特徴とするデジタル・ア
ナログ混在回路のシミュレーション方法。 - 【請求項２】 前記機能記述は、Verilog-HDLで行うこと
を特徴とする請求項１記載のデジタル・アナログ混在回
路のシミュレーション方法。 - 【請求項３】 前記機能記述したアナログ回路に機能検
査用のスティミラスを与えてシミュレーションを行うこ
とを特徴とする請求項１または請求項２記載のデジタル
・アナログ混在回路のシミュレーション方法。 - 【請求項４】 前記デジタル回路とアナログ回路とを接
続している信号の時間毎の値を所定フォーマットで行う
ことを特徴とする請求項１乃至請求項３のいずれかに記
載のデジタル・アナログ混在回路のシミュレーション方
法。 - 【請求項５】 前記抽出した入力信号および期待値に
基づいた信号と前記新規設計後のアナログ回路からの出
力信号を比較するステップは、該ステップ以前のステッ
プで作成したデジタル回路からアナログ回路への入力信
号に該当するダンプリストと、デジタル信号をアナログ
信号に変換する際の特性等を記述したコントロールファ
イルとを読み込みアナログ信号を合成するステップを備
えたことを特徴とする請求項１乃至請求項４のいずれか
に記載のデジタル・アナログ混在回路のシミュレーショ
ン方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11015396A JP2000215222A (ja) | 1999-01-25 | 1999-01-25 | デジタル・アナログ混在回路のシミュレ―ション方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11015396A JP2000215222A (ja) | 1999-01-25 | 1999-01-25 | デジタル・アナログ混在回路のシミュレ―ション方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000215222A true JP2000215222A (ja) | 2000-08-04 |
Family
ID=11887582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11015396A Pending JP2000215222A (ja) | 1999-01-25 | 1999-01-25 | デジタル・アナログ混在回路のシミュレ―ション方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000215222A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007058592A (ja) * | 2005-08-24 | 2007-03-08 | Seiko Epson Corp | 検証シミュレータ及び検証シミュレーション方法 |
| JP2007058586A (ja) * | 2005-08-24 | 2007-03-08 | Seiko Epson Corp | 検証シミュレータ及び検証シミュレーション方法 |
| JP2007115002A (ja) * | 2005-10-20 | 2007-05-10 | Fujitsu Ltd | 半導体回路装置の検証方法及びその検証方法を実施するためのｃａｄ装置 |
-
1999
- 1999-01-25 JP JP11015396A patent/JP2000215222A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007058592A (ja) * | 2005-08-24 | 2007-03-08 | Seiko Epson Corp | 検証シミュレータ及び検証シミュレーション方法 |
| JP2007058586A (ja) * | 2005-08-24 | 2007-03-08 | Seiko Epson Corp | 検証シミュレータ及び検証シミュレーション方法 |
| JP4561532B2 (ja) * | 2005-08-24 | 2010-10-13 | セイコーエプソン株式会社 | 検証シミュレータ及び検証シミュレーション方法 |
| JP4561533B2 (ja) * | 2005-08-24 | 2010-10-13 | セイコーエプソン株式会社 | 検証シミュレータ及び検証シミュレーション方法 |
| JP2007115002A (ja) * | 2005-10-20 | 2007-05-10 | Fujitsu Ltd | 半導体回路装置の検証方法及びその検証方法を実施するためのｃａｄ装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |