JP2000214221A - Semiconductor device and its testing method - Google Patents
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Abstract
Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体回路のクリ
ティカルパス遅延をモニターするためのレプリカ回路を
有する半導体装置およびその試験方法に関するものであ
る。[0001] 1. Field of the Invention [0002] The present invention relates to a semiconductor device having a replica circuit for monitoring a critical path delay of a semiconductor circuit, and a test method therefor.
【０００２】[0002]
【従来の技術】近年、半導体回路では、低電力化のため
に、電源電圧ＶDDを下げる方法が一般的に取られてい
る。これは、半導体回路（ＬＳＩ）の消費電力のＡＣ成
分は電源電圧の２乗に比例するため、ＬＳＩの低電力化
には電源電圧を下げることがもっとも効果的であるから
である。2. Description of the Related Art In recent years, in a semiconductor circuit, a method of lowering a power supply voltage V DD has been generally adopted to reduce power consumption. This is because the AC component of the power consumption of the semiconductor circuit (LSI) is proportional to the square of the power supply voltage, and therefore, it is most effective to lower the power supply voltage to reduce the power consumption of the LSI.
【０００３】このような観点から、近年、ＬＳＩの動作
周波数やプロセスばらつき等に対して電源電圧をダイナ
ミックに制御し、常に最低電圧を供給する方法が報告さ
れている。[0003] From such a viewpoint, in recent years, there has been reported a method of dynamically controlling a power supply voltage with respect to an operating frequency of an LSI, a process variation, and the like, and always supplying a minimum voltage.
【０００４】このような方法を採用した制御回路では、
ＬＳＩのクリティカルパスと同じ電源電圧−遅延特性を
持ったレプリカ回路を設計し、そのレプリカ回路の遅延
が動作周波数の１周期以上にならないように電源電圧を
制御する。In a control circuit employing such a method,
A replica circuit having the same power supply voltage-delay characteristics as the critical path of the LSI is designed, and the power supply voltage is controlled so that the delay of the replica circuit does not exceed one cycle of the operating frequency.
【０００５】具体的には、通常使用時ではＬＳＩチップ
本体のクリティカルパス遅延のレプリカ回路の動作を比
較検知回路によりモニターして、レプリカ回路が、つま
りチップ本体が常に正常に動作するように外部電圧発生
系を介して動作最小電圧がチップに供給される。Specifically, during normal use, the operation of the replica circuit for the critical path delay of the LSI chip body is monitored by the comparison detection circuit, and the external circuit is operated so that the replica circuit, that is, the chip body always operates normally. A minimum operating voltage is supplied to the chip via the generator.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上述し
た従来の装置では、電圧発生回路を同一チップ上に搭載
していない場合に、チップ試験時に単独チップを単体で
評価するときは、この電圧制御・発生ループが構成でき
ない。したがって、レプリカ回路の動作から実デバイス
のクリティカルパスに合った電圧を自ら供給するという
ことができず、実動作でレプリカ回路が正しくチップ本
体のクリティカルパス遅延を再現しているかを試験する
ことができない。すなわち、レプリカ回路の動作特性が
実デバイス動作特性を満たしていて、最終的にこれによ
り本体が動作するかの判定ができないという問題があっ
た。また、一般にウエハー状態では半導体試験装置のプ
ローブピンの寄生成分による特性等の問題でチップの実
速度測定ができないという問題があった。However, in the above-described conventional apparatus, when the voltage generation circuit is not mounted on the same chip and the evaluation of a single chip alone is performed at the time of a chip test, the voltage control circuit is used. The generation loop cannot be configured. Therefore, the operation of the replica circuit cannot supply a voltage suitable for the critical path of the real device by itself, and it is impossible to test whether the replica circuit correctly reproduces the critical path delay of the chip body in the actual operation. . That is, there is a problem in that the operation characteristics of the replica circuit satisfy the operation characteristics of the actual device, and it is not possible to finally determine whether or not the main body operates by this. Further, in the wafer state, there is a problem that the actual speed of the chip cannot be measured due to a problem such as a characteristic due to a parasitic component of a probe pin of the semiconductor test apparatus.
【０００７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、電圧発生回路を同一チップ上に
搭載していない場合であってもレプリカ回路とチップ本
体を合わせた試験を行うことができ、また、ウエハー状
態でチップの実速度測定を行うことができる半導体装置
およびその試験方法を提供することにある。The present invention has been made in view of the above circumstances, and has as its object to perform a test in which a replica circuit and a chip body are combined even when a voltage generation circuit is not mounted on the same chip. It is another object of the present invention to provide a semiconductor device capable of measuring the actual speed of a chip in a wafer state and a test method thereof.
【０００８】[0008]
【課題を解決するための手段】上記目的を達成するた
め、本発明は、少なくとも伝送パスを有する半導体回路
と、上記半導体回路の上記クリティカルパスとして採用
された伝送パスと等価な電源電圧−遅延特性をもった回
路により構成され、上記半導体回路のクリティカルパス
の遅延時間をモニターするレプリカ回路とが同一チップ
内に集積化され、電源電圧発生回路は、チップ外部に設
けられる半導体装置であって、上記レプリカ回路の動作
特性をチップ外部から評価可能とする手段を有する。To achieve the above object, the present invention provides a semiconductor circuit having at least a transmission path, and a power supply voltage-delay characteristic equivalent to the transmission path employed as the critical path of the semiconductor circuit. A replica circuit that monitors the delay time of the critical path of the semiconductor circuit is integrated in the same chip, and the power supply voltage generation circuit is a semiconductor device provided outside the chip, Means are provided for enabling the operation characteristics of the replica circuit to be evaluated from outside the chip.
【０００９】また、本発明では、上記レプリカ回路の動
作特性をチップ外部から評価可能とする手段は、レプリ
カ回路の動作速度または動作周波数を測定する手段を含
む。また、上記半導体回路の動作速度または動作周波数
を外部から測定可能な手段を有する。In the present invention, the means for enabling the operation characteristics of the replica circuit to be evaluated from outside the chip includes a means for measuring an operation speed or an operation frequency of the replica circuit. Further, the semiconductor device has means for externally measuring an operation speed or an operation frequency of the semiconductor circuit.
【００１０】また、本発明では、上記レプリカ回路の動
作特性をチップ外部から評価可能とする手段は、レプリ
カ回路のある仕様周波数を満たす最低動作電圧を測定す
る手段を含む。また、上記半導体回路の仕様を満たす最
低動作電圧を測定する手段を有する。In the present invention, the means for enabling the operation characteristics of the replica circuit to be evaluated from outside the chip includes means for measuring a minimum operating voltage that satisfies a specified frequency of the replica circuit. Further, there is provided a means for measuring a minimum operating voltage satisfying the specifications of the semiconductor circuit.
【００１１】また、本発明では、上記測定する手段は、
ウエハー試験装置である。In the present invention, the means for measuring is as follows:
It is a wafer test device.
【００１２】また、本発明では、上記チップ内に、レプ
リカ回路の動作特性の評価結果を記憶する手段を有す
る。In the present invention, the chip has means for storing the evaluation result of the operation characteristic of the replica circuit.
【００１３】また、本発明は、少なくとも伝送パスを有
する半導体回路と、上記半導体回路の上記クリティカル
パスとして採用された伝送パスと等価な電源電圧−遅延
特性をもった回路により構成され、上記半導体回路のク
リティカルパスの遅延時間をモニターするレプリカ回路
とが同一チップ内に集積化され、電源電圧発生回路は、
チップ外部に設けられる半導体装置であって、上記チッ
プ試験時に、当該チップのレプリカ回路の出力ラインに
接続可能で、上記レプリカ回路のモニター結果に基づい
た値の電源電圧を生成して、上記半導体回路および上記
レプリカ回路に供給する半導体試験装置を有する。Further, the present invention comprises a semiconductor circuit having at least a transmission path, and a circuit having a power supply voltage-delay characteristic equivalent to the transmission path employed as the critical path of the semiconductor circuit. A replica circuit that monitors the delay time of the critical path is integrated in the same chip.
A semiconductor device provided outside a chip, wherein the semiconductor circuit generates a power supply voltage having a value based on a monitoring result of the replica circuit, the power supply voltage being connectable to an output line of a replica circuit of the chip during the chip test. And a semiconductor test apparatus for supplying the replica circuit.
【００１４】また、本発明は、少なくとも伝送パスを有
する半導体回路と、上記半導体回路の上記クリティカル
パスとして採用された伝送パスと等価な電源電圧−遅延
特性をもった回路により構成され、上記半導体回路のク
リティカルパスの遅延時間をモニターするレプリカ回路
とが同一チップ内に集積化され、電源電圧発生回路は、
チップ外部に設けられる半導体装置であって、上記チッ
プ試験時に、当該チップのレプリカ回路の出力ラインに
接続可能で、上記レプリカ回路のモニター結果に基づい
て当該レプリカ回路のある仕様周波数を満たす最低動作
電圧を測定し、測定した最低動作電圧を上記半導体回路
に供給して動作試験を行う半導体試験装置を有する。According to another aspect of the present invention, there is provided a semiconductor circuit having at least a transmission path and a circuit having a power supply voltage-delay characteristic equivalent to the transmission path employed as the critical path of the semiconductor circuit. A replica circuit that monitors the delay time of the critical path is integrated in the same chip.
A semiconductor device provided outside the chip, which is connectable to an output line of a replica circuit of the chip during the chip test, and based on a monitoring result of the replica circuit, a minimum operating voltage satisfying a specified frequency of the replica circuit. And a semiconductor test apparatus for performing an operation test by supplying the measured minimum operating voltage to the semiconductor circuit.
【００１５】また、本発明は、少なくとも伝送パスを有
する半導体回路と、上記半導体回路の上記クリティカル
パスとして採用された伝送パスと等価な電源電圧−遅延
特性をもった回路により構成され、上記半導体回路のク
リティカルパスの遅延時間をモニターするレプリカ回路
とが同一チップ内に集積化され、電源電圧発生回路は、
チップ外部に設けられる半導体装置の試験方法であっ
て、チップ外部からレプリカ回路の動作速度または動作
周波数を測定するステップと、チップ外部から上記半導
体回路の動作速度または動作周波数を測定するステップ
と、上記レプリカ回路の測定結果と半導体回路の測定結
果とを比較して、レプリカ回路の動作で半導体回路のク
リティカルパス遅延を再現可能か否かを判断するステッ
プとを有する。Further, the present invention comprises a semiconductor circuit having at least a transmission path, and a circuit having a power supply voltage-delay characteristic equivalent to the transmission path employed as the critical path of the semiconductor circuit. A replica circuit that monitors the delay time of the critical path is integrated in the same chip.
A method for testing a semiconductor device provided outside a chip, comprising: measuring an operation speed or an operation frequency of a replica circuit from outside the chip; measuring an operation speed or an operation frequency of the semiconductor circuit from outside the chip; Comparing the measurement result of the replica circuit with the measurement result of the semiconductor circuit to determine whether the operation of the replica circuit can reproduce the critical path delay of the semiconductor circuit.
【００１６】また、本発明は、少なくとも伝送パスを有
する半導体回路と、上記半導体回路の上記クリティカル
パスとして採用された伝送パスと等価な電源電圧−遅延
特性をもった回路により構成され、上記半導体回路のク
リティカルパスの遅延時間をモニターするレプリカ回路
とが同一チップ内に集積化され、電源電圧発生回路は、
チップ外部に設けられる半導体装置の試験方法であっ
て、チップ外部からレプリカ回路のある仕様周波数を満
たす最低動作電圧を測定するステップと、チップ外部か
ら上記半導体回路の仕様を満たす最低動作電圧を測定す
るステップと、上記レプリカ回路の測定結果と半導体回
路の測定結果とを比較して、レプリカ回路の動作で半導
体回路のクリティカルパス遅延を再現可能か否かを判断
するステップとを有する。Further, the present invention comprises a semiconductor circuit having at least a transmission path, and a circuit having a power supply voltage-delay characteristic equivalent to the transmission path adopted as the critical path of the semiconductor circuit. A replica circuit that monitors the delay time of the critical path is integrated in the same chip.
A method for testing a semiconductor device provided outside a chip, comprising: measuring a minimum operating voltage satisfying a specified frequency of a replica circuit from outside the chip; and measuring a minimum operating voltage satisfying the specifications of the semiconductor circuit from outside the chip. And determining whether the operation of the replica circuit can reproduce the critical path delay of the semiconductor circuit by comparing the measurement result of the replica circuit with the measurement result of the semiconductor circuit.
【００１７】また、本発明は、少なくとも伝送パスを有
する半導体回路と、上記半導体回路の上記クリティカル
パスとして採用された伝送パスと等価な電源電圧−遅延
特性をもった回路により構成され、上記半導体回路のク
リティカルパスの遅延時間をモニターするレプリカ回路
とが同一チップ内に集積化され、電源電圧発生回路は、
チップ外部に設けられる半導体装置の試験方法であっ
て、上記チップ試験時に、当該チップ外部から上記レプ
リカ回路のモニター結果に基づいて当該レプリカ回路の
ある仕様周波数を満たす最低動作電圧を測定するステッ
プと、測定した最低動作電圧を上記半導体回路に供給し
て動作試験を行うステップとを有する。Further, the present invention comprises a semiconductor circuit having at least a transmission path and a circuit having a power supply voltage-delay characteristic equivalent to the transmission path employed as the critical path of the semiconductor circuit, A replica circuit that monitors the delay time of the critical path is integrated in the same chip.
A method of testing a semiconductor device provided outside a chip, wherein during the chip test, measuring a minimum operating voltage satisfying a specified frequency of the replica circuit based on a result of monitoring the replica circuit from outside the chip; Supplying the measured minimum operating voltage to the semiconductor circuit to perform an operation test.
【００１８】本発明によれば、動作をモニターすること
で電圧を制御するためにクリティカルパス遅延のレプリ
カ回路を備え、かつ電圧発生回路をチップ上に搭載して
いない半導体装置において、レプリカ回路の遅延、周波
数特性または、ある仕様周渡数を満たす最低動作電圧と
いった動作特性がチップ外部から観測される。そして、
このレプリカ回路の動作特性と半導体回路の動作特性と
が比較される。または、レプリカ回路から得た最低動作
電圧で半導体回路の試験が行われる。これにより、電圧
制御回路や電圧発生回路等がチップに搭載されていない
状態でも試験が行えるようになる。According to the present invention, in a semiconductor device having a replica circuit of a critical path delay for controlling a voltage by monitoring an operation and not having a voltage generation circuit mounted on a chip, the delay of the replica circuit is reduced. , Frequency characteristics, or operating characteristics such as the minimum operating voltage that satisfies a certain number of round trips are observed from outside the chip. And
The operation characteristics of the replica circuit and the semiconductor circuit are compared. Alternatively, the test of the semiconductor circuit is performed at the lowest operating voltage obtained from the replica circuit. Thus, the test can be performed even when the voltage control circuit, the voltage generation circuit, and the like are not mounted on the chip.
【００１９】また、半導体試験装置に電圧制御回路や電
圧発生回路等の機能を行わせることでそれらを含めた制
御系を擬似的に構成しレプリカ回路系とチップ本体を合
わせた試験が行えるようになる。さらにまた、レプリカ
回路の動作特性をチップ外部から評価可能とする手段を
利用して、ウエハー状態での試験でチップ本体の実速度
動作評価を行えるようになる。Further, by causing the semiconductor test apparatus to perform functions such as a voltage control circuit and a voltage generation circuit, a control system including the functions is simulated, and a test can be performed in which the replica circuit system and the chip body are combined. Become. Furthermore, the means for evaluating the operating characteristics of the replica circuit from the outside of the chip can be used to evaluate the actual speed operation of the chip body by a test in a wafer state.
【００２０】[0020]
【発明の実施の形態】第１実施形態 図１は、本発明に係るレプリカ回路を採用した半導体装
置の第１の実施形態を示すブロック図である。本半導体
装置は、レプリカ回路を半導体回路の電源電圧ＶDDをダ
イナミックに変更し、常に最低動作電圧を供給するよう
に制御する電源電圧制御系回路に適用した例を示す図で
ある。DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment FIG. 1 is a block diagram showing a first embodiment of a semiconductor device employing a replica circuit according to the present invention. This semiconductor device is a diagram showing an example in which a replica circuit is applied to a power supply voltage control system circuit that dynamically changes a power supply voltage V DD of a semiconductor circuit and controls to always supply a minimum operating voltage.
【００２１】本半導体装置１０は、同一チップＩＣ内
に、半導体回路としてのチップ本体回路１１、レプリカ
回路１２、位相・検知回路１３、内部制御回路１４、お
よびバッファ１５が集積化されている。また、チップＩ
Ｃにおいては、位相・検知回路１３の出力ラインがチッ
プＩＣの出力パッドＴ１１に接続され、バッファ１５の
出力ラインがチップＩＣの出力パッドＴ１２に接続され
ている。In the semiconductor device 10, a chip body circuit 11, a replica circuit 12, a phase / detection circuit 13, an internal control circuit 14, and a buffer 15 as semiconductor circuits are integrated in the same chip IC. In addition, chip I
In C, the output line of the phase / detection circuit 13 is connected to the output pad T11 of the chip IC, and the output line of the buffer 15 is connected to the output pad T12 of the chip IC.
【００２２】そして、半導体回路としてのチップ本体回
路１１の電源電圧ＶDDをダイナミックに変更し、常に最
低動作電圧を供給するように制御する電源電圧制御系回
路を構成するために、位相・検知回路１３の出力ライン
が接続された出力パッドＴ１１に外付けの電圧制御回路
１６が接続され、さらに電圧制御回路１６に電圧発生回
路１７が接続される。In order to construct a power supply voltage control system circuit which dynamically changes the power supply voltage V DD of the chip main body circuit 11 as a semiconductor circuit and controls so as to always supply the minimum operating voltage, a phase / detection circuit is provided. An external voltage control circuit 16 is connected to the output pad T11 to which the 13 output lines are connected, and a voltage generation circuit 17 is connected to the voltage control circuit 16.
【００２３】チップ本体回路１１は、電源電圧制御系回
路が構成されると、電源電圧発生回路１７により電源電
圧ＶDDが供給されて動作し、たとえばゲート素子を含む
複数の伝送パスを有する。また、伝送パスは、たとえば
リングオシレータ等により構成される。そして、チップ
本体回路１１では、遅延値が最大の遅延パス（クリティ
カルパス）として、たとえばこのリングオシレータが選
定される。なお、ゲート素子は、たとえば絶縁ゲート型
電界効果トランジスタ、すなわちＭＩＳ( Metal Insula
tor Semiconductor)系回路を用いて構成される。また、
チップ本体回路１１は、動作時には所定周期の基準信号
ＳＩＮをレプリカ回路および位相・検知回路１３に出力
する。When the power supply voltage control system circuit is configured, the power supply voltage generation circuit 17 supplies the power supply voltage V DD to the chip main body circuit 11 to operate, and has a plurality of transmission paths including, for example, gate elements. Further, the transmission path is configured by, for example, a ring oscillator or the like. In the chip body circuit 11, for example, this ring oscillator is selected as the delay path (critical path) having the maximum delay value. The gate element is, for example, an insulated gate field effect transistor, that is, MIS (Metal Insula
It is configured using tor semiconductor) based circuits. Also,
The chip body circuit 11 outputs a reference signal SIN having a predetermined period to the replica circuit and the phase / detection circuit 13 during operation.
【００２４】レプリカ回路１２は、チップ本体回路１１
で、上述したようにクリティカルパスとして選定された
パス構成と等価な電源電圧−遅延特性をもつ回路として
構成されており、電源電圧制御系回路が構成されると、
電源電圧発生回路１７による電源電圧ＶDDの供給を受け
て動作し、所定周期の基準信号を入力してゲート処理等
して伝播させ、位相・検知回路１３およびバッファ１５
に供給する。The replica circuit 12 includes the chip body circuit 11
As described above, the circuit is configured as a circuit having a power supply voltage-delay characteristic equivalent to the path configuration selected as the critical path, and when a power supply voltage control circuit is configured,
It operates in response to the supply of the power supply voltage V DD by the power supply voltage generation circuit 17, receives a reference signal of a predetermined period, propagates it by gate processing, etc., and transmits the phase / detection circuit 13 and the buffer 15.
To supply.
【００２５】レプリカ回路１２は、上述したようにチッ
プ本体回路１１のクリティカルパスとしてリングオシレ
ータが選定された場合、図２に示すように、奇数個（本
実施形態では１１個）のインバータＩＮＶ１〜ＩＮＶ１
１をリング状に接続した回路として構成される。このリ
ングオシレータが出力が、所定周波数の信号として位相
・検知回路１３およびバッファ１５に供給される。When the ring oscillator is selected as the critical path of the chip body circuit 11 as described above, the replica circuit 12 has an odd number (11 in this embodiment) of inverters INV1 to INV1 as shown in FIG.
1 are connected as a ring. The output of the ring oscillator is supplied to the phase / detection circuit 13 and the buffer 15 as a signal of a predetermined frequency.
【００２６】位相・検知回路１３は、基準信号ＳＩＮと
レプリカ回路１２の出力遅延信号Ｓ１２との位相を比較
し、遅延信号Ｓ１２が基準信号ＳＩＮより１周期以上遅
れている場合にはアップ信号ＵＰを生成し、１周期以上
進んでいる場合にはダウン信号ＤＮを生成する。位相・
検知回路１３で生成されたアップ信号ＵＰおよびダウン
信号ＤＮは出力パッドＴ１１を介して外部回路に出力さ
れる。The phase / detection circuit 13 compares the phase of the reference signal SIN with the phase of the output delay signal S12 of the replica circuit 12, and if the delay signal S12 lags behind the reference signal SIN by one cycle or more, the phase / detection circuit 13 outputs the up signal UP. The down signal DN is generated when it is advanced by one cycle or more. phase·
The up signal UP and the down signal DN generated by the detection circuit 13 are output to an external circuit via the output pad T11.
【００２７】出力パッドＴ１１に接続される外部回路と
して、たとえばある温度、電圧での動作周波数または速
度を評価可能な回路を接続した場合、レプリカ回路の動
作特性を外部から判断可能となる。なお、動作保証する
にはレプリカ回路側の動作周渡数はチップ本体の最高動
作周波数以下でなければならない。When a circuit capable of evaluating the operating frequency or speed at a certain temperature and voltage is connected as an external circuit connected to the output pad T11, the operating characteristics of the replica circuit can be determined from the outside. To guarantee the operation, the number of operation cycles on the replica circuit side must be lower than the maximum operation frequency of the chip body.
【００２８】またたとえば、上述したように電源電圧制
御系回路が構成されると、出力パッドＴ１１に接続され
る外部回路として電圧制御回路１６が接続される。この
場合、位相・検知回路１３で生成されたアップ信号ＵＰ
およびダウン信号ＤＮは出力パッドＴ１１に接続された
電圧制御回路１６に入力される。For example, when the power supply voltage control system circuit is configured as described above, the voltage control circuit 16 is connected as an external circuit connected to the output pad T11. In this case, the up signal UP generated by the phase / detection circuit 13
The down signal DN is input to the voltage control circuit 16 connected to the output pad T11.
【００２９】内部制御回路１４は、チップ本体回路１１
やレプリカ回路１２にクロック信号ＣＬＫを供給すると
ともに、チップ本体回路１１の動作制御等を行う。The internal control circuit 14 includes the chip body circuit 11
And a clock signal CLK to the replica circuit 12, and controls the operation of the chip body circuit 11.
【００３０】バッファ１５は、所定周波数で発振された
レプリカ回路１２の出力信号Ｓ１２をバッファリングし
て、出力パッドＴ１２を介して図示しない外部回路に出
力する。出力パッドＴ１２に外部回路として周波数を評
価可能な回路を接続すると、レプリカ回路１２の動作周
波数が外部から評価可能となる。The buffer 15 buffers the output signal S12 of the replica circuit 12 oscillated at a predetermined frequency and outputs the buffered signal to an external circuit (not shown) via the output pad T12. When a circuit capable of evaluating a frequency is connected as an external circuit to the output pad T12, the operating frequency of the replica circuit 12 can be evaluated from the outside.
【００３１】上述したように電源電圧制御系回路が構成
される場合に出力パッドＴ１１に接続される電圧制御回
路１６は、位相・検知回路１３によりアップ信号ＵＰを
受けた場合には、電源電圧発生回路１７による電源電圧
ＶDDを大きくし、ダウン信号ＤＮを受けた場合には電源
電圧発生回路１７による電源電圧ＶDDを小さくするよう
に指示する信号Ｓ１６を電源電圧発生回路１７に出力す
る。When the power supply voltage control circuit is configured as described above, the voltage control circuit 16 connected to the output pad T11 receives the up signal UP from the phase / detection circuit 13 and generates the power supply voltage. When the power supply voltage V DD by the circuit 17 is increased and the down signal DN is received, a signal S16 for instructing the power supply voltage generation circuit 17 to reduce the power supply voltage V DD is output to the power supply voltage generation circuit 17.
【００３２】電源電圧発生回路１７は、電圧制御回路１
６の出力信号Ｓ１６を受けて、この信号Ｓ１６が指示す
るように電源電圧ＶDDの値を調整して、同一チップＩＣ
内に集積化されているチップ本体回路１１およびレプリ
カ回路１２に供給する。The power supply voltage generation circuit 17 is
6, the value of the power supply voltage V DD is adjusted as indicated by the signal S16, and the same chip IC
It is supplied to the chip main body circuit 11 and the replica circuit 12 which are integrated therein.
【００３３】次に、上記構成による動作を説明する。レ
プリカ回路１２は、チップ本体回路１１においてクリテ
ィカルパスとして選定されたパス構成と等価な回路とし
て構成され、チップ本体回路１１、レプリカ回路１２、
位相・検知回路１３、内部制御回路１４、およびバッフ
ァ１５が同一チップＩＣ内に集積化される。このチップ
ＩＣには、電源電圧発生回路は集積化されない。Next, the operation of the above configuration will be described. The replica circuit 12 is configured as a circuit equivalent to a path configuration selected as a critical path in the chip body circuit 11, and includes a chip body circuit 11, a replica circuit 12,
The phase / detection circuit 13, the internal control circuit 14, and the buffer 15 are integrated in the same chip IC. The power supply voltage generation circuit is not integrated in this chip IC.
【００３４】このようにチップＩＣが製作されると、チ
ップ単体を評価するための試験が行われる。この場合、
たとえばバッファ１５を介してレプリカ回路１２の出力
ラインに接続れている出力パッドＴ１２に外部回路とし
て周波数を評価可能な回路が接続される。そして、上述
したように、チップＩＣ内には電源電圧発生回路が集積
化されていないことから、たとえばチップ本体には試験
装置から電源電圧が供給される。これにより、リングオ
シレータと等価な回路で構成されたレプリカ回路１２の
出力信号がバッファ１５でバッファリングされ、出力パ
ッドＴ１２を通して外部回路に供給される。外部回路で
は、入力信号の周波数、すなわちレプリカ回路１２の動
作周波数が検出される。検出された動作周波数は、たと
えば別途評価したレプリカ回路の動作周波数が比較さ
れ、レプリカ回路１２の動作でチップ本体回路１１のク
リティカルパス遅延を再現可能か判断される。この判断
基準としては、電圧や温度の同一条件下でレプリカ回路
１２の動作周波数は、チップ本体回路１１の最高動作周
波数以下でなければならない。When the chip IC is manufactured as described above, a test for evaluating a single chip is performed. in this case,
For example, a circuit capable of evaluating a frequency as an external circuit is connected to an output pad T12 connected to the output line of the replica circuit 12 via the buffer 15. As described above, since the power supply voltage generation circuit is not integrated in the chip IC, a power supply voltage is supplied from, for example, a test device to the chip body. As a result, the output signal of the replica circuit 12 composed of a circuit equivalent to the ring oscillator is buffered by the buffer 15 and supplied to an external circuit through the output pad T12. The external circuit detects the frequency of the input signal, that is, the operating frequency of the replica circuit 12. The detected operating frequency is compared with, for example, the operating frequency of the replica circuit evaluated separately, and it is determined whether or not the operation of the replica circuit 12 can reproduce the critical path delay of the chip body circuit 11. As a criterion, the operating frequency of the replica circuit 12 must be lower than the highest operating frequency of the chip body circuit 11 under the same conditions of voltage and temperature.
【００３５】そして、レプリカ回路１２の動作でチップ
本体回路１１のクリティカルパス遅延を再現可能か判断
された場合には、出力パッドＴ１１に電圧制御回路１
６、さらには電源電圧発生回路１７が接続され、電源電
圧発生回路１７により発生された電源電圧ＶDDがチップ
本体回路１１およびレプリカ回路１２に供給されるよう
に電源電圧制御系回路が構成される。If the operation of the replica circuit 12 determines whether the critical path delay of the chip body circuit 11 can be reproduced, the voltage control circuit 1 is connected to the output pad T11.
6, a power supply voltage generation circuit 17 is connected, and a power supply voltage control system circuit is configured so that the power supply voltage V DD generated by the power supply voltage generation circuit 17 is supplied to the chip body circuit 11 and the replica circuit 12. .
【００３６】このように構成された電源電圧制御系回路
においては、レプリカ回路１２に所定周期の基準信号Ｓ
ＩＮが入力される。そして、基準信号ＳＩＮはレプリカ
回路１２で、ゲート処理等を受けて所定時間遅延され、
信号Ｓ１２として位相・検知回路１３に出力される。In the power supply voltage control system circuit configured as described above, the reference signal S having a predetermined cycle is supplied to the replica circuit 12.
IN is input. The reference signal SIN is delayed by a predetermined time in the replica circuit 12 after being subjected to gate processing and the like.
The signal is output to the phase / detection circuit 13 as a signal S12.
【００３７】位相・検知回路１３では、基準信号ＳＩＮ
とレプリカ回路１２の出力信号Ｓ１２とが入力され、両
信号の位相が比較される。比較の結果、信号Ｓ１２が基
準信号ＳＩＮより１周期以上遅れている場合にはアップ
信号ＵＰが生成されて外部の電圧制御回路１６に出力さ
れる。一方、信号Ｓ１２が基準信号ＳＩＮより１周期以
上進んでいる場合にはダウン信号ＤＮが生成されて電圧
制御回路１６に出力される。In the phase / detection circuit 13, the reference signal SIN
And the output signal S12 of the replica circuit 12 are input, and the phases of both signals are compared. As a result of the comparison, when the signal S12 is delayed by one cycle or more from the reference signal SIN, an up signal UP is generated and output to the external voltage control circuit 16. On the other hand, when the signal S12 is ahead of the reference signal SIN by one cycle or more, a down signal DN is generated and output to the voltage control circuit 16.
【００３８】電圧制御回路１６においては、位相・検知
回路１３によりアップ信号ＵＰを受けた場合には、電源
電圧発生回路１６による電源電圧ＶDDを大きくて、処理
速度が速くなるように（遅延が小さくなるように）指示
する信号Ｓ１６が生成されて電源電圧発生回路１７に出
力される。一方、位相・検知回路１３によりダウン信号
ＤＮを受けた場合には、電源電圧発生回路ータ１７によ
る電源電圧ＶDDを小さして、処理速度が遅くなるように
（遅延が大きくなるように）指示する信号Ｓ１６が生成
され、電源電圧発生回路１６に出力される。In the voltage control circuit 16, when the phase / detection circuit 13 receives the up signal UP, the power supply voltage V DD by the power supply voltage generation circuit 16 is increased so that the processing speed is increased (the delay is reduced). A signal S16 for instructing (to decrease the value) is generated and output to the power supply voltage generation circuit 17. On the other hand, when the phase / detection circuit 13 receives the down signal DN, the power supply voltage V DD by the power supply voltage generator 17 is reduced to instruct the processing speed to be slower (to increase the delay). A signal S16 is generated and output to the power supply voltage generation circuit 16.
【００３９】そして、電源電圧発生回路１７において
は、電圧制御回路１６の出力信号Ｓ１６にを受けて、こ
の信号Ｓ１６が指示するように電源電圧ＶDDの値が調整
されて、チップ本体回路１１およびレプリカ回路１２に
供給される。In the power supply voltage generating circuit 17, upon receiving the output signal S16 of the voltage control circuit 16, the value of the power supply voltage V DD is adjusted as instructed by the signal S16. The data is supplied to the replica circuit 12.
【００４０】以上説明したように、本実施形態によれ
ば、チップ本体回路１１においてクリティカルパスとし
て選定されたパス構成と遅延特性が等価な回路としてレ
プリカ回路１２を構成し、かつ電圧発生回路をチップ上
に搭載していない半導体装置において、レプリカ回路１
２の出力を外部に取り出すためのバッファ１５および出
力パッドＴ１２を設けるとともに、同一チップＩＣ内に
集積化した位相・検知回路１３の出力を取り出すための
出力パッドＴ１１を設けたことから、チップ単体の評価
試験を行う際に、レプリカ回路１２の動作周波数等の動
作特性を外部から観測することができ、この観測結果と
チップ本体の動作特性とを比較することで、チップＩＣ
を製作時に構成したレプリカ回路１２の動作でチップ本
体回路１１のクリティカルパス遅延を再現可能かを判断
することができるようになる利点がある。As described above, according to the present embodiment, the replica circuit 12 is configured as a circuit having a delay characteristic equivalent to the path configuration selected as the critical path in the chip main body circuit 11, and the voltage generation circuit is configured as a chip. In a semiconductor device not mounted on the top, a replica circuit 1
2 is provided with a buffer 15 and an output pad T12 for taking out the output to the outside, and an output pad T11 for taking out the output of the phase / detection circuit 13 integrated in the same chip IC is provided. When the evaluation test is performed, the operating characteristics such as the operating frequency of the replica circuit 12 can be externally observed. By comparing the observation result with the operating characteristics of the chip body, the chip IC
There is an advantage that it is possible to determine whether the critical path delay of the chip body circuit 11 can be reproduced by the operation of the replica circuit 12 configured at the time of manufacturing.
【００４１】また、上述した説明では、チップ単体の評
価試験を行う際に、レプリカ回路１２の動作周波数等の
動作特性を外部から観測し、この観測結果とチップ本体
の動作特性とを比較することで、チップＩＣを製作時に
構成したレプリカ回路１２の動作でチップ本体回路１１
のクリティカルパス遅延を再現可能かを判断するように
したが、これに限定されるものでないことはいうまでも
ない。たとえば出力パッドＴ１１またはＴ１２に仕様周
波数を満たす最低動作電圧を評価可能な外部回路を接続
し、チップ本体の同じ仕様周波数を満たす最低動作を評
価して比較することで、レプリカ回路１２の動作でチッ
プ本体回路１１のクリティカルパス遅延を再現可能かを
判断するように構成することも可能である。なおこの場
合、動作保証するには、チップ本体の最低動作電圧より
レプリカ回路の最低動作電圧の方が高くなければならな
い。In the above description, when performing an evaluation test of a single chip, the operating characteristics such as the operating frequency of the replica circuit 12 are externally observed, and the observation results are compared with the operating characteristics of the chip body. Then, the operation of the replica circuit 12 formed at the time of manufacturing the chip IC causes the chip body circuit 11 to operate.
It is determined whether or not the critical path delay can be reproduced, but it is needless to say that the present invention is not limited to this. For example, an external circuit capable of evaluating the lowest operating voltage satisfying the specified frequency is connected to the output pad T11 or T12, and the lowest operation satisfying the same specified frequency of the chip body is evaluated and compared. It is also possible to configure so as to determine whether the critical path delay of the main circuit 11 can be reproduced. In this case, in order to guarantee the operation, the minimum operation voltage of the replica circuit must be higher than the minimum operation voltage of the chip body.
【００４２】以上のように、レプリカ回路の遅延、周波
数特性又はある仕様周渡数を満たす最低動作電圧といっ
た動作特性をチップ外部から観測できる手段を利用し、
チップ本体の動作特性と比較する、またはレプリカ回路
から得た最低動作電圧でチップ本体の試験を行うこと
で、電圧制御回路や電源電圧発生回路がチップに搭載さ
れていない状態でも試験が行えるようになる。As described above, using the means capable of observing the operation characteristics such as the delay, the frequency characteristics of the replica circuit, or the minimum operation voltage satisfying a certain number of circulating cycles from the outside of the chip,
By comparing the operating characteristics of the chip body or testing the chip body with the minimum operating voltage obtained from the replica circuit, the test can be performed even when the voltage control circuit and the power supply voltage generation circuit are not mounted on the chip. Become.
【００４３】第２実施形態 図３は、本発明に係るレプリカ回路を採用した半導体装
置の第２の実施形態を示すブロック図である。 Second Embodiment FIG. 3 is a block diagram showing a second embodiment of a semiconductor device employing a replica circuit according to the present invention.
【００４４】本第２の実施形態が上述した第１の実施形
態と異なる点は、電源電圧制御系回路を構成する電圧制
御回路１６をチップ本体回路１１およびレプリカ回路１
２と同一チップ内ＩＣａ内に集積化したことにある。The second embodiment is different from the first embodiment in that a voltage control circuit 16 constituting a power supply voltage control system circuit includes a chip body circuit 11 and a replica circuit 1.
2 is integrated in the same chip ICa.
【００４５】この場合も、レプリカ回路１２の出力を、
バッファ１５を介して出力パッドＴ１２より取り出して
動作周波数等を評価し、また、電圧制御回路１６の出力
ラインに接続された出力パッドＴ１１からレプリカ回路
系の出力信号を取り出し、レプリカ回路の動作周波数ま
たは速度を評価するように構成可能である。そして、同
一条件でのチップ本体の最高動作周波数を評価して比較
する。なお、動作保証するにはレプリカ回路側の動作周
波数はチップ本体の最高動作周波数以下でなければなら
ない。Also in this case, the output of the replica circuit 12 is
The operation frequency and the like are taken out from the output pad T12 via the buffer 15 and the operation frequency and the like are evaluated. The output signal of the replica circuit system is taken out from the output pad T11 connected to the output line of the voltage control circuit 16, and the operation frequency or the operation frequency of the replica circuit is obtained. Configurable to evaluate speed. Then, the maximum operating frequency of the chip body under the same conditions is evaluated and compared. In order to guarantee the operation, the operating frequency of the replica circuit must be lower than the maximum operating frequency of the chip body.
【００４６】本第２の実施形態によれば、上述した第１
の実施形態の効果と同様の効果を得ることができる。According to the second embodiment, the above-described first embodiment
The same effect as that of the embodiment can be obtained.
【００４７】第３実施形態 図４は、本発明に係るレプリカ回路を採用した半導体装
置の第３の実施形態を示すブロック図である。 Third Embodiment FIG. 4 is a block diagram showing a third embodiment of a semiconductor device employing a replica circuit according to the present invention.
【００４８】本第３の実施形態では、電源電圧発生回路
がチップＩＣｂ外にあることから、チップ試験時にチッ
プを単体で評価する場合は、この電圧制御・発生ループ
が存在せず、実動作でレプリカ回路が正しくチップ本体
のクリティカルパス遅廷を再現しているかを試験するこ
とができない課題を、半導体試験装置２０にこの電圧制
御、電源電圧発生回路の動作を実行させることでレプリ
カ回路の動作を反映した電圧をチップ本体に供給するル
ープを擬似的に構成することで解決するようにしたこと
にある。In the third embodiment, since the power supply voltage generation circuit is outside the chip ICb, when evaluating the chip alone during the chip test, this voltage control / generation loop does not exist, and the actual operation is not performed. The problem of not being able to test whether the replica circuit correctly reproduces the critical path delay of the chip body is a problem in that the operation of the replica circuit is controlled by causing the semiconductor test apparatus 20 to execute the operation of the voltage control and power supply voltage generation circuits. The problem is solved by forming a loop for supplying the reflected voltage to the chip body in a pseudo manner.
【００４９】具体的には、チップＩＣｂ内に集積化され
た位相・比較回路１３の出力ラインに半導体試験装置２
０を接続し、発生した電源電圧ＶDDをチップ本体回路１
１およびレプリカ回路１２に供給するように構成され
る。Specifically, the semiconductor test device 2 is connected to the output line of the phase / comparison circuit 13 integrated in the chip ICb.
0 and connect the generated power supply voltage V DD to the chip body circuit 1
1 and the replica circuit 12.
【００５０】このような構成において、与えられた電源
電圧に対してレプリカ回路１２の動作を比較・検知回路
１３により判定し動作が正常であるか否か、もしくは周
波数や位相が目標に合っているか否か、あるいは過大か
不足しているか、あるいはその誤差情報または一致して
いるかの情報等が出力される。そして、半導体試験装置
２０では、レプリカ回路２０が正常動作でなければ電圧
が低く動作が間に合っていないので供給電圧を上げるよ
うに制御され、逆に、周波数が過大であればより供給電
圧を下げるように制御されて、レプリカ回路１２が動作
する最適電圧が、半導体試験装置２０から供給される。In such a configuration, the operation of the replica circuit 12 is determined by a comparison / detection circuit 13 with respect to a given power supply voltage, and whether or not the operation is normal or whether the frequency and phase match the target is determined. No, information of whether the information is excessive or insufficient, error information thereof or coincidence is output. If the replica circuit 20 does not operate normally, the voltage is low and the operation is not in time, so that the semiconductor test apparatus 20 controls the supply voltage to increase, and conversely, if the frequency is excessive, the supply voltage decreases. , And the optimum voltage at which the replica circuit 12 operates is supplied from the semiconductor test apparatus 20.
【００５１】本第３の実施形態によれば、本来チップ外
部に設けられる電源電圧発生回路や制御回路の機能を半
導体試験装置により実行させることで、レプリカ回路、
電圧制御・発生系のルーブを擬似的に作りチップ単体で
レプリカ系回路とチップ本体を同時に評価する試験が可
能になる。According to the third embodiment, the functions of the power supply voltage generation circuit and the control circuit, which are originally provided outside the chip, are executed by the semiconductor test apparatus, so that the replica circuit,
It is possible to make a test for evaluating the replica circuit and the chip body at the same time with a single chip by simulating the lube of the voltage control / generation system.
【００５２】第４実施形態 図５は、本発明に係るレプリカ回路を採用した半導体装
置の第４の実施形態を示すブロック図である。 Fourth Embodiment FIG. 5 is a block diagram showing a fourth embodiment of a semiconductor device employing a replica circuit according to the present invention.
【００５３】本第４の実施形態が上述した第３の実施形
態と異なる点は、電源電圧制御系回路を構成する電圧制
御回路１６をチップ本体回路１１およびレプリカ回路１
２と同一チップ内ＩＣｃ内に集積化し、電源電圧発生回
路の機能を半導体試験装置を持たせたことにある。The fourth embodiment is different from the third embodiment in that a voltage control circuit 16 constituting a power supply voltage control system circuit includes a chip body circuit 11 and a replica circuit 1.
2 is integrated in the same chip ICc, and the function of the power supply voltage generation circuit is provided with a semiconductor test device.
【００５４】本第４の実施形態によれば、上述した第３
の実施形態の効果と同様の効果を得ることができる。According to the fourth embodiment, the above-described third embodiment
The same effect as that of the embodiment can be obtained.
【００５５】第５実施形態 図６は、本発明に係るレプリカ回路を採用した半導体装
置の第５の実施形態を説明するための図である。 Fifth Embodiment FIG. 6 is a diagram for explaining a fifth embodiment of a semiconductor device employing a replica circuit according to the present invention.
【００５６】本第５の実施形態では、たとえば第３の実
施形態と同様の構成として、半導体試験装置で、レプリ
カ回路が所望の設定値で動作するかを判定しながら電圧
を変化させレプリカ回路の最低動作電圧を決定しこれが
妥当な値であるか判定する。そしてこの最低動作電圧で
チップ本体の動作試験を行う。In the fifth embodiment, for example, as a configuration similar to that of the third embodiment, the semiconductor test apparatus changes the voltage while determining whether the replica circuit operates at a desired set value and changes the voltage of the replica circuit. Determine the minimum operating voltage and determine if this is a reasonable value. Then, an operation test of the chip body is performed at the minimum operation voltage.
【００５７】すなわち、図６に示すように、レプリカ回
路が所望の設定値で動作するかを判定しながら電圧を変
化させ（Ｓ１，Ｓ２）、レプリカ回路の最低動作電圧を
決定する（Ｓ３）。次いで、決定した最低動作電圧が妥
当で許容値であるか否かを判別する（Ｓ４）。ステップ
Ｓ４で、許容値でないと判断した場合には、レプリカ系
回路あるいは製造プロセス不良と判断する（Ｓ７）。That is, as shown in FIG. 6, the voltage is changed while determining whether the replica circuit operates at a desired set value (S1, S2), and the minimum operating voltage of the replica circuit is determined (S3). Next, it is determined whether or not the determined minimum operating voltage is appropriate and an allowable value (S4). If it is determined in step S4 that the value is not the allowable value, it is determined that the replica circuit or the manufacturing process is defective (S7).
【００５８】ステップでＳ４で許容値であると判断した
場合には、レプリカ系回路あるいは製造プロセスは不良
でないものとして、決定した最低動作電圧でチップ本体
回路の動作試験を行う（Ｓ５）。そして、ステップＳ５
で正常に動作しないと判別した場合には、レプリカトラ
ッキングあるいはチップ本体回路の動作不良と判断する
（Ｓ８）。If it is determined in step S4 that the value is an allowable value, it is determined that the replica circuit or the manufacturing process is not defective, and an operation test of the chip body circuit is performed at the determined minimum operating voltage (S5). Then, step S5
If it is determined that the chip does not operate normally, it is determined that the replica tracking or the operation of the chip body circuit is defective (S8).
【００５９】本第５の実施形態によれば、電圧制御回路
や電圧発生回路等がチップに搭載されていない状態でも
試験が可能となるという利点がある。According to the fifth embodiment, there is an advantage that a test can be performed even when a voltage control circuit, a voltage generation circuit, and the like are not mounted on a chip.
【００６０】第６実施形態 本第６の実施形態の回路構成は、基本的には、図１およ
び図３の同様である。[0060] circuit configuration of a sixth embodiment the present sixth embodiment is basically the same as in FIGS.
【００６１】本第６の実施形態では、レプリカ回路の遅
延、周渡数特性またはある仕様周波数を満たす最低動作
電圧を観測できる外部回路と接続可能な出力パッドＴ１
１からウエハー試験装置のプローブにより測定する。ま
た、電圧制御用信号を取り出すための出力パッドＴ１１
をウエハー試験装置で測定することで、指定の電圧での
リファレンスクロックとレプリカ回路の比較結果を同様
に測定する。レプリカ回路は、チップ本体のクリティカ
ルパスの特性を再現しているので、この特性をウエハー
状態で直接観測することでチップ本体の実速度評価が行
える。また、後者の電圧制御用信号を利用すればより低
速で評価可能になる。レプリカ回路とチップ本体のクリ
ティカルパスの特性の相関はあらかじめ評価しておける
ので、これを基にレプリカ回路の観測でより精度よく評
価可能となる。In the sixth embodiment, the output pad T1 which can be connected to an external circuit capable of observing the minimum operating voltage that satisfies the delay of the replica circuit, the frequency characteristic, or a certain specified frequency is used.
From 1 is measured by a probe of the wafer test apparatus. An output pad T11 for extracting a voltage control signal
Is measured by the wafer test apparatus, and the comparison result between the reference clock and the replica circuit at the specified voltage is similarly measured. Since the replica circuit reproduces the characteristic of the critical path of the chip body, the actual speed of the chip body can be evaluated by directly observing the characteristic in the wafer state. Also, if the latter voltage control signal is used, evaluation can be performed at a lower speed. Since the correlation between the characteristics of the critical path of the replica circuit and the chip body can be evaluated in advance, it is possible to evaluate the replica circuit more accurately based on the correlation.
【００６２】本第６の実施形態によれば、従来、ウエハ
ー状態での試験時は半導体試験装置のプローブピンの寄
生成分による特性の間題でチップの実速度試験ができな
かったが、上述した構成によりレプリカ回路の特性を利
用することでウエハー状態でも測定可能になるという利
点がある。According to the sixth embodiment, the actual speed test of the chip could not be conventionally performed at the time of the test in the wafer state due to the characteristic caused by the parasitic component of the probe pin of the semiconductor test apparatus. There is an advantage that measurement is possible even in a wafer state by using the characteristics of the replica circuit by the configuration.
【００６３】なお、上述した各実施形態では、チップ試
験時に動作特性等のデータを得て、レプリカ回路やチッ
プ本体回路の評価を行う場合を例に説明したが、さらに
この試験時に得られた情報をチップ内に設けた記憶装置
等に保持させておき、レプリカ回路が良好で、電源電圧
制御系回路を構成した場合には、この記憶情報に基づい
て、たとえば起動時の電源電圧を与えるように構成する
ことも可能である。このような構成にすることにより、
試験時に得られた情報を有効に活用でき、また、電源電
圧が最適値に収束するまでの時間を短縮でき、また電源
電圧の収束を待たずにチップ本体回路の起動直後から安
定な動作を可能にできる等の利点がある。In each of the above-described embodiments, the case where data such as operating characteristics are obtained at the time of a chip test and a replica circuit and a chip main body circuit are evaluated has been described as an example. Is stored in a storage device or the like provided in the chip, and when the replica circuit is good and a power supply voltage control circuit is configured, for example, a power supply voltage at the time of startup is given based on the stored information. It is also possible to configure. With such a configuration,
The information obtained during the test can be used effectively, the time required for the power supply voltage to converge to the optimum value can be shortened, and stable operation can be achieved immediately after the start of the chip body circuit without waiting for the power supply voltage to converge. And other advantages.
【００６４】[0064]
【発明の効果】以上説明したように、本発明によれば、
電圧制御回路や電源電圧発生回路等がチップに搭載され
ていない状態でも試験を行うことができる。As described above, according to the present invention,
The test can be performed even when the voltage control circuit, the power supply voltage generation circuit, and the like are not mounted on the chip.
【００６５】また、半導体試験装置に電圧制御回路や電
源電圧発生回路等の機能を行わせることで、それらを含
めた制御系を擬似的に構成しレプリカ回路系とチップ本
体を合わせた試験を行うことが可能となる。Further, by causing the semiconductor test apparatus to perform functions such as a voltage control circuit and a power supply voltage generation circuit, a control system including these is simulated to perform a test in which the replica circuit system and the chip body are combined. It becomes possible.
【００６６】さらに、レプリカ回路の動作特性をチップ
外部から観測できる手段を設けることで、ウエハー状態
での試験でチップ本体の実速度動作評価を行えるように
なる。Further, by providing means for observing the operating characteristics of the replica circuit from outside the chip, it becomes possible to evaluate the actual speed operation of the chip body by a test in a wafer state.
【図１】本発明に係るレプリカ回路を採用した半導体装
置の第１の実施形態を示すブロック図である。FIG. 1 is a block diagram showing a first embodiment of a semiconductor device employing a replica circuit according to the present invention.
【図２】本発明に係るレプリカ回路の構成例を示す回路
図である。FIG. 2 is a circuit diagram showing a configuration example of a replica circuit according to the present invention.
【図３】本発明に係るレプリカ回路を採用した半導体装
置の第２の実施形態を示すブロック図である。FIG. 3 is a block diagram showing a second embodiment of a semiconductor device employing a replica circuit according to the present invention.
【図４】本発明に係るレプリカ回路を採用した半導体装
置の第３の実施形態を示すブロック図である。FIG. 4 is a block diagram showing a third embodiment of a semiconductor device employing a replica circuit according to the present invention.
【図５】本発明に係るレプリカ回路を採用した半導体装
置の第４の実施形態を示すブロック図である。FIG. 5 is a block diagram showing a fourth embodiment of a semiconductor device employing a replica circuit according to the present invention.
【図６】本発明に係るレプリカ回路を採用した半導体装
置の第５の実施形態を示す説明するための図である。FIG. 6 is a diagram illustrating a fifth embodiment of a semiconductor device employing a replica circuit according to the present invention.
１０，１０ａ，１０ｂ，１０ｃ…半導体装置、ＩＣ，Ｉ
Ｃａ，ＩＣｂ，ＩＣｃ…チップ、１１…チップ本体回
路、１２…レプリカ回路、１３…位相・検知回路、１４
…制御回路、１５…バッファ、Ｔ１１，Ｔ１２…出力パ
ッド、１６…電圧制御回路、１７…電源電圧発生回路、
２０…半導体試験装置。10, 10a, 10b, 10c ... semiconductor device, IC, I
Ca, ICb, ICc: chip, 11: chip body circuit, 12: replica circuit, 13: phase / detection circuit, 14
... Control circuit, 15 ... Buffer, T11, T12 ... Output pad, 16 ... Voltage control circuit, 17 ... Power supply voltage generation circuit,
20 ... Semiconductor test equipment.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 橋口 昭彦 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 2G032 AB05 AB06 AC03 AD01 AD04 AD06 AE14 AF01 AH07 AK11 AL00 5F038 CD02 CD09 DT10 DT12 EZ20 ────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Akihiko Hashiguchi 6-35, Kita-Shinagawa, Shinagawa-ku, Tokyo Sony Corporation F-term (reference) 2G032 AB05 AB06 AC03 AD01 AD04 AD06 AE14 AF01 AH07 AK11 AL00 5F038 CD02 CD09 DT10 DT12 EZ20
Claims (13)
と、上記半導体回路の上記クリティカルパスとして採用
された伝送パスと等価な電源電圧−遅延特性をもった回
路により構成され、上記半導体回路のクリティカルパス
の遅延時間をモニターするレプリカ回路とが同一チップ
内に集積化され、電源電圧発生回路は、チップ外部に設
けられる半導体装置であって、 上記レプリカ回路の動作特性をチップ外部から評価可能
とする手段を有する半導体装置。1. A semiconductor circuit having at least a transmission path, and a circuit having a power supply voltage-delay characteristic equivalent to a transmission path adopted as the critical path of the semiconductor circuit. A replica circuit for monitoring the delay time is integrated in the same chip, and the power supply voltage generating circuit is a semiconductor device provided outside the chip, and includes means for enabling the operation characteristics of the replica circuit to be evaluated from outside the chip. Semiconductor device.
部から評価可能とする手段は、レプリカ回路の動作速度
または動作周波数を測定する手段を含む請求項１記載の
半導体装置。2. The semiconductor device according to claim 1, wherein the means for enabling the operation characteristics of the replica circuit to be evaluated from outside the chip includes a means for measuring an operation speed or an operation frequency of the replica circuit.
波数を外部から測定可能な手段を有する請求項２記載の
半導体装置。3. The semiconductor device according to claim 2, further comprising means for externally measuring an operation speed or an operation frequency of said semiconductor circuit.
である請求項２記載の半導体装置。4. The semiconductor device according to claim 2, wherein said means for measuring is a wafer test device.
部から評価可能とする手段は、レプリカ回路のある仕様
周波数を満たす最低動作電圧を測定する手段を含む請求
項１記載の半導体装置。5. The semiconductor device according to claim 1, wherein the means for enabling the operation characteristic of the replica circuit to be evaluated from outside the chip includes a means for measuring a minimum operating voltage that satisfies a specified frequency of the replica circuit.
電圧を測定する手段を有する請求項５記載の半導体装
置。6. The semiconductor device according to claim 5, further comprising means for measuring a minimum operating voltage satisfying the specifications of said semiconductor circuit.
である請求項５記載の半導体装置。7. The semiconductor device according to claim 5, wherein said means for measuring is a wafer test device.
性の評価結果を記憶する手段を有する請求項１記載の半
導体装置。8. The semiconductor device according to claim 1, further comprising means for storing an evaluation result of an operation characteristic of the replica circuit in the chip.
と、上記半導体回路の上記クリティカルパスとして採用
された伝送パスと等価な電源電圧−遅延特性をもった回
路により構成され、上記半導体回路のクリティカルパス
の遅延時間をモニターするレプリカ回路とが同一チップ
内に集積化され、電源電圧発生回路は、チップ外部に設
けられる半導体装置であって、 上記チップ試験時に、当該チップのレプリカ回路の出力
ラインに接続可能で、上記レプリカ回路のモニター結果
に基づいた値の電源電圧を生成して、上記半導体回路お
よび上記レプリカ回路に供給する半導体試験装置を有す
る半導体装置。9. A semiconductor circuit having at least a transmission path and a circuit having a power supply voltage-delay characteristic equivalent to a transmission path adopted as the critical path of the semiconductor circuit, wherein the semiconductor circuit has a critical path of the semiconductor circuit. The replica circuit for monitoring the delay time is integrated in the same chip, and the power supply voltage generation circuit is a semiconductor device provided outside the chip, and can be connected to the output line of the replica circuit of the chip during the chip test. A semiconductor device having a semiconductor test apparatus that generates a power supply voltage having a value based on a monitoring result of the replica circuit and supplies the power supply voltage to the semiconductor circuit and the replica circuit.
路と、上記半導体回路の上記クリティカルパスとして採
用された伝送パスと等価な電源電圧−遅延特性をもった
回路により構成され、上記半導体回路のクリティカルパ
スの遅延時間をモニターするレプリカ回路とが同一チッ
プ内に集積化され、電源電圧発生回路は、チップ外部に
設けられる半導体装置であって、 上記チップ試験時に、当該チップのレプリカ回路の出力
ラインに接続可能で、上記レプリカ回路のモニター結果
に基づいて当該レプリカ回路のある仕様周波数を満たす
最低動作電圧を測定し、測定した最低動作電圧を上記半
導体回路に供給して動作試験を行う半導体試験装置を有
する半導体装置。10. A semiconductor circuit having at least a transmission path, and a circuit having a power supply voltage-delay characteristic equivalent to a transmission path adopted as the critical path of the semiconductor circuit, wherein the critical path of the semiconductor circuit is The replica circuit for monitoring the delay time is integrated in the same chip, and the power supply voltage generation circuit is a semiconductor device provided outside the chip, and can be connected to the output line of the replica circuit of the chip during the chip test. A semiconductor device having a semiconductor test device for measuring a minimum operating voltage satisfying a certain specified frequency of the replica circuit based on the monitoring result of the replica circuit and supplying the measured minimum operating voltage to the semiconductor circuit to perform an operation test apparatus.
路と、上記半導体回路の上記クリティカルパスとして採
用された伝送パスと等価な電源電圧−遅延特性をもった
回路により構成され、上記半導体回路のクリティカルパ
スの遅延時間をモニターするレプリカ回路とが同一チッ
プ内に集積化され、電源電圧発生回路は、チップ外部に
設けられる半導体装置の試験方法であって、 チップ外部からレプリカ回路の動作速度または動作周波
数を測定するステップと、 チップ外部から上記半導体回路の動作速度または動作周
波数を測定するステップと、 上記レプリカ回路の測定結果と半導体回路の測定結果と
を比較して、レプリカ回路の動作で半導体回路のクリテ
ィカルパス遅延を再現可能か否かを判断するステップと
を有する半導体装置の試験方法。11. A semiconductor circuit having at least a transmission path and a circuit having a power supply voltage-delay characteristic equivalent to a transmission path adopted as the critical path of the semiconductor circuit, wherein the semiconductor circuit has a critical path of the semiconductor circuit. A replica circuit for monitoring a delay time is integrated in the same chip, and a power supply voltage generation circuit is a method for testing a semiconductor device provided outside the chip, and measures an operation speed or an operation frequency of the replica circuit from outside the chip. Measuring the operating speed or operating frequency of the semiconductor circuit from outside the chip; comparing the measurement result of the replica circuit with the measurement result of the semiconductor circuit to determine the critical path of the semiconductor circuit in the operation of the replica circuit. Determining whether the delay can be reproduced or not. Law.
路と、上記半導体回路の上記クリティカルパスとして採
用された伝送パスと等価な電源電圧−遅延特性をもった
回路により構成され、上記半導体回路のクリティカルパ
スの遅延時間をモニターするレプリカ回路とが同一チッ
プ内に集積化され、電源電圧発生回路は、チップ外部に
設けられる半導体装置の試験方法であって、 チップ外部からレプリカ回路のある仕様周波数を満たす
最低動作電圧を測定するステップと、 チップ外部から上記半導体回路の仕様を満たす最低動作
電圧を測定するステップと、 上記レプリカ回路の測定結果と半導体回路の測定結果と
を比較して、レプリカ回路の動作で半導体回路のクリテ
ィカルパス遅延を再現可能か否かを判断するステップと
を有する半導体装置の試験方法。12. A semiconductor circuit having at least a transmission path and a circuit having a power supply voltage-delay characteristic equivalent to a transmission path adopted as the critical path of the semiconductor circuit, wherein the semiconductor circuit has a critical path of the semiconductor circuit. A replica circuit for monitoring the delay time is integrated in the same chip, and the power supply voltage generation circuit is a test method for a semiconductor device provided outside the chip, and the lowest operation that satisfies a specified frequency of the replica circuit from outside the chip Measuring the voltage; measuring the minimum operating voltage satisfying the specifications of the semiconductor circuit from outside the chip; comparing the measurement result of the replica circuit with the measurement result of the semiconductor circuit; Determining whether a critical path delay of a circuit can be reproduced. Test method.
路と、上記半導体回路の上記クリティカルパスとして採
用された伝送パスと等価な電源電圧−遅延特性をもった
回路により構成され、上記半導体回路のクリティカルパ
スの遅延時間をモニターするレプリカ回路とが同一チッ
プ内に集積化され、電源電圧発生回路は、チップ外部に
設けられる半導体装置の試験方法であって、 上記チップ試験時に、当該チップ外部から上記レプリカ
回路のモニター結果に基づいて当該レプリカ回路のある
仕様周波数を満たす最低動作電圧を測定するステップ
と、 測定した最低動作電圧を上記半導体回路に供給して動作
試験を行うステップとを有する半導体装置の試験方法。13. A semiconductor circuit having at least a transmission path and a circuit having a power supply voltage-delay characteristic equivalent to a transmission path adopted as the critical path of the semiconductor circuit, A replica circuit for monitoring a delay time is integrated in the same chip, and the power supply voltage generating circuit is a method for testing a semiconductor device provided outside the chip. A test method for a semiconductor device, comprising: a step of measuring a minimum operating voltage that satisfies a specified frequency of a replica circuit based on a monitor result; and a step of performing an operation test by supplying the measured minimum operating voltage to the semiconductor circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11012380A JP2000214221A (en) | 1999-01-20 | 1999-01-20 | Semiconductor device and its testing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11012380A JP2000214221A (en) | 1999-01-20 | 1999-01-20 | Semiconductor device and its testing method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000214221A true JP2000214221A (en) | 2000-08-04 |
Family
ID=11803678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11012380A Pending JP2000214221A (en) | 1999-01-20 | 1999-01-20 | Semiconductor device and its testing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000214221A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001071445A1 (en) * | 2000-03-17 | 2001-09-27 | Sony Corporation | Power supply control device, semiconductor device and method of driving semiconductor device |
| US7643365B2 (en) | 2004-05-11 | 2010-01-05 | Sony Corporation | Semiconductor integrated circuit and method of testing same |
| WO2010137076A1 (en) * | 2009-05-28 | 2010-12-02 | 株式会社アドバンテスト | Pulse measurement device, pulse measurement method, and test apparatus using the device and the method |
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| US10082861B2 (en) | 2015-08-31 | 2018-09-25 | Socionext Inc. | Power supply voltage control circuit device and power supply voltage control method |
-
1999
- 1999-01-20 JP JP11012380A patent/JP2000214221A/en active Pending
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| US10082861B2 (en) | 2015-08-31 | 2018-09-25 | Socionext Inc. | Power supply voltage control circuit device and power supply voltage control method |
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