JP2000208636A

JP2000208636A - 半導体集積回路の設計方法

Info

Publication number: JP2000208636A
Application number: JP11314139A
Authority: JP
Inventors: Keiichi Kurokawa; 圭一黒川; Masahiko Toyonaga; 昌彦豊永; Noriko Ishibashi; 典子石橋
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-11-12
Filing date: 1999-11-04
Publication date: 2000-07-28

Abstract

(57)【要約】【課題】遅延時間を考慮しながら冗長なレジスタを除
去することにより、半導体集積回路の消費電力及び面積
を低減できるようにする。【解決手段】まず、レジスタＡ及びレジスタＭ間の複
数の信号伝搬経路に要する信号伝搬時間のうちの最小遅
延時間（６ｎｓ）と、レジスタＭ及びレジスタＩ間の複
数の信号伝搬経路に要する信号伝搬時間のうちの最小遅
延時間（５ｎｓ）との和である最小総遅延時間（１１ｎ
ｓ）を求める。次に、最小総遅延時間が、レジスタＡ及
びレジスタＭ間の遅延制約（１０ｎｓ）とレジスタＭ及
びレジスタＩ間の遅延制約（１０ｎｓ）との和（２０ｎ
ｓ）からクロック周期分（１０ｎｓ）を差し引いた時間
（１０ｎｓ）よりも大きい場合に、レジスタＭを除去す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
設計方法、特に、レイアウト設計段階においてチップ面
積の削減及び消費電力の低減に有効となる冗長なレジス
タの削減を行なう半導体集積回路の設計方法に関する。

【０００２】

【従来の技術】従来、同期式回路における冗長なレジス
タを削減する方法として、特開平８−３１４９９８号広
報に開示されている順序回路最適化方法がある。

【０００３】この広報によると、以下のような処理を行
なうことによって最適化を行なえることが示されてい
る。１）最適化対象の順序回路、例えば、フリップフロップ
を入力する。２）入力した順序回路に対応するレジスタ情報付き推移
含意グラフを生成する。３）推移含意グラフから部分回路を抽出し、抽出した部
分回路をグラフ化した後、グラフのエッジ数とレジスタ
数とが減少するように部分グラフを変形する。４）変形された部分グラフに対応する部分回路を生成す
る。５）部分回路を順序回路に付加し、冗長性を除去する。

【０００４】

【発明が解決しようとする課題】しかしながら、前記従
来の順序回路最適化方法は、回路の遅延時間を考慮しな
い論理設計段階にしか適用できず、遅延時間が設計要素
として必須となるレイアウト設計以降の設計段階には適
用できない。また、論理設計段階で行なうため、論理が
大きく変わってしまいやすいという問題がある。その
上、遅延時間を用いないため、所望の設計値との誤差が
大きくなりやすいという問題を有している。

【０００５】本発明は、前記従来の問題を解決し、特に
レイアウト設計段階以降であって、遅延時間を考慮しな
がら冗長なレジスタを除去することにより、半導体集積
回路のチップ面積を削減し且つ消費電力を低減できるよ
うにすることを目的とする。

【０００６】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、フリップフロップ等の論理に関与しない
レジスタ（順序回路）であって、一のレジスタの前段の
レジスタ及び該一のレジスタの後段のレジスタにおける
前段のレジスタと後段のレジスタとの間の信号伝搬経路
の最小総遅延時間を算出し、システムクロックの制約時
間を超える場合に、該一のレジスタを除去する構成とす
る。

【０００７】具体的に、本発明に係る第１の半導体集積
回路の設計方法は、それぞれが複数の論理素子を含む第
１の論理素子群及び第２の論理素子群と、出力側が第１
の論理素子群の入力側と接続された第１のレジスタと、
入力側が第１の論理素子群の出力側と接続され出力側が
第２の論理素子群の入力側と接続された第２のレジスタ
と、入力側が第２の論理素子群の出力側と接続された第
３のレジスタとを備えた同期式の半導体集積回路の設計
方法を対象とし、第１のレジスタ及び第２のレジスタ間
の複数の信号伝搬経路に要する信号伝搬時間のうちの最
小遅延時間と第２のレジスタ及び第３のレジスタ間の複
数の信号伝搬経路に要する信号伝搬時間のうちの最小遅
延時間との和である最小総遅延時間を求める最小総遅延
時間算出工程と、最小総遅延時間が、第１のレジスタ及
び第２のレジスタ間の信号伝搬時間を規制する制約時間
と第２のレジスタ及び第３のレジスタ間の信号伝搬時間
を規制する制約時間との和からクロック周期分を差し引
いた時間よりも大きい場合に、第２のレジスタを除去す
ることにより、第１の論理素子群及び第２の論理素子群
を接続するレジスタ除去工程とを備えている。

【０００８】第１の半導体集積回路の設計方法による
と、最小総遅延時間が、第１のレジスタ及び第２のレジ
スタ間の信号伝搬時間を規制する制約時間と第２のレジ
スタ及び第３のレジスタ間の信号伝搬時間を規制する制
約時間との和からクロック周期分を差し引いた時間より
も大きい場合に、第２のレジスタを除去するため、レイ
アウト設計段階以降においても、冗長なレジスタを除去
できる。

【０００９】本発明に係る第２の半導体集積回路の設計
方法は、それぞれが複数の論理素子を含む第１の論理素
子群、第２の論理素子群及び第３の論理素子群と、出力
側が第１の論理素子群の入力側と接続された第１のレジ
スタと、入力側が第１の論理素子群の出力側と接続され
出力側が第２の論理素子群の入力側と接続された第２の
レジスタと、入力側が第２の論理素子群の出力側と接続
され出力側が第３の論理素子群の入力側と接続された第
３のレジスタと、入力側が第３の論理素子群の出力側と
接続された第４のレジスタとを備えた同期式の半導体集
積回路の設計方法を対象とし、第２のレジスタ及び第３
のレジスタ間の信号伝搬経路が所定動作に複数回のクロ
ック周期を要するマルチサイクルパスである場合に、少
なくとも１つの仮のレジスタをマルチサイクルパスがシ
ングルサイクルパスとなるように挿入することにより、
マルチサイクルパスを仮のシングルサイクルパスとする
仮シングルサイクルパス化工程と、第１のレジスタ及び
第２のレジスタ間における複数の信号伝搬経路に要する
信号伝搬時間のうちの最小遅延時間と第２のレジスタ及
び仮のレジスタ間における複数の信号伝搬経路に要する
信号伝搬時間のうちの最小遅延時間との和である第１の
最小総遅延時間を求める第１の最小総遅延時間算出工程
と、仮のレジスタ及び第３のレジスタ間における複数の
信号伝搬経路に要する信号伝搬時間のうちの最小遅延時
間と第３のレジスタ及び第４のレジスタ間における複数
の信号伝搬経路に要する信号伝搬時間のうちの最小遅延
時間との和である第２の最小総遅延時間を求める第２の
最小総遅延時間算出工程と、第１の最小総遅延時間が、
第１のレジスタ及び第２のレジスタ間の信号伝搬時間を
規制する制約時間と第２のレジスタ及び仮のレジスタ間
の信号伝搬時間を規制する制約時間との和からクロック
周期分を差し引いた時間よりも大きい場合に、第２のレ
ジスタを仮に除去する第１の仮除去工程と、第２の最小
総遅延時間が、仮のレジスタ及び第３のレジスタ間の信
号伝搬時間を規制する制約時間と第３のレジスタ及び第
４のレジスタ間の信号伝搬時間を規制する制約時間との
和からクロック周期分を差し引いた時間よりも大きい場
合に、第３のレジスタを仮に除去する第２の仮除去工程
と、挿入された仮のレジスタの個数と除去されたレジス
タの個数とを比較し、挿入されたレジスタの個数の方が
多い場合には、仮のレジスタの挿入を止めると共に除去
された第２のレジスタ又は第３のレジスタを元の位置に
戻して、マルチサイクルパスに復旧するパス復旧工程
と、除去されたレジスタの個数の方が多い場合には、仮
のシングルサイクルパスを正規のシングルサイクルパス
とするシングルサイクルパス化工程とを備えている。

【００１０】第２の半導体集積回路の設計方法による
と、第２のレジスタ及び第３のレジスタ間のマルチサイ
クルパスに少なくとも１つの仮のレジスタを挿入して仮
のシングルサイクルパスに変更しておく。第１の最小総
遅延時間が、第１のレジスタと第２のレジスタとの間、
第２のレジスタと仮のレジスタとの間の各制約時間の和
からクロック周期分を差し引いた時間よりも大きい場合
に、第２のレジスタを仮に除去できるようになる。同様
に、第２の最小総遅延時間が、仮のレジスタと第２のレ
３スタとの間、第３のレジスタと第４のレジスタとの間
の各制約時間の和からクロック周期分を差し引いた時間
よりも大きい場合に、第３のレジスタを仮に除去できる
ようになる。このとき、挿入した仮のレジスタの個数よ
りも多くのレジスタが除去できる場合には、マルチサイ
クルパスを正規のシングルサイクルパスとするため、除
去可能なレジスタを選択する選択肢が増えることとな
る。

【００１１】本発明に係る第３の半導体集積回路の設計
方法は、それぞれが複数の論理素子を含む第１の論理素
子群及び第２の論理素子群と、出力側が第１の論理素子
群の入力側と接続された第１のレジスタと、入力側が第
１の論理素子群の出力側と接続され出力側が第２の論理
素子群の入力側と接続された第２のレジスタと、入力側
が第２の論理素子群の出力側と接続された第３のレジス
タとを備えた同期式の半導体集積回路の設計方法を対象
とし、第１のレジスタ及び第２のレジスタ間の複数の信
号伝搬経路に要する信号伝搬時間のうちの最小遅延時間
と第２のレジスタ及び第３のレジスタ間の複数の信号伝
搬経路に要する信号伝搬時間のうちの最小遅延時間との
和である最小総遅延時間を求める最小総遅延時間算出工
程と、最小総遅延時間が、第１のレジスタ及び第２のレ
ジスタ間の信号伝搬時間を規制する制約時間と第２のレ
ジスタ及び第３のレジスタ間の信号伝搬時間を規制する
制約時間との和からクロック周期分を差し引いた時間よ
りも大きくなるように、第１の論理素子群又は第２の論
理素子群の回路を変更する回路変更工程と、第２のレジ
スタを除去することにより、第１の論理素子群及び第２
の論理素子群を接続するレジスタ除去工程とを備えてい
る。

【００１２】第３の半導体集積回路の設計方法による
と、最小総遅延時間が、第１のレジスタ及び第２のレジ
スタ間の信号伝搬時間を規制する制約時間と第２のレジ
スタ及び第３のレジスタ間の信号伝搬時間を規制する制
約時間との和からクロック周期分を差し引いた時間より
も大きくなるように、第１の論理素子群又は第２の論理
素子群の回路を変更するため、レジスタを確実に除去で
きる。

【００１３】本発明に係る第４の半導体集積回路の設計
方法は、それぞれが複数の論理素子を含む第１の論理素
子群、第２の論理素子群及び第３の論理素子群と、出力
側が第１の論理素子群の入力側と接続された第１のレジ
スタと、入力側が第１の論理素子群の出力側と接続され
出力側が第２の論理素子群の入力側と接続された第２の
レジスタと、入力側が第２の論理素子群の出力側と接続
され、出力側が第３の論理素子群の入力側と接続された
第３のレジスタと、入力側が第３の論理素子群の出力側
と接続された第４のレジスタとを備えた同期式の半導体
集積回路の設計方法を対象とし、第２のレジスタ及び第
３のレジスタ間の信号伝搬経路が所定動作に複数回のク
ロック周期を要するマルチサイクルパスである場合に、
少なくとも１つの仮のレジスタをマルチサイクルパスが
シングルサイクルパスとなるように挿入することによ
り、マルチサイクルパスを仮のシングルサイクルパスと
する仮シングルサイクルパス化工程と、第１のレジスタ
及び第２のレジスタ間における複数の信号伝搬経路に要
する信号伝搬時間のうちの最小遅延時間と第２のレジス
タ及び仮のレジスタ間における複数の信号伝搬経路に要
する信号伝搬時間のうちの最小遅延時間との和である第
１の最小総遅延時間を求める第１の最小総遅延時間算出
工程と、仮のレジスタ及び第３のレジスタ間における複
数の信号伝搬経路に要する信号伝搬時間のうちの最小遅
延時間と第３のレジスタ及び第４のレジスタ間における
複数の信号伝搬経路に要する信号伝搬時間のうちの最小
遅延時間との和である第２の最小総遅延時間を求める第
２の最小総遅延時間算出工程と、第１の最小総遅延時間
が、第１のレジスタ及び第２のレジスタ間の信号伝搬時
間を規制する制約時間と第２のレジスタ及び仮のレジス
タ間の信号伝搬時間を規制する制約時間との和からクロ
ック周期分を差し引いた時間よりも大きくなるように、
第１の論理素子群又は第２の論理素子群の回路を変更す
る第１の回路変更工程と、第２の最小総遅延時間が、仮
のレジスタ及び第３のレジスタ間の信号伝搬時間を規制
する制約時間と第３のレジスタ及び第４のレジスタ間の
信号伝搬時間を規制する制約時間との和からクロック周
期分を差し引いた時間よりも大きくなるように、第２の
論理素子群又は第３の論理素子群の回路を変更する第２
の回路変更工程と、第２のレジスタ又は第３のレジスタ
を仮に除去するレジスタ仮除去工程と、挿入された仮の
レジスタの個数と除去されたレジスタの個数とを比較
し、挿入されたレジスタの個数の方が多い場合には、仮
のレジスタの挿入を止めると共に除去された第２のレジ
スタ又は第３のレジスタ及び変更した回路を元に戻し
て、マルチサイクルパスに復旧するパス復旧工程と、除
去されたレジスタの個数の方が多い場合には、仮のシン
グルサイクルパスを正規のシングルサイクルパスとする
シングルサイクルパス化工程とを備えている。

【００１４】第４の半導体集積回路の設計方法による
と、第２のレジスタ及び第３のレジスタ間のマルチサイ
クルパスに少なくとも１つの仮のレジスタを挿入して仮
のシングルサイクルパスに変更し、さらに、第３の半導
体集積回路の設計方法と同様に、第１の最小総遅延時間
が、第１のレジスタ及び第２のレジスタ間の信号伝搬時
間を規制する制約時間と第２のレジスタ及び仮のレジス
タ間の信号伝搬時間を規制する制約時間との和からクロ
ック周期分を差し引いた時間よりも大きくなるように第
１の論理素子群又は第２の論理素子群の回路を変更する
ことにより第２のレジスタを仮に除去する。同様にして
第３のレジスタも仮に除去する。このとき、挿入した仮
のレジスタの個数よりも多くのレジスタが除去できる場
合には、マルチサイクルパスを正規のシングルサイクル
パスとするため、除去可能なレジスタを選択する選択肢
が増えることとなる。

【００１５】第２又は第４の半導体集積回路の設計方法
において、仮シングルサイクルパス化工程が、マルチサ
イクルパスに対して、それぞれが複数の信号伝搬経路と
交差するように複数の分割線を配置する分割線配置工程
と、複数の信号伝搬経路との交点の数が最も少なくなる
第１の分割線を選択する最少分割線選択工程と、第１の
分割線と複数の信号伝搬経路との交点に仮のレジスタを
挿入し、挿入された仮のレジスタがシングルサイクルパ
スを形成するか否かを判定する判定工程と、挿入された
仮のレジスタがシングルサイクルパスを形成しない場合
に、第１の分割線よりも交点の数が多い第２の分割線を
選択し、判定工程から繰り返す繰り返し工程とを含むこ
とが好ましい。このようにすると、マルチサイクルパス
が複雑なネットワークからなる場合であっも、最少個数
のレジスタの挿入でシングルサイクルパス化を行なえ
る。

【００１６】第３又は第４の半導体集積回路の設計方法
において、回路変更工程が信号伝搬経路に属する配線の
配線長を長くする工程を含むことが好ましい。このよう
にすると、最短となる信号伝搬経路の最小遅延時間を確
実に大きくできる。

【００１７】第３又は第４の半導体集積回路の設計方法
において、回路変更工程が、最小総遅延時間を与える信
号伝搬経路に属する複数の論理素子のうちのいずれかの
配置位置を信号伝搬時間が長くなるように移動させる工
程を含むことが好ましい。このようにすると、最短とな
る信号伝搬経路の最小遅延時間を確実に大きくできる。

【００１８】第３又は第４の半導体集積回路の設計方法
において、回路変更工程が、最小総遅延時間又は該最小
総遅延時間に近い遅延時間を与える複数の信号伝搬経路
を抽出する工程と、抽出した複数の信号伝搬経路のう
ち、一の信号伝搬経路に属する一の論理素子と他の信号
伝搬経路に属する他の論理素子とをそれぞれ配線の接続
を変更することなく互いの配置位置を入れ替える工程と
を含むことが好ましい。このようにすると、論理の変更
がなく、且つ、抽出した信号伝搬経路以外の信号伝搬経
路になんら影響を与えることなく最小遅延時間を確実に
大きくできる。

【００１９】第３又は第４の半導体集積回路の設計方法
において、回路変更工程が、最小総遅延時間を与える信
号伝搬経路に属する複数の論理素子のうち、入力側に位
置する一の論理素子と出力側に位置する他の論理素子と
を配線の接続を変更することなく互いの配置位置を入れ
替える工程を含むことが好ましい。

【００２０】第３又は第４の半導体集積回路の設計方法
において、回路変更工程が最小総遅延時間を与える信号
伝搬経路に遅延素子を挿入する工程を含むことが好まし
い。

【００２１】第３又は４の半導体集積回路の設計方法に
おいて、回路変更工程が最小総遅延時間を与える信号伝
搬経路に属する論理素子の駆動能力を小さくする工程を
含むことが好ましい。

【００２２】本発明に係る第５の半導体集積回路の設計
方法は、それぞれが複数の論理素子を含む第１の論理素
子群及び第２の論理素子群と、出力側が第１の論理素子
群の入力側と接続された第１のレジスタと、入力側が第
１の論理素子群の出力側と接続され出力側が第２の論理
素子群の入力側と接続された第２のレジスタと、入力側
が第２の論理素子群の出力側と接続された第３のレジス
タとを備えた同期式の半導体集積回路の設計方法を対象
とし、第１のレジスタ及び第２のレジスタ間における複
数の信号伝搬経路に要する信号伝搬時間のうちの最小遅
延時間と、第２のレジスタ及び第３のレジスタ間におけ
る複数の信号伝搬経路に要する信号伝搬時間のうちの最
小遅延時間と、第１のレジスタへのクロック信号の到達
時間との和から、第３のレジスタへのクロック信号の到
達時間を差し引いた最小総伝搬遅延時間を求める最小総
伝搬遅延時間算出工程と、第１のレジスタ及び第２のレ
ジスタ間における複数の信号伝搬経路に要する信号伝搬
時間のうちの最大遅延時間と、第２のレジスタ及び第３
のレジスタ間における複数の信号伝搬経路に要する信号
伝搬時間のうちの最大遅延時間と、第３のレジスタへの
クロック信号の到達時間との和から、第１のレジスタへ
のクロック信号の到達時間を差し引いた最大総伝搬遅延
時間を求める最大総伝搬遅延時間算出工程と、最小総伝
搬遅延時間が、第１のレジスタ及び第２のレジスタ間の
信号伝搬時間を規制する制約時間と第２のレジスタ及び
第３のレジスタ間の信号伝搬時間を規制する制約時間と
の和からクロック周期分を差し引いた時間よりも大き
く、且つ、最大総伝搬遅延時間が、第１のレジスタ及び
第２のレジスタ間の信号伝搬時間を規制する制約時間と
第２のレジスタ及び第３のレジスタ間の信号伝搬時間を
規制する制約時間との和よりも小さくなるように、第１
のレジスタ又は第３のレジスタに到達するクロック信号
の到達時間を調整することにより、第２のレジスタを除
去するレジスタ除去工程とを備えている。

【００２３】第５の半導体集積回路の設計方法による
と、最小総伝搬遅延時間が、第１のレジスタ及び第２の
レジスタ間の信号伝搬時間を規制する制約時間と第２の
レジスタ及び第３のレジスタ間の信号伝搬時間を規制す
る制約時間との和からクロック周期分を差し引いた時間
よりも大きく、且つ、最大総伝搬遅延時間が、第１のレ
ジスタ及び第２のレジスタ間の信号伝搬時間を規制する
制約時間と第２のレジスタ及び第３のレジスタ間の信号
伝搬時間を規制する制約時間との和よりも小さくなるよ
うに、第１のレジスタ又は第３のレジスタに到達するク
ロック信号の到達時間を調整することにより第２のレジ
スタを除去するため、素子又は信号伝搬経路を変更する
ことなくレジスタを除去できる。

【００２４】本発明に係る第６の半導体集積回路の設計
方法は、それぞれが複数の論理素子を含む第１の論理素
子群及び第２の論理素子群と、出力側が第１の論理素子
群の入力側と接続された第１のレジスタと、入力側が第
１の論理素子群の出力側と接続され出力側が第２の論理
素子群の入力側と接続された第２のレジスタと、入力側
が第２の論理素子群の出力側と接続された第３のレジス
タとを備えた同期式の半導体集積回路の設計方法を対象
とし、第１の論理素子群及び第２の論理素子群に印加す
る電源電圧値を低減する電源電圧低減工程と、第１のレ
ジスタ及び第２のレジスタ間の複数の信号伝搬経路に要
する信号伝搬時間のうちの最小遅延時間と第２のレジス
タ及び第３のレジスタ間の複数の信号伝搬経路に要する
信号伝搬時間のうちの最小遅延時間との和である最小総
遅延時間を求める最小総遅延時間算出工程と、第１のレ
ジスタ及び第２のレジスタ間の複数の信号伝搬経路に要
する信号伝搬時間のうちの最大遅延時間と第２のレジス
タ及び第３のレジスタ間の複数の信号伝搬経路に要する
信号伝搬時間のうちの最大遅延時間との和である最大総
遅延時間を求める最大総遅延時間算出工程と、最小総遅
延時間が、第１のレジスタ及び第２のレジスタ間の信号
伝搬時間を規制する制約時間と第２のレジスタ及び第３
のレジスタ間の信号伝搬時間を規制する制約時間との和
からクロック周期分を差し引いた時間よりも大きく、且
つ、最大総遅延時間が、第１のレジスタ及び第２のレジ
スタ間の信号伝搬時間を規制する制約時間と第２のレジ
スタ及び第３のレジスタ間の信号伝搬時間を規制する制
約時間との和よりも小さくなる場合に、第２のレジスタ
を除去するレジスタ除去工程とを備えている。

【００２５】第６の半導体集積回路の設計方法による
と、第１の論理素子群及び第２の論理素子群に印加する
電源電圧値を低減しておき、最小総遅延時間が、第１の
レジスタ及び第２のレジスタ間の信号伝搬時間を規制す
る制約時間と第２のレジスタ及び第３のレジスタ間の信
号伝搬時間を規制する制約時間との和からクロック周期
分を差し引いた時間よりも大きく、且つ、最大総遅延時
間が、第１のレジスタ及び第２のレジスタ間の信号伝搬
時間を規制する制約時間と第２のレジスタ及び第３のレ
ジスタ間の信号伝搬時間を規制する制約時間との和より
も小さくなる場合に、第２のレジスタを除去するため、
冗長なレジスタを除去できると共に消費電力を確実に低
減できる。

【００２６】

【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。

【００２７】図１は本発明の第１の実施形態に係る半導
体集積回路の設計方法を説明するための部分回路であっ
て、レイアウト設計後にパス遅延時間を解析した結果を
示している。また、部分回路は所定の設計制約を満たし
ているとする。図１に示すように、順序回路であるフリ
ップフロップからなる１１個のレジスタＡ〜Ｄ、Ｆ〜
Ｋ、Ｍが配置されている。第１の入力信号を受けるレジ
スタＡはレジスタＢ、Ｃ、Ｄ、Ｆ、Ｇと直列に接続さ
れ、レジスタＧは第１の出力信号を出力する。

【００２８】レジスタＡからの出力信号を受けるレジス
タＭは、レジスタＩ及びレジスタＪと直列接続されてい
る。レジスタＩはレジスタＭ及びレジスタＣからの出力
信号を受け、レジスタＪは第２の出力信号を出力する。
第２の入力信号を受けるレジスタＨはレジスタＣの入力
側と接続され、レジスタＫはレジスタＤ、Ｆ間に並列接
続されている。ここで、各レジスタ間の矢印の向きは該
レジスタ間の信号（データ）が流れる方向を示し、実線
は複数の信号伝搬経路（パス）のうちの最大の遅延が生
じるパスを表わし、破線は複数のパスのうちの最小の遅
延が生じるパスを表わしている。なお、各レジスタ間に
は、複数の組み合わせ論理回路素子を含む論理素子群Ｌ
１、Ｌ２、Ｌ３等がそれぞれ配置されているが、ここで
は省略する。

【００２９】図１における各レジスタ間のパスに付され
ている数字はパスごとの遅延時間を表わしている。通
常、パスの遅延時間には遅延制約（設計制約）が設けら
れており、ここでは、クロック信号の１周期で動作する
シングルサイクルパスの設計制約を１０ｎｓとしてい
る。従って、クロック周期のｎ（但し、ｎは２以上の整
数である。）倍の周期で伝搬する、いわゆるマルチサイ
クルパスの場合はｎ×１０ｎｓとなる。例えば、図１に
示す、レジスタＤ−レジスタＦ間（以下、パスＤＦと呼
ぶ。）のパスはパス遅延が１７ｎｓであり、２サイクル
のマルチサイクルパスであることが分かる。

【００３０】以下、前記のように構成された回路のレジ
スタ除去方法を説明する。

【００３１】まず、図１に示すレジスタＭに着目する
と、該レジスタＭは論理素子群Ｌ１を介してレジスタＡ
と接続されると共に論理素子群Ｌ２を介してレジスタＩ
と接続されている。

【００３２】次に、レジスタＭを節点（ノード）Ｍに置
き換えると、節点Ｍを含むパスであるパスＡＭＩ間の遅
延時間は、図２に示すように、最大総遅延時間がパスＡ
Ｍの８ｎｓ及びパスＭＩの９ｎｓの和として１７ｎｓと
なり、最小総遅延時間がパスＡＭの６ｎｓ及びパスＭＩ
の５ｎｓの和として１１ｎｓとなる。

【００３３】ここで、もし、最小総遅延時間が設計制約
の１０ｎｓよりも小さい場合には、レジスタＡの出力信
号がレジスタＩに１サイクル早く入力されてしまうた
め、回路は誤動作してしまう。しかしながら、本実施形
態においては、最小総遅延時間がクロック周期１０ｎｓ
よりも大きいので、レジスタＭがなくても誤動作しな
い。

【００３４】このように、節点Ｍを含むパスＡＭＩの最
小総遅延時間（Ｐｍｉｎ）がパスＡＭＩの信号伝搬時間
の制約値（Ｐｃｏｎｓｔ）、すなわち２クロックサイク
ル分の２０ｎｓから１クロックサイクル値（Ｔ＝１０ｎ
ｓ）を差し引いた値よりも大きい場合にレジスタＭを除
去できる。この関係を以下の式（１）に示す。

【００３５】Ｐｃｏｎｓｔ−Ｔ＜Ｐｍｉｎ …（１）ここで、式（１）は、パスの終端のレジスタが１周期前
のクロックサイクルによって誤った信号をラッチしない
ことを保証されているため、制約値Ｐｃｏｎｓｔが３ク
ロック以上の場合にも成り立つ。

【００３６】同様に、パスＤＫとパスＫＦを形成するレ
ジスタＫも、パスＤＫＦの最小総遅延時間Ｐｍｉｎが１
１ｎｓとなって、式（１）を満たすため除去可能とな
る。

【００３７】本実施形態によると、論理設計段階の後工
程、特に、レイアウト工程において、冗長なレジスタを
除去できるため、論理を変えることなく、素子数を削減
できるので、ＬＳＩのチップ面積の低減及び消費電力の
低減を図ることができる。その上、検査用のデータであ
るテストベクタ長をも小さくできるので、検査効率を向
上できる。また、論理を変えないため、論理設計段階の
回路との誤差が生じない。

【００３８】（第１の実施形態の第１変形例）次に、図
３に示すように、図１のレジスタＢに着目し、レジスタ
Ｂを節点Ｂに置き換える。図３における節点Ｂを含むパ
スＡＢＣの最小総遅延時間は９ｎｓとなるため、レジス
タＢを除去すると制約時間の１０ｎｓよりも小さくなる
ので、誤動作を起こす。そこで、本変形例においては、
図４に示すように、パスＢＣ間の最小遅延パスに遅延素
子を挿入して、最小値遅延時間を３ｎｓから６ｎｓに
し、パスＡＢＣ間の最小総遅延時間を１２ｎｓとしてい
る。これにより、最小総遅延時間がクロック周期１０ｎ
ｓよりも大きいので、レジスタＢを除去できる。

【００３９】ここで、遅延素子はパスＡＢ間に挿入して
もよく、また、最小総遅延時間を大きくするには、パス
ＡＢ又はパスＢＣ上の論理素子のサイズを小さくしても
よい。

【００４０】なお、パスＡＢＣはシングルクロックパス
であるため、最大総遅延時間が制約値の２０ｎｓを越え
ない範囲で最小総遅延時間を増大させることはいうまで
もない。

【００４１】このように、設計された論理を変更するこ
となく、且つ、注目したパスＡＢＣ以外のパスになんら
影響を与えることなく、冗長なレジスタを除去できる。

【００４２】（第１の実施形態の第２変形例）次に、パ
ス遅延時間を増大させる変形例を説明する。

【００４３】図５（ａ）に示すように、例えば、最小遅
延パスの１つである論理素子Ｌ１１、Ｌ１２と直列接続
されたレジスタＯ及びレジスタＰとを接続する配線の配
線長（信号伝搬長）を長くするとよい。

【００４４】また、図５（ｂ）に示すように、論理素子
Ｌ１１のレイアウト位置を移動前の配線長よりも移動後
の配線長の方が長くなるように移動させてもよい。

【００４５】また、図５（ｃ）に示すように、例えば、
最小遅延パスの１つである論理素子Ｌ１１、Ｌ１２と直
列接続されたレジスタＯ及びレジスタＰと、最小遅延パ
スの１つである論理素子Ｌ２１、Ｌ２２と直列接続され
たレジスタＱ及びレジスタＲとが配置されている場合
に、パスＯＰとパスＱＲとの各最小遅延時間を共に大き
くする場合を考える。この場合には、図５（ｄ）に示す
ように、パスＯＰに属する論理素子Ｌ１１と、パスＱＲ
に属する論理素子Ｌ２１とのレイアウト位置を互いに交
換することが好ましい。このようにすると、パスＯＰ及
びパスＱＲの信号伝搬長のいずれもが増大するため、い
ずれの最小遅延時間も確実に長くなる。その上、配置位
置を交換するため、チップ面積の増大を招くことがな
い。

【００４６】（第１の実施形態の第３変形例）次に、パ
ス遅延時間を増大させる他の変形例を説明する。

【００４７】図６（ａ）に示すように、例えば、最小遅
延パスの１つである論理素子Ｌ２１、Ｌ２２と接続され
たレジスタＱ及びレジスタＲとが配置されている場合
に、パスＱＲの最小遅延時間を大きくしたいとする。そ
こで、図６（ｂ）に示すように、論理素子Ｌ２１と論理
素子ｌ２２との接続を変えることなく互いの配置位置を
交換する。これにより、パスＱＲの信号伝搬長が増大す
るため、最小遅延時間を確実に長くすることができる。

【００４８】（第１の実施形態の第４変形例）次に、マ
ルチサイクルパスであるパスＤＦに着目し、マルチサイ
クルパスをシングルサイクルパス化することにより、レ
ジスタを除去する方法を説明する。

【００４９】図１に示すように、マルチサイクルパスＤ
Ｆには、パスが１本のみあり、従って最大遅延時間及び
最小遅延時間は共に等しく１７ｎｓであるとする。

【００５０】ここで、図７に示すように、マルチサイク
ルパスＤＦにおける遅延時間がシングルサイクルパスの
遅延制約を満たすように、例えば、１０対７となる位置
にレジスタＬを挿入する。これにより、パスＤＬ間の最
大遅延時間及び最小遅延時間は共に１０ｎｓとなり、パ
スＬＦ間の最大遅延時間及び最小遅延時間は共に７ｎｓ
となる。その結果、マルチサイクルパスＤＦにレジスタ
Ｌを挿入すると、図７に示すレジスタＤは最小総遅延時
間及び最大総遅延時間が共に１９ｎｓとなり、レジスタ
Ｆは最小総遅延時間及び最大総遅延時間が１１ｎｓ及び
１５ｎｓとなり、従って、レジスタＤレジスタＦは共に
制約時間の１０ｎｓを超え且つ２０ｎｓ以下であるた
め、レジスタＤ及びレジスタＦの両方を除去できるよう
になる。このように、マルチサイクルパスＤＦに１個の
レジスタを挿入してシングルサイクルパス化すれば、２
個のレジスタを除去でき、複数のレジスタのうちの削減
可能な候補が増える。

【００５１】このように、本変形例においては、シング
ルサイクルパス化のために挿入するレジスタの個数より
も、除去できるレジスタの個数が多い場合に有効とな
る。従って、シングルサイクルパス化のために挿入する
レジスタの個数が、除去できるレジスタの個数よりも多
くなる場合には、集積回路に含まれるレジスタの総数が
逆に増加することになるため、マルチサイクルパスをわ
ざわざシングルサイクルパス化する必要はなく、マルチ
サイクルパスのままとしておけばよい。

【００５２】また、シングルサイクルパス化のためのレ
ジスタを挿入する場合には、第１〜第３変形例の方法を
用いることができる。

【００５３】また、マルチサイクルパスとして２サイク
ルパスを用いたが３サイクル以上のマルチサイクルパス
であってもよい。但し、３サイクル以上のマルチサイク
ルパスをシングルサイクルパス化するには１パス当たり
２個以上のレジスタを挿入する必要がある。

【００５４】以上、説明を簡単にするために、最小総遅
延時間及び最大総遅延時間が同値の場合を想定したが、
一般にはマルチサイクルパスを含むネットワークがより
複雑であり、挿入するレジスタの挿入位置を工夫するこ
とによって挿入するレジスタの個数を減らす必要があ
る。

【００５５】図８は本実施形態の第４変形例に係る論理
素子Ｌ３１〜Ｌ４０を含むマルチサイクルパスＡＢを表
わしている。図８に示すように、パスＡＢは、レジスタ
Ａ−論理素子Ｌ３１−論理素子Ｌ３２−論理素子Ｌ３３
−論理素子Ｌ３４−レジスタＢからなる第１のパスＰ１
と、レジスタＡ−論理素子Ｌ３５−論理素子Ｌ３６−論
理素子Ｌ３７−論理素子Ｌ３８−レジスタＢからなる第
２のパスＰ２との２本がある。さらに、第１のパスＰ１
及び第２のパスＰ２には、部分的に並列に接続された複
数のパスを有している。

【００５６】以下、シングルサイクルパス化を図るレジ
スタの個数を最小とする方法を説明する。

【００５７】まず、それぞれが少なくとも第１のパスＰ
１及び第２のパスＰ２と交差する４本の分割線ａ、ｂ、
ｃ、ｄを導入する。ここで、分割線ａは論理素子Ｌ３２
及びＬ３３の間と論理素子Ｌ３５及びＬ３６の間におい
て２点で交差する。分割線ｂは論理素子Ｌ３２及びＬ３
３の間と論理素子Ｌ３６及びＬ３７の間において部分的
に並列に接続されたパスを含め３点で交差する。分割線
ｃは論理素子Ｌ３１及びＬ３２の間と論理素子Ｌ３６及
びＬ３７の間において部分的に並列に接続されたパスを
含め４点で交差する。分割線ｄは論理素子Ｌ３１及びＬ
３２の間と論理素子Ｌ３７及びＬ３８の間において部分
的に並列に接続されたパスを含め５点で交差する。

【００５８】次に、パスＡＢと交差する４本の分割線
ａ、ｂ、ｃ、ｄのうち、パスとの交点の数が最小となる
分割線との交点にレジスタを挿入する。前述したよう
に、分割線ａの交点の数は２で最小となるため、図９
（ａ）に示すように、論理素子Ｌ３２と論理素子Ｌ３３
との間にレジスタＣを挿入すると共に、論理素子Ｌ３５
と論理素子Ｌ３６との間にレジスタＤを挿入する。

【００５９】次に、図９（ｂ）に示すように、レジスタ
Ｃ、Ｄを挿入した後、パスＡＣ間、パスＡＤ間、パスＣ
Ｂ間及びパスＤＢ間の最大遅延時間と最小遅延時間とを
算出する。ここでは、パスＤＢ間の最大遅延時間が１５
ｎｓであるため、シングルサイクルパスとならないこと
が分かる。

【００６０】次に、図１０（ａ）に示すように、パスＡ
Ｂとの交点の数が３である分割線ｂと各パスとの交点に
レジスタを挿入する。すなわち、論理素子Ｌ３２と論理
素子Ｌ３３との間にレジスタＣを挿入し、論理素子Ｌ３
６と論理素子Ｌ３９との間にレジスタＤを挿入し、論理
素子Ｌ３６と論理素子Ｌ３７との間にレジスタＥを挿入
する。

【００６１】次に、図１０（ｂ）に示すように、レジス
タＣ、Ｄ、Ｅを挿入した後、パスＡＣ間、パスＡＤ間、
パスＡＥ間、パスＣＢ間、パスＤＢ間及びパスＥＢ間の
最大遅延時間と最小遅延時間とをそれぞれ算出する。こ
のように、最大遅延時間及び最小遅延時間は、いずれの
パスにおいても制約時間の１０ｎｓ以下であるため、各
パスにおける分割線ｂとの交点にレジスタを挿入すれ
ば、挿入するレジスタの個数を最低限に抑えながらも、
シングルサイクルパス化を達成できる。

【００６２】(第２の実施形態)以下、本発明の第２の実
施形態について図面を参照しながら説明する。

【００６３】本実施形態は、回路に遅延素子を挿入した
り、論理素子の配置位置を変更して信号伝搬経路長を長
くしたりすることによって最小遅延時間を延ばすのでは
なく、各レジスタに供給する同期用のクロック信号の到
達時刻を調整することにより、到達時間に差を設け、実
質的な遅延時間を増大させることにより、レジスタを除
去する構成とする。

【００６４】一般に、同期式回路は、回路内のすべての
レジスタに対して同一時刻にクロック信号が入力される
必要がある。従って、同期式回路のレイアウト設計にお
いては、すべてのレジスタに同一時刻にクロック信号が
入力されるようにクロック設計が行なわれる。

【００６５】基準となるクロック信号の入力時刻と実際
のレジスタに入力されるクロック信号の入力時刻との差
をクロックスキューと呼ぶ。ここで、例えば、所定時刻
よりも遅れてレジスタに入力される場合を正のスキュー
とし、逆に、所定時刻よりも先にレジスタに入力される
場合を負のスキューとする。

【００６６】従って、所定時刻よりもクロック信号が５
ｎｓだけ遅れてレジスタに到達する場合は、＋５ｎｓと
表現し、逆に、所定時刻よりもクロック信号が５ｎｓだ
け早くレジスタに到達する場合は、−５ｎｓと表現す
る。

【００６７】図１１（ａ）は本発明の第２の実施形態に
係る半導体集積回路の設計方法を説明するための部分回
路であって、レイアウト設計後にパスの最大及び最小の
各遅延時間を解析した結果を示している。ここでは、ク
ロック周期が１０ｎｓの同期式回路とし、レジスタＡ、
Ｂ、Ｃ、Ｄは入力側からこの順に直列接続されている。
図１１（ａ）に示すように、パスＡＢ間の最大遅延時間
は９ｎｓで最小遅延時間は５ｎｓであり、パスＢＣ間の
最大遅延時間は７ｎｓで最小遅延時間は４ｎｓであり、
パスＣＤ間の最大遅延時間は８ｎｓで最小遅延時間は５
ｎｓである。クロック信号は、レジスタＡに時刻１０ｎ
ｓ、レジスタＢに時刻２０ｎｓ、レジスタＣに時刻３０
ｎｓ、レジスタＤに時刻４０ｎｓと、それぞれ１０ｎｓ
周期で到達するようにクロック設計が行なわれている。
従って、各レジスタのスキューは±０ｎｓである。

【００６８】図１１（ａ）において、レジスタＣを節点
に置き換えるとすると、パスＢＣＤ間の最小総遅延時間
は９ｎｓとなり、クロック周期の１０ｎｓよりも小さい
ので、レジスタＣを除去できない。そこで、図１１
（ｂ）に示すように、レジスタＢとレジスタＣとに到達
するクロック信号に、それぞれ＋５ｎｓ、＋２ｎｓの正
のスキューを設ける。これにより、レジスタＢへのクロ
ック到達時刻が２５ｎｓとなる。

【００６９】パスＢＣ間の最大遅延時間は７ｎｓである
ため、レジスタＣへのクロック信号到達時刻が３２ｎｓ
となるように＋２ｎｓのスキューを設定している。パス
ＣＤ間の最大遅延時間は８ｎｓであるため、レジスタＤ
にはスキューを設定していない。

【００７０】このように、パスＢＣＤ間の最小総遅延時
間の９ｎｓ（＝５ｎｓ＋４ｎｓ）と、レジスタＢへの正
のスキューの＋５ｎｓとの和が、１４ｎｓとなるため、
パス遅延時間制約である１０ｎｓよりも大きくなるの
で、レジスタＣを除去できるようになる。

【００７１】従って、本実施形態によると、論理設計段
階の後工程、特に、レイアウト工程において、システム
クロックの分配に局所的にスキューを発生させることに
より、冗長なレジスタを除去できるため、論理を変える
ことなく、素子数を削減できるので、ＬＳＩのチップ面
積の低減及び消費電力の低減を図ることができ、さらに
は、検査用のデータであるテストベクタ長をも小さくで
きるので、検査効率を向上できる。また、論理を変えな
いため、論理設計段階の回路との誤差が生じない。

【００７２】（第２の実施形態の一変形例）以下、本実
施形態の一変形例について図面を参照しながら説明す
る。

【００７３】これまで説明した各実施形態及び各変形例
においては、最大遅延時間が遅延制約を満たすことを前
提として、パスの最小遅延時間を増大することにより、
冗長なレジスタの除去を行なう方法を説明した。

【００７４】本変形例は、冗長なレジスタの除去を行な
えるようにパスの最小遅延時間を増大すると、最大遅延
時間が遅延制約を満たさなくなる場合に、レジスタに供
給される同期用のクロック信号のレジスタへの到達時間
を調整することにより、パスの信号伝搬時間の遅延制約
を満たすようにする。

【００７５】ここでも、第２の実施形態と同様に、所定
時刻よりもクロック信号が５ｎｓだけ遅れてレジスタに
到達する場合は、＋５ｎｓと表現し、逆に、所定時刻よ
りもクロック信号が５ｎｓだけ早くレジスタに到達する
場合は、−５ｎｓと表現する。

【００７６】図１２（ａ）は本実施形態の一変形例に係
る半導体集積回路の設計方法を説明するための部分回路
であって、パスの最大及び最小の各遅延時間を解析した
結果を示している。ここでは、クロック周期が１０ｎｓ
の同期式回路とし、レジスタＡ、Ｂ、Ｃは入力側からこ
の順に直列接続されている。図１２（ａ）に示すよう
に、パスＡＢ間の最大遅延時間は９ｎｓで最小遅延時間
は２ｎｓであり、パスＢＣ間の最大遅延時間は８ｎｓで
最小遅延時間は２ｎｓである。クロック信号は、レジス
タＡに時刻１０ｎｓ、レジスタＢに時刻２０ｎｓ、レジ
スタＣに時刻３０ｎｓ、それぞれ１０ｎｓ周期で到達す
るようにクロック設計が行なわれている。従って、各レ
ジスタのスキューは±０ｎｓとなっている。

【００７７】ここで、パスＡＢＣ間の最小遅延時間（Ｐ
ｍｉｎ）は４ｎｓとなり、前述の式（１）を満たしてお
らず、式（２）のようになる。Ｐｃｏｎｓｔ−Ｔ＝２０−１０＞２＋２（＝Ｐｍｉｎ） …（２）従って、図１２（ｂ）に示すように、パスＢＣ間に遅延
素子等を挿入してパスＢＣ間の最小遅延時間を７ｎｓだ
け大きくして、２ｎｓから９ｎｓに変更する。これによ
り、式（３）に示すように、式（１）を満たすようにな
る。Ｐｃｏｎｓｔ−Ｔ＝２０−１０＜２＋９（＝Ｐｍｉｎ） …（３）しかしながら、このような最小遅延の増大処理により、
最大遅延時間が最小遅延時間の増加分の２分の１だけ大
きくなるとすると、１１．５ｎｓとなって、パスＢＣ間
の遅延制約の１０ｎｓを超えてしまうという事態が生じ
る。

【００７８】そこで、本変形例においては、図１２
（ｃ）に示すように、レジスタＢへのクロック到達時刻
を１ｎｓ早くし、レジスタＣへのクロック到達時刻を
０．５ｎｓ遅くする。これにより、パスＡＢ間のクロッ
クスキューが−１ｎｓとなり、パスＢＣ間のクロックス
キューが＋１．５ｎｓとなる。従って、レジスタＢＣ間
のクロック周期は１１．５ｎｓとなるため、最大遅延時
間１１．５ｎｓと同値となり遅延制約を満たすようにな
る。

【００７９】一方、クロック信号の到達時刻を調整した
結果、パスＡＢＣにおける信号伝搬時間の制約値が２０
ｎｓから２０．５ｎｓと変化する。しかしながら、式
（４）に示すように、式（１）を満たしているため、レ
ジスタＢを除去することができる。Ｐｃｏｎｓｔ−Ｔ＝２０．５−１０＜２＋９（＝Ｐｍｉｎ） …（４）（第３の実施形態）以下、本発明の第３の実施形態につ
いて図面を参照しながら説明する。

【００８０】本実施形態は、回路の電源電圧を低減し、
素子の駆動能力を低下させることにより、遅延時間を増
大させる構成とする。すなわち、３つの連続するレジス
タからなるパスの最小総遅延時間が制約時間を超え、且
つ、パスの最大総遅延時間が制約時間の２倍よりも小さ
くなる場合に、パスの両端部のレジスタに挟まれたレジ
スタが除去可能となる。

【００８１】図１３（ａ）は本発明の第３の実施形態に
係る半導体集積回路の設計方法を説明するための部分回
路であって、レイアウト設計後にパスの最大及び最小の
各遅延時間を解析した結果を示している。ここでは、ク
ロック周期が１０ｎｓの同期式回路とし、レジスタＡ、
Ｂ、Ｃは入力側からこの順に直列接続されている。図１
３（ａ）に示すように、回路の電源電圧が３Ｖの場合
に、パスＡＢ間の最大遅延時間は５ｎｓで最小遅延時間
は２ｎｓであり、パスＢＣ間の最大遅延時間は６ｎｓで
最小遅延時間は５ｎｓである。

【００８２】ここで、図１３（ｂ）に示すように、回路
の電源電圧を３Ｖから２Ｖに下げると、パスＡＢ間及び
パスＢＣ間の最大遅延時間はそれぞれ７ｎｓ及び８ｎｓ
となり、これらの和１５ｎｓがパスＡＢＣの遅延制約の
２０ｎｓを超えないため、この電圧低減処理は有効であ
ることが分かる。

【００８３】さらに、この電圧低減処理により、パスＡ
Ｂ間及びパスＢＣ間の最小遅延時間はそれぞれ４ｎｓ及
び７ｎｓとなるため、レジスタＢを節点Ｂに置き換えた
ときの節点Ｂを含むパスＡＢＣの最小総遅延時間は１１
ｎｓとなって、パスの遅延制約よりも大きくなる。従っ
て、パスＡＢ及びパスＢＣ間の論理素子群（図示せず）
に印加する電圧を３Ｖから２Ｖに低減することにより、
レジスタＢを除去できるようになる。

【００８４】このように、本実施形態によると、論理設
計段階の後工程、特に、レイアウト工程において、電源
電圧を低減することにより、冗長なレジスタを除去でき
る。その結果、論理を変えることなく素子数を削減でき
るため、ＬＳＩのチップ面積及び消費電力の低減を図る
ことができる。さらには、検査用のデータであるテスト
ベクタ長をも小さくできるので、検査効率を向上でき
る。また、論理を変えないため、論理設計段階の回路と
の誤差が生じることがない。

【００８５】

【発明の効果】本発明に係る半導体集積回路の設計方法
によると、論理設計段階の後工程、特に、レイアウト工
程において論理を変更することなく冗長なレジスタを除
去できるため、チップ面積の削減及び消費電力の低減を
図ることができる。また、回路規模を小さくできるた
め、検査用のデータであるテストベクタ長をも小さくで
きるので、検査効率を向上できる。

【００８６】本発明に係る他の半導体集積回路の設計方
法によると、マルチサイクルパスを有している場合に、
該マルチサイクルパスに仮のレジスタを挿入して仮にシ
ングルサイクルパスに変更した場合に、挿入した仮のレ
ジスタの個数よりも多くのレジスタが除去できる場合に
は、マルチサイクルパスをシングルサイクルパス化する
ため、除去可能なレジスタを選択する選択肢が増えるこ
ととなる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体集積回路
の設計方法を示す部分回路図である。

【図２】本発明の第１の実施形態に係る半導体集積回路
の設計方法を示す部分回路図である。

【図３】本発明の第１の実施形態の第１変形例に係る半
導体集積回路の設計方法を示す部分回路図である。

【図４】本発明の第１の実施形態の第１変形例に係る半
導体集積回路の設計方法を示す部分回路図である。

【図５】（ａ）〜（ｄ）は本発明の第１の実施形態の第
２変形例に係る半導体集積回路の設計方法を示す部分回
路図である。

【図６】（ａ）及び（ｂ）は本発明の第１の実施形態の
第３変形例に係る半導体集積回路の設計方法を示す部分
回路図である。

【図７】本発明の第１の実施形態の第４変形例に係る半
導体集積回路の設計方法を示す部分回路図である。

【図８】本発明の第１の実施形態の第４変形例に係る半
導体集積回路の設計方法を示す部分回路図である。

【図９】（ａ）及び（ｂ）は本発明の第１の実施形態の
第４変形例に係る半導体集積回路の設計方法を示す部分
回路図である。

【図１０】（ａ）及び（ｂ）は本発明の第１の実施形態
の第４変形例に係る半導体集積回路の設計方法を示す部
分回路図である。

【図１１】（ａ）及び（ｂ）は本発明の第２の実施形態
に係る半導体集積回路の設計方法を示す部分回路図であ
る。

【図１２】（ａ）〜（ｃ）は本発明の第２の実施形態の
一変形例に係る半導体集積回路の設計方法を示す部分回
路図である。

【図１３】（ａ）及び（ｂ）は本発明の第３の実施形態
に係る半導体集積回路の設計方法を示す部分回路図であ
る。

【符合の説明】

Ｌ１論理素子群Ｌ２論理素子群Ｌ１論理素子群Ｌ１１論理素子Ｌ１２論理素子Ｌ２１論理素子Ｌ２２論理素子Ｌ３１論理素子Ｌ３２論理素子Ｌ３３論理素子Ｌ３４論理素子Ｌ３５論理素子Ｌ３６論理素子Ｌ３７論理素子Ｌ３８論理素子Ｌ３９論理素子Ｌ４０論理素子Ｐ１第１のパスＰ２第２のパス

Claims

【特許請求の範囲】

【請求項１】それぞれが複数の論理素子を含む第１の
論理素子群及び第２の論理素子群と、出力側が前記第１
の論理素子群の入力側と接続された第１のレジスタと、
入力側が前記第１の論理素子群の出力側と接続され出力
側が前記第２の論理素子群の入力側と接続された第２の
レジスタと、入力側が前記第２の論理素子群の出力側と
接続された第３のレジスタとを備えた同期式の半導体集
積回路の設計方法であって、前記第１のレジスタ及び第２のレジスタ間における複数
の信号伝搬経路に要する信号伝搬時間のうちの最小遅延
時間と前記第２のレジスタ及び第３のレジスタ間におけ
る複数の信号伝搬経路に要する信号伝搬時間のうちの最
小遅延時間との和である最小総遅延時間を求める最小総
遅延時間算出工程と、前記最小総遅延時間が、前記第１のレジスタ及び第２の
レジスタ間の信号伝搬時間を規制する制約時間と前記第
２のレジスタ及び第３のレジスタ間の信号伝搬時間を規
制する制約時間との和からクロック周期分を差し引いた
時間よりも大きい場合に、前記第２のレジスタを除去す
ることにより、前記第１の論理素子群及び第２の論理素
子群を接続するレジスタ除去工程とを備えていることを
特徴とする半導体集積回路の設計方法。
【請求項２】それぞれが複数の論理素子を含む第１の
論理素子群、第２の論理素子群及び第３の論理素子群
と、出力側が前記第１の論理素子群の入力側と接続され
た第１のレジスタと、入力側が前記第１の論理素子群の
出力側と接続され出力側が前記第２の論理素子群の入力
側と接続された第２のレジスタと、入力側が前記第２の
論理素子群の出力側と接続され出力側が前記第３の論理
素子群の入力側と接続された第３のレジスタと、入力側
が前記第３の論理素子群の出力側と接続された第４のレ
ジスタとを備えた同期式の半導体集積回路の設計方法で
あって、前記第２のレジスタ及び第３のレジスタ間の信号伝搬経
路が所定動作に複数回のクロック周期を要するマルチサ
イクルパスである場合に、少なくとも１つの仮のレジス
タを前記マルチサイクルパスがシングルサイクルパスと
なるように挿入することにより、前記マルチサイクルパ
スを仮のシングルサイクルパスとする仮シングルサイク
ルパス化工程と、前記第１のレジスタ及び第２のレジスタ間における複数
の信号伝搬経路に要する信号伝搬時間のうちの最小遅延
時間と前記第２のレジスタ及び仮のレジスタ間における
複数の信号伝搬経路に要する信号伝搬時間のうちの最小
遅延時間との和である第１の最小総遅延時間を求める第
１の最小総遅延時間算出工程と、前記仮のレジスタ及び第３のレジスタ間における複数の
信号伝搬経路に要する信号伝搬時間のうちの最小遅延時
間と前記第３のレジスタ及び第４のレジスタ間における
複数の信号伝搬経路に要する信号伝搬時間のうちの最小
遅延時間との和である第２の最小総遅延時間を求める第
２の最小総遅延時間算出工程と、前記第１の最小総遅延時間が、前記第１のレジスタ及び
第２のレジスタ間の信号伝搬時間を規制する制約時間と
前記第２のレジスタ及び仮のレジスタ間の信号伝搬時間
を規制する制約時間との和からクロック周期分を差し引
いた時間よりも大きい場合に、前記第２のレジスタを仮
に除去する第１の仮除去工程と、前記第２の最小総遅延時間が、前記仮のレジスタ及び第
３のレジスタ間の信号伝搬時間を規制する制約時間と前
記第３のレジスタ及び第４のレジスタ間の信号伝搬時間
を規制する制約時間との和からクロック周期分を差し引
いた時間よりも大きい場合に、前記第３のレジスタを仮
に除去する第２の仮除去工程と、挿入された仮のレジスタの個数と除去されたレジスタの
個数とを比較し、挿入されたレジスタの個数の方が多い
場合には、前記仮のレジスタの挿入を止めると共に除去
された前記第２のレジスタ又は第３のレジスタを元の位
置に戻して、前記マルチサイクルパスに復旧するパス復
旧工程と、除去されたレジスタの個数の方が多い場合には、仮のシ
ングルサイクルパスを正規のシングルサイクルパスとす
るシングルサイクルパス化工程とを備えていることを特
徴とする半導体集積回路の設計方法。
【請求項３】それぞれが複数の論理素子を含む第１の
論理素子群及び第２の論理素子群と、出力側が前記第１
の論理素子群の入力側と接続された第１のレジスタと、
入力側が前記第１の論理素子群の出力側と接続され出力
側が前記第２の論理素子群の入力側と接続された第２の
レジスタと、入力側が前記第２の論理素子群の出力側と
接続された第３のレジスタとを備えた同期式の半導体集
積回路の設計方法であって、前記第１のレジスタ及び第２のレジスタ間における複数
の信号伝搬経路に要する信号伝搬時間のうちの最小遅延
時間と前記第２のレジスタ及び第３のレジスタ間におけ
る複数の信号伝搬経路に要する信号伝搬時間のうちの最
小遅延時間との和である最小総遅延時間を求める最小総
遅延時間算出工程と、前記最小総遅延時間が、前記第１のレジスタ及び第２の
レジスタ間の信号伝搬時間を規制する制約時間と前記第
２のレジスタ及び第３のレジスタ間の信号伝搬時間を規
制する制約時間との和からクロック周期分を差し引いた
時間よりも大きくなるように、前記第１の論理素子群又
は前記第２の論理素子群の回路を変更する回路変更工程
と、前記第２のレジスタを除去することにより、前記第１の
論理素子群及び第２の論理素子群を接続するレジスタ除
去工程とを備えていることを特徴とする半導体集積回路
の設計方法。
【請求項４】それぞれが複数の論理素子を含む第１の
論理素子群、第２の論理素子群及び第３の論理素子群
と、出力側が前記第１の論理素子群の入力側と接続され
た第１のレジスタと、入力側が前記第１の論理素子群の
出力側と接続され出力側が前記第２の論理素子群の入力
側と接続された第２のレジスタと、入力側が前記第２の
論理素子群の出力側と接続され、出力側が前記第３の論
理素子群の入力側と接続された第３のレジスタと、入力
側が前記第３の論理素子群の出力側と接続された第４の
レジスタとを備えた同期式の半導体集積回路の設計方法
であって、前記第２のレジスタ及び第３のレジスタ間の信号伝搬経
路が所定動作に複数回のクロック周期を要するマルチサ
イクルパスである場合に、少なくとも１つの仮のレジス
タを前記マルチサイクルパスがシングルサイクルパスと
なるように挿入することにより、前記マルチサイクルパ
スを仮のシングルサイクルパスとする仮シングルサイク
ルパス化工程と、前記第１のレジスタ及び第２のレジスタ間における複数
の信号伝搬経路に要する信号伝搬時間のうちの最小遅延
時間と前記第２のレジスタ及び仮のレジスタ間における
複数の信号伝搬経路に要する信号伝搬時間のうちの最小
遅延時間との和である第１の最小総遅延時間を求める第
１の最小総遅延時間算出工程と、前記仮のレジスタ及び第３のレジスタ間における複数の
信号伝搬経路に要する信号伝搬時間のうちの最小遅延時
間と前記第３のレジスタ及び第４のレジスタ間における
複数の信号伝搬経路に要する信号伝搬時間のうちの最小
遅延時間との和である第２の最小総遅延時間を求める第
２の最小総遅延時間算出工程と、前記第１の最小総遅延時間が、前記第１のレジスタ及び
第２のレジスタ間の信号伝搬時間を規制する制約時間と
前記第２のレジスタ及び仮のレジスタ間の信号伝搬時間
を規制する制約時間との和からクロック周期分を差し引
いた時間よりも大きくなるように、前記第１の論理素子
群又は第２の論理素子群の回路を変更する第１の回路変
更工程と、前記第２の最小総遅延時間が、前記仮のレジスタ及び第
３のレジスタ間の信号伝搬時間を規制する制約時間と前
記第３のレジスタ及び第４のレジスタ間の信号伝搬時間
を規制する制約時間との和からクロック周期分を差し引
いた時間よりも大きくなるように、前記第２の論理素子
群又は第３の論理素子群の回路を変更する第２の回路変
更工程と、前記第２のレジスタ又は前記第３のレジスタを仮に除去
するレジスタ仮除去工程と、挿入された仮のレジスタの個数と除去されたレジスタの
個数とを比較し、挿入されたレジスタの個数の方が多い
場合には、前記仮のレジスタの挿入を止めると共に除去
された前記第２のレジスタ又は第３のレジスタ及び変更
した回路を元に戻して、前記マルチサイクルパスに復旧
するパス復旧工程と、除去されたレジスタの個数の方が多い場合には、仮のシ
ングルサイクルパスを正規のシングルサイクルパスとす
るシングルサイクルパス化工程とを備えていることを特
徴とする半導体集積回路の設計方法。
【請求項５】前記仮シングルサイクルパス化工程は、前記マルチサイクルパスに対して、それぞれが前記複数
の信号伝搬経路と交差するように複数の分割線を配置す
る分割線配置工程と、前記複数の信号伝搬経路との交点の数が最も少なくなる
第１の分割線を選択する最少分割線選択工程と、前記第１の分割線と前記複数の信号伝搬経路との交点に
前記仮のレジスタを挿入し、挿入された前記仮のレジス
タがシングルサイクルパスを形成するか否かを判定する
判定工程と、挿入された前記仮のレジスタがシングルサイクルパスを
形成しない場合に、前記第１の分割線よりも前記交点の
数が多い第２の分割線を選択し、前記判定工程から繰り
返す繰り返し工程とを含むことを特徴とする請求項２又
は４に記載の半導体集積回路の設計方法。
【請求項６】前記回路変更工程は、信号伝搬経路に属する配線の配線長を長くする工程を含
むことを特徴とする請求項３又は４に記載の半導体集積
回路の設計方法。
【請求項７】前記回路変更工程は、前記最小総遅延時間を与える信号伝搬経路に属する複数
の論理素子のうちのいずれかの配置位置を信号伝搬時間
が長くなるように移動させる工程を含むことを特徴とす
る請求項３又は４に記載の半導体集積回路の設計方法。
【請求項８】前記回路変更工程は、前記最小総遅延時間又は該最小総遅延時間に近い遅延時
間を与える複数の信号伝搬経路を抽出する工程と、抽出した複数の信号伝搬経路のうち、一の信号伝搬経路
に属する一の論理素子と他の信号伝搬経路に属する他の
論理素子とをそれぞれ配線の接続を変更することなく互
いの配置位置を入れ替える工程とを含むことを特徴とす
る請求項３又は４に記載の半導体集積回路の設計方法。
【請求項９】前記回路変更工程は、前記最小総遅延時間を与える信号伝搬経路に属する複数
の論理素子のうち、入力側に位置する一の論理素子と出
力側に位置する他の論理素子とを配線の接続を変更する
ことなく互いの配置位置を入れ替える工程を含むことを
特徴とする請求項３又は４に記載の半導体集積回路の設
計方法。
【請求項１０】前記回路変更工程は、前記最小総遅延時間を与える信号伝搬経路に遅延素子を
挿入する工程を含むことを特徴とする請求項３又は４に
記載の半導体集積回路の設計方法。
【請求項１１】前記回路変更工程は、前記最小総遅延時間を与える信号伝搬経路に属する論理
素子の駆動能力を小さくする工程を含むことを特徴とす
る請求項３又は４に記載の半導体集積回路の設計方法。
【請求項１２】それぞれが複数の論理素子を含む第１
の論理素子群及び第２の論理素子群と、出力側が前記第
１の論理素子群の入力側と接続された第１のレジスタ
と、入力側が前記第１の論理素子群の出力側と接続され
出力側が前記第２の論理素子群の入力側と接続された第
２のレジスタと、入力側が前記第２の論理素子群の出力
側と接続された第３のレジスタとを備えた同期式の半導
体集積回路の設計方法であって、前記第１のレジスタ及び第２のレジスタ間における複数
の信号伝搬経路に要する信号伝搬時間のうちの最小遅延
時間と、前記第２のレジスタ及び第３のレジスタ間にお
ける複数の信号伝搬経路に要する信号伝搬時間のうちの
最小遅延時間と、前記第１のレジスタへのクロック信号
の到達時間との和から、前記第３のレジスタへのクロッ
ク信号の到達時間を差し引いた最小総伝搬遅延時間を求
める最小総伝搬遅延時間算出工程と、前記第１のレジスタ及び第２のレジスタ間における複数
の信号伝搬経路に要する信号伝搬時間のうちの最大遅延
時間と、前記第２のレジスタ及び第３のレジスタ間にお
ける複数の信号伝搬経路に要する信号伝搬時間のうちの
最大遅延時間と、前記第３のレジスタへのクロック信号
の到達時間との和から、前記第１のレジスタへのクロッ
ク信号の到達時間を差し引いた最大総伝搬遅延時間を求
める最大総伝搬遅延時間算出工程と、前記最小総伝搬遅延時間が、前記第１のレジスタ及び第
２のレジスタ間の信号伝搬時間を規制する制約時間と前
記第２のレジスタ及び第３のレジスタ間の信号伝搬時間
を規制する制約時間との和からクロック周期分を差し引
いた時間よりも大きく、且つ、前記最大総伝搬遅延時間
が、前記第１のレジスタ及び第２のレジスタ間の信号伝
搬時間を規制する制約時間と前記第２のレジスタ及び第
３のレジスタ間の信号伝搬時間を規制する制約時間との
和よりも小さくなるように、前記第１のレジスタ又は前
記第３のレジスタに到達するクロック信号の到達時間を
調整することにより、前記第２のレジスタを除去するレ
ジスタ除去工程とを備えていることを特徴とする半導体
集積回路の設計方法。
【請求項１３】それぞれが複数の論理素子を含む第１
の論理素子群及び第２の論理素子群と、出力側が前記第
１の論理素子群の入力側と接続された第１のレジスタ
と、入力側が前記第１の論理素子群の出力側と接続され
出力側が前記第２の論理素子群の入力側と接続された第
２のレジスタと、入力側が前記第２の論理素子群の出力
側と接続された第３のレジスタとを備えた同期式の半導
体集積回路の設計方法であって、前記第１の論理素子群及び第２の論理素子群に印加する
電源電圧値を低減する電源電圧低減工程と、前記第１のレジスタ及び第２のレジスタ間の複数の信号
伝搬経路に要する信号伝搬時間のうちの最小遅延時間と
前記第２のレジスタ及び第３のレジスタ間の複数の信号
伝搬経路に要する信号伝搬時間のうちの最小遅延時間と
の和である最小総遅延時間を求める最小総遅延時間算出
工程と、前記第１のレジスタ及び第２のレジスタ間の複数の信号
伝搬経路に要する信号伝搬時間のうちの最大遅延時間と
前記第２のレジスタ及び第３のレジスタ間の複数の信号
伝搬経路に要する信号伝搬時間のうちの最大遅延時間と
の和である最大総遅延時間を求める最大総遅延時間算出
工程と、前記最小総遅延時間が、前記第１のレジスタ及び第２の
レジスタ間の信号伝搬時間を規制する制約時間と前記第
２のレジスタ及び第３のレジスタ間の信号伝搬時間を規
制する制約時間との和からクロック周期分を差し引いた
時間よりも大きく、且つ、前記最大総遅延時間が、前記
第１のレジスタ及び第２のレジスタ間の信号伝搬時間を
規制する制約時間と前記第２のレジスタ及び第３のレジ
スタ間の信号伝搬時間を規制する制約時間との和よりも
小さくなる場合に、前記第２のレジスタを除去するレジ
スタ除去工程とを備えていることを特徴とする半導体集
積回路の設計方法。