JP2000207204A - プロセッサ装置および集積回路 - Google Patents
プロセッサ装置および集積回路Info
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- 238000012545 processing Methods 0.000 claims description 40
- 230000015654 memory Effects 0.000 claims description 37
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000011161 development Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3818—Decoding for concurrent execution
- G06F9/382—Pipelined decoding, e.g. using predecoding
-
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-
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Abstract
(57)【要約】
【課題】処理モジュール切り換え時のオーバーヘッドを
少なくし、所望の処理を効率よく高速に行うプロセッサ
装置を提供する。 【解決手段】プロセッサ装置１０においては、一連のイ
ンストラクションがメインプログラム用プリフェッチャ
１３でプリフェッチされ、プリデコーダ１４でプリデコ
ードされ、マルチプレクサ１８を介してデコーダ１２お
よび実行ユニット１１に供給され所望の処理が行われ
る。プリデコーダ１４でマクロコマンドを実行するイン
ストラクションを検出した場合には、そのマクロコマン
ドのインストラクションをマクロプログラム用のプリフ
ェッチャ１５-iにプリフェッチし、プリデコーダ１６-i
でプリデコードしておく。これにより、マクロコマンド
への処理の分岐が発生した時には、マルチプレクサ１８
を切り換えるのみで、直ちにマクロコマンドのインスト
ラクションを実行ユニット１１に供給できる。
少なくし、所望の処理を効率よく高速に行うプロセッサ
装置を提供する。 【解決手段】プロセッサ装置１０においては、一連のイ
ンストラクションがメインプログラム用プリフェッチャ
１３でプリフェッチされ、プリデコーダ１４でプリデコ
ードされ、マルチプレクサ１８を介してデコーダ１２お
よび実行ユニット１１に供給され所望の処理が行われ
る。プリデコーダ１４でマクロコマンドを実行するイン
ストラクションを検出した場合には、そのマクロコマン
ドのインストラクションをマクロプログラム用のプリフ
ェッチャ１５-iにプリフェッチし、プリデコーダ１６-i
でプリデコードしておく。これにより、マクロコマンド
への処理の分岐が発生した時には、マルチプレクサ１８
を切り換えるのみで、直ちにマクロコマンドのインスト
ラクションを実行ユニット１１に供給できる。
Description
【０００１】
【発明の属する技術分野】本発明は、プログラムに従っ
て所望の演算処理を行うプロセッサ装置であって、特
に、たとえばマクロコマンドプログラムなどの下層のプ
ログラムモジュールへの処理の分岐時および復帰時のオ
ーバーヘッドを無くし、高速に効率よく所望の処理を行
うことができるプロセッサ装置、および、そのようなプ
ロセッサ装置を内蔵するたとえば特定用途向けＩＣのよ
うな集積回路に関する。
て所望の演算処理を行うプロセッサ装置であって、特
に、たとえばマクロコマンドプログラムなどの下層のプ
ログラムモジュールへの処理の分岐時および復帰時のオ
ーバーヘッドを無くし、高速に効率よく所望の処理を行
うことができるプロセッサ装置、および、そのようなプ
ロセッサ装置を内蔵するたとえば特定用途向けＩＣのよ
うな集積回路に関する。
【０００２】
【従来の技術】プログラムに従って所望の処理を行うい
わゆるマイクロプロセッサユニット（ＭＰＵ）（以後、
単にプロセッサと言う場合もある。）においては、近
年、種々の高速アーキテクチャの開発や動作周波数の高
速化などが行われており、処理速度の高速化が著しい。
また、半導体技術の進展により、プロセッサを含む所望
の回路を１つの半導体集積回路（ＩＣ）上に構成するこ
とが比較的容易に行えるようになっており、所望の処理
を、プロセッサを含みその処理に特化され最適化された
専用回路により高速に効率よく行えるようにしたいわゆ
る特定用途向けＩＣ（ＡＳＩＣ）の開発、利用が盛んに
行われている。
わゆるマイクロプロセッサユニット（ＭＰＵ）（以後、
単にプロセッサと言う場合もある。）においては、近
年、種々の高速アーキテクチャの開発や動作周波数の高
速化などが行われており、処理速度の高速化が著しい。
また、半導体技術の進展により、プロセッサを含む所望
の回路を１つの半導体集積回路（ＩＣ）上に構成するこ
とが比較的容易に行えるようになっており、所望の処理
を、プロセッサを含みその処理に特化され最適化された
専用回路により高速に効率よく行えるようにしたいわゆ
る特定用途向けＩＣ（ＡＳＩＣ）の開発、利用が盛んに
行われている。
【０００３】しかし、そのようなプロセッサにおいて
は、プロセッサにプログラムやデータを供給するバスや
周辺回路の処理速度がプロセッサの処理速度に対して追
いつかない状態、いわゆるバスネックやメモリネックの
状態となり、プロセッサの処理能力を十分に使用できな
い状態が発生している。そのために、多段のプリフェッ
チキューやインストラクションキャッシュなどを設け
て、たとえば実行対象のプログラムを先読みするなどし
て、実行効率の改善を図っている。
は、プロセッサにプログラムやデータを供給するバスや
周辺回路の処理速度がプロセッサの処理速度に対して追
いつかない状態、いわゆるバスネックやメモリネックの
状態となり、プロセッサの処理能力を十分に使用できな
い状態が発生している。そのために、多段のプリフェッ
チキューやインストラクションキャッシュなどを設け
て、たとえば実行対象のプログラムを先読みするなどし
て、実行効率の改善を図っている。
【０００４】
【発明が解決しようとする課題】しかしながら、そのよ
うなプロセッサにおいても、たとえば分岐命令が発生し
た時には、プリフェッチされたプログラムを用いること
ができず新たに分岐先のプログラムをフェッチする必要
が生じ、プロセッサの処理が待機させられる処理効率が
下がるという問題がある。特に、近年では、実際の実行
プログラムレベルは関数として構成するなどした関数や
サブルーチン、マクロコマンドなどを多用した階層化構
造のプログラムが多いが、そのようなプログラムを実行
する場合には、メインプログラムと下層の処理モジュー
ル、あるいは処理モジュールとさらに下層の処理モジュ
ールとの間で処理の制御の移動を行う必要があるため、
その際にオーバーヘッドが生じ、処理効率を向上させる
上での障害となっている。
うなプロセッサにおいても、たとえば分岐命令が発生し
た時には、プリフェッチされたプログラムを用いること
ができず新たに分岐先のプログラムをフェッチする必要
が生じ、プロセッサの処理が待機させられる処理効率が
下がるという問題がある。特に、近年では、実際の実行
プログラムレベルは関数として構成するなどした関数や
サブルーチン、マクロコマンドなどを多用した階層化構
造のプログラムが多いが、そのようなプログラムを実行
する場合には、メインプログラムと下層の処理モジュー
ル、あるいは処理モジュールとさらに下層の処理モジュ
ールとの間で処理の制御の移動を行う必要があるため、
その際にオーバーヘッドが生じ、処理効率を向上させる
上での障害となっている。
【０００５】したがって、本発明の目的は、分岐条件が
発生した時や処理モジュールの切り換えなどが発生した
際のオーバーヘッドを少なくし、より効率よく所望の処
理が行えるプロセッサ装置を提供することにある。ま
た、本発明の他の目的は、そのようなプロセッサ装置を
内蔵し、所望の処理を効率よく高速に行うことができる
集積回路を提供することにある。
発生した時や処理モジュールの切り換えなどが発生した
際のオーバーヘッドを少なくし、より効率よく所望の処
理が行えるプロセッサ装置を提供することにある。ま
た、本発明の他の目的は、そのようなプロセッサ装置を
内蔵し、所望の処理を効率よく高速に行うことができる
集積回路を提供することにある。
【０００６】
【課題を解決するための手段】前記課題を解決するため
に、本発明のプロセッサ装置は、一連のインストラクシ
ョンを順次プリフェッチする複数のプリフェッチ手段
と、前記複数のプリフェッチ手段に対応して設けられ、
前記プリフェッチしたインストラクションより、少なく
とも処理順序が連続でなくなるインストラクションを検
出する複数のプリデコーダと、前記プリデコーダにおい
て前記処理順序が連続でなくなるインストラクションを
検出した場合に、当該プリデコーダに対応した前記プリ
フェッチ手段とは異なる他のプリフェッチ手段に、当該
一連のインストラクションとは連続でない新たな一連の
インストラクションをプリフェッチさせるプリフェッチ
制御手段と、前記複数のプリデコーダより、実行対象の
インストラクションを有するプリデコーダを選択し、当
該インストラクションを順次読み出す選択手段と、前記
読み出されたインストラクションに従った所定の処理を
実行するプロセッサ手段とを有する。
に、本発明のプロセッサ装置は、一連のインストラクシ
ョンを順次プリフェッチする複数のプリフェッチ手段
と、前記複数のプリフェッチ手段に対応して設けられ、
前記プリフェッチしたインストラクションより、少なく
とも処理順序が連続でなくなるインストラクションを検
出する複数のプリデコーダと、前記プリデコーダにおい
て前記処理順序が連続でなくなるインストラクションを
検出した場合に、当該プリデコーダに対応した前記プリ
フェッチ手段とは異なる他のプリフェッチ手段に、当該
一連のインストラクションとは連続でない新たな一連の
インストラクションをプリフェッチさせるプリフェッチ
制御手段と、前記複数のプリデコーダより、実行対象の
インストラクションを有するプリデコーダを選択し、当
該インストラクションを順次読み出す選択手段と、前記
読み出されたインストラクションに従った所定の処理を
実行するプロセッサ手段とを有する。
【０００７】このような構成のプロセッサ装置において
は、実行プログラムの一連のインストラクションがプリ
フェッチ手段のいずれかで順次プリフェッチされ、対応
するプリデコーダでプリデコードされ、選択手段を介し
てプロセッサ手段に供給され、所望の処理が行われる。
この際、プリデコーダで少なくとも処理順序が連続でな
くなるインストラクションを検出した場合には、そのイ
ンストラクションに基づく新たな一連のインストラクシ
ョンを、他のプリフェッチ手段に順次プリフェッチさ
せ、またプリデコーダにおいてプリデコードしておく。
そのインストラクションの実行により分岐が発生した時
には、選択手段によりプリデコーダを切り換えるのみ
で、直ちに新たな一連のインストラクションがプロセッ
サ手段に供給されるようになる。
は、実行プログラムの一連のインストラクションがプリ
フェッチ手段のいずれかで順次プリフェッチされ、対応
するプリデコーダでプリデコードされ、選択手段を介し
てプロセッサ手段に供給され、所望の処理が行われる。
この際、プリデコーダで少なくとも処理順序が連続でな
くなるインストラクションを検出した場合には、そのイ
ンストラクションに基づく新たな一連のインストラクシ
ョンを、他のプリフェッチ手段に順次プリフェッチさ
せ、またプリデコーダにおいてプリデコードしておく。
そのインストラクションの実行により分岐が発生した時
には、選択手段によりプリデコーダを切り換えるのみ
で、直ちに新たな一連のインストラクションがプロセッ
サ手段に供給されるようになる。
【０００８】また、本発明の集積回路は、プログラムモ
ジュールを適宜呼び出しながら所望の処理を実行するメ
インプログラムを構成する一連のインストラクションを
順次プリフェッチする第１のプリフェッチ手段と、各々
所定の処理を行う複数のプログラムモジュールを構成す
る一連のインストラクションを順次プリフェッチする複
数の第２のプリフェッチ手段と、前記第１プリフェッチ
手段および前記複数の第２のプリフェッチ手段に各々対
応して設けられ、前記プリフェッチしたインストラクシ
ョンより、少なくとも前記プログラムモジュールを呼び
出すインストラクションを検出する複数のプリデコーダ
と、前記プリデコーダにおいて前記プログラムモジュー
ルを呼び出すインストラクションを検出した場合に、当
該プリデコーダに対応した前記プリフェッチ手段とは異
なる他のプリフェッチ手段に、当該呼び出された新たな
プログラムモジュールをプリフェッチさせるプリフェッ
チ制御手段と、前記複数のプリデコーダより、実行対象
のインストラクションを有するプリデコーダを選択し、
当該インストラクションを順次読み出す選択手段と、前
記読み出されたインストラクションに従った所定の処理
を実行するプロセッサ手段とを有する。
ジュールを適宜呼び出しながら所望の処理を実行するメ
インプログラムを構成する一連のインストラクションを
順次プリフェッチする第１のプリフェッチ手段と、各々
所定の処理を行う複数のプログラムモジュールを構成す
る一連のインストラクションを順次プリフェッチする複
数の第２のプリフェッチ手段と、前記第１プリフェッチ
手段および前記複数の第２のプリフェッチ手段に各々対
応して設けられ、前記プリフェッチしたインストラクシ
ョンより、少なくとも前記プログラムモジュールを呼び
出すインストラクションを検出する複数のプリデコーダ
と、前記プリデコーダにおいて前記プログラムモジュー
ルを呼び出すインストラクションを検出した場合に、当
該プリデコーダに対応した前記プリフェッチ手段とは異
なる他のプリフェッチ手段に、当該呼び出された新たな
プログラムモジュールをプリフェッチさせるプリフェッ
チ制御手段と、前記複数のプリデコーダより、実行対象
のインストラクションを有するプリデコーダを選択し、
当該インストラクションを順次読み出す選択手段と、前
記読み出されたインストラクションに従った所定の処理
を実行するプロセッサ手段とを有する。
【０００９】
【発明の実施の形態】本発明のプロセッサ装置の一実施
の形態を図１および図２を参照して説明する。図１は、
本発明のプロセッサ装置の構成を示すブロック図であ
る。プロセッサ装置１０は、実行ユニット１１、インス
トラクションデコーダ１２、メインプログラムインスト
ラクションプリフェッチャ１３、メインプログラムイン
スラクションプリデコーダ１４、ｎ個のマクロプログラ
ムインストラクションプリフェッチャ１５-1〜１５-n、
ｎ個のマクロプログラムインスラクションプリデコーダ
１６-1〜１６-n、マルチプレクサ１８、メインプログラ
ムカウンタ１９、マクロコマンドアドレステーブル２
０、ｎ個のマクロコマンドプログラムカウンタ２１-1〜
２１-nおよびシーケンスコントローラ２２を有する。な
お、図１には、このプロセッサ装置１０に、処理対象の
プログラムのメインプログラムが記憶されているメイン
プログラムメモリ３０と、マクロブロックプログラムが
順次記憶されているマクロプログラムメモリ３１とが接
続されている状態を示してある。
の形態を図１および図２を参照して説明する。図１は、
本発明のプロセッサ装置の構成を示すブロック図であ
る。プロセッサ装置１０は、実行ユニット１１、インス
トラクションデコーダ１２、メインプログラムインスト
ラクションプリフェッチャ１３、メインプログラムイン
スラクションプリデコーダ１４、ｎ個のマクロプログラ
ムインストラクションプリフェッチャ１５-1〜１５-n、
ｎ個のマクロプログラムインスラクションプリデコーダ
１６-1〜１６-n、マルチプレクサ１８、メインプログラ
ムカウンタ１９、マクロコマンドアドレステーブル２
０、ｎ個のマクロコマンドプログラムカウンタ２１-1〜
２１-nおよびシーケンスコントローラ２２を有する。な
お、図１には、このプロセッサ装置１０に、処理対象の
プログラムのメインプログラムが記憶されているメイン
プログラムメモリ３０と、マクロブロックプログラムが
順次記憶されているマクロプログラムメモリ３１とが接
続されている状態を示してある。
【００１０】まず、各部の構成について説明する。実行
ユニット１１は、供給される処理対象のデータに対し
て、インストラクションデコーダ１２より供給されるイ
ンストラクションに従った所望の処理を実際に行う演算
処理部である。
ユニット１１は、供給される処理対象のデータに対し
て、インストラクションデコーダ１２より供給されるイ
ンストラクションに従った所望の処理を実際に行う演算
処理部である。
【００１１】インストラクションデコーダ１２は、後述
するマルチプレクサ１８により選択されて供給されるメ
インプログラムインスラクションプリデコーダ１４また
はマクロプログラムインスラクションプリデコーダ１６
-i（ｉ＝１〜ｎ）でプリデコードされたインストラクシ
ョンデータをさらにデコードし、実行ユニット１１がそ
のインストラクションデータに基づいた所望の処理を行
うように、実行ユニット１１に対する制御コードを生成
して実行ユニット１１に出力する。
するマルチプレクサ１８により選択されて供給されるメ
インプログラムインスラクションプリデコーダ１４また
はマクロプログラムインスラクションプリデコーダ１６
-i（ｉ＝１〜ｎ）でプリデコードされたインストラクシ
ョンデータをさらにデコードし、実行ユニット１１がそ
のインストラクションデータに基づいた所望の処理を行
うように、実行ユニット１１に対する制御コードを生成
して実行ユニット１１に出力する。
【００１２】メインプログラムインストラクションプリ
フェッチャ１３は、シーケンスコントローラ２２より入
力されるアドレスデータおよび制御信号に基づいて、外
部に設けられているメインプログラムが記憶されている
メインプログラムメモリ３０より、メインプログラムの
各ステップのインストラクションデータを順次読み出
し、メインプログラムインスラクションプリデコーダ１
４に出力する。
フェッチャ１３は、シーケンスコントローラ２２より入
力されるアドレスデータおよび制御信号に基づいて、外
部に設けられているメインプログラムが記憶されている
メインプログラムメモリ３０より、メインプログラムの
各ステップのインストラクションデータを順次読み出
し、メインプログラムインスラクションプリデコーダ１
４に出力する。
【００１３】メインプログラムインスラクションプリデ
コーダ１４は、メインプログラムインストラクションプ
リフェッチャ１３より入力されるインストラクションデ
ータをプリデコードし、マルチプレクサ１８を介してイ
ンストラクションデコーダ１２に出力する。その際に、
メインプログラムインスラクションプリデコーダ１４
は、”マクロコマンド”インストラクションをデコード
すると、その旨の信号をシーケンスコントローラ２２に
出力する。
コーダ１４は、メインプログラムインストラクションプ
リフェッチャ１３より入力されるインストラクションデ
ータをプリデコードし、マルチプレクサ１８を介してイ
ンストラクションデコーダ１２に出力する。その際に、
メインプログラムインスラクションプリデコーダ１４
は、”マクロコマンド”インストラクションをデコード
すると、その旨の信号をシーケンスコントローラ２２に
出力する。
【００１４】ｎ個のマクロプログラムインストラクショ
ンプリフェッチャ１５-1〜１５-nは、各々、シーケンス
コントローラ２２より入力されるアドレスデータおよび
制御信号に基づいて、外部に設けられているマクロプロ
グラムが記憶されているマクロプログラムメモリ３１よ
り、マクロプログラムの各ステップのインストラクショ
ンデータを順次読み出し、対応するマクロプログラムイ
ンスラクションプリデコーダ１６-iに出力する。
ンプリフェッチャ１５-1〜１５-nは、各々、シーケンス
コントローラ２２より入力されるアドレスデータおよび
制御信号に基づいて、外部に設けられているマクロプロ
グラムが記憶されているマクロプログラムメモリ３１よ
り、マクロプログラムの各ステップのインストラクショ
ンデータを順次読み出し、対応するマクロプログラムイ
ンスラクションプリデコーダ１６-iに出力する。
【００１５】ｎ個のマクロプログラムインスラクション
プリデコーダ１６-1〜１６-nは、各々、対応するマクロ
プログラムインストラクションプリフェッチャ１５-iよ
り入力されるインストラクションデータをプリデコード
し、マルチプレクサ１８を介してインストラクションデ
コーダ１２に出力する。その際、マクロプログラムイン
スラクションプリデコーダ１６-iは、”マクロコマン
ド”インストラクションをデコードすると、その旨の信
号をシーケンスコントローラ２２に出力する。また、プ
リデコード中の”マクロコマンド”のインストラクショ
ンが終了した時にも、マクロプログラムインスラクショ
ンプリデコーダ１６-iは、その旨の信号をシーケンスコ
ントローラ２２に出力する。
プリデコーダ１６-1〜１６-nは、各々、対応するマクロ
プログラムインストラクションプリフェッチャ１５-iよ
り入力されるインストラクションデータをプリデコード
し、マルチプレクサ１８を介してインストラクションデ
コーダ１２に出力する。その際、マクロプログラムイン
スラクションプリデコーダ１６-iは、”マクロコマン
ド”インストラクションをデコードすると、その旨の信
号をシーケンスコントローラ２２に出力する。また、プ
リデコード中の”マクロコマンド”のインストラクショ
ンが終了した時にも、マクロプログラムインスラクショ
ンプリデコーダ１６-iは、その旨の信号をシーケンスコ
ントローラ２２に出力する。
【００１６】マルチプレクサ１８は、シーケンスコント
ローラ２２からの制御信号に基づいてメインプログラム
インスラクションプリデコーダ１４およびｎ個のマクロ
プログラムインスラクションプリデコーダ１６-1〜１６
-nのいずれかの出力信号であるプリデコードされたイン
ストラクションデータを選択し、インストラクションデ
コーダ１２に出力する。
ローラ２２からの制御信号に基づいてメインプログラム
インスラクションプリデコーダ１４およびｎ個のマクロ
プログラムインスラクションプリデコーダ１６-1〜１６
-nのいずれかの出力信号であるプリデコードされたイン
ストラクションデータを選択し、インストラクションデ
コーダ１２に出力する。
【００１７】メインプログラムカウンタ１９は、メイン
プログラムの実行に係わり、メインプログラムメモリ３
０より読み出すプログラムを制御するプログラムカウン
タである。
プログラムの実行に係わり、メインプログラムメモリ３
０より読み出すプログラムを制御するプログラムカウン
タである。
【００１８】マクロコマンドアドレステーブル２０は、
マクロプログラムメモリ３１に記憶されている各マクロ
コマンドプログラムの実行開始先頭アドレスが記憶され
ているテーブルであり、ｎ個のマクロコマンドプログラ
ムカウンタ２１-1〜２１-nにより適宜その先頭アドレス
が読み出される。
マクロプログラムメモリ３１に記憶されている各マクロ
コマンドプログラムの実行開始先頭アドレスが記憶され
ているテーブルであり、ｎ個のマクロコマンドプログラ
ムカウンタ２１-1〜２１-nにより適宜その先頭アドレス
が読み出される。
【００１９】ｎ個のマクロコマンドプログラムカウンタ
２１-1〜２１-nは、各々、対応する階層のマクロコマン
ドプログラムの実行に係わり、マクロプログラムメモリ
３１より読み出すプログラムを制御するプログラムカウ
ンタである。
２１-1〜２１-nは、各々、対応する階層のマクロコマン
ドプログラムの実行に係わり、マクロプログラムメモリ
３１より読み出すプログラムを制御するプログラムカウ
ンタである。
【００２０】シーケンスコントローラ２２は、実行ユニ
ット１１に適切にインストラクションコードが供給され
て、所望の動作を効率よく実行できるように、プロセッ
サ装置１０の前述したような主にインストラクションフ
ェッチおよびデコードに係わる構成部を制御する制御部
である。
ット１１に適切にインストラクションコードが供給され
て、所望の動作を効率よく実行できるように、プロセッ
サ装置１０の前述したような主にインストラクションフ
ェッチおよびデコードに係わる構成部を制御する制御部
である。
【００２１】具体的には、たとえば、メインプログラム
インスラクションプリデコーダ１４あるいはマクロプロ
グラムインスラクションプリデコーダ１６-j（ｊ＝１〜
ｎ）より、”マクロコマンド”をデコードした旨の信号
が入力された場合には、その”マクロコマンド”に対応
する階層のマクロコマンドプログラムカウンタ２１
-i（メインプログラムからの分岐の場合ｉ＝１、マクロ
コマンドプログラムからの分岐の場合ｉ＝ｊ＋１）に対
して、マクロコマンドアドレステーブル２０よりその”
マクロコマンド”の開始先頭アドレスを読み込むように
制御を行う。そして、そのマクロコマンドプログラムカ
ウンタ２１-iによりカウントされるプログラムカウンタ
値に基づいて、順次マクロプログラムメモリ３１をアク
セスしプログラムをフェッチするように、ｎ個のマクロ
プログラムインストラクションプリフェッチャ１５-1〜
１５-nの中のその”マクロコマンド”に対応する所定の
マクロプログラムインストラクションプリフェッチャ１
５-iを制御する。
インスラクションプリデコーダ１４あるいはマクロプロ
グラムインスラクションプリデコーダ１６-j（ｊ＝１〜
ｎ）より、”マクロコマンド”をデコードした旨の信号
が入力された場合には、その”マクロコマンド”に対応
する階層のマクロコマンドプログラムカウンタ２１
-i（メインプログラムからの分岐の場合ｉ＝１、マクロ
コマンドプログラムからの分岐の場合ｉ＝ｊ＋１）に対
して、マクロコマンドアドレステーブル２０よりその”
マクロコマンド”の開始先頭アドレスを読み込むように
制御を行う。そして、そのマクロコマンドプログラムカ
ウンタ２１-iによりカウントされるプログラムカウンタ
値に基づいて、順次マクロプログラムメモリ３１をアク
セスしプログラムをフェッチするように、ｎ個のマクロ
プログラムインストラクションプリフェッチャ１５-1〜
１５-nの中のその”マクロコマンド”に対応する所定の
マクロプログラムインストラクションプリフェッチャ１
５-iを制御する。
【００２２】また、この時に、シーケンスコントローラ
２２は、これまで実行実体であったメインプログラムあ
るいはマクロプログラムに対するメインプログラムイン
ストラクションプリフェッチャ１３およびメインプログ
ラムインスラクションプリデコーダ１４、あるいは、マ
クロプログラムインストラクションプリフェッチャ１５
-jおよびマクロプログラムインスラクションプリデコー
ダ１６-jにおけるプリフェッチおよびプリデコードの処
理をそれまでの内容を保存したままで停止させる。
２２は、これまで実行実体であったメインプログラムあ
るいはマクロプログラムに対するメインプログラムイン
ストラクションプリフェッチャ１３およびメインプログ
ラムインスラクションプリデコーダ１４、あるいは、マ
クロプログラムインストラクションプリフェッチャ１５
-jおよびマクロプログラムインスラクションプリデコー
ダ１６-jにおけるプリフェッチおよびプリデコードの処
理をそれまでの内容を保存したままで停止させる。
【００２３】そして、新たに処理を開始した”マクロコ
マンド”が終了した際には、これらのプリフェッチおよ
びプリデコードの処理を停止させた状態から直ちに再開
させる。また、シーケンスコントローラ２２は、このよ
うなプリフェッチおよびプリデコードを行う構成部の切
り換えに伴って、有効になったプリデコード結果が適切
にインストラクションデコーダ１２に入力されるよう
に、マルチプレクサ１８を適宜切り換える。
マンド”が終了した際には、これらのプリフェッチおよ
びプリデコードの処理を停止させた状態から直ちに再開
させる。また、シーケンスコントローラ２２は、このよ
うなプリフェッチおよびプリデコードを行う構成部の切
り換えに伴って、有効になったプリデコード結果が適切
にインストラクションデコーダ１２に入力されるよう
に、マルチプレクサ１８を適宜切り換える。
【００２４】また、シーケンスコントローラ２２は、メ
インプログラムおよび各マクロコマンドの実行の際に
は、メインプログラムカウンタ１９またはマクロコマン
ドプログラムカウンタ２１-iより入力されるプログラム
カウント値に基づいて、順次メインプログラムメモリ３
０およびマクロプログラムメモリ３１に格納されている
プログラムが読み出されるように、メインプログラムイ
ンストラクションプリフェッチャ１３およびマクロプロ
グラムインストラクションプリフェッチャ１５-iを制御
する。
インプログラムおよび各マクロコマンドの実行の際に
は、メインプログラムカウンタ１９またはマクロコマン
ドプログラムカウンタ２１-iより入力されるプログラム
カウント値に基づいて、順次メインプログラムメモリ３
０およびマクロプログラムメモリ３１に格納されている
プログラムが読み出されるように、メインプログラムイ
ンストラクションプリフェッチャ１３およびマクロプロ
グラムインストラクションプリフェッチャ１５-iを制御
する。
【００２５】次に、プロセッサ装置１０の動作について
図２を参照して説明する。なお、ここでは、マクロコマ
ンドプログラムの階層を一階層のみにした構成を例示し
てプロセッサ装置１０の動作を説明する。したがって、
マクロコマンドプログラムの中から別のマクロコマンド
プログラムを呼び出す動作についての説明は省略する。
図２を参照して説明する。なお、ここでは、マクロコマ
ンドプログラムの階層を一階層のみにした構成を例示し
てプロセッサ装置１０の動作を説明する。したがって、
マクロコマンドプログラムの中から別のマクロコマンド
プログラムを呼び出す動作についての説明は省略する。
【００２６】まず、通常に処理を開始する際には、メイ
ンプログラムカウンタ１９はまず０番地にリセットさ
れ、これに基づいてメインプログラムインストラクショ
ンプリフェッチャ１３がメインプログラムメモリ３０を
０番地より順にアクセスし、記憶されているプログラム
コードをプリフェッチする。プリフェッチされたプログ
ラムコードは、メインプログラムインスラクションプリ
デコーダ１４で順次プリデコードされ、通常のインスト
ラクションであればマルチプレクサ１８を介してインス
トラクションデコーダ１２に入力されてデコードされ、
実行ユニット１１で実行される。
ンプログラムカウンタ１９はまず０番地にリセットさ
れ、これに基づいてメインプログラムインストラクショ
ンプリフェッチャ１３がメインプログラムメモリ３０を
０番地より順にアクセスし、記憶されているプログラム
コードをプリフェッチする。プリフェッチされたプログ
ラムコードは、メインプログラムインスラクションプリ
デコーダ１４で順次プリデコードされ、通常のインスト
ラクションであればマルチプレクサ１８を介してインス
トラクションデコーダ１２に入力されてデコードされ、
実行ユニット１１で実行される。
【００２７】メインプログラムインスラクションプリデ
コーダ１４でプリデコードしたインストラクションが”
マクロコマンド”を示すものであった場合には、その旨
がシーケンスコントローラ２２に入力され、シーケンス
コントローラ２２の制御に基づいて、その”マクロコマ
ンド”に対応するマクロプログラムの開始先頭アドレス
がマクロコマンドアドレステーブル２０よりマクロコマ
ンドプログラムカウンタ２１-i（本例の場合ｉ＝１）に
読み込まれる。そして、このマクロコマンドプログラム
カウンタ２１-iの出力に基づいて、同じく対応するマク
ロプログラムインストラクションプリフェッチャ１５-i
がマクロプログラムメモリ３１に記憶されているそのマ
クロコマンドのプログラムコードをプリフェッチし、マ
クロプログラムインスラクションプリデコーダ１６-iで
プリデコードされる。
コーダ１４でプリデコードしたインストラクションが”
マクロコマンド”を示すものであった場合には、その旨
がシーケンスコントローラ２２に入力され、シーケンス
コントローラ２２の制御に基づいて、その”マクロコマ
ンド”に対応するマクロプログラムの開始先頭アドレス
がマクロコマンドアドレステーブル２０よりマクロコマ
ンドプログラムカウンタ２１-i（本例の場合ｉ＝１）に
読み込まれる。そして、このマクロコマンドプログラム
カウンタ２１-iの出力に基づいて、同じく対応するマク
ロプログラムインストラクションプリフェッチャ１５-i
がマクロプログラムメモリ３１に記憶されているそのマ
クロコマンドのプログラムコードをプリフェッチし、マ
クロプログラムインスラクションプリデコーダ１６-iで
プリデコードされる。
【００２８】そして、メインプログラムのそのマクロコ
マンドを呼び出す処理が実行されるタイミングで、マル
チプレクサ１８が切り換えられ、マクロプログラムイン
スラクションプリデコーダ１６-iでプリデコードされた
そのマクロコマンドのプログラムコードがインストラク
ションデコーダ１２に供給される。これにより、実行ユ
ニット１１では、メインプログラムからマクロコマンド
に実行が移る。なお、この時に、状態フラグやメインプ
ログラムカウンタ１９の内容などは退避されずそのまま
保存される。
マンドを呼び出す処理が実行されるタイミングで、マル
チプレクサ１８が切り換えられ、マクロプログラムイン
スラクションプリデコーダ１６-iでプリデコードされた
そのマクロコマンドのプログラムコードがインストラク
ションデコーダ１２に供給される。これにより、実行ユ
ニット１１では、メインプログラムからマクロコマンド
に実行が移る。なお、この時に、状態フラグやメインプ
ログラムカウンタ１９の内容などは退避されずそのまま
保存される。
【００２９】そのマクロコマンドのプログラムコードが
終了すると、マクロプログラムインスラクションプリデ
コーダ１６-iにおいてその旨が検出され、シーケンスコ
ントローラ２２の制御により、実行プログラムがマクロ
コマンドから元のメインプログラムに切り換えられる。
すなわち、マルチプレクサ１８が切り換えられてメイン
プログラムインスラクションプリデコーダ１４の出力が
インストラクションデコーダ１２に出力されるようにさ
れ、また、メインプログラムカウンタ１９におけるカウ
ントが再開されるとともにこのカウント値に基づくメイ
ンプログラムインストラクションプリフェッチャ１３に
おけるメインプログラムのプログラムコードのプリフェ
ッチが再開される。
終了すると、マクロプログラムインスラクションプリデ
コーダ１６-iにおいてその旨が検出され、シーケンスコ
ントローラ２２の制御により、実行プログラムがマクロ
コマンドから元のメインプログラムに切り換えられる。
すなわち、マルチプレクサ１８が切り換えられてメイン
プログラムインスラクションプリデコーダ１４の出力が
インストラクションデコーダ１２に出力されるようにさ
れ、また、メインプログラムカウンタ１９におけるカウ
ントが再開されるとともにこのカウント値に基づくメイ
ンプログラムインストラクションプリフェッチャ１３に
おけるメインプログラムのプログラムコードのプリフェ
ッチが再開される。
【００３０】以後同様に、マクロコマンドをデコードす
るごとに、そのマクロコマンドのプログラムのプリフェ
ッチおよびプリデコードを、メインプログラムインスト
ラクションプリフェッチャ１３およびメインプログラム
インスラクションプリデコーダ１４とは異なるマクロプ
ログラムインストラクションプリフェッチャ１５-iおよ
びマクロプログラムインスラクションプリデコーダ１６
-iで行っておき、マルチプレクサ１８を切り換えること
で実行ユニット１１における実行対象の切り換えを行
う。
るごとに、そのマクロコマンドのプログラムのプリフェ
ッチおよびプリデコードを、メインプログラムインスト
ラクションプリフェッチャ１３およびメインプログラム
インスラクションプリデコーダ１４とは異なるマクロプ
ログラムインストラクションプリフェッチャ１５-iおよ
びマクロプログラムインスラクションプリデコーダ１６
-iで行っておき、マルチプレクサ１８を切り換えること
で実行ユニット１１における実行対象の切り換えを行
う。
【００３１】なお、図２には示さないが、マクロコマン
ドプログラムに従って動作中に、さらにマクロコマンド
が発生した場合にも、前述したのと同様に新たな下層の
マクロコマンドのプリフェッチおよびプリデコードを行
い、マルチプレクサ１８を切り換えることにより実行ユ
ニット１１における制御も切り換える。そして、元のプ
ログラムへの復帰も、マルチプレクサ１８を順次切り換
えることにより階層的に順に復帰させる。
ドプログラムに従って動作中に、さらにマクロコマンド
が発生した場合にも、前述したのと同様に新たな下層の
マクロコマンドのプリフェッチおよびプリデコードを行
い、マルチプレクサ１８を切り換えることにより実行ユ
ニット１１における制御も切り換える。そして、元のプ
ログラムへの復帰も、マルチプレクサ１８を順次切り換
えることにより階層的に順に復帰させる。
【００３２】このように、本実施の形態のプロセッサ装
置１０においては、プリフェッチャ、プリデコーダおよ
びプログラムカウンタを、メインプログラム用およびマ
クロコマンド用に別に複数設けているので、プログラム
実行時に分岐や他の処理モジュールの呼び出しが行われ
た場合においても、プリフェッチしたプログラムコード
やプログラムカウンタの値を退避する必要がなく、単に
インストラクションデコーダ１２および実行ユニット１
１に出力するプログラムコードを切り換えるのみでよ
い。そのため、これまで生じていたようなデータの退避
時のオーバーヘッドを無くすことができ、そのような分
岐や呼び出しを直ちに行うことができ、仮に分岐命令が
多用されても実行速度を損なうことなく、全体として処
理速度、処理効率を大幅に向上させることができる。
置１０においては、プリフェッチャ、プリデコーダおよ
びプログラムカウンタを、メインプログラム用およびマ
クロコマンド用に別に複数設けているので、プログラム
実行時に分岐や他の処理モジュールの呼び出しが行われ
た場合においても、プリフェッチしたプログラムコード
やプログラムカウンタの値を退避する必要がなく、単に
インストラクションデコーダ１２および実行ユニット１
１に出力するプログラムコードを切り換えるのみでよ
い。そのため、これまで生じていたようなデータの退避
時のオーバーヘッドを無くすことができ、そのような分
岐や呼び出しを直ちに行うことができ、仮に分岐命令が
多用されても実行速度を損なうことなく、全体として処
理速度、処理効率を大幅に向上させることができる。
【００３３】なお、本発明は、本実施の形態のみに限ら
れるものではなく、任意好適な種々の改変が可能であ
る。たとえば、本実施の形態のプロセッサ装置において
は、メインプログラムメモリおよびマクロプログラムメ
モリをともに外部メモリとして有する構成であったが、
これらの一部または全部をプロセッサ装置内に設けるよ
うにしてもよい。また、各プログラムを記憶するメモリ
の構成も任意に決定してよい。たとえば、メインプログ
ラムとマクロプログラムとを、物理的に同一のメモリ上
にマッピングするようにしてもよい。
れるものではなく、任意好適な種々の改変が可能であ
る。たとえば、本実施の形態のプロセッサ装置において
は、メインプログラムメモリおよびマクロプログラムメ
モリをともに外部メモリとして有する構成であったが、
これらの一部または全部をプロセッサ装置内に設けるよ
うにしてもよい。また、各プログラムを記憶するメモリ
の構成も任意に決定してよい。たとえば、メインプログ
ラムとマクロプログラムとを、物理的に同一のメモリ上
にマッピングするようにしてもよい。
【００３４】もちろん、メインプログラムメモリとマク
ロプログラムメモリとを、物理的に異なるメモリを用い
て実現してもよい。その場合、たとえば、図３に示すよ
うに、メインプログラムメモリは外部メモリとして設
け、マクロプログラムメモリをプロセッサ装置内部にマ
スクＲＯＭとして持つような構成でもよい。実際のデー
タ処理内容は主にマクロプログラム中に記述しておき、
全体の処理シーケンスの順番のみをメインプログラム内
に記述しておけば、処理速度を向上させることができる
上に、メインプログラムの修正が容易に行えるので好適
である。
ロプログラムメモリとを、物理的に異なるメモリを用い
て実現してもよい。その場合、たとえば、図３に示すよ
うに、メインプログラムメモリは外部メモリとして設
け、マクロプログラムメモリをプロセッサ装置内部にマ
スクＲＯＭとして持つような構成でもよい。実際のデー
タ処理内容は主にマクロプログラム中に記述しておき、
全体の処理シーケンスの順番のみをメインプログラム内
に記述しておけば、処理速度を向上させることができる
上に、メインプログラムの修正が容易に行えるので好適
である。
【００３５】また、図３に示したメインプログラムメモ
リを、図４に示すように、プロセッサ装置内にフラッシ
ュメモリ、ＥＥＰＲＯＭを用いて収容するようにしても
よい。このようにしておけば、メインプログラムの書換
えが可能である上に全体を１チップにすることができ、
経済的にも有効である。
リを、図４に示すように、プロセッサ装置内にフラッシ
ュメモリ、ＥＥＰＲＯＭを用いて収容するようにしても
よい。このようにしておけば、メインプログラムの書換
えが可能である上に全体を１チップにすることができ、
経済的にも有効である。
【００３６】また、図５に示すように、プロセッサ装置
内のＲＯＭに格納するマクロプログラムの内容が、特定
のＭＰＵのインストラクションセットと論理的に１対１
に対応付けられるような場合には、仮想のＭＰＵエミュ
レータ（Ｖｉｒｔｕａｌ Ｍａｃｈｉｎｅ）を構成する
こともできる。本発明はこのような構成で実施してもよ
い。
内のＲＯＭに格納するマクロプログラムの内容が、特定
のＭＰＵのインストラクションセットと論理的に１対１
に対応付けられるような場合には、仮想のＭＰＵエミュ
レータ（Ｖｉｒｔｕａｌ Ｍａｃｈｉｎｅ）を構成する
こともできる。本発明はこのような構成で実施してもよ
い。
【００３７】また、本実施の形態においては、実行イン
ストラクション中に関数やサブルーチン、マクロコマン
ドなど、他のプログラムモジュールを呼び出すインスト
ラクションを発見した場合に、そのプログラムモジュー
ルを他のプリフェッチャにプリフェッチする場合につい
て説明したが、同一のプログラムモジュール中の通常の
条件分岐などにも適用可能である。その際には、分岐先
からのインストラクションを別のプリフェッチャにプリ
フェッチしておき、演算処理の結果の分岐条件に基づい
てマルチプレクサ１８を制御して、元のプログラムモジ
ュールのインストラクションか、別途プリフェッチした
分岐先からのインストラクションかを選択するようにす
ればよい。
ストラクション中に関数やサブルーチン、マクロコマン
ドなど、他のプログラムモジュールを呼び出すインスト
ラクションを発見した場合に、そのプログラムモジュー
ルを他のプリフェッチャにプリフェッチする場合につい
て説明したが、同一のプログラムモジュール中の通常の
条件分岐などにも適用可能である。その際には、分岐先
からのインストラクションを別のプリフェッチャにプリ
フェッチしておき、演算処理の結果の分岐条件に基づい
てマルチプレクサ１８を制御して、元のプログラムモジ
ュールのインストラクションか、別途プリフェッチした
分岐先からのインストラクションかを選択するようにす
ればよい。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
分岐条件が発生した時や処理モジュールの切り換えなど
が発生した際のオーバーヘッドを少なくし、より効率よ
く所望の処理が行えるプロセッサ装置を提供することが
できる。また、そのようなプロセッサ装置を内蔵し、所
望の処理を効率よく高速に行うことができる集積回路を
提供することができる。
分岐条件が発生した時や処理モジュールの切り換えなど
が発生した際のオーバーヘッドを少なくし、より効率よ
く所望の処理が行えるプロセッサ装置を提供することが
できる。また、そのようなプロセッサ装置を内蔵し、所
望の処理を効率よく高速に行うことができる集積回路を
提供することができる。
【図１】図１は、本発明の一実施の形態のプロセッサ装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図２】図２は、図１に示したプロセッサ装置における
プログラムの実行の状態を示す図である。
プログラムの実行の状態を示す図である。
【図３】図３は、本発明のプロセッサ装置の他の構成例
を示す第１の図である。
を示す第１の図である。
【図４】図４は、本発明のプロセッサ装置の他の構成例
を示す第２の図である。
を示す第２の図である。
【図５】図５は、本発明のプロセッサ装置の他の構成例
を示す第３の図である。
を示す第３の図である。
【符号の説明】 １０…プロセッサ装置、１１…実行ユニット、１２…イ
ンストラクションデコーダ、１３…メインプログラムイ
ンストラクションプリフェッチャ、１４…メインプログ
ラムインスラクションプリデコーダ、１５…マクロプロ
グラムインストラクションプリフェッチャ、１６…メイ
ンプログラムインスラクションプリデコーダ、１８…マ
ルチプレクサ、１９…メインプログラムカウンタ、２０
…マクロコマンドアドレステーブル、２１…マクロコマ
ンドプログラムカウンタ、２２…シーケンスコントロー
ラ
ンストラクションデコーダ、１３…メインプログラムイ
ンストラクションプリフェッチャ、１４…メインプログ
ラムインスラクションプリデコーダ、１５…マクロプロ
グラムインストラクションプリフェッチャ、１６…メイ
ンプログラムインスラクションプリデコーダ、１８…マ
ルチプレクサ、１９…メインプログラムカウンタ、２０
…マクロコマンドアドレステーブル、２１…マクロコマ
ンドプログラムカウンタ、２２…シーケンスコントロー
ラ
Claims (12)
- 【請求項１】一連のインストラクションを順次プリフェ
ッチする複数のプリフェッチ手段と、 前記複数のプリフェッチ手段に対応して設けられ、前記
プリフェッチしたインストラクションより、少なくとも
処理順序が連続でなくなるインストラクションを検出す
る複数のプリデコーダと、 前記プリデコーダにおいて前記処理順序が連続でなくな
るインストラクションを検出した場合に、当該プリデコ
ーダに対応した前記プリフェッチ手段とは異なる他のプ
リフェッチ手段に、当該一連のインストラクションとは
連続でない新たな一連のインストラクションをプリフェ
ッチさせるプリフェッチ制御手段と、 前記複数のプリデコーダより、実行対象のインストラク
ションを有するプリデコーダを順次選択し、当該インス
トラクションを順次読み出す選択手段と、 前記読み出されたインストラクションに従った所定の処
理を実行するプロセッサ手段とを有するプロセッサ装
置。 - 【請求項２】前記プリフェッチ手段は、プログラムモジ
ュールを適宜呼び出しながら所望の処理を実行するメイ
ンプログラムを構成するインストラクションを順次プリ
フェッチする第１のプリフェッチ手段と、各々所定の処
理を行う複数の前記プログラムモジュールを構成するイ
ンストラクションを順次プリフェッチする複数の第２の
プリフェッチ手段とを有し、 前記プリフェッチ制御手段は、前記プリデコーダにおい
て前記プログラムモジュールを呼び出すインストラクシ
ョンを検出した場合に、前記他のプリフェッチ手段に、
当該呼び出された新たなプログラムモジュールをプリフ
ェッチさせる請求項１に記載のプロセッサ装置。 - 【請求項３】前記メインプログラムが記憶された第１の
メモリ手段と、 前記複数のプログラムモジュールが記憶された第２のメ
モリ手段とをさらに有し、 前記第１のプリフェッチ手段は、前記第１のメモリ手段
より前記メインプログラムを構成する前記インストラク
ションを順次プリフェッチし、 前記第２のプリフェッチ手段は、前記第２のメモリ手段
より前記プログラムモジュールを構成する前記インスト
ラクションを順次プリフェッチする請求項２に記載のプ
ロセッサ装置。 - 【請求項４】前記複数の第２のプリフェッチ手段は、前
記第２のメモリ手段に記憶されている前記複数のプログ
ラムモジュールに各々対応付けられており、 前記プリフェッチ制御手段は、新たに呼び出す前記プロ
グラムモジュールに対応付けられている前記第２のプリ
フェッチ手段に、当該プログラムモジュールをプリフェ
ッチさせる請求項３に記載のプロセッサ装置。 - 【請求項５】前記複数のプリフェッチ手段に対応付けら
れた、複数のプログラムカウンタをさらに有する請求項
４に記載のプロセッサ装置。 - 【請求項６】前記複数のプログラムモジュール各々の前
記第２のメモリ手段におけるアドレス情報を有するテー
ブルをさらに有し、 前記複数のプログラムカウンタの各々は、前記対応する
プログラムモジュールのプリフェッチの際に、前記テー
ブルを参照して初期値を決定する請求項５に記載のプロ
セッサ装置。 - 【請求項７】前記第１のメモリ手段は、任意の書換え可
能なメモリ手段であり、 前記第２のメモリ手段は、ＲＯＭ（リ−ド・オンリ・メ
モリ）により構成される請求項６に記載のプロセッサ装
置。 - 【請求項８】プログラムモジュールを適宜呼び出しなが
ら所望の処理を実行するメインプログラムを構成する一
連のインストラクションを順次プリフェッチする第１の
プリフェッチ手段と、 各々所定の処理を行う複数の前記プログラムモジュール
を構成する一連のインストラクションを順次プリフェッ
チする複数の第２のプリフェッチ手段と、 前記第１プリフェッチ手段および前記複数の第２のプリ
フェッチ手段に各々対応して設けられ、前記プリフェッ
チしたインストラクションより、少なくとも前記プログ
ラムモジュールを呼び出すインストラクションを検出す
る複数のプリデコーダと、 前記プリデコーダにおいて前記プログラムモジュールを
呼び出すインストラクションを検出した場合に、当該プ
リデコーダに対応した前記プリフェッチ手段とは異なる
他のプリフェッチ手段に、当該呼び出された新たなプロ
グラムモジュールをプリフェッチさせるプリフェッチ制
御手段と、 前記複数のプリデコーダより、実行対象のインストラク
ションを有するプリデコーダを選択し、当該インストラ
クションを順次読み出す選択手段と、 前記読み出されたインストラクションに従った所定の処
理を実行するプロセッサ手段とを有する集積回路。 - 【請求項９】前記複数のプログラムモジュールが記憶さ
れたプログラムモジュール記憶手段をさらに有し、 前記第２のプリフェッチ手段は、前記プログラムモジュ
ール記憶手段より前記プログラムモジュールを構成する
前記インストラクションを順次プリフェッチする請求項
８に記載の集積回路。 - 【請求項１０】前記プログラムモジュール記憶手段は、
ＲＯＭ（リ−ド・オンリ・メモリ）として構成される請
求項９に記載の集積回路。 - 【請求項１１】前記メインプログラムが記憶されるメイ
ンプログラム記憶手段をさらに有し、 前記第１のプリフェッチ手段は、前記メインプログラム
記憶手段より前記メインプログラムを構成する前記イン
ストラクションを順次プリフェッチする請求項１０に記
載の集積回路。 - 【請求項１２】前記メインプログラム記憶手段は、フラ
ッシュＲＯＭにより構成される請求項１１に記載の集積
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00439899A JP3867427B2 (ja) | 1999-01-11 | 1999-01-11 | プロセッサ装置および集積回路 |
| US09/479,570 US6654873B2 (en) | 1999-01-11 | 2000-01-07 | Processor apparatus and integrated circuit employing prefetching and predecoding |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00439899A JP3867427B2 (ja) | 1999-01-11 | 1999-01-11 | プロセッサ装置および集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000207204A true JP2000207204A (ja) | 2000-07-28 |
| JP3867427B2 JP3867427B2 (ja) | 2007-01-10 |
Family
ID=11583251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00439899A Expired - Fee Related JP3867427B2 (ja) | 1999-01-11 | 1999-01-11 | プロセッサ装置および集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6654873B2 (ja) |
| JP (1) | JP3867427B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010521748A (ja) * | 2007-03-14 | 2010-06-24 | クゥアルコム・インコーポレイテッド | 現在実行している命令セット以外の命令セットから命令をプリロードするシステム、方法およびソフトウェア |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001058065A2 (de) * | 2000-02-04 | 2001-08-09 | Siemens Aktiengesellschaft | Parallele signalaufteilung und signalverarbeitung in multiplexvorrichtungen hoher ordnungszahl |
| US7110912B1 (en) * | 2003-05-20 | 2006-09-19 | J.A. Woollam Co., Inc | Method of applying parametric oscillators to model dielectric functions |
| TWI258078B (en) * | 2003-10-07 | 2006-07-11 | Via Tech Inc | Pre-fetch controller and method thereof |
| US7769983B2 (en) | 2005-05-18 | 2010-08-03 | Qualcomm Incorporated | Caching instructions for a multiple-state processor |
| US7353363B2 (en) * | 2006-03-03 | 2008-04-01 | Microsystems, Inc. | Patchable and/or programmable decode using predecode selection |
| US7509481B2 (en) * | 2006-03-03 | 2009-03-24 | Sun Microsystems, Inc. | Patchable and/or programmable pre-decode |
| US7962725B2 (en) * | 2006-05-04 | 2011-06-14 | Qualcomm Incorporated | Pre-decoding variable length instructions |
| KR101504115B1 (ko) * | 2007-03-12 | 2015-03-19 | 삼성전자 주식회사 | 매크로 명령 동작 장치와 매크로 명령 입력 장치 및 방법 |
| JP4271248B2 (ja) * | 2007-05-24 | 2009-06-03 | ファナック株式会社 | 先読み停止機能を有する数値制御装置 |
| US20150254078A1 (en) * | 2014-03-07 | 2015-09-10 | Analog Devices, Inc. | Pre-fetch unit for microprocessors using wide, slow memory |
| US10176104B2 (en) * | 2016-09-30 | 2019-01-08 | Arm Limited | Instruction predecoding |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5634025A (en) * | 1993-12-09 | 1997-05-27 | International Business Machines Corporation | Method and system for efficiently fetching variable-width instructions in a data processing system having multiple prefetch units |
| US5664135A (en) * | 1994-09-28 | 1997-09-02 | Hewlett-Packard Company | Apparatus and method for reducing delays due to branches |
| JPH08106387A (ja) * | 1994-10-06 | 1996-04-23 | Oki Electric Ind Co Ltd | 命令プリフェッチ回路及びキャッシュ装置 |
| US5961632A (en) * | 1996-07-25 | 1999-10-05 | Texas Instruments Incorporated | Microprocessor with circuits, systems, and methods for selecting alternative pipeline instruction paths based on instruction leading codes |
| US6061786A (en) * | 1998-04-23 | 2000-05-09 | Advanced Micro Devices, Inc. | Processor configured to select a next fetch address by partially decoding a byte of a control transfer instruction |
-
1999
- 1999-01-11 JP JP00439899A patent/JP3867427B2/ja not_active Expired - Fee Related
-
2000
- 2000-01-07 US US09/479,570 patent/US6654873B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010521748A (ja) * | 2007-03-14 | 2010-06-24 | クゥアルコム・インコーポレイテッド | 現在実行している命令セット以外の命令セットから命令をプリロードするシステム、方法およびソフトウェア |
Also Published As
| Publication number | Publication date |
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