JP2000195742A - Laminated ceramic capacitor - Google Patents
Laminated ceramic capacitorInfo
- Publication number
- JP2000195742A JP2000195742A JP10368271A JP36827198A JP2000195742A JP 2000195742 A JP2000195742 A JP 2000195742A JP 10368271 A JP10368271 A JP 10368271A JP 36827198 A JP36827198 A JP 36827198A JP 2000195742 A JP2000195742 A JP 2000195742A
- Authority
- JP
- Japan
- Prior art keywords
- internal electrode
- layer
- layers
- electrode layers
- ceramic capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Ceramic Capacitors (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は積層セラミックコン
デンサの構造に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a multilayer ceramic capacitor.
【0002】[0002]
【従来の技術】従来、積層セラミックコンデンサは、概
略矩形状の第1内部電極層を形成した第1誘電体磁器層
と、概略矩形状の第2内部電極層を形成した誘電体磁器
層とを、第1内部電極層と第2内部電極層の一部を互い
に異なる方向に延出するように積層し、この内部電極層
が露出した一対の端面に夫々外部電極を形成していた。2. Description of the Related Art Conventionally, a multilayer ceramic capacitor is composed of a first dielectric ceramic layer having a substantially rectangular first internal electrode layer and a dielectric ceramic layer having a substantially rectangular second internal electrode layer. In addition, a part of the first internal electrode layer and a part of the second internal electrode layer are laminated so as to extend in different directions from each other, and external electrodes are respectively formed on a pair of end surfaces where the internal electrode layers are exposed.
【0003】しかし、このような積層セラミックコンデ
ンサでは、外部電極間で1種類の容量のみ取得でき、複
数種類の容量を必要とする場合には、これに対応する種
類の積層セラミックコンデンサが必要であった。However, in such a multilayer ceramic capacitor, only one type of capacitance can be obtained between the external electrodes, and when a plurality of types of capacitance are required, a corresponding type of multilayer ceramic capacitor is required. Was.
【0004】このため、ハイブリッド集積回路のように
多数の容量を必要とする場合には、回路基板上に複数個
の積層セラミックコンデンサを実装しなければならない
ため、実装密度が低下し、機器の大型化を招くという問
題があった。また、複数個の積層セラミックコンデンサ
を実装する必要があり、実装作業が面倒で複雑になると
いう問題もあった。For this reason, when a large number of capacitors are required as in a hybrid integrated circuit, a plurality of multilayer ceramic capacitors must be mounted on a circuit board. There was a problem of inviting. In addition, it is necessary to mount a plurality of multilayer ceramic capacitors, and there is a problem that the mounting operation is troublesome and complicated.
【0005】そこで、図7、図8に示すように、4端子
型積層セラミックコンデンサが提案されている(特開昭
63−146422号)。Therefore, as shown in FIGS. 7 and 8, a four-terminal multilayer ceramic capacitor has been proposed (JP-A-63-146422).
【0006】この積層セラミックコンデンサ70は、図
8(a)〜(g)に示す内部電極層81〜87を形成し
た誘電体磁器層80とを積層した積層体71と、この積
層体71の各端面に形成された外部電極72〜75とか
ら構成されていた。The multilayer ceramic capacitor 70 has a laminated body 71 in which a dielectric ceramic layer 80 on which internal electrode layers 81 to 87 are formed as shown in FIGS. It consisted of external electrodes 72 to 75 formed on the end faces.
【0007】そして、外部電極72は図8に示す内部電
極層81、83、85、87の一部に接続し、外部電極
73は図8に示す内部電極層82の一部に接続し、外部
電極74は図8に示す内部電極層84の一部に接続し、
外部電極75は図8に示す内部電極層86の一部に接続
して構成されていた。即ち、内部電極層81、83、8
5、87を基準電極として、誘電体磁器層80の1つの
おきの層間に配置されていた。なお、内部電極層81の
上部にはマージン層となる誘電体磁器層80が必要とな
るが、図8では省略している。The external electrode 72 is connected to a part of the internal electrode layers 81, 83, 85 and 87 shown in FIG. 8, and the external electrode 73 is connected to a part of the internal electrode layer 82 shown in FIG. The electrode 74 is connected to a part of the internal electrode layer 84 shown in FIG.
The external electrode 75 was connected to a part of the internal electrode layer 86 shown in FIG. That is, the internal electrode layers 81, 83, 8
5, 87 were used as reference electrodes and were arranged between every other layer of the dielectric ceramic layer 80. Note that a dielectric ceramic layer 80 serving as a margin layer is required above the internal electrode layer 81, but is omitted in FIG.
【0008】この積層セラミックコンデンサ70におい
ては、外部電極72と、該外部電極72が形成された端
面と左周りで隣接する端面に形成された外部電極73と
の間に、内部電極層81、82、83との間の第1の容
量成分が取得できる。In this multilayer ceramic capacitor 70, internal electrode layers 81 and 82 are provided between an external electrode 72 and an external electrode 73 formed on an end face adjacent to the left side of the end face on which the external electrode 72 is formed. , 83 can be obtained.
【0009】また、外部電極72と、該外部電極72が
形成された端面と対向する端面に形成された外部電極7
4との間に、内部電極層83、84、85との間の第2
の容量成分が取得できる。An external electrode 72 and an external electrode 7 formed on an end face opposite to the end face on which the external electrode 72 is formed are provided.
4 and the second between the internal electrode layers 83, 84 and 85.
Can be obtained.
【0010】また、外部電極72と、該外部電極72が
形成された端面と右周りで隣接する端面に形成された外
部電極75との間に、内部電極層85、86、87との
間の第3の容量成分が取得できる。Also, between the external electrode 72 and the external electrode 75 formed on the end face adjacent to the clockwise end face on which the external electrode 72 is formed, between the internal electrode layers 85, 86, 87. A third capacitance component can be obtained.
【0011】このため、この積層セラミックコンデンサ
70では、内部電極層81、82、83と各々対向する
内部電極層82、84、86の電極面積が異なるように
すれば、1個のコンデンサで3個の容量を構成できるこ
とになり、上述した2端子型の積層セラミックコンデン
サでハイブリッド回路を構成する場合に比較して1/3
の数のコンデンサを実装すればよく、実装密度の向上す
る。For this reason, in this multilayer ceramic capacitor 70, if the electrode areas of the internal electrode layers 82, 84 and 86, which oppose the internal electrode layers 81, 82 and 83, respectively, are different, three capacitors can be used for one capacitor. , Which is one-third that of the case where a hybrid circuit is formed by the above-described two-terminal type multilayer ceramic capacitor.
The number of capacitors may be mounted, and the mounting density is improved.
【0012】[0012]
【発明が解決しようとする課題】ここで、上述の積層セ
ラミックコンデンサ70においては、基準の内部電極層
81、83、85、87と接続する外部電極72を、積
層体71の4つの外部電極から特定する必要があり、外
部電極72を認識・区別するために、図7に示すように
積層体71の1つの角部を削ってマーク76を形成する
必要がある。Here, in the above-described multilayer ceramic capacitor 70, the external electrodes 72 connected to the reference internal electrode layers 81, 83, 85, 87 are connected to the four external electrodes of the multilayer body 71. It is necessary to specify, and in order to recognize and distinguish the external electrode 72, it is necessary to form a mark 76 by cutting one corner of the stacked body 71 as shown in FIG.
【0013】しかし、積層セラミックコンデンサが小型
になると、精度よくマーク76を形成するのが困難であ
り、また、マーク76を形成する際に、内部電極層まで
削り取ってしまうという問題があった。However, when the size of the multilayer ceramic capacitor is reduced, it is difficult to form the mark 76 with high accuracy, and when the mark 76 is formed, there is a problem that the internal electrode layer is scraped off.
【0014】本発明は上述の問題点に鑑みて案出された
ものであり、その目的は、回路基板に実装するコンデン
サの数の低減を図って実装密度の向上を図りつつ、工程
を簡略化できる積層セラミックコンデンサを提供するも
のである。The present invention has been devised in view of the above problems, and has as its object to simplify the process while reducing the number of capacitors mounted on a circuit board to improve the mounting density. It is intended to provide a laminated ceramic capacitor that can be used.
【0015】[0015]
【課題を解決するための手段】本発明の積層セラミック
コンデンサは、少なくとも5層以上の概略矩形状の誘電
体磁器層を積層してなる積層体と、該各誘電体磁器層の
層間に、その一部が積層体の端面から露出するように配
置してなる概略矩形状の内部電極層と、前記内部電極層
と接続するように積層体の各端面に形成された4つの外
部電極とから成る積層セラミックコンデンサにおいて、
前記各内部電極層の延出する端面が、積層順に順次一定
方向に90°ずつ回転している。According to the present invention, there is provided a multilayer ceramic capacitor comprising at least five or more generally rectangular dielectric ceramic layers stacked on each other, and a dielectric ceramic layer between each of the dielectric ceramic layers. It comprises a substantially rectangular internal electrode layer arranged so that a part thereof is exposed from the end face of the laminate, and four external electrodes formed on each end face of the laminate so as to be connected to the internal electrode layer. In multilayer ceramic capacitors,
The extending end faces of the internal electrode layers are sequentially rotated by 90 ° in a certain direction in the stacking order.
【0016】[0016]
【作用】本発明の積層セラミックコンデンサは、内部電
極層を形成した誘電体磁器層を積層するとともに、この
積層体の4つの端面に内部電極層と接続する各々外部電
極を形成している。そして、前記各内部電極層が延出す
る端面が、積層順に順次一定方向に90°ずつ回転して
いる。即ち、内部電極層が延出する端面は、隣接する層
間に配置された内部電極層が延出する端面に対して一方
向周り、例えば左周り方向に直交した端面である。例え
ば、誘電体磁器層の第1の層間に配置される第1内部電
極層は、紙面上辺側から延出する。第1内部電極層が形
成された第1の層間と積層体の厚み方向に隣接する第2
の層間に配置される第2内部電極層は、紙面左辺側から
延出する。第2内部電極層が形成された第2の層間と積
層体の厚み方向に隣接する第3の層間に配置される第3
内部電極層は、紙面下辺側から延出する。第3内部電極
層が形成された第3の層間と積層体の厚み方向に隣接す
る第4の層間に配置される第4内部電極層は、紙面右辺
側から延出する。第4内部電極層が第4の層間と積層体
の厚み方向に隣接する第5の層間にに配置される第5内
部電極層は、第1内部電極層として、紙面上辺側から延
出する。In the multilayer ceramic capacitor of the present invention, dielectric ceramic layers having internal electrode layers formed thereon are laminated, and external electrodes connected to the internal electrode layers are formed on four end faces of the laminated body. The end surfaces from which the internal electrode layers extend are sequentially rotated by 90 ° in a certain direction in the stacking order. That is, the end face from which the internal electrode layer extends is an end face that is oriented in one direction around the end face from which the internal electrode layer disposed between adjacent layers extends, for example, perpendicular to the left-hand direction. For example, the first internal electrode layer disposed between the first layers of the dielectric ceramic layer extends from the upper side of the drawing. A second layer adjacent to the first layer on which the first internal electrode layer is formed and a thickness direction of the laminate;
The second internal electrode layer disposed between the layers extends from the left side of the drawing. A third layer disposed between the second layer on which the second internal electrode layer is formed and a third layer adjacent in the thickness direction of the laminate.
The internal electrode layer extends from the lower side of the drawing. The fourth internal electrode layer disposed between the third layer on which the third internal electrode layer is formed and the fourth layer adjacent in the thickness direction of the laminate extends from the right side of the drawing. The fifth internal electrode layer in which the fourth internal electrode layer is disposed between the fourth layer and the fifth layer adjacent in the thickness direction of the stacked body extends as a first internal electrode layer from the upper side of the drawing.
【0017】即ち、前記内部電極層の一部は、一層毎に
例えば左周りに隣接する端面から延出し各々の端面に形
成された外部電極に接続する。That is, a part of the internal electrode layer extends from, for example, an end face adjacent in a counterclockwise direction and is connected to an external electrode formed on each end face.
【0018】この積層セラミックコンデンサによれば、
1個のコンデンサで3個の容量を構成できることにな
り、2端子型コンデンサに比較して汎用性の高いコンデ
ンサとなり、ハイブリッド回路基板での実装密度の向上
させることができる。According to this multilayer ceramic capacitor,
Three capacitors can be constituted by one capacitor, so that the capacitor is more versatile than the two-terminal capacitor, and the mounting density on the hybrid circuit board can be improved.
【0019】すなわち、取得容量は、隣接した端面に形
成した外部電極間で取得できる容量、一対の対向しあう
端面に形成した外部電極間で取得できる容量、もう一対
の対向しあう端面に形成した外部電極で取得できる容量
の3種類に分類される。That is, the acquired capacitance is a capacitance that can be acquired between external electrodes formed on adjacent end faces, a capacitance that can be acquired between external electrodes formed on a pair of opposed end faces, and a capacitance that can be acquired on another pair of opposed end faces. It is classified into three types of capacitance that can be obtained by external electrodes.
【0020】この場合、誘電体磁器層を積層して成る積
層体の形状が概略直方体形状となるため、隣接しあう端
面の2つの外部電極、長辺側端面の2つの外部電極、短
辺側端面の2つの外部電極と目視により外部電極の特定
が可能となる。その結果、認識・区別するマークが不要
となり、工程を簡略化することができ、また、内部電極
層まで削り取ってしまうという問題もなくなる。In this case, since the laminated body formed by laminating the dielectric ceramic layers has a substantially rectangular parallelepiped shape, two external electrodes on the adjacent end face, two external electrodes on the long side end face, and the short side side are used. The external electrodes can be specified by visual observation with the two external electrodes on the end face. As a result, a mark for recognition and distinction becomes unnecessary, the process can be simplified, and there is no problem that the internal electrode layer is cut off.
【0021】[0021]
【発明の実施の形態】以下、本発明の積層セラミックコ
ンデンサを図面に基づいて詳説する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a multilayer ceramic capacitor according to the present invention will be described in detail with reference to the drawings.
【0022】図1は、本発明の積層セラミックコンデン
サを示す外観斜視図であり、図2は図1の積層順を示す
図であり、図3は図1のA−A線断面を示す図であり、
図4は図1のB−B線断面を示す図である。FIG. 1 is a perspective view showing the appearance of a multilayer ceramic capacitor according to the present invention, FIG. 2 is a view showing the stacking order of FIG. 1, and FIG. 3 is a view showing a cross section taken along line AA of FIG. Yes,
FIG. 4 is a diagram showing a cross section taken along line BB of FIG.
【0023】図において、10は積層セラミックコンデ
ンサ、1は積層体、2〜5は外部電極、12〜15は内
部電極層である。In the figure, 10 is a multilayer ceramic capacitor, 1 is a laminate, 2 to 5 are external electrodes, and 12 to 15 are internal electrode layers.
【0024】誘電体磁器層11は、チタン酸バリウム、
チタン酸ストロンチウムなどの誘電体材料からなり、平
面形状が矩形状となっている。The dielectric ceramic layer 11 is made of barium titanate,
It is made of a dielectric material such as strontium titanate, and has a rectangular planar shape.
【0025】内部電極層12〜15は、PdまたはAg
−Pd合金などの金属材料あるいはNiなどの卑金属材
料からなり、その形状は、実質的に誘電体磁器層11上
に矩形状となっている。また、内部電極層12〜15の
一部が一層毎に一方周り方向、例えば左周り( 紙面上
辺、左辺、下辺、右辺・・・の順) に変位して延出する
ように構成されている。なお、好ましくは、特性の安定
性のために、内部電極層12〜15を1組として、全内
部電極層の層数を4の倍数とすることが望ましく、誘電
体磁器層11の総数は全内部電極層の層数を5、9・・
(4n+1)層となる。The internal electrode layers 12 to 15 are made of Pd or Ag.
It is made of a metal material such as a -Pd alloy or a base metal material such as Ni, and has a substantially rectangular shape on the dielectric ceramic layer 11. Further, a part of the internal electrode layers 12 to 15 is configured to be displaced and extended in one circumferential direction for each layer, for example, leftward (in the order of the upper side, the left side, the lower side, the right side...). . Preferably, for stability of characteristics, it is desirable that the internal electrode layers 12 to 15 be a set and the number of all internal electrode layers is a multiple of 4, and the total number of dielectric ceramic layers 11 is all. The number of internal electrode layers is 5, 9,
(4n + 1) layers are formed.
【0026】また、内部電極層、例えば12、13ある
いは13、14同士が外部電極が設けられない側に互い
に重なり合わない周縁部を有することが重要である。例
えば、内部電極層12、14の長辺の長さをL、短辺の
長さをW、内部電極層13、15の長辺の長さをl、短
辺の長さをwとした時、l>L、W>wまたはl<L、
W<wとする。It is important that the inner electrode layers, for example, 12, 13 or 13, 14 have a peripheral portion that does not overlap with each other on the side where the external electrode is not provided. For example, when the length of the long side of the internal electrode layers 12 and 14 is L, the length of the short side is W, the length of the long side of the internal electrode layers 13 and 15 is 1 and the length of the short side is w , L> L, W> w or l <L,
It is assumed that W <w.
【0027】外部電極2〜5は、この積層体1の端面に
延出された内部電極層12〜15の一部と接続するよう
に形成されており、容量成分を形成する前記内部電極層
12〜15を選択的に接続するものである。ここで、外
部電極2〜5は、AgまたはAg−Pd合金からなる下
地厚膜導体膜、該下地厚膜導体膜の表面に半田食われが
生じ難い材料からなるNiメッキ層、さらに、Niメッ
キ層の上にSnまたはSn−Pb合金などの材料からな
るメッキ層を被着形成して構成されている。The external electrodes 2 to 5 are formed so as to be connected to a part of the internal electrode layers 12 to 15 extended to the end face of the laminate 1, and the internal electrodes 12 to 15 which form a capacitance component are formed. To 15 are selectively connected. Here, the external electrodes 2 to 5 are formed of an underlying thick film conductor film made of Ag or an Ag-Pd alloy, a Ni plating layer made of a material that is unlikely to cause solder erosion on the surface of the underlying thick film conductor film, and a Ni plating layer. A plating layer made of a material such as Sn or a Sn—Pb alloy is formed on the layer.
【0028】上記構成の積層セラミックコンデンサ10
はつぎのように形成される。The multilayer ceramic capacitor 10 having the above structure
Is formed as follows.
【0029】まず、誘電体磁器層11となり、複数の素
子領域を含むセラミックグリーンシートを用意する。セ
ラミックグリーンシートは、周知の方法、即ち、所定誘
電体材料を混合し、スリップ化し、このスリップ材をド
クターブレードなどよってテープ化を行い、所定大きさ
にシート化することにより形成できる。First, a ceramic green sheet which becomes the dielectric ceramic layer 11 and includes a plurality of element regions is prepared. The ceramic green sheet can be formed by a well-known method, that is, by mixing a predetermined dielectric material, forming a slip, tape-forming the slip material with a doctor blade or the like, and forming the slip into a predetermined size.
【0030】次に、グリーンシートの各素子領域に、4
種類の内部電極層12〜15となる導体膜を形成する
(図2参照)。具体的には、上述の内部電極層となる材
料を含む導電性ペーストの印刷及び乾燥により形成す
る。Next, 4 is added to each element region of the green sheet.
Conductive films to be the types of internal electrode layers 12 to 15 are formed (see FIG. 2). Specifically, the conductive paste is formed by printing and drying a conductive paste containing the above-described material for forming the internal electrode layer.
【0031】次に、積層体1の内部電極層12〜15の
積層順序を考慮して、上述のグリーンシートを積層し、
圧着して一体化する。これより、複数の素子領域が一体
化された未焼成状態の大型積層体が形成される。Next, the above-described green sheets are laminated in consideration of the lamination order of the internal electrode layers 12 to 15 of the laminate 1,
Combine and integrate. As a result, a large laminated body in an unfired state in which a plurality of element regions are integrated is formed.
【0032】次に、未焼成状態の大型積層体を各素子領
域、即ち、矩形状に切断する。これにより、未焼成状態
の積層体が形成される。Next, the large-sized laminate in an unfired state is cut into each element region, that is, a rectangular shape. Thereby, a laminate in an unfired state is formed.
【0033】次に、この未焼成状態の積層体を所定の雰
囲気、温度で焼成処理して、導体膜及びセラミックグリ
ーンシートを内部電極層12〜15および誘電体磁器層
11とする。その後、必要に応じて、焼成した端面から
完全に内部電極層12〜15の延出部分を完全に露出す
るために研磨を行う。これにより、積層体1が形成され
る。Next, the unfired laminate is fired in a predetermined atmosphere and at a predetermined temperature to make the conductor films and the ceramic green sheets into the internal electrode layers 12 to 15 and the dielectric ceramic layer 11. Thereafter, if necessary, polishing is performed to completely expose the extended portions of the internal electrode layers 12 to 15 from the fired end surfaces. Thereby, the laminated body 1 is formed.
【0034】次に、この積層体1の一対の端面を含む端
部に、外部電極2〜5を形成する。Next, external electrodes 2 to 5 are formed on the end portions of the laminate 1 including the pair of end surfaces.
【0035】この時、積層体1の4つの側面に、Agま
たはAg−Pd合金からなる導電ペーストをスクリーン
印刷等の方法により、下地厚膜導体膜となる導体膜を形
成し、焼き付け処理を行う。そして、この下地厚膜導体
膜の表面に、半田食われが生じ難い材料からなるNiメ
ッキ層を形成し、このメッキ層の上にSnまたはSn−
Pb合金などの材料からなるメッキ層を形成する。At this time, a conductive film to be an underlying thick conductive film is formed on the four side surfaces of the laminated body 1 by a method such as screen printing of a conductive paste made of Ag or an Ag—Pd alloy, and is baked. . Then, a Ni plating layer made of a material that is unlikely to be eroded by solder is formed on the surface of the base thick film conductor film, and Sn or Sn- is formed on the plating layer.
A plating layer made of a material such as a Pb alloy is formed.
【0036】以上の製造方法において、上述の構造の積
層セラミックコンデンサ10においては、取得容量は、
積層体1の隣接しあう端面に形成した外部電極(例えば
2、3等)間で構成される第1の容量成分、積層体1の
短辺の端面に形成した一対の外部電極(例えば3、5)
間で構成される第2の容量成分、積層体1の長辺の端面
に形成した一対の外部電極(例えば2、4)間で構成さ
れる第3の容量成分、の3種類に分類される。In the above manufacturing method, in the multilayer ceramic capacitor 10 having the above-described structure, the acquired capacitance is
A first capacitance component formed between external electrodes (for example, 2, 3 and the like) formed on adjacent end surfaces of the laminate 1, a pair of external electrodes (for example, 3, 5)
And a third capacitance component formed between a pair of external electrodes (for example, 2 and 4) formed on the end face of the long side of the laminate 1. .
【0037】例えば、外部電極2、3間で取得できる第
1の容量成分は、主に内部電極層12と13との対向面
積に比例した容量成分である。For example, the first capacitance component that can be obtained between the external electrodes 2 and 3 is a capacitance component that is mainly proportional to the facing area between the internal electrode layers 12 and 13.
【0038】また、外部電極3、5間で取得できる第2
の容量成分は、内部電極層14を介して主に内部電極層
13と15との間で直接(内部電極層14の長手方向か
らはみ出た内部電極層13、15の領域で形成される容
量)または間接的(内部電極層13と14との容量、内
部電極層14と15との容量の合成容量)に形成される
容量成分ある。Further, the second electrode which can be obtained between the external electrodes 3 and 5
Is directly between the internal electrode layers 13 and 15 via the internal electrode layer 14 (the capacitance formed in the region of the internal electrode layers 13 and 15 protruding from the longitudinal direction of the internal electrode layer 14). Alternatively, there is a capacitance component formed indirectly (the combined capacitance of the capacitance of the internal electrode layers 13 and 14 and the capacitance of the internal electrode layers 14 and 15).
【0039】さらに、外部電極2、4間で取得できる第
3の容量成分は、内部電極層13を介して主に内部電極
層12と14との間で直接(内部電極層13の幅方向か
らはみ出た内部電極層12、14の領域で形成される容
量)または間接的(内部電極層12と13との容量、内
部電極層13と14との容量の合成容量)に形成される
容量成分ある。Further, a third capacitance component which can be obtained between the external electrodes 2 and 4 is directly transferred between the internal electrode layers 12 and 14 via the internal electrode layer 13 (from the width direction of the internal electrode layer 13). There is a capacitance component formed in the protruding regions of the internal electrode layers 12 and 14) or indirectly (combined capacitance of the internal electrode layers 12 and 13 and the capacitance of the internal electrode layers 13 and 14). .
【0040】この3種類の容量成分の区別は、積層体の
1の長辺、短辺を確認するだけでよいため、極めて容易
であり、従来のように積層体の1つの角部を削ってマー
クを形成する必要がなくなる。したがって、工程を簡略
化することができ、また、マークを形成する際に、誤っ
て内部電極層まで削り取ってしまうことが皆無となる。The distinction between these three types of capacitance components is very easy because it is only necessary to confirm the long side and the short side of one of the laminates. There is no need to form marks. Therefore, the process can be simplified, and there is no possibility that the internal electrode layer is accidentally scraped off when forming the mark.
【0041】また、積層セラミックコンデンサ10は、
積層体の積層方向に隣接しあう誘電体磁器層11の層間
に対向するように配置された内部電極層、例えば12、
13あるいは13、14同士が外部電極が設けられない
側に互いに重なり合わない周縁部を有することにより、
隣接しあう層間に配置された内部電極層12〜15の重
なり面積を一定に保つためである。The multilayer ceramic capacitor 10 is
Internal electrode layers, for example, 12 arranged so as to face each other between layers of the dielectric ceramic layer 11 adjacent to each other in the stacking direction of the stack.
13 or 13 and 14 have peripheral portions that do not overlap each other on the side where no external electrode is provided,
This is for keeping the overlapping area of the internal electrode layers 12 to 15 arranged between adjacent layers constant.
【0042】図5、図6は、本発明の他の積層セラミッ
クコンデンサを示す外観斜視図及び電極層の構造を示す
図である。FIGS. 5 and 6 are an external perspective view showing another multilayer ceramic capacitor of the present invention and a view showing the structure of an electrode layer.
【0043】この積層体51の平面形状が概略正方形で
あり、かつ全ての内部電極層62〜65の対向面積が等
しい。なお、ここで正方形状は4辺が等しい矩形状であ
るが、誘電体磁器層61は焼成処理を行い焼結収縮など
を伴うことになり、完全な正方形状の誘電体磁器層61
は現実的に困難である。従って、概略正方形状とは、限
りなく正方形状に近い形状をいう。The planar shape of the laminate 51 is substantially square, and the facing areas of all the internal electrode layers 62 to 65 are equal. Here, the square shape is a rectangular shape having four sides equal to each other, but the dielectric ceramic layer 61 is subjected to a baking process and is accompanied by sintering shrinkage and the like, so that the complete square dielectric ceramic layer 61 is formed.
Is difficult in practice. Therefore, a substantially square shape refers to a shape that is as close as possible to a square shape.
【0044】このため、4つの端面すべてに同じように
外部電極52〜55を形成することができ、外部電極5
2〜55の形成時に4つの側面から3つの側面を選択す
るための整列工程が不要になり、ターム工程を簡略化で
きる。Therefore, external electrodes 52 to 55 can be formed on all four end faces in the same manner, and external electrodes 5 to 55 can be formed.
When forming the layers 2 to 55, an alignment step for selecting three side faces from four side faces is not required, and the term step can be simplified.
【0045】ここで、内部電極層62〜65間で容量を
形成することになる。そして、全ての内部電極層62〜
65の対向面積を等しくすれば、取得容量は、隣接した
外部電極、たとえは52、53で構成される容量と、対
向しあう外部電極、例えば52、54で構成される容量
の2種類となる。この2種類を認識して区別することは
極めて容易であり、実装時の位置決めを簡略化できる。Here, a capacitance is formed between the internal electrode layers 62 to 65. Then, all the internal electrode layers 62 to
If the facing areas of the 65 are equal, the acquired capacitances are two types: a capacitance composed of adjacent external electrodes, for example, 52 and 53, and a capacitance composed of opposing external electrodes, for example, 52 and 54. . It is extremely easy to recognize and distinguish these two types, and the positioning during mounting can be simplified.
【0046】なお、本発明は上記の実施の形態例に限定
されるものではなく、本発明の要旨を逸脱しない範囲内
での種々の変更や改良等は何ら差し支えない。It should be noted that the present invention is not limited to the above embodiment, and various changes and improvements may be made without departing from the scope of the present invention.
【0047】[0047]
【発明の効果】以上のように、本発明によれば、1個の
コンデンサで複数種類の容量を構成できることになり、
2端子型に比較してその汎用性が向上し、ハイブリッド
集積回路基板への高密度化を実現できる。As described above, according to the present invention, one capacitor can constitute a plurality of types of capacitances.
The versatility is improved as compared with the two-terminal type, and the density on the hybrid integrated circuit board can be increased.
【0048】また、複数種類の容量を認識区別すること
は極めて容易となり、積層体にマークを形成する必要が
なくなる。これにより、工程を簡略化することができる
とともに、内部電極層を損傷させることが一切なく、小
型化に対応できる。Further, it is very easy to recognize and distinguish a plurality of types of capacitors, and it is not necessary to form a mark on the laminate. Thereby, the process can be simplified, the internal electrode layer is not damaged at all, and the device can be reduced in size.
【0049】また、内部電極層の延出部分を、隣接する
誘電体磁器層の層間の内部電極層の延出部分に対して、
左周りで直交する端面に、または右周りで直交する端面
に延出するという規則正しい配置となるため、積層工程
が非常に簡略化する。Further, the extension of the internal electrode layer is made to correspond to the extension of the internal electrode layer between the adjacent dielectric ceramic layers.
The regular arrangement of extending to an end face orthogonal to the left rotation or to an end face orthogonal to the right rotation greatly simplifies the lamination process.
【図1】本発明の積層セラミックコンデンサの斜視図で
ある。FIG. 1 is a perspective view of a multilayer ceramic capacitor according to the present invention.
【図2】(a)〜(d)は、本発明の積層セラミックコ
ンデンサの積層体を構成する内部電極層を形成した誘電
体層の平面図である。FIGS. 2A to 2D are plan views of a dielectric layer on which an internal electrode layer constituting a multilayer body of the multilayer ceramic capacitor of the present invention is formed.
【図3】図1のA−A線断面図である。FIG. 3 is a sectional view taken along line AA of FIG. 1;
【図4】図1のB−B線断面図である。FIG. 4 is a sectional view taken along line BB of FIG. 1;
【図5】本発明の別の積層セラミックコンデンサの外観
斜視図である。FIG. 5 is an external perspective view of another multilayer ceramic capacitor of the present invention.
【図6】(a)〜(d)は、図5の積層セラミックコン
デンサの積層体を構成する内部電極層を形成した誘電体
層の平面図である。6 (a) to 6 (d) are plan views of a dielectric layer on which an internal electrode layer constituting the multilayer body of the multilayer ceramic capacitor of FIG. 5 is formed.
【図7】従来の積層セラミックコンデンサの斜視図であ
る。FIG. 7 is a perspective view of a conventional multilayer ceramic capacitor.
【図8】(a)〜(g)は、図7の積層セラミックコン
デンサの積層体を構成する内部電極層を形成した誘電体
層の平面図である。8 (a) to 8 (g) are plan views of a dielectric layer on which an internal electrode layer constituting the multilayer body of the multilayer ceramic capacitor of FIG. 7 is formed.
10、50・・・・・・・積層セラミックコンデンサ 1、51・・・・・・・・積層体 2〜5、52〜55・・・外部電極 12〜15、62〜65・・・・・・・内部電極層 10, 50... Multilayer ceramic capacitor 1, 51. ..Internal electrode layers
Claims (1)
体磁器層を積層してなる積層体と、該各誘電体磁器層の
層間に、その一部が積層体の端面から露出するように配
置してなる概略矩形状の内部電極層と、前記内部電極層
と接続するように積層体の各端面に形成された4つの外
部電極とから成る積層セラミックコンデンサにおいて、 前記各内部電極層の延出する端面が、積層順に順次一定
方向に90°ずつ回転していることを特徴とする積層セ
ラミックコンデンサ。1. A laminate comprising at least five or more generally rectangular dielectric ceramic layers laminated, and between each of the dielectric ceramic layers, a part thereof is exposed from an end face of the laminate. A multilayer ceramic capacitor comprising: a substantially rectangular internal electrode layer arranged; and four external electrodes formed on each end surface of the laminate so as to be connected to the internal electrode layer. A multilayer ceramic capacitor wherein the protruding end faces are sequentially rotated by 90 ° in a certain direction in the order of lamination.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10368271A JP2000195742A (en) | 1998-12-24 | 1998-12-24 | Laminated ceramic capacitor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10368271A JP2000195742A (en) | 1998-12-24 | 1998-12-24 | Laminated ceramic capacitor |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000195742A true JP2000195742A (en) | 2000-07-14 |
Family
ID=18491398
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10368271A Pending JP2000195742A (en) | 1998-12-24 | 1998-12-24 | Laminated ceramic capacitor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000195742A (en) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009060114A (en) * | 2007-08-31 | 2009-03-19 | Samsung Electro Mech Co Ltd | Multilayer chip capacitor, circuit board apparatus having the same, and circuit board |
JP2009200092A (en) * | 2008-02-19 | 2009-09-03 | Taiyo Yuden Co Ltd | Multilayer capacitor |
JP2010045323A (en) * | 2008-08-13 | 2010-02-25 | Samsung Electro-Mechanics Co Ltd | Multilayer chip capacitor and circuit board apparatus having the same |
DE102008062023A1 (en) * | 2008-12-12 | 2010-06-17 | Epcos Ag | Electrical multilayer component and circuit arrangement with it |
WO2011045281A3 (en) * | 2009-10-12 | 2011-06-16 | Epcos Ag | Electrical multilayer component and circuit arrangement |
WO2013058096A1 (en) * | 2011-10-20 | 2013-04-25 | ソニー株式会社 | Method for manufacturing electrostatic capacitor element |
KR101444615B1 (en) | 2013-08-09 | 2014-09-26 | 삼성전기주식회사 | Multi-layered ceramic capacitor and manufacturing method the same |
JP2014216635A (en) * | 2013-04-22 | 2014-11-17 | サムソン エレクトロ−メカニックス カンパニーリミテッド. | Multi-layered ceramic capacitor and board for mounting the same |
KR20160058509A (en) * | 2014-11-17 | 2016-05-25 | 삼성전기주식회사 | Multi-layer ceramic capacitor |
WO2023176684A1 (en) * | 2022-03-15 | 2023-09-21 | パナソニックIpマネジメント株式会社 | Capacitor and power source module |
-
1998
- 1998-12-24 JP JP10368271A patent/JP2000195742A/en active Pending
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012033977A (en) * | 2007-08-31 | 2012-02-16 | Samsung Electro-Mechanics Co Ltd | Stacked chip capacitor and circuit board device and circuit board equipped with it |
JP2009060114A (en) * | 2007-08-31 | 2009-03-19 | Samsung Electro Mech Co Ltd | Multilayer chip capacitor, circuit board apparatus having the same, and circuit board |
JP2009200092A (en) * | 2008-02-19 | 2009-09-03 | Taiyo Yuden Co Ltd | Multilayer capacitor |
JP2010045323A (en) * | 2008-08-13 | 2010-02-25 | Samsung Electro-Mechanics Co Ltd | Multilayer chip capacitor and circuit board apparatus having the same |
US8693164B2 (en) | 2008-12-12 | 2014-04-08 | Epcos Ag | Electrical multi-layered component and circuit arrangement comprising the same |
DE102008062023A1 (en) * | 2008-12-12 | 2010-06-17 | Epcos Ag | Electrical multilayer component and circuit arrangement with it |
JP2012511820A (en) * | 2008-12-12 | 2012-05-24 | エプコス アクチエンゲゼルシャフト | Multilayer electrical component and circuit with multilayer electrical component |
WO2011045281A3 (en) * | 2009-10-12 | 2011-06-16 | Epcos Ag | Electrical multilayer component and circuit arrangement |
JP2013507757A (en) * | 2009-10-12 | 2013-03-04 | エプコス アーゲー | Electrical multilayer components and circuit devices |
US8593786B2 (en) | 2009-10-12 | 2013-11-26 | Epcos Ag | Electrical multilayer component and circuit arrangement |
WO2013058096A1 (en) * | 2011-10-20 | 2013-04-25 | ソニー株式会社 | Method for manufacturing electrostatic capacitor element |
JP2014216635A (en) * | 2013-04-22 | 2014-11-17 | サムソン エレクトロ−メカニックス カンパニーリミテッド. | Multi-layered ceramic capacitor and board for mounting the same |
KR101444615B1 (en) | 2013-08-09 | 2014-09-26 | 삼성전기주식회사 | Multi-layered ceramic capacitor and manufacturing method the same |
KR20160058509A (en) * | 2014-11-17 | 2016-05-25 | 삼성전기주식회사 | Multi-layer ceramic capacitor |
KR102183422B1 (en) * | 2014-11-17 | 2020-11-26 | 삼성전기주식회사 | Multi-layer ceramic capacitor |
WO2023176684A1 (en) * | 2022-03-15 | 2023-09-21 | パナソニックIpマネジメント株式会社 | Capacitor and power source module |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5597494A (en) | Method of manufacturing multilayer ceramic electronic component | |
JP2009021512A (en) | Multilayer capacitor | |
JP2020053577A (en) | Electronic component | |
JP2016146469A (en) | Multilayer ceramic capacitor, mounting structure of multilayer ceramic capacitor, and taping electronic component series | |
JPH11340089A (en) | Manufacture of multilayer ceramic electronic component multilayer ceramic electronic component | |
JP2000195742A (en) | Laminated ceramic capacitor | |
JP2000353601A (en) | Chip-type electronic component | |
JP2001155962A (en) | Feed-through capacitor | |
JP2000340448A (en) | Laminated ceramic capacitor | |
JP4287807B2 (en) | Multilayer capacitor | |
JP2000106320A (en) | Laminated ceramic capacitor | |
JP4837275B2 (en) | Multilayer capacitor mounting structure | |
JPH11214244A (en) | Monolithic ceramic capacitor | |
JP3102358B2 (en) | Trimming capacitor and trimming method | |
JP2000049037A (en) | Laminated ceramic capacitor | |
JP2784863B2 (en) | Multilayer capacitors | |
JP2001044059A (en) | Multilayer ceramic capacitor | |
JP2000049035A (en) | Laminated ceramic capacitor | |
JP2000049038A (en) | Laminated ceramic capacitor | |
JP2784862B2 (en) | Multilayer capacitors | |
JP2000106321A (en) | Laminated ceramic capacitor | |
JP3642462B2 (en) | Manufacturing method of laminated parts | |
JP3401338B2 (en) | Multilayer ceramic capacitor array | |
JPH06267789A (en) | Laminated chip type c-r composite electronic component | |
JPH06314630A (en) | Ceramic-lamination electronic component |