JP2000183052A - Manufacture of electronic device - Google Patents

Manufacture of electronic device

Info

Publication number
JP2000183052A
JP2000183052A JP10361144A JP36114498A JP2000183052A JP 2000183052 A JP2000183052 A JP 2000183052A JP 10361144 A JP10361144 A JP 10361144A JP 36114498 A JP36114498 A JP 36114498A JP 2000183052 A JP2000183052 A JP 2000183052A
Authority
JP
Japan
Prior art keywords
dielectric film
film
substrate
inorganic dielectric
organic dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10361144A
Other languages
Japanese (ja)
Inventor
Toshiaki Hasegawa
利昭 長谷川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP10361144A priority Critical patent/JP2000183052A/en
Publication of JP2000183052A publication Critical patent/JP2000183052A/en
Pending legal-status Critical Current

Links

Abstract

PROBLEM TO BE SOLVED: To enhance an organic dielectric film in adhesion to a work by a method wherein the work is inversely sputtered so as to be provided with dangling bonds on its surface, and then the organic dielectric film is formed thereon. SOLUTION: Dangling bonds are formed on the surface of a work 10 by inverse sputtering. By inverse sputtering, active sites are formed on the surface of the work 10, so that an organic dielectric film 12 is enhanced in adhesion to the work 10 by chemical bonding. Inverse sputtering is carried out by the use of rare gas such as He, Ar, Xe, Kr or the like. Reducing gas such as H2, SiH4 or the like may be added to these rare gases. Inverse sputtering is carried out in the same film forming chamber where an inorganic dielectric film 11a is formed, or an inverse sputtering is carried out in an inverse sputtering- dedicated pre-treatment chamber. In this case, a pre-treatment chamber and a film forming chamber are continuously connected through a vacuum gate valve, and a metal wiring provided on a work is prevented from being oxidized again while the work is trarsferred.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は電子装置の製造方法
に関し、さらに詳しくは、被処理基体上に有機誘電体膜
を形成する際の、密着性を向上した電子装置の製造方法
に関する。
The present invention relates to a method for manufacturing an electronic device, and more particularly, to a method for manufacturing an electronic device with improved adhesion when an organic dielectric film is formed on a substrate to be processed.

【0002】[0002]

【従来の技術】ULSI(Ultra Large Scale Integrate
d Circuits) 等の半導体装置の高集積度化が進展するに
伴い、配線幅および配線ピッチの微細化が必要となって
いる。これら配線幅および配線ピッチの縮小は、同時に
配線断面のアスペクト比および配線間スペースのアスペ
クト比を増大する。この結果、微細で高アスペクト比の
配線を加工するエッチング技術や、同じく微細で高アス
ペクト比の配線間スペースを層間絶縁層で埋め込む技術
等に負担が集中し、製造工程の複雑化や工程数の増大を
招いている。
2. Description of the Related Art ULSI (Ultra Large Scale Integrate)
As the degree of integration of semiconductor devices such as d circuits increases, the wiring width and the wiring pitch need to be finer. The reduction of the wiring width and the wiring pitch simultaneously increases the aspect ratio of the wiring cross section and the aspect ratio of the space between wirings. As a result, the burden is concentrated on the etching technology for processing fine and high-aspect-ratio wiring and the technology for embedding the fine and high-aspect-ratio wiring space with an interlayer insulating layer, which complicates the manufacturing process and reduces the number of processes. It is increasing.

【0003】また微細化と同時に、特に高速ロジック系
の半導体装置をはじめとする各種半導体装置の低消費電
力化、動作速度の高速化等の要求に応えるためには、低
誘電率の層間絶縁膜材料とともに、低抵抗な電極配線材
料の選択およびそのプロセス技術が要素技術として重要
性を増している。これは、半導体装置以外の各種高周波
微細電子装置においても同様に重要な問題である。
At the same time as miniaturization, in order to meet the demands for low power consumption and high operating speed of various semiconductor devices, especially high speed logic semiconductor devices, an interlayer insulating film having a low dielectric constant is required. Along with the materials, selection of a low-resistance electrode wiring material and its process technology are becoming increasingly important as elemental technologies. This is also an important problem in various high-frequency fine electronic devices other than semiconductor devices.

【0004】従来より半導体装置等の電極配線材料とし
て比較的低抵抗なAl−SiやAl−Si−Cu等のア
ルミニウム系金属が用いられてきた。しかしながら、次
世代の電極配線材料としては、Alより比抵抗が小さ
く、エレクトロマイグレーションやストレスマイグレー
ション耐性にも優れるCuが有力視されている。Cuの
比抵抗は1.72μΩ−cmであり、Alの比抵抗2.
7μΩ−cmの約60%である。Cuの成膜方法は、ス
パッタリング法やCVD (Chemical Vapor Deposition)
法等の他に、電解めっき法も適用できる。
Conventionally, aluminum-based metals such as Al-Si and Al-Si-Cu, which have relatively low resistance, have been used as electrode wiring materials for semiconductor devices and the like. However, as a next-generation electrode wiring material, Cu, which has a lower specific resistance than Al and has excellent electromigration and stress migration resistance, is considered to be promising. The specific resistance of Cu is 1.72 μΩ-cm, and the specific resistance of Al is 2.
It is about 60% of 7 μΩ-cm. Cu film formation methods include sputtering and CVD (Chemical Vapor Deposition).
In addition to the method and the like, an electrolytic plating method can also be applied.

【0005】一方の低誘電率層間絶縁膜として、従来の
SiO2 (比誘電率4)にフッ素を導入したSiOFが
知られている。SiOFは、SiO2 を構成するSi−
O−Si結合をF原子により終端することで、その密度
が低下すること、およびSi−F結合やO−F結合の分
極率が小さいこと等により、SiO2 より低誘電率が達
成される。このSiOFは、その成膜やエッチングのプ
ロセスが従来のSiO2 に類似したものであるので、現
用の製造装置でも容易に採用できる。また無機系材料で
あるので耐熱性にも優れる。しかしながら、SiOFの
比誘電率は3.7〜3.2程度にとどまる。
As one low dielectric constant interlayer insulating film, SiOF in which fluorine is introduced into conventional SiO 2 (dielectric constant: 4) is known. SiOF constitutes a SiO 2 Si-
By terminating the O-Si bond with F atoms, the density is reduced, and the polarizability of the Si-F bond and the OF bond is small, so that a dielectric constant lower than that of SiO 2 is achieved. Since this SiOF is similar to the conventional SiO 2 in the process of film formation and etching, it can be easily adopted even in a current manufacturing apparatus. Also, since it is an inorganic material, it has excellent heat resistance. However, the relative dielectric constant of SiOF is only about 3.7 to 3.2.

【0006】低誘電率層間絶縁層として、炭素原子を含
む有機誘電体膜材料も知られている。すなわち、有機S
OG(Spin On Glass)、ポリアリールエーテル、ポリイ
ミド、ポリパラキシリレン(商標名パリレン)、ベンゾ
シクロブテン、ポリナフタレン等、比誘電率が2.5〜
3.5程度の有機高分子材料である。これらの材料は炭
素原子を含有することでその密度が低減され、また分子
(モノマ)自体の分極率を小さくすることで低誘電率を
達成している。またシロキサン結合、イミド結合、ある
いはベンゼン環やナフタレン環を導入することにより、
ある程度の耐熱性を得ている。
[0006] As a low dielectric constant interlayer insulating layer, an organic dielectric film material containing carbon atoms is also known. That is, organic S
OG (Spin On Glass), polyaryl ether, polyimide, polyparaxylylene (trade name: parylene), benzocyclobutene, polynaphthalene, etc., having a relative dielectric constant of 2.5 to
It is an organic polymer material of about 3.5. The density of these materials is reduced by containing carbon atoms, and a low dielectric constant is achieved by reducing the polarizability of the molecule (monomer) itself. Also, by introducing a siloxane bond, an imide bond, or a benzene ring or a naphthalene ring,
Has some heat resistance.

【0007】これら炭化水素系の有機誘電体膜材料に、
さらにフッ素原子を導入したフロロカーボンポリマは、
比誘電率が1.5〜2.5程度と一層の低誘電率化と耐
熱性の向上が得られる。かかるフッ素系樹脂の有機系材
料としては、パーフルオロ基含有ポリイミドやフッ化ポ
リアリールエーテル、テフロン(商標名)あるいはフレ
ア(商標名)等が知られている。これら有機低誘電率材
料は、例えば「日経マイクロデバイス」誌1995年7
月号105〜112頁に紹介されている。
[0007] These hydrocarbon-based organic dielectric film materials include:
In addition, fluorocarbon polymers with fluorine atoms introduced
With a relative dielectric constant of about 1.5 to 2.5, further lowering of the dielectric constant and improvement of heat resistance can be obtained. As the organic material of such a fluororesin, perfluoro group-containing polyimide, fluorinated polyarylether, Teflon (trade name), Flare (trade name) and the like are known. These organic low dielectric constant materials are described, for example, in "Nikkei Micro Devices" magazine, July 1995.
It is introduced on pages 105-112 of the monthly issue.

【0008】さて、これら低抵抗の電極配線材料、およ
び低誘電率の層間絶縁膜を半導体装置等に適用する際の
プロセスとして、Damascene あるいは Dual Damascene
と呼称される方法がある。これらは、層間絶縁膜に予め
形成した配線溝、あるいは配線溝および接続孔に、金属
配線材料をリフロースパッタリング法や電解めっき法等
で埋め込み、CMP (Chemical mechanical polishing)
法により表面を平坦化する技術である。Damascene ある
いは Dual Damascene プロセスは、高アスペクト比の配
線をエッチングでパターニングする必要も、配線間のス
ペースを層間絶縁膜で埋め込む必要もない。したがっ
て、このプロセスは、配線アスペクト比が大きくなるほ
ど、また配線の層数が増加するほど、製造工程数の低減
率に寄与するようになる。
As a process for applying these low-resistance electrode wiring materials and low-dielectric-constant interlayer insulating films to semiconductor devices and the like, Damascene or Dual Damascene is used.
There is a method called. In these, a metal wiring material is embedded in a wiring groove or a wiring groove and a connection hole previously formed in an interlayer insulating film by a reflow sputtering method, an electrolytic plating method, or the like, and a CMP (Chemical mechanical polishing) method is used.
This is a technique for flattening the surface by a method. The Damascene or Dual Damascene process does not require high-aspect-ratio interconnects to be patterned by etching, nor does the space between interconnects need to be filled with interlayer dielectrics. Therefore, this process contributes to the reduction rate of the number of manufacturing steps as the wiring aspect ratio increases and the number of wiring layers increases.

【0009】[0009]

【発明が解決しようとする課題】有機誘電体膜は、従来
の無機誘電体膜とは膜質が大きく異なる。特に0.18
μmの最小デザインルールの半導体装置に導入が検討さ
れている比誘電率2.5以下のフッ素を含む有機誘電体
膜は、下地層や上層との密着性の向上が求められてい
る。
The organic dielectric film has a significantly different film quality from the conventional inorganic dielectric film. Especially 0.18
An organic dielectric film containing fluorine having a relative dielectric constant of 2.5 or less, which is being considered for introduction into a semiconductor device having a minimum design rule of μm, is required to have improved adhesion with an underlayer or an upper layer.

【0010】有機誘電体膜は、一般に界面での反応性に
乏しく、このため密着性に不足し、無機誘電体膜や金属
配線材料との剥離の問題を残している。特に半導体装置
の製造工程においては、下地層や、上層として形成され
る無機誘電体膜や金属配線からの力学的応力、CMP
(Chemical Mechanical Polishing)等の加工工程におけ
る機械的応力、あるいはCVD (Chemical Vapor Depos
ition)工程における熱力学的応力等、各種ストレスがか
かる機会が多い。
The organic dielectric film generally has poor reactivity at the interface, and therefore has poor adhesion, leaving a problem of separation from the inorganic dielectric film and the metal wiring material. In particular, in the manufacturing process of a semiconductor device, mechanical stress, CMP, etc. from an underlayer, an inorganic dielectric film or metal wiring formed as an upper layer,
(Chemical Mechanical Polishing) or other mechanical processes, or CVD (Chemical Vapor Depos).
There are many opportunities to apply various stresses such as thermodynamic stress in the ition) process.

【0011】有機誘電体膜の密着性を向上する方法とし
て、下地層表面あるいは有機誘電体膜表面にシランカッ
プリング剤等の界面補強層を密着層として形成する技術
がある。しかしながら、半導体装置の製造工程において
は、かかる密着層形成だけでは剥離防止が完全には達成
できないことが知られている。
As a method for improving the adhesion of the organic dielectric film, there is a technique of forming an interface reinforcing layer such as a silane coupling agent on the surface of the underlayer or the surface of the organic dielectric film as an adhesion layer. However, it is known that in the manufacturing process of a semiconductor device, peeling prevention cannot be completely achieved only by forming such an adhesion layer.

【0012】本発明はこのような従来技術の問題点に鑑
みなされたものである。すなわち、本発明の課題は、有
機誘電体膜を形成する際の密着性の問題を解消し、信頼
性の高い電子装置の製造方法を提供することである。
The present invention has been made in view of such problems of the prior art. That is, an object of the present invention is to solve the problem of adhesion when forming an organic dielectric film and to provide a highly reliable method for manufacturing an electronic device.

【0013】[0013]

【課題を解決するための手段】従来の密着性向上方法
は、いずれも界面の分子間力すなわちファンデルワール
ス力のみに依存した方法であった。本発明においては、
さらに界面における化学結合力をも利用することによ
り、高い密着性を得ようとするものである。
All of the conventional methods for improving the adhesion rely on only the intermolecular force at the interface, that is, the van der Waals force. In the present invention,
Further, high adhesion is intended to be obtained by utilizing the chemical bonding force at the interface.

【0014】すなわち、本発明の電子装置の製造方法
は、被処理基体上に有機誘電体膜を形成する工程を有す
る電子装置の製造方法であって、この被処理基体を逆ス
パッタリングして、その表面にダングリングボンドを形
成する工程と、このダングリングボンドが形成された被
処理基体上に、有機誘電体膜を形成する工程とを有する
ことを特徴とする。
That is, a method of manufacturing an electronic device according to the present invention is a method of manufacturing an electronic device having a step of forming an organic dielectric film on a substrate to be processed. The method is characterized by comprising a step of forming a dangling bond on the surface and a step of forming an organic dielectric film on the substrate to be processed on which the dangling bond is formed.

【0015】また本発明の他の電子装置の製造方法は、
被処理基体上に有機誘電体膜を形成する工程を有する電
子装置の製造方法であって、この被処理基体上に、Si
2 ,Si3 4 およびSiO2 /Si3 4 固溶体の
うちのいずれか1種の無機誘電体膜からなるとともに、
少なくともこの有機誘電体膜との界面においては、これ
ら無機誘電体膜の化学量論組成よりSiリッチな無機誘
電体膜を形成する工程、この無機誘電体膜上に、有機誘
電体膜を形成する工程とを有することを特徴とする。
Further, another method of manufacturing an electronic device according to the present invention is as follows.
What is claimed is: 1. A method for manufacturing an electronic device, comprising: forming an organic dielectric film on a substrate to be processed.
An inorganic dielectric film of any one of O 2 , Si 3 N 4 and SiO 2 / Si 3 N 4 solid solution;
At least at the interface with the organic dielectric film, a step of forming an inorganic dielectric film rich in Si from the stoichiometric composition of the inorganic dielectric film, and forming an organic dielectric film on the inorganic dielectric film And a process.

【0016】本発明のさらに他の電子装置の製造方法
は、被処理基体上に有機誘電体膜を形成する工程を有す
る電子装置の製造方法であって、この被処理基体上に、
SiO2 ,Si3 4 およびSiO2 /Si3 4 固溶
体のうちのいずれか1種の無機誘電体膜を形成する工
程、この無機誘電体膜を逆スパッタリングして、その表
面にダングリングボンドを形成する工程、このダングリ
ングボンドが形成された無機誘電体膜上に、有機誘電体
膜を形成する工程とを有することを特徴とする。
Still another method of manufacturing an electronic device according to the present invention is a method of manufacturing an electronic device having a step of forming an organic dielectric film on a substrate to be processed.
Forming an inorganic dielectric film of any one of SiO 2 , Si 3 N 4 and SiO 2 / Si 3 N 4 solid solution; reverse sputtering the inorganic dielectric film to form a dangling bond on its surface; And forming an organic dielectric film on the inorganic dielectric film on which the dangling bonds are formed.

【0017】本発明が対象とする電子装置は、有機誘電
体膜を絶縁膜として採用する高集積度半導体装置をはじ
め、薄膜磁気ヘッド装置、薄膜コイル、薄膜インダクタ
あるいはマイクロマシン等が例示される。
The electronic devices to which the present invention is applied include a highly integrated semiconductor device employing an organic dielectric film as an insulating film, a thin-film magnetic head device, a thin-film coil, a thin-film inductor and a micromachine.

【0018】〔作用〕有機誘電体膜を形成する下地とな
る被処理基体表面を逆スパッタリングすることにより、
下地材料層の化学結合手が切断され、不対結合手すなわ
ちダングリングボンドが形成される。ダングリングボン
ドは化学的に活性であり、被処理基体表面に反応サイト
として存在する。一方、有機誘電体膜は一般にスピンコ
ート等の塗布法により形成されるが、塗布液中のポリマ
は架橋する反応サイトを持っており、被処理基体側の反
応サイトと化学結合し、強固に密着する。有機誘電体膜
をプラズマCVD法等で形成する場合も、モノマが重合
する段階においてプリカーサ中に反応サイトを有し、や
はり被処理基体側の反応サイトと化学結合し、強固に密
着する。
[Operation] By reverse sputtering the surface of the substrate to be processed, which is the base for forming the organic dielectric film,
The chemical bond of the base material layer is cut, and an unpaired bond, that is, a dangling bond is formed. Dangling bonds are chemically active and exist as reaction sites on the surface of the substrate to be treated. On the other hand, the organic dielectric film is generally formed by a coating method such as spin coating, but the polymer in the coating solution has a reaction site to be cross-linked, and chemically bonds to the reaction site on the substrate to be treated, thereby firmly adhering. I do. Even when the organic dielectric film is formed by a plasma CVD method or the like, there is a reaction site in the precursor at the stage when the monomer is polymerized, and the chemical site is also chemically bonded to the reaction site on the side of the substrate to be processed, and firmly adheres.

【0019】一方、被処理基体上に、SiO2 ,Si3
4 およびSiO2 /Si3 4 固溶体等の無機誘電体
膜を形成し、この無機誘電体膜と有機誘電体膜との少な
くとも界面において、この無機誘電体膜の化学量論組成
よりSiリッチな無機誘電体膜組成として形成すると、
この場合も界面に活性なダングリングボンドが形成さ
れ、有機誘電体膜との密着性が向上する。
On the other hand, SiO 2 , Si 3
An inorganic dielectric film such as a solid solution of N 4 and SiO 2 / Si 3 N 4 is formed, and at least an interface between the inorganic dielectric film and the organic dielectric film is Si-rich from the stoichiometric composition of the inorganic dielectric film. When formed as a simple inorganic dielectric film composition,
Also in this case, an active dangling bond is formed at the interface, and the adhesion to the organic dielectric film is improved.

【0020】また被処理基体上にSiO2 ,Si3 4
およびSiO2 /Si3 4 固溶体等の無機誘電体膜を
形成しておく。この場合の無機誘電体膜は化学量論組成
であってもよい。この後、この無機誘電体膜を逆スパッ
タリングしてダングリングボンドすることによっても同
様の効果が得られる。いずれの方法によっても、形成さ
れる化学結合による密着力は有機誘電体膜自体の引っ張
り強度と同等程度であり、半導体装置の製造工程で要求
される密着性をほぼ満たすことができる。
[0020] SiO 2, Si 3 N 4 on the substrate to be processed
And an inorganic dielectric film such as a SiO 2 / Si 3 N 4 solid solution. In this case, the inorganic dielectric film may have a stoichiometric composition. Thereafter, the same effect can be obtained by reverse sputtering this inorganic dielectric film and performing dangling bonding. In any case, the adhesion due to the formed chemical bond is almost equal to the tensile strength of the organic dielectric film itself, and can almost satisfy the adhesion required in the semiconductor device manufacturing process.

【0021】[0021]

【発明の実施の形態】以下、電子装置の一例として高集
積度半導体装置を採りあげ、有機誘電体膜/無機誘電体
膜の積層構造、あるいは無機誘電体膜/有機誘電体膜/
無機誘電体膜の積層構造からなる層間絶縁膜の形成工程
を例にとり説明する。なお電子装置としては、半導体装
置に限らず、薄膜磁気ヘッド、磁気抵抗効果型ヘッド、
薄膜インダクタ、薄膜コイル、マイクロマシン等の各種
電子装置に適用することができる。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A high-integration semiconductor device will be described below as an example of an electronic device. A laminated structure of an organic dielectric film / an inorganic dielectric film, or an inorganic dielectric film / an organic dielectric film /
A process for forming an interlayer insulating film having a laminated structure of an inorganic dielectric film will be described as an example. The electronic device is not limited to a semiconductor device, but may be a thin film magnetic head, a magnetoresistive head,
The present invention can be applied to various electronic devices such as a thin film inductor, a thin film coil, and a micro machine.

【0022】図1は本発明の電子装置の製造方法を適用
した半導体装置の要部を示す模式的概略断面図である。
すなわち、図1(a)においては、被処理基体10上に
有機誘電体膜12および無機誘電体膜11aが形成され
ている。また図1(b)においては、被処理基体10上
に無機誘電体膜11a、有機誘電体膜12および無機誘
電体膜11bが形成されている。
FIG. 1 is a schematic cross-sectional view schematically showing a main part of a semiconductor device to which an electronic device manufacturing method according to the present invention is applied.
That is, in FIG. 1A, an organic dielectric film 12 and an inorganic dielectric film 11a are formed on a substrate 10 to be processed. 1B, an inorganic dielectric film 11a, an organic dielectric film 12, and an inorganic dielectric film 11b are formed on the substrate 10 to be processed.

【0023】なお図1に示す構造は、本発明に関連する
要部のみを示す模式的概略断面図であり、被処理基体1
0の細部構造や無機誘電体膜11a上の上部構造等は図
示を省略している。また各構成部分の寸法は、実際の半
導体装置に比例したものではない。
The structure shown in FIG. 1 is a schematic cross-sectional view showing only the main parts related to the present invention.
0 and the upper structure on the inorganic dielectric film 11a are not shown. Also, the dimensions of each component are not proportional to the actual semiconductor device.

【0024】被処理基体10は、MOSトランジスタ等
が形成された半導体基体そのもの、あるいは半導体基体
上に層間絶縁膜および下層配線等が形成されたものであ
る。これらのうち、層間絶縁膜は、一般的には酸化シリ
コン系絶縁膜で構成される。酸化シリコン系絶縁膜は、
例えばSiH4 とO2 ガスを原料ガスとする減圧CVD
法や、TEOS (Tetraethyl Orthosilicate) を原料ガ
スとするプラズマCVD法等で形成される。層間絶縁膜
は、低誘電率絶縁膜や、低誘電率絶縁膜とSiO2 等の
無機誘電体膜との積層で構成してもよい。無機誘電体膜
との積層構造とすることにより、一般的に機械強度が小
さい低誘電率絶縁膜を補強し、半導体装置の信頼性を高
めることができる。もちろん、低誘電率絶縁膜の採用に
より、配線間容量を低減することができる。
The substrate 10 to be processed is a semiconductor substrate itself on which a MOS transistor or the like is formed, or a substrate on which an interlayer insulating film and a lower wiring are formed. Among them, the interlayer insulating film is generally formed of a silicon oxide based insulating film. Silicon oxide based insulating film
For example, low pressure CVD using SiH 4 and O 2 gas as source gas
It is formed by a plasma CVD method using TEOS (Tetraethyl Orthosilicate) as a source gas. The interlayer insulating film may be formed of a low dielectric constant insulating film or a laminate of the low dielectric constant insulating film and an inorganic dielectric film such as SiO 2 . By adopting a laminated structure with an inorganic dielectric film, a low-dielectric-constant insulating film generally having low mechanical strength can be reinforced, and the reliability of a semiconductor device can be improved. Of course, by employing a low dielectric constant insulating film, the capacitance between wirings can be reduced.

【0025】下層配線は、溝配線であっても、半導体基
体に形成されている不純物拡散層とのコンタクトプラグ
であってもよい。また溝配線とコンタクトプラグを一体
化した構造であってもよい。なおコンタクトプラグの場
合は、下層配線に臨むビアコンタクトプラグであっても
よい。下層配線は、一般的にはAl合金、W等の高融点
金属や高融点金属ポリサイドあるいはCuが採用され
る。これらはバリアメタル構造でもよく、この場合はT
aNとCuの積層構造、TaとCuの積層構造、あるい
はTiNとAl−Cu合金との積層構造等が採用され
る。Cuを用いれば低抵抗配線となり、Al−Cu合金
を用いれば比較的低抵抗でしかも低コストの配線を提供
できる。
The lower wiring may be a trench wiring or a contact plug with an impurity diffusion layer formed in the semiconductor substrate. Further, a structure in which the groove wiring and the contact plug are integrated may be employed. In the case of a contact plug, a via contact plug facing the lower layer wiring may be used. For the lower wiring, a high melting point metal such as an Al alloy or W, a high melting point metal polycide, or Cu is generally employed. These may be barrier metal structures, in which case T
A laminated structure of aN and Cu, a laminated structure of Ta and Cu, a laminated structure of TiN and an Al—Cu alloy, or the like is employed. If Cu is used, a low-resistance wiring is obtained, and if an Al-Cu alloy is used, relatively low-resistance and low-cost wiring can be provided.

【0026】被処理基体10は、CMP (Chemical Mec
hanical Polishing)法等により、その表面は平坦に形成
されることが望ましい。
The substrate 10 to be processed is a CMP (Chemical Mec).
The surface is desirably formed flat by a hanical polishing method or the like.

【0027】有機誘電体膜12は、有機SOG (Spin o
n glass)、ポリアリールエーテル、ポリイミド、ポリパ
ラキシリレン(商標名パリレン)、ポリキノリン、ベン
ゾシクロブテン、ポリナフタレン、フッ素樹脂、あるい
はこれらの混合物等を用いることができる。いずれの有
機誘電体膜も、無機誘電体膜との密着性に問題があり、
通常はシランカップリング剤等の密着層を塗布しておく
ことにより、ある程度の密着性が確保される。本発明に
おいても、これら密着層は併用してもよい。
The organic dielectric film 12 is made of an organic SOG (Spin O
n glass), polyaryl ether, polyimide, polyparaxylylene (trade name: parylene), polyquinoline, benzocyclobutene, polynaphthalene, fluororesin, a mixture thereof, or the like. Any organic dielectric film has a problem in adhesion with the inorganic dielectric film,
Usually, by applying an adhesive layer such as a silane coupling agent, a certain degree of adhesiveness is ensured. In the present invention, these adhesion layers may be used in combination.

【0028】本発明においては、図1(a)の構造体の
例では、被処理基体10表面は逆スパッタリングにより
その表面にダングリングボンドが形成されている。逆ス
パッタリング処理により、被処理基体10表面に活性サ
イトが生成され、有機誘電体膜12との化学結合による
密着性が確保される。逆スパッタリングは、He,A
r,Xe,KrあるいはNe等の希ガスが用いられる。
これら希ガスに、H2 あるいはSiH4 等の還元性ガス
を添加してもよい。
In the present invention, in the example of the structure shown in FIG. 1A, a dangling bond is formed on the surface of the substrate 10 to be processed by reverse sputtering. By the reverse sputtering process, active sites are generated on the surface of the substrate 10 to be processed, and the adhesion to the organic dielectric film 12 by chemical bonding is ensured. Reverse sputtering is He, A
A rare gas such as r, Xe, Kr or Ne is used.
A reducing gas such as H 2 or SiH 4 may be added to these rare gases.

【0029】逆スパッタリングは、無機誘電体膜の形成
装置と同一成膜チャンバ内で施してもよいが、逆スパッ
タリング専用の前処理チャンバを設け、ここで施しても
よい。この場合は、前処理チャンバと成膜チャンバとを
真空ゲートバルブで連接し、被処理基体に金属配線が設
けられている場合の、搬送途中での再酸化を防止する。
The reverse sputtering may be performed in the same film forming chamber as the apparatus for forming an inorganic dielectric film, but may be performed in a pretreatment chamber dedicated to reverse sputtering. In this case, the pre-processing chamber and the film forming chamber are connected by a vacuum gate valve to prevent re-oxidation in the middle of transfer when metal wiring is provided on the substrate to be processed.

【0030】一方の図1(b)の構造体においては、無
機誘電体膜11a上に有機誘電体膜12が形成されてい
る。この無機誘電体膜11aは、SiO2 ,Si3 4
またはSiO2 /Si3 4 固溶体等からなる。無機誘
電体膜11aの表面は、これら無機誘電体膜の化学量論
組成よりもSiリッチであり、やはりダングリングボン
ドが形成されていることにより、有機誘電体膜12との
密着性が向上している。無機誘電体膜11aは、通常の
化学量論組成であってもよい。この場合には活性サイト
はないので、逆スパッタリングを施すことが必要であ
る。
In the structure shown in FIG. 1B, an organic dielectric film 12 is formed on an inorganic dielectric film 11a. This inorganic dielectric film 11a is made of SiO 2 , Si 3 N 4
Alternatively, it is made of a SiO 2 / Si 3 N 4 solid solution or the like. The surface of the inorganic dielectric film 11a is richer in Si than the stoichiometric composition of these inorganic dielectric films, and the dangling bonds are also formed, so that the adhesion to the organic dielectric film 12 is improved. ing. The inorganic dielectric film 11a may have a normal stoichiometric composition. In this case, since there is no active site, it is necessary to perform reverse sputtering.

【0031】上層の無機誘電体膜11bは、やはりSi
2 ,Si3 4 またはSiO2 /Si3 4 固溶体等
からなる。無機誘電体膜11bは、有機誘電体膜12の
表面を保護し、機械的強度を向上するために形成する。
無機誘電体膜11bは、やはり有機誘電体膜12との密
着性は低い。したがって、無機誘電体膜11bを形成す
るに先立ち、有機誘電体膜12表面を逆スパッタリング
しておくことが望ましい。または無機誘電体膜11bの
少なくとも有機誘電体膜12と接する界面は、その化学
量論組成よりSiリッチな組成としておくことが望まし
い。理由は下層の無機誘電体膜11aと有機誘電体膜1
2との関係と同様である。
The upper inorganic dielectric film 11b is also made of Si
It is made of O 2 , Si 3 N 4 or SiO 2 / Si 3 N 4 solid solution. The inorganic dielectric film 11b is formed to protect the surface of the organic dielectric film 12 and improve mechanical strength.
The inorganic dielectric film 11b also has low adhesion to the organic dielectric film 12. Therefore, it is desirable to reverse-sputter the surface of the organic dielectric film 12 before forming the inorganic dielectric film 11b. Alternatively, it is desirable that at least the interface of the inorganic dielectric film 11b in contact with the organic dielectric film 12 has a composition richer than that of the stoichiometric composition. The reason is that the lower inorganic dielectric film 11a and the organic dielectric film 1
This is the same as the relationship with 2.

【0032】無機誘電体膜11a、11bの形成方法
は、低温度で形成できるプラズマCVD法、スパッタリ
ング法等の気相成長法が採用される。スパッタリング法
は、SiO2 ,Si3 4 またはSiO2 /Si3 4
固溶体をターゲットとする方法の他、シリコンをターゲ
ットとし、ArにN2 やNH3 あるいはO2 を添加した
反応性スパッタリング法が採用される。このとき、N2
やNH3 あるいはO2 の添加量を制御することにより、
無機誘電体膜11a、11bの組成を制御することがで
きる。
As a method for forming the inorganic dielectric films 11a and 11b, a vapor phase growth method such as a plasma CVD method or a sputtering method which can be formed at a low temperature is employed. The sputtering method is SiO 2 , Si 3 N 4 or SiO 2 / Si 3 N 4
In addition to the method using a solid solution as a target, a reactive sputtering method using silicon as a target and adding N 2 , NH 3 or O 2 to Ar is employed. At this time, N 2
By controlling the amount of addition of NH 3 or O 2 ,
The composition of the inorganic dielectric films 11a and 11b can be controlled.

【0033】無機誘電体膜11a、11bは、プラズマ
CVD法によっても形成できる。プラズマ発生源とし
て、1×1010/cm3 程度以上の電子密度が得られる
高密度プラズマ発生源を有するプラズマCVD装置の使
用が均一性や、被処理基体に金属配線が設けられている
場合の酸化防止の観点から好ましい。高密度プラズマC
VD装置は、1×10-3Torr程度の高真空度でのプ
ラズマ生成が可能であり、ターボ分子ポンプの到達真空
度(1×10-6Torr程度)との整合性がよい。これ
ら高密度プラズマCVD装置としては、ECR (Electr
on Cyclotron Resonance) プラズマCVD装置、ICP
(Inductively Coupled Plasma) CVD装置、ヘリコン
波プラズマCVD装置等が例示される。さらにプラズマ
生成用の電源と、基板バイアス印加用の電源を独立に制
御しうるプラズマCVD装置の使用が望ましい。これに
より、同一の成膜チャンバ内で逆スパッタリングを施す
ことができる。プラズマCVD装置として、通常の平行
平板型プラズマCVD装置を用いることもできる。
The inorganic dielectric films 11a and 11b can also be formed by a plasma CVD method. When a plasma CVD apparatus having a high-density plasma generation source capable of obtaining an electron density of about 1 × 10 10 / cm 3 or more is used as a plasma generation source for uniformity or when metal wiring is provided on a substrate to be processed. It is preferable from the viewpoint of preventing oxidation. High density plasma C
The VD apparatus can generate plasma at a high degree of vacuum of about 1 × 10 −3 Torr, and has good consistency with the ultimate vacuum degree of the turbo molecular pump (about 1 × 10 −6 Torr). These high-density plasma CVD devices include ECR (Electr
on Cyclotron Resonance) Plasma CVD equipment, ICP
(Inductively Coupled Plasma) CVD apparatus, helicon wave plasma CVD apparatus and the like are exemplified. Further, it is desirable to use a plasma CVD apparatus capable of independently controlling a power supply for generating plasma and a power supply for applying a substrate bias. Thus, reverse sputtering can be performed in the same film forming chamber. As the plasma CVD apparatus, an ordinary parallel plate type plasma CVD apparatus can be used.

【0034】図1の模式的概略断面図で示した半導体装
置は製造途上であり、必要に応じてさらに上層の金属配
線や層間絶縁膜を形成し、最終的にパシベーション膜等
を形成して半導体装置を完成する。
The semiconductor device shown in the schematic cross-sectional view of FIG. 1 is in the process of being manufactured. If necessary, an upper metal wiring or an interlayer insulating film is formed, and finally a passivation film or the like is formed. Complete the device.

【0035】[0035]

【実施例】以下、本発明の電子装置の製造方法につき、
高集積度半導体装置の製造方法を例にとり、図2〜図4
を参照しつつ実施例によりさらに詳しく説明を加える。
ただしこの実施例は単なる例示であり、本発明はこの実
施例に限定されるものではない。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a method for manufacturing an electronic device according to the present invention will be described.
2 to 4 taking a method of manufacturing a highly integrated semiconductor device as an example.
The embodiment will be described in more detail with reference to FIG.
However, this embodiment is merely an example, and the present invention is not limited to this embodiment.

【0036】〔実施例1〕本実施例は、被処理基体を逆
スパッタリングしてダングリングボンドを形成し、この
ダングリングボンドが形成された被処理基体上に、有機
誘電体膜を塗布法で形成し、密着性を向上した例であ
る。
Embodiment 1 In this embodiment, a substrate to be processed is reverse-sputtered to form a dangling bond, and an organic dielectric film is formed on the substrate to be formed with the dangling bond by a coating method. This is an example of forming and improving adhesion.

【0037】図2(a): ここに示す被処理基体10
は、Si等の半導体基体1上に第1層層間絶縁膜5、第
1層配線6、第2層層間絶縁膜7、第2層配線8等が形
成されたものである。これら第1層層間絶縁膜5、第2
層層間絶縁膜7および第1層配線6、第2層配線8等は
いずれも公知の半導体装置製造プロセスにより製造する
ことができる。第2層層間絶縁膜7および第2層配線8
の表面は、平坦化されていることが望ましい。平坦化
は、Damascene あるいは Dual Damascene プロセスにお
ける、CMP (Chemical Mechanical Polishing)工程に
より施すことができる。半導体基体1には、STI (Sh
allow Trench Isolation) プロセス等により形成された
素子分離領域2や、MOS (Metal Oxide Semiconducto
r)プロセス等により形成された不純物拡散層3、ゲート
電極4等が形成されている。
FIG. 2A: Substrate 10 shown here
Is formed by forming a first-layer interlayer insulating film 5, a first-layer wiring 6, a second-layer interlayer insulating film 7, a second-layer wiring 8, and the like on a semiconductor substrate 1 of Si or the like. These first interlayer insulating film 5, second
The interlayer insulating film 7, the first-layer wiring 6, the second-layer wiring 8, and the like can be manufactured by a known semiconductor device manufacturing process. Second-layer interlayer insulating film 7 and second-layer wiring 8
Is desirably planarized. The planarization can be performed by a CMP (Chemical Mechanical Polishing) process in the Damascene or Dual Damascene process. STI (Sh
allow Trench Isolation (MOS) and MOS (Metal Oxide Semiconducto)
r) An impurity diffusion layer 3, a gate electrode 4, and the like formed by a process or the like are formed.

【0038】図2(b): 図2(a)に示す被処理基
体10を、基板バイアス印加型のECR (Electron Cyc
lotron Resonance) プラズマCVD装置に搬入し、無機
誘電体膜11aとして、窒化シリコンを100nmの厚
さに形成する。この窒化シリコンは、化学量論組成Si
3 4 に比較してSiリッチな組成を有する。
FIG. 2 (b): The substrate 10 shown in FIG. 2 (a) is replaced with a substrate bias applying type ECR (Electron Cyc
The substrate is carried into a plasma CVD apparatus, and silicon nitride is formed to have a thickness of 100 nm as the inorganic dielectric film 11a. This silicon nitride has a stoichiometric composition of Si
Having a Si-rich composition as compared to the 3 N 4.

【0039】無機誘電体膜11aプラズマCVD条件 SiH4 25〜50 sccm N2 25〜50 sccm 圧力 1〜10 mTorr μ波パワー 1〜3 kW 温度 200〜400 ℃ この成膜条件はSiH4 とN2 の流量比は例えば1:1
であるが、1:0.5〜1:2.0程度の範囲が選ばれ
る。これにより、Si3 4 の化学量論組成よりSi量
が多い窒化シリコン系絶縁膜が形成される。成膜レート
は100nm/min程度であり、膜厚制御は比較的容
易である。
Inorganic dielectric film 11a Plasma CVD conditions SiH 4 25 to 50 sccm N 2 25 to 50 sccm Pressure 1 to 10 mTorr Microwave power 1 to 3 kW Temperature 200 to 400 ° C. The film forming conditions are SiH 4 and N 2. Is, for example, 1: 1.
However, the range of about 1: 0.5 to 1: 2.0 is selected. Thus, a silicon nitride-based insulating film having a higher Si content than the stoichiometric composition of Si 3 N 4 is formed. The film formation rate is about 100 nm / min, and the film thickness control is relatively easy.

【0040】この成膜条件で無機誘電体膜11aの全膜
厚にわたって成膜してもよいが、上層に形成する有機誘
電体膜との界面近傍5nm〜50nm程度の範囲のみを
Siリッチなこの成膜条件によってもよい。すなわち、
有機誘電体膜と接しない部分は密着性に直接の関与はな
いので、この部分は化学量論組成のSi3 4 を形成し
てもよい。化学量論組成のSi3 4 のプラズマCVD
条件は、SiH4 とN2 の流量比で例えば1:2〜1:
10程度である。N2 にかわる窒化剤としてNH3 やN
2 3 を用いても良い。ただしこれらは窒化作用がN2
より強いので、被処理基体10に窒化され易い金属配線
が形成されている場合はN2 を用いることが望ましい。
The film may be formed over the entire thickness of the inorganic dielectric film 11a under these film forming conditions, but only in the range of about 5 to 50 nm in the vicinity of the interface with the organic dielectric film to be formed as the upper layer, the Si-rich film is formed. It may be changed depending on the film forming conditions. That is,
Since the portion not in contact with the organic dielectric film does not directly affect the adhesion, this portion may form stoichiometric Si 3 N 4 . Plasma CVD of stoichiometric Si 3 N 4
Conditions, for example, a flow rate ratio of SiH 4 and N 2 1: 2~1:
It is about 10. NH 3 or N as a nitriding agent in place of N 2
2 H 3 may be used. However, these have a nitriding action of N 2
Since it is stronger, it is desirable to use N 2 when a metal wiring which is easily nitrided is formed on the substrate 10 to be processed.

【0041】この後、直ちに上層の有機誘電体膜を形成
してもよいが、本実施例ではさらに無機誘電体膜11a
に逆スパッタリングを施し、1nm〜10nm程度の膜
厚を除去する。この逆スパッタリング処理により、無機
誘電体膜11a表面にはダングリングボンドがさらに確
実に形成される。 Ar 100〜300 sccm 圧力 1〜10 mTorr μ波パワー 1〜3 kW バイアスパワー 500 W 温度 常温〜400 ℃ Arの他に、Ne,Xe,Kr等の希ガスやN2 等の不
活性ガスを用いてもよい。
Thereafter, an upper organic dielectric film may be formed immediately. However, in this embodiment, the inorganic dielectric film 11a is further formed.
Is subjected to reverse sputtering to remove a film thickness of about 1 nm to 10 nm. By this reverse sputtering process, dangling bonds are more reliably formed on the surface of the inorganic dielectric film 11a. Ar 100 to 300 sccm Pressure 1 to 10 mTorr μ wave power 1 to 3 kW Bias power 500 W Temperature Room temperature to 400 ° C. In addition to Ar, a rare gas such as Ne, Xe, Kr or an inert gas such as N 2 is used. You may.

【0042】図3(c): つぎに、通常のスピンコー
タにより、有機誘電体膜12を500nmの膜厚に形成
する。有機誘電体膜12材料としては、ポリアリールエ
ーテルの塗布溶液を図2(b)に示す無機誘電体膜11
a上に3cc〜5cc程度滴下し、2000rpm〜4
000rpmで均一に広げる。この後50℃〜250℃
で1分〜3分間乾燥し、さらに減圧あるいは常圧の窒素
ガス雰囲気中で300℃〜450℃のキュアリングを施
す。
FIG. 3C: Next, an organic dielectric film 12 is formed to a thickness of 500 nm by a usual spin coater. As a material for the organic dielectric film 12, a coating solution of a polyaryl ether is applied to the inorganic dielectric film 11 shown in FIG.
a. Drop about 3cc-5cc on a, 2000rpm-4
Spread evenly at 000 rpm. After this, 50 ° C to 250 ° C
For 1 to 3 minutes, and curing is performed at 300 ° C. to 450 ° C. in a nitrogen gas atmosphere under reduced pressure or normal pressure.

【0043】ポリアリールエーテルは低誘電率であるが
密着性に乏しい有機誘電体膜である。しかしながら、本
実施例においては、下地の無機誘電体膜11a表面にダ
ングリングボンドが形成されているので、化学結合によ
る強力な密着性が得られた。もちろん、下地の無機誘電
体膜11a表面をシランカップリング剤等、通常の界面
補強剤で処理しておくことも有効である。
Polyaryl ether is an organic dielectric film having a low dielectric constant but poor adhesion. However, in the present example, since dangling bonds were formed on the surface of the underlying inorganic dielectric film 11a, strong adhesion due to chemical bonding was obtained. Of course, it is also effective to treat the surface of the underlying inorganic dielectric film 11a with a normal interface reinforcing agent such as a silane coupling agent.

【0044】図3(d): この後、図3(c)に示す
基体を平行平板型プラズマCVD装置に搬入し、有機誘
電体膜12上に、無機誘電体膜11bとして酸化窒化シ
リコン膜を50nmの膜厚に形成した。 無機誘電体膜11bプラズマCVD条件 SiH4 50〜150 sccm NH3 0〜100 sccm N2 O 500〜1500 sccm 圧力 0.5〜1.5 Torr RFパワー 0.5〜1 kW 温度 200〜350 ℃
FIG. 3D: Thereafter, the substrate shown in FIG. 3C is carried into a parallel plate type plasma CVD apparatus, and a silicon oxynitride film is formed on the organic dielectric film 12 as an inorganic dielectric film 11b. It was formed to a thickness of 50 nm. Inorganic dielectric film 11b Plasma CVD conditions SiH 4 50 to 150 sccm NH 3 0 to 100 sccm N 2 O 500 to 1500 sccm Pressure 0.5 to 1.5 Torr RF power 0.5 to 1 kW Temperature 200 to 350 ° C.

【0045】このプラズマCVD条件は、酸化窒化剤と
してN2 Oを用いた還元性雰囲気でのプラズマCVD条
件である。無機誘電体膜11bの成膜初期にはN2 Oお
よびNH3 の流量を減らし、Siリッチな酸化窒化膜と
すれば、有機誘電体膜12との密着性が向上する。ある
いは無機誘電体膜11b成膜前に、有機誘電体膜12に
逆スパッタリング処理を施して密着性を向上してもよ
い。
This plasma CVD condition is a plasma CVD condition in a reducing atmosphere using N 2 O as an oxynitriding agent. If the flow rates of N 2 O and NH 3 are reduced at the initial stage of the formation of the inorganic dielectric film 11 b to form a Si-rich oxynitride film, the adhesion to the organic dielectric film 12 is improved. Alternatively, before the inorganic dielectric film 11b is formed, the organic dielectric film 12 may be subjected to reverse sputtering to improve the adhesion.

【0046】SiH4 に換えてSi2 5 等の高次シラ
ンを用いてもよい。酸化剤ガスとしてはH2 O等の弱酸
化剤を用いることもできる。また窒化剤として、N2
4 やN2 であってもよいが、これら窒化剤は必ずしも添
加する必要はない。無機誘電体膜11bとして、酸化窒
化シリコンの他に、酸化シリコンや窒化シリコンでもよ
い。窒化シリコンの場合は誘電率が高いので、配線間容
量が増大する。
Higher order silanes such as Si 2 H 5 may be used instead of SiH 4 . As the oxidizing gas, a weak oxidizing agent such as H 2 O can be used. As a nitriding agent, N 2 H
4 or N 2 may be used, but these nitriding agents need not always be added. As the inorganic dielectric film 11b, in addition to silicon oxynitride, silicon oxide or silicon nitride may be used. In the case of silicon nitride, since the dielectric constant is high, the capacitance between wirings increases.

【0047】図4(e): この後の工程は無機誘電体
膜11b、有機誘電体膜12および無機誘電体膜11a
への配線溝あるいはバイアホール形成工程、第3層配線
9形成工程等を経て、最終的にファイナルパシベーショ
ン膜の形成およびパッド電極の形成等を経て半導体装置
を完成する。第3層配線9は低抵抗なCuで形成するこ
とが望ましい。
FIG. 4 (e): The subsequent steps are the inorganic dielectric film 11b, the organic dielectric film 12, and the inorganic dielectric film 11a.
A semiconductor device is completed through a step of forming a wiring groove or via hole, a step of forming a third layer wiring 9, and finally a step of forming a final passivation film and a pad electrode. The third layer wiring 9 is desirably formed of low-resistance Cu.

【0048】〔実施例2〕本実施例は、被処理基体を逆
スパッタリングしてダングリングボンドを形成し、この
ダングリングボンドが形成された被処理基体上に、有機
誘電体膜をプラズマCVD法で形成し、密着性を向上し
た例である。この工程を、同じく図2〜図4を参照して
説明する。
Embodiment 2 In this embodiment, a substrate to be processed is reverse-sputtered to form a dangling bond, and an organic dielectric film is formed on the substrate on which the dangling bond is formed by a plasma CVD method. This is an example in which the adhesion is improved. This step will be described with reference to FIGS.

【0049】図2(a): 被処理基体10は、前実施
例1と同じく、Si等の半導体基体1上に第1層層間絶
縁膜5、第1層配線6、第2層層間絶縁膜7、第2層配
線8等が形成されたものである。これら第1層層間絶縁
膜5、第2層層間絶縁膜7および第1層配線6、第2層
配線8等はいずれも公知の半導体装置製造プロセスによ
り製造することができる。第2層層間絶縁膜7および第
2層配線8の表面は、平坦化されていることが望まし
い。平坦化は、Damascene あるいは Dual Damascene プ
ロセスにおける、CMP (Chemical Mechanical Polish
ing)工程により施すことができる。半導体基体1には、
STI (Shallow Trench Isolation) プロセス等により
形成された素子分離領域2や、MOS (Metal Oxide Se
miconductor)プロセス等により形成された不純物拡散層
3、ゲート電極4等が形成されている。
FIG. 2A: The substrate 10 to be processed is formed on the semiconductor substrate 1 of Si or the like, as in the first embodiment, on the first-layer interlayer insulating film 5, the first-layer wiring 6, and the second-layer interlayer insulating film. 7, the second layer wiring 8 and the like are formed. The first-layer interlayer insulating film 5, the second-layer interlayer insulating film 7, the first-layer wiring 6, the second-layer wiring 8, and the like can all be manufactured by a known semiconductor device manufacturing process. It is desirable that the surfaces of the second-layer interlayer insulating film 7 and the second-layer wiring 8 be flattened. Planarization is performed by CMP (Chemical Mechanical Polish) in Damascene or Dual Damascene process.
ing). The semiconductor substrate 1 includes
An element isolation region 2 formed by an STI (Shallow Trench Isolation) process or the like, a MOS (Metal Oxide Se
An impurity diffusion layer 3, a gate electrode 4, and the like formed by a semiconductor process or the like are formed.

【0050】図2(b): 図2(a)に示す被処理基
体10を基板バイアス印加型のECR (Electron Cyclo
tron Resonance) プラズマCVD装置に搬入し、無機誘
電体膜11aとして、酸化窒化シリコンを100nmの
厚さに形成する。この酸化窒化シリコンは、化学量論組
成SiO2 /Si3 4 に比較してSiリッチな組成を
有する。
FIG. 2 (b): The substrate to be processed 10 shown in FIG. 2 (a) is mounted on a substrate bias applying type ECR (Electron Cyclo).
(Tron Resonance) The substrate is carried into a plasma CVD apparatus, and silicon oxynitride is formed in a thickness of 100 nm as the inorganic dielectric film 11a. This silicon oxynitride has a Si-rich composition as compared with the stoichiometric composition SiO 2 / Si 3 N 4 .

【0051】無機誘電体膜11aプラズマCVD条件 SiH4 25〜50 sccm N2 O 25〜50 sccm 圧力 1〜10 mTorr μ波パワー 1〜3 kW 温度 200〜400 ℃ この成膜条件はSiH4 とN2 Oの流量比は例えば1:
1であるが、1:0.5〜1:2.0程度の範囲が選ば
れる。これにより、SiO2 /Si3 4 の化学量論組
成よりSi量が多い酸化窒化シリコン系絶縁膜が形成さ
れる。成膜レートは100nm/min程度であり、膜
厚制御は比較的容易である。
Inorganic dielectric film 11a Plasma CVD conditions SiH 4 25 to 50 sccm N 2 O 25 to 50 sccm Pressure 1 to 10 mTorr μ wave power 1 to 3 kW Temperature 200 to 400 ° C. The film forming conditions are SiH 4 and N The flow ratio of 2 O is, for example, 1:
1, but a range of about 1: 0.5 to 1: 2.0 is selected. Thus, a silicon oxynitride-based insulating film having a higher Si content than the stoichiometric composition of SiO 2 / Si 3 N 4 is formed. The film formation rate is about 100 nm / min, and the film thickness control is relatively easy.

【0052】この成膜条件で無機誘電体膜11aの全膜
厚にわたって成膜してもよいが、上層に形成する有機誘
電体膜との界面近傍5nm〜50nm程度の範囲のみを
Siリッチなこの成膜条件によってもよい。すなわち、
有機誘電体膜と接しない部分は密着性に直接の関与はな
いので、この部分は化学量論組成のSiO2 /Si3
4 を形成してもよい。化学量論組成のSiO2 /Si3
4 固溶体のプラズマCVD条件は、SiH4 とN2
の流量比で例えば1:2〜1:10程度である。
The film may be formed over the entire thickness of the inorganic dielectric film 11a under these film forming conditions, but only in the range of about 5 to 50 nm in the vicinity of the interface with the organic dielectric film to be formed as an upper layer, the Si-rich layer is formed. It may be changed depending on the film forming conditions. That is,
Since the portion not in contact with the organic dielectric film has no direct relation to the adhesion, this portion has a stoichiometric composition of SiO 2 / Si 3 N
4 may be formed. Stoichiometric SiO 2 / Si 3
The plasma CVD conditions for the N 4 solid solution are SiH 4 and N 2 O
Is, for example, about 1: 2 to 1:10.

【0053】無機誘電体膜11aとして、酸化窒化シリ
コンにかえて酸化シリコンや窒化シリコンを採用しても
よい。酸化シリコンの場合はN2 Oに換えてO2 を用い
ればよい。ただしO2 は酸化作用がN2 Oより強いの
で、被処理基体10に酸化され易い金属配線が形成され
ている場合はN2 Oを用い、酸化窒化シリコンとするこ
とが望ましい。
As the inorganic dielectric film 11a, silicon oxide or silicon nitride may be used instead of silicon oxynitride. In the case of silicon oxide, O 2 may be used instead of N 2 O. However, since O 2 is oxidizing action is stronger than N 2 O, if prone metal wire is oxidized to the processed substrate 10 is formed using the N 2 O, it is desirable that the silicon oxynitride.

【0054】この後、直ちに上層の有機誘電体膜を形成
してもよいが、本実施例でもさらに無機誘電体膜11a
に逆スパッタリングを施し、1nm〜10nm程度の膜
厚を除去する。この逆スパッタリング処理により、無機
誘電体膜11a表面にはダングリングボンドがさらに確
実に形成される。 Ar 100〜300 sccm 圧力 1〜10 mTorr μ波パワー 1〜3 kW バイアスパワー 0.3〜1 kW 温度 常温〜400 ℃ Arの他に、Ne,Xe,Kr等の希ガスやN2 等の不
活性ガスを用いてもよい。
Thereafter, an upper organic dielectric film may be formed immediately, but in this embodiment, the inorganic dielectric film 11a is further formed.
Is subjected to reverse sputtering to remove a film thickness of about 1 nm to 10 nm. By this reverse sputtering process, dangling bonds are more reliably formed on the surface of the inorganic dielectric film 11a. Ar 100 to 300 sccm Pressure 1 to 10 mTorr μ wave power 1 to 3 kW Bias power 0.3 to 1 kW Temperature Room temperature to 400 ° C. In addition to Ar, rare gases such as Ne, Xe, Kr, and N 2 An active gas may be used.

【0055】図3(c): つぎに、本実施例ではプラ
ズマCVD法により有機誘電体膜12を形成する。図2
(b)の状態の試料を、ECRプラズマCVD装置に搬
入し、下記条件によりフッ素樹脂系有機誘電体膜を50
0nmの膜厚に形成した。 有機誘電体膜12プラズマCVD条件 C4 8 100 sccm C2 2 0〜10 sccm C2 4 0〜10 sccm 圧力 1〜10 mTorr μ波パワー 0.5〜2 kW バイアスパワー 0.5〜3 kW 温度 常温
FIG. 3C: Next, in this embodiment, the organic dielectric film 12 is formed by the plasma CVD method. FIG.
The sample in the state of (b) is carried into an ECR plasma CVD apparatus, and a fluororesin-based organic dielectric film is deposited under the following conditions.
It was formed to a thickness of 0 nm. Organic dielectric film 12 plasma CVD conditions C 4 F 8 100 sccm C 2 H 2 0~10 sccm C 2 H 4 0~10 sccm Pressure 1 to 10 mTorr mu wave power 0.5 to 2 kW bias power 0.5 3 kW temperature normal temperature

【0056】このプラズマCVD条件により、フッ素樹
脂系の有機誘電体膜12が形成されるが、無機誘電体膜
11a,11bとの密着性を高めるために、成膜初期お
よび後期にはC4 8 の供給を止め、C2 2 およびC
2 4 のみでプラズマCVDをおこなうことが望まし
い。この場合はC2 2 およびC2 4 各50sccm
の流量とする。
Under these plasma CVD conditions, the fluororesin-based organic dielectric film 12 is formed. In order to enhance the adhesion to the inorganic dielectric films 11a and 11b, C 4 F is used in the initial stage and the latter stage of the film formation. 8 supply stopped, C 2 H 2 and C
It is desirable to perform plasma CVD only with 2 H 4 . In this case, 50 sccm each of C 2 H 2 and C 2 H 4
Flow rate.

【0057】図3(d): この後、図3(c)に示す
基体を平行平板型プラズマCVD装置に搬入し、無機誘
電体膜11bとして酸化窒化シリコン膜を50nmの膜
厚に形成した。 無機誘電体膜11bプラズマCVD条件 SiH4 50〜150 sccm NH3 0〜100 sccm N2 O 500〜1500 sccm 圧力 0.5〜1.5 Torr RFパワー 0.5〜1 kW 温度 200〜350 ℃
FIG. 3D: Thereafter, the substrate shown in FIG. 3C was carried into a parallel plate type plasma CVD apparatus, and a silicon oxynitride film having a thickness of 50 nm was formed as the inorganic dielectric film 11b. Inorganic dielectric film 11b Plasma CVD conditions SiH 4 50 to 150 sccm NH 3 0 to 100 sccm N 2 O 500 to 1500 sccm Pressure 0.5 to 1.5 Torr RF power 0.5 to 1 kW Temperature 200 to 350 ° C.

【0058】このプラズマCVD条件は、酸化窒化剤と
してN2 Oを用いた還元性雰囲気でのプラズマCVD条
件である。無機誘電体膜11bの成膜初期にはN2 Oお
よびNH3 の流量を減らし、Siリッチな酸化窒化膜と
すれば、有機誘電体膜12との密着性が向上する。ある
いは無機誘電体膜11b成膜前に、有機誘電体膜12に
逆スパッタリング処理を施して密着性を向上してもよ
い。
This plasma CVD condition is a plasma CVD condition in a reducing atmosphere using N 2 O as an oxynitriding agent. If the flow rates of N 2 O and NH 3 are reduced at the initial stage of the formation of the inorganic dielectric film 11 b to form a Si-rich oxynitride film, the adhesion to the organic dielectric film 12 is improved. Alternatively, before the inorganic dielectric film 11b is formed, the organic dielectric film 12 may be subjected to reverse sputtering to improve the adhesion.

【0059】SiH4 に換えてSi2 6 等の高次シラ
ンを用いてもよい。酸化剤ガスとしてはH2 O等の弱酸
化剤を用いることもできる。また窒化剤として、N2
4 やN2 であってもよいが、これら窒化剤は必ずしも加
える必要はない。無機誘電体膜11bとして、酸化窒化
シリコンの他に、酸化シリコンや窒化シリコンでもよ
い。窒化シリコンの場合は誘電率が高いので、配線間容
量が増大する。
Higher order silanes such as Si 2 H 6 may be used instead of SiH 4 . As the oxidizing gas, a weak oxidizing agent such as H 2 O can be used. As a nitriding agent, N 2 H
4 or N 2 may be used, but these nitriding agents need not always be added. As the inorganic dielectric film 11b, in addition to silicon oxynitride, silicon oxide or silicon nitride may be used. In the case of silicon nitride, since the dielectric constant is high, the capacitance between wirings increases.

【0060】図4(e): この後の工程は無機誘電体
膜11b、有機誘電体膜12および無機誘電体膜11a
への配線溝あるいはバイアホール形成工程、第3層配線
9形成工程等を経て、最終的にファイナルパシベーショ
ン膜の形成およびパッド電極の形成等を経て半導体装置
を完成する。第3層配線9は、低抵抗なCuで形成する
ことが好ましい。
FIG. 4E: Subsequent processes are performed for the inorganic dielectric film 11b, the organic dielectric film 12, and the inorganic dielectric film 11a.
A semiconductor device is completed through a step of forming a wiring groove or via hole, a step of forming a third layer wiring 9, and finally a step of forming a final passivation film and a pad electrode. The third layer wiring 9 is preferably formed of low-resistance Cu.

【0061】本実施例によれば、プラズマCVD法によ
る有機誘電体膜においても、その密着性を高めることが
可能である。
According to the present embodiment, it is possible to enhance the adhesion of the organic dielectric film formed by the plasma CVD method.

【0062】以上本発明を2例の実施例により説明した
が、逆スパッタリングはArの他にNe,Kr,Xe,
Rn等の希ガスやN2 等の不活性ガス、あるいはこれら
の混合ガスを用いることができる。逆スパッタリング装
置も、ECRプラズマ発生源を有するものの他に、IC
P発生源やヘリコン波プラズマ発生源、あるいは平行平
板型プラズマ処理装置等、各種装置を用いることができ
る。
Although the present invention has been described with reference to the two embodiments, reverse sputtering is performed in addition to Ar, Ne, Kr, Xe,
A rare gas such as Rn, an inert gas such as N 2 , or a mixed gas thereof can be used. The reverse sputtering apparatus has an ECR plasma generation source and an IC
Various devices such as a P generation source, a helicon wave plasma generation source, and a parallel plate type plasma processing apparatus can be used.

【0063】本発明は、層間絶縁膜として低誘電率の有
機誘電体膜を採用する電子装置に特に好適に適用される
が、実施例以外にもポリイミド、有機SOG、ベンゾシ
クロブテン、ポリナフタレン、ポリパラキシリレン、テ
フロン(商標名)、サイトップ(商標名)等、公知の有
機誘電体膜全てのものに適用して好結果を納めることが
できる。これらはいずれも高集積度の電子装置の絶縁膜
として望ましい低誘電率材料である。
The present invention is particularly suitably applied to an electronic device employing an organic dielectric film having a low dielectric constant as an interlayer insulating film. In addition to the examples, polyimide, organic SOG, benzocyclobutene, polynaphthalene, Good results can be obtained by applying to all known organic dielectric films such as polyparaxylylene, Teflon (trade name) and Cytop (trade name). These are all low dielectric constant materials that are desirable as insulating films for highly integrated electronic devices.

【0064】本発明の電子装置の製造方法は、高集積度
の半導体装置の層間絶縁膜形成工程に好適に用いられる
が、配線間容量の低減が望まれる、高周波信号処理対応
の薄膜磁気ヘッド、磁気抵抗効果型ヘッド、薄膜インダ
クタ、薄膜コイル、マイクロマシン等の各種電子装置の
製造方法に適用して効果を奏する。
The method of manufacturing an electronic device according to the present invention is suitably used in the step of forming an interlayer insulating film of a highly integrated semiconductor device. The present invention is effective when applied to a method of manufacturing various electronic devices such as a magnetoresistive head, a thin film inductor, a thin film coil, and a micromachine.

【0065】[0065]

【発明の効果】以上の説明から明らかなように、本発明
の電子装置の製造方法によれば、有機誘電体膜を層間絶
縁膜として形成する際に問題となる密着性を向上し、剥
離の虞のない、信頼性に優れた電子装置を提供すること
が可能となる。
As is apparent from the above description, according to the method for manufacturing an electronic device of the present invention, the adhesion which is a problem when forming an organic dielectric film as an interlayer insulating film is improved, and the peeling is improved. It is possible to provide a highly reliable electronic device without fear.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の電子装置の製造方法を適用した半導体
装置の要部を示す模式的概略断面図である。
FIG. 1 is a schematic cross-sectional view schematically showing a main part of a semiconductor device to which an electronic device manufacturing method according to the present invention is applied.

【図2】本発明の電子装置の製造方法の一例として、高
集積度半導体装置の製造工程を示す概略断面図である。
FIG. 2 is a schematic cross-sectional view showing a manufacturing process of a highly integrated semiconductor device as an example of a method of manufacturing an electronic device according to the present invention.

【図3】本発明の電子装置の製造方法の一例として、高
集積度半導体装置の製造工程を示す概略断面図であり、
図2に続く工程を示す。
FIG. 3 is a schematic cross-sectional view showing a manufacturing process of a highly integrated semiconductor device as an example of a method of manufacturing an electronic device of the present invention;
3 shows a step that follows the step of FIG.

【図4】本発明の電子装置の製造方法の一例として、高
集積度半導体装置の製造工程を示す概略断面図であり、
図3に続く工程を示す。
FIG. 4 is a schematic cross-sectional view showing a manufacturing process of a highly integrated semiconductor device as an example of a method of manufacturing an electronic device according to the present invention;
4 shows a step that follows the step of FIG.

【符号の説明】[Explanation of symbols]

1…半導体基体、2…素子分離領域、3…不純物拡散
層、4…ゲート電極、5…第1層層間絶縁膜、6…第1
層配線、7…第2層層間絶縁膜、8…第2層配線、9…
第3層配線、10…被処理基体、11a,11b…無機
誘電体膜、12…有機誘電体膜
DESCRIPTION OF SYMBOLS 1 ... Semiconductor base, 2 ... Element isolation region, 3 ... Diffusion layer, 4 ... Gate electrode, 5 ... First interlayer insulating film, 6 ... First
Layer wiring, 7: Second layer interlayer insulating film, 8: Second layer wiring, 9 ...
Third layer wiring, 10: substrate to be processed, 11a, 11b: inorganic dielectric film, 12: organic dielectric film

フロントページの続き Fターム(参考) 5F033 QQ09 QQ14 QQ98 RR04 RR06 RR08 RR20 RR21 RR22 RR24 RR25 SS01 SS02 SS04 SS08 SS13 SS15 SS22 XX12 5F058 AA08 AC02 AE10 AF04 AG01 AG10 AH02 BA10 BD02 BD04 BD10 BD19 BE10 BF04 BF07 BF09 BF23 BF24 BF25 BF26 BF29 BF30 BH20 BJ02 Continued on front page F-term (reference) BF29 BF30 BH20 BJ02

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 被処理基体上に有機誘電体膜を形成する
工程を有する電子装置の製造方法であって、 前記被処理基体を逆スパッタリングして、該被処理基体
表面にダングリングボンドを形成する工程と、 前記ダングリングボンドが形成された被処理基体上に、
有機誘電体膜を形成する工程とを有することを特徴とす
る電子装置の製造方法。
1. A method for manufacturing an electronic device, comprising a step of forming an organic dielectric film on a substrate to be processed, wherein the substrate to be processed is reverse-sputtered to form a dangling bond on the surface of the substrate to be processed. And on the substrate to be processed on which the dangling bond is formed,
Forming an organic dielectric film.
【請求項2】 被処理基体上に有機誘電体膜を形成する
工程を有する電子装置の製造方法であって、 前記被処理基体上に、SiO2 ,Si3 4 およびSi
2 /Si3 4 固溶体のうちのいずれか1種の無機誘
電体膜からなるとともに、少なくとも前記有機誘電体膜
との界面においては、該無機誘電体膜の化学量論組成よ
りSiリッチな無機誘電体膜を形成する工程、 前記無機誘電体膜上に、有機誘電体膜を形成する工程と
を有することを特徴とする電子装置の製造方法。
2. A method for manufacturing an electronic device, comprising a step of forming an organic dielectric film on a substrate to be processed, wherein SiO 2 , Si 3 N 4 and Si are formed on the substrate to be processed.
An inorganic dielectric film of any one of O 2 / Si 3 N 4 solid solution, and at least at the interface with the organic dielectric film, which is Si-richer than the stoichiometric composition of the inorganic dielectric film A method for manufacturing an electronic device, comprising: a step of forming an inorganic dielectric film; and a step of forming an organic dielectric film on the inorganic dielectric film.
【請求項3】 被処理基体上に有機誘電体膜を形成する
工程を有する電子装置の製造方法であって、 前記被処理基体上に、SiO2 ,Si3 4 およびSi
2 /Si3 4 固溶体のうちのいずれか1種の無機誘
電体膜を形成する工程、 前記無機誘電体膜を逆スパッタリングして、該無機誘電
体膜表面にダングリングボンドを形成する工程、 前記ダングリングボンドが形成された無機誘電体膜上
に、有機誘電体膜を形成する工程とを有することを特徴
とする電子装置の製造方法。
3. A method of manufacturing an electronic device, comprising a step of forming an organic dielectric film on a substrate to be processed, comprising: forming SiO 2 , Si 3 N 4 and Si on the substrate to be processed.
Forming an inorganic dielectric film of any one of O 2 / Si 3 N 4 solid solution; reverse sputtering the inorganic dielectric film to form a dangling bond on the surface of the inorganic dielectric film; Forming an organic dielectric film on the inorganic dielectric film on which the dangling bonds have been formed.
JP10361144A 1998-12-18 1998-12-18 Manufacture of electronic device Pending JP2000183052A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10361144A JP2000183052A (en) 1998-12-18 1998-12-18 Manufacture of electronic device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10361144A JP2000183052A (en) 1998-12-18 1998-12-18 Manufacture of electronic device

Publications (1)

Publication Number Publication Date
JP2000183052A true JP2000183052A (en) 2000-06-30

Family

ID=18472382

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10361144A Pending JP2000183052A (en) 1998-12-18 1998-12-18 Manufacture of electronic device

Country Status (1)

Country Link
JP (1) JP2000183052A (en)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004006852A (en) * 2002-05-01 2004-01-08 Internatl Business Mach Corp <Ibm> Method for eliminating via resistance shift in organic ild (inter-level dielectric substance)
JP2004130442A (en) * 2002-10-10 2004-04-30 Rohm Co Ltd Semiconductor device for micromachine
JP2008523627A (en) * 2004-12-07 2008-07-03 マルティ−ファインライン エレクトロニクス インコーポレイテッド Small circuit, induction component, and manufacturing method thereof
US8039921B2 (en) 2005-09-16 2011-10-18 Nec Corporation Wiring structure, semiconductor device and manufacturing method thereof
JP2012160748A (en) * 2001-06-11 2012-08-23 Cree Inc Capacitor and methods of fabricating the same
WO2020145080A1 (en) * 2019-01-11 2020-07-16 ソニーセミコンダクタソリューションズ株式会社 Method for etching oxide semiconductor film

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012160748A (en) * 2001-06-11 2012-08-23 Cree Inc Capacitor and methods of fabricating the same
JP2004006852A (en) * 2002-05-01 2004-01-08 Internatl Business Mach Corp <Ibm> Method for eliminating via resistance shift in organic ild (inter-level dielectric substance)
JP2004130442A (en) * 2002-10-10 2004-04-30 Rohm Co Ltd Semiconductor device for micromachine
JP2008523627A (en) * 2004-12-07 2008-07-03 マルティ−ファインライン エレクトロニクス インコーポレイテッド Small circuit, induction component, and manufacturing method thereof
US8039921B2 (en) 2005-09-16 2011-10-18 Nec Corporation Wiring structure, semiconductor device and manufacturing method thereof
US8592283B2 (en) 2005-09-16 2013-11-26 Renesas Electronics Corporation Wiring structure, semiconductor device and manufacturing method thereof
WO2020145080A1 (en) * 2019-01-11 2020-07-16 ソニーセミコンダクタソリューションズ株式会社 Method for etching oxide semiconductor film
CN113169067A (en) * 2019-01-11 2021-07-23 索尼半导体解决方案公司 Method for etching oxide semiconductor film
US20220122852A1 (en) * 2019-01-11 2022-04-21 Sony Semiconductor Solutions Corporation Etching method for oxide semiconductor film
JP7366936B2 (en) 2019-01-11 2023-10-23 ソニーセミコンダクタソリューションズ株式会社 Etching method for oxide semiconductor film

Similar Documents

Publication Publication Date Title
KR100550304B1 (en) Borderless vias with hsq gap filled patterned metal layers
US7524755B2 (en) Entire encapsulation of Cu interconnects using self-aligned CuSiN film
US8361900B2 (en) Barrier layer for copper interconnect
US6368967B1 (en) Method to control mechanical stress of copper interconnect line using post-plating copper anneal
US6627539B1 (en) Method of forming dual-damascene interconnect structures employing low-k dielectric materials
JPH1140671A (en) Process for forming semiconductor device
US8124532B2 (en) Semiconductor device comprising a copper alloy as a barrier layer in a copper metallization layer
US7199045B2 (en) Metal-filled openings for submicron devices and methods of manufacture thereof
US6614096B2 (en) Method for manufacturing a semiconductor device and a semiconductor device
JP2003520448A (en) Dielectric formation to seal holes in etched low dielectric constant materials
US20050158999A1 (en) Multi-step plasma treatment method to improve CU interconnect electrical performance
JP2008047719A (en) Method for manufacturing semiconductor device
WO1999057760A1 (en) Semiconductor device
US6522013B1 (en) Punch-through via with conformal barrier liner
JP2000091422A (en) Manufacture of multilayer wiring structure
US6248665B1 (en) Delamination improvement between Cu and dielectrics for damascene process
US6172421B1 (en) Semiconductor device having an intermetallic layer on metal interconnects
US20030008493A1 (en) Interconnect structure manufacturing
US20050277292A1 (en) Method for fabricating low resistivity barrier for copper interconnect
US7223692B2 (en) Multi-level semiconductor device with capping layer for improved adhesion
JP2000183052A (en) Manufacture of electronic device
JP2002203899A (en) Method for forming copper interconnection structure
JP4200568B2 (en) Electronic device and manufacturing method thereof
KR100914982B1 (en) Metal wiring of semiconductor device and method of manufacturing the same
JP4092902B2 (en) Manufacturing method of semiconductor device

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20050404

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050804

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070427

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080325

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080812