JP2000181855A - Dma transfer system - Google Patents
Dma transfer systemInfo
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Abstract
Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【0001】[0001]
【発明の属する技術分野】本発明は、メモリとデバイス
間のデータのやり取りを実行するDMA転送システムに
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a DMA transfer system for exchanging data between a memory and a device.
【0002】[0002]
【従来の技術】CPU(中央演算処理装置)に代わっ
て、DRAM等のメモリと演算処理を実行するチャネル
との間のデータ転送を効果的に行うのにDMA(ダイレ
クト・メモリ・アクセス)がよく用いられる。2. Description of the Related Art Instead of a CPU (Central Processing Unit), DMA (Direct Memory Access) is often used to effectively transfer data between a memory such as a DRAM and a channel for executing arithmetic processing. Used.
【0003】DMA転送ではより多くのチャネルに対す
るデータ転送を実現したり、チャネルにFIFO(ファ
ーストイン・ファーストアウト)等のデータストック手
段を持たせて、このFIFOのステータスを監視するこ
とで自動的な転送の中断・再開を実現したり、システム
全体で複数のDMAを持ち、動作許可を切り替えながら
より複雑なデータ転送を実現するなどが要求される。In the DMA transfer, data transfer to more channels is realized, or the channels are provided with data stock means such as FIFO (first-in first-out) or the like, and the status of the FIFO is monitored to automatically execute the data transfer. It is required that the transfer be interrupted / resumed or that the entire system has a plurality of DMAs and that more complicated data transfer be realized while switching the operation permission.
【0004】また、近年のCPUにはDMAドライバが
内蔵されており、バス制御の容易性、回路設計容易性、
回路規模増加の防止等の観点から外部に新たなDMAド
ライバを設計するよりもこの内蔵DMAドライバを用い
る方が有利である。In recent years, a CPU has a built-in DMA driver, which facilitates bus control, circuit design, and the like.
It is more advantageous to use this built-in DMA driver than to design a new DMA driver externally from the viewpoint of preventing an increase in circuit scale.
【0005】[0005]
【発明が解決しようとする課題】しかしながら内蔵DM
Aドライバは対応できるチャネル数に限界があったり、
チャネルやメモリの状態に応じた転送の中断・再開がで
きなかったり、複数DMAドライバ同士の相互の切り替
えを行う場合に、内蔵DMAドライバにはDMA動作許
可の授受のインターフェースが無いなどの機能不足、拡
張性不足といった課題が生じていた。However, the built-in DM
A driver has a limited number of channels that can be supported,
Insufficient functions such as the inability to suspend / resume the transfer according to the state of the channel or memory, or when switching between multiple DMA drivers is performed, the built-in DMA driver does not have an interface for giving and receiving DMA operation. Issues such as lack of expandability had arisen.
【0006】本発明は上記の課題を解決するためのもの
であり、機能性が貧弱な内蔵DMAドライバの機能を拡
張してより複雑なDMA転送システムを実現できるDM
A転送システムを提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problem, and a DM capable of realizing a more complicated DMA transfer system by extending the function of a built-in DMA driver having poor functionality.
It is intended to provide an A transfer system.
【0007】[0007]
【課題を解決するための手段】本発明のDMA転送シス
テムは、チャネルからのDMA転送要求信号の受信によ
りチャネルに対しての転送イネーブル信号とメモリに対
するアドレスを出力してDMA転送を実現する内蔵DM
Aドライバを持つCPUと、DMA転送の対象となる複
数のチャネルと、内蔵DMAドライバを制御するCPU
外部にある内蔵DMAドライバ制御回路と、複数のDM
Aドライバのいずれに対してDMA転送を許可するかを
制御するDMA動作許可回路とを備えた。SUMMARY OF THE INVENTION A DMA transfer system according to the present invention outputs a transfer enable signal for a channel and an address for a memory upon receiving a DMA transfer request signal from a channel to realize a DMA transfer.
CPU having A driver, a plurality of channels to be DMA-transferred, and CPU controlling built-in DMA driver
An external built-in DMA driver control circuit and a plurality of DMs
A DMA operation permission circuit for controlling which of the A drivers is permitted to perform the DMA transfer.
【0008】この構成により、機能性が貧弱な内蔵DM
Aドライバの機能を拡張してより複雑なDMA転送シス
テムを実現できるDMA転送システムを提供できる。With this configuration, the built-in DM with poor functionality
A DMA transfer system capable of realizing a more complicated DMA transfer system by extending the function of the A driver can be provided.
【0009】[0009]
【発明の実施の形態】請求項1記載の発明は、チャネル
からのDMA転送要求信号の受信によりチャネルに対し
ての転送イネーブル信号とメモリに対するアドレスを出
力してDMA転送を実現する内蔵DMAドライバを持つ
CPUと、DMA転送の対象となる複数のチャネルと、
内蔵DMAドライバを制御するCPU外部にある内蔵D
MAドライバ制御回路と、複数のDMAドライバのいず
れに対してDMA転送を許可するかを制御するDMA動
作許可回路とからなるDMA転送システムである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The invention according to claim 1 provides a built-in DMA driver which outputs a transfer enable signal for a channel and an address for a memory upon receiving a DMA transfer request signal from a channel to realize DMA transfer. CPUs, and a plurality of channels to be subjected to DMA transfer,
Built-in D outside the CPU that controls the built-in DMA driver
This DMA transfer system includes an MA driver control circuit and a DMA operation permission circuit that controls which of a plurality of DMA drivers is permitted to perform a DMA transfer.
【0010】請求項2記載の発明は、内蔵DMAドライ
バ制御回路において、複数のチャネルの内どのチャネル
にDMA転送を実行するかを選択するチャネル選択手段
と、チャネル選択手段により選択されたチャネルからの
DMA転送要求を内蔵DMAドライバの転送要求信号に
接続するDMA転送要求信号接続手段と、DMA転送要
求信号を受信した内蔵DMAドライバが出力するチャネ
ルイネーブル信号をチャネル選択手段により選択された
チャネルに対して接続するチャネルイネーブル接続手段
とを備え、内蔵DMAドライバが対応する最大チャネル
数を超えるチャネルを持つシステムにおいても内蔵DM
Aドライバを用いたDMA転送を可能とするようにし
た。According to a second aspect of the present invention, in the built-in DMA driver control circuit, a channel selecting means for selecting which one of the plurality of channels to execute the DMA transfer, DMA transfer request signal connection means for connecting a DMA transfer request to a transfer request signal of the built-in DMA driver; and a channel enable signal output by the built-in DMA driver which has received the DMA transfer request signal for a channel selected by the channel selection means. And a channel enable connection means for connecting to the internal DMA driver even in a system having channels exceeding the maximum number of channels supported by the internal DMA driver.
DMA transfer using the A driver is enabled.
【0011】請求項3記載の発明は、内蔵DMAドライ
バ制御回路において、各チャネルにデータ転送における
データストック手段であるFIFO(ファーストイン・
ファーストアウト)を持たせ、FIFOのステータス信
号をチャネルからのDMA転送要求信号とし、FIFO
ステータス信号の変化に従って内蔵DMAドライバに対
してのDMA転送要求信号を変化させることで、前記チ
ャネル選択手段により接続されたチャネルのFIFO状
態によってDMA転送の中断再開を実現し、DMA転送
の中断・再開の機能を持たない内蔵DMAドライバを用
いてチャネル状態による中断・再開を可能とする。According to a third aspect of the present invention, in the built-in DMA driver control circuit, a FIFO (first-in-first-out) is used as data stock means for data transfer to each channel.
First out), the FIFO status signal is used as a DMA transfer request signal from the channel, and the FIFO
By changing the DMA transfer request signal to the built-in DMA driver according to the change of the status signal, the interruption and restart of the DMA transfer can be realized by the FIFO state of the channel connected by the channel selecting means, and the interruption and restart of the DMA transfer can be realized. Using a built-in DMA driver that does not have the functions described above, it is possible to suspend / resume by the channel state.
【0012】請求項4記載の発明は、内蔵DMAドライ
バ制御回路において、内蔵DMAドライバ制御回路に対
してDMA動作を命じるDMA動作設定手段と、この命
令を受けてDMA動作許可回路に対して動作許可要求信
号を出力する手段と、この要求を受けて返答されたDM
A動作許可信号を認識してはじめてチャネルからのDM
A転送要求信号を内蔵DMAドライバに出力するDMA
転送要求信号出力の制限手段を持つことで、複数のDM
Aと共に動作することを前提としていない内蔵DMAド
ライバを複数のDMAと共に動作させることを可能とす
る。According to a fourth aspect of the present invention, in the built-in DMA driver control circuit, DMA operation setting means for instructing the built-in DMA driver control circuit to perform a DMA operation; A means for outputting a request signal, and a DM
Only after recognizing the A operation permission signal does the DM from the channel
DMA that outputs A transfer request signal to built-in DMA driver
By having a transfer request signal output limiting means,
A built-in DMA driver that is not presumed to operate with A can operate with a plurality of DMAs.
【0013】請求項5記載の発明は、内蔵DMAドライ
バ制御回路により、機能と拡張性に限界のある内蔵DM
Aドライバを用いて複雑なDMA転送を可能とする。According to a fifth aspect of the present invention, the built-in DMA driver control circuit has a built-in DM having limited functions and expandability.
A complicated DMA transfer can be performed using the A driver.
【0014】以上の構成により、機能性が貧弱な内蔵D
MAドライバの機能を拡張してより複雑なDMA転送シ
ステムを実現できるDMA転送システムが可能となる。With the above configuration, the built-in D having poor functionality
A DMA transfer system capable of realizing a more complicated DMA transfer system by extending the functions of the MA driver is made possible.
【0015】(実施の形態1)図1は本発明の実施の形
態1におけるDMA転送システムのブロック図であっ
て、請求項1の発明を説明した図である。(Embodiment 1) FIG. 1 is a block diagram of a DMA transfer system according to Embodiment 1 of the present invention, and is a diagram for explaining the invention of claim 1.
【0016】101はDMAドライバを内蔵するCPU
であり、102は内蔵されるDMAドライバである。1
02の内蔵ドライバはプログラムに従い、CPU101
内部で転送数、転送方式、メモリアドレス、転送方向等
が設定され、外部のチャネルからのDMA転送要求を受
けて、メモリへのアドレスアクセス(112)とチャネ
ルへのイネーブル信号を出力する。図1は請求項1に関
わる図であるので本発明の主要構成要素である内蔵DM
Aドライバ制御回路103が表わされているが、従来で
は内蔵DMAドライバが外部のチャネルと直接接続され
ていた。A CPU 101 has a built-in DMA driver.
And 102 is a built-in DMA driver. 1
02 according to the program, the CPU 101
The number of transfers, transfer method, memory address, transfer direction, etc. are set internally, and upon receiving a DMA transfer request from an external channel, an address access to memory (112) and an enable signal to the channel are output. FIG. 1 is a diagram according to claim 1 and is a main component of the present invention.
Although the A driver control circuit 103 is shown, a built-in DMA driver is directly connected to an external channel in the related art.
【0017】内蔵DMAドライバ制御回路103につい
ては、実施の形態2以降で詳述する。104はチャネル
であり、単数もしくは複数である。105は106をは
じめとした他のDMAドライバ等を含む複数のDMAド
ライバのいずれに動作許可を与えるかを制御するDMA
動作許可回路であり、114、117等のDMAドライ
バからの許可要求を受けてある規定によって各DMAド
ライバに対して115、116等のDMA動作許可信号
を返答する。ここで114、115は内蔵DMAドライ
バ制御回路103とのやり取りである。The built-in DMA driver control circuit 103 will be described in detail in the second and subsequent embodiments. 104 is a channel, which is singular or plural. A DMA 105 controls which of a plurality of DMA drivers including another DMA driver such as 106 is given an operation permission.
The operation permission circuit receives a permission request from a DMA driver such as 114 or 117 and returns a DMA operation permission signal such as 115 or 116 to each DMA driver according to a prescribed rule. Here, 114 and 115 are exchanges with the built-in DMA driver control circuit 103.
【0018】104をはじめとしたチャネルは110に
示すようにチャネルからの転送要求信号を内蔵DMAド
ライバ制御回路103に対して出力し、実施の形態2以
降で述べる方式で内蔵DMAドライバに対してDMA転
送要求信号108が伝達される。The channels 104 and the like output a transfer request signal from the channel to the built-in DMA driver control circuit 103 as shown at 110, and perform DMA transfer to the built-in DMA driver in the manner described in the second and subsequent embodiments. Transfer request signal 108 is transmitted.
【0019】109は内蔵DMAドライバが出力するチ
ャネルに対してのイネーブルであり、具体的にはメモリ
からチャネルの転送であればライトイネーブルが、チャ
ネルからメモリへの転送であればリードイネーブルがあ
る一定のタイミングをもって出力される。これはDMA
転送要求信号と同じく信号111となって内蔵DMAド
ライバ制御回路103を通じてチャネルへ伝達される。Reference numeral 109 denotes an enable for a channel output from the built-in DMA driver. Specifically, a write enable is provided for a transfer from a memory to a channel, and a read enable is provided for a transfer from a channel to a memory. Is output at the timing of. This is DMA
The signal 111 is transmitted to the channel through the built-in DMA driver control circuit 103 similarly to the transfer request signal.
【0020】また、内蔵DMAドライバ102はチャネ
ルへのイネーブルと併せてメモリに対してアドレス等の
メモリアクセス信号112を出力し、メモリ、チャネル
間のデータ転送を実現する(113)。内蔵DMAドラ
イバ制御回路を中心とした以上の構成をもって内蔵DM
Aドライバを用いたDMA転送システムを構築すること
が可能となる。The built-in DMA driver 102 outputs a memory access signal 112 such as an address to the memory together with the enable to the channel, thereby realizing data transfer between the memory and the channel (113). Built-in DM with above configuration centering on built-in DMA driver control circuit
It becomes possible to construct a DMA transfer system using the A driver.
【0021】以上説明したように実施の形態1のDMA
転送システムによれば、内蔵DMAドライバ制御回路を
用いることで内蔵DMAドライバを用いたDMA転送シ
ステムを構築することが可能となる。As described above, the DMA of the first embodiment
According to the transfer system, it is possible to construct a DMA transfer system using the built-in DMA driver by using the built-in DMA driver control circuit.
【0022】(実施の形態2)図2は本発明の実施の形
態2におけるDMA転送システムのブロック図、図3は
同タイミングチャートである。実施の形態1において説
明した内蔵DMAドライバ制御回路に関して、図2と図
3のチャート1を用いて説明する。(Embodiment 2) FIG. 2 is a block diagram of a DMA transfer system according to Embodiment 2 of the present invention, and FIG. 3 is a timing chart thereof. The built-in DMA driver control circuit described in the first embodiment will be described with reference to chart 1 in FIGS.
【0023】内蔵DMAドライバ制御回路103中に制
御レジスタ202を設ける。この制御レジスタ202に
対してはプログラムにより動作するCPU101がレジ
スタアクセス201を通じて必要な設定を制御する。こ
こで必要な設定とは複数のチャネルの内、いずれのチャ
ネルをDMA転送の対象とするか、言い換えればいずれ
のチャネルと内蔵DMAドライバを接続するかを選択す
る事である。A control register 202 is provided in the built-in DMA driver control circuit 103. The CPU 101 operated by a program controls necessary settings for the control register 202 through the register access 201. Here, the necessary setting is to select which of the plurality of channels is to be subjected to DMA transfer, in other words, which channel is to be connected to the built-in DMA driver.
【0024】各チャネルは各々独立にチャネル転送要求
信号110を出力する。この内制御レジスタ202によ
り設定されている内容に従い選択されているチャネルか
らの転送要求信号をセレクタ204で選択し、内蔵DM
Aドライバ102に対するDMA転送要求信号108と
して伝達する。これにより設定されているチャネル10
4の要求のみを内蔵DMAドライバに102伝達するこ
とが可能となる。Each channel outputs a channel transfer request signal 110 independently. A transfer request signal from a channel selected according to the contents set by the control register 202 is selected by the selector 204, and the built-in DM
It is transmitted as a DMA transfer request signal 108 to the A driver 102. Channel 10 set by this
4 can be transmitted to the built-in DMA driver 102 only.
【0025】これを図3のチャート1を用いて説明す
る。T101はチャネル1から出力されるチャネル1転
送要求信号でありT102は同様にチャネル2転送要求
信号である。T103は図2の制御レジスタ202の設
定内容であり、チャート上ではチャネル2をDMA転送
の対象として設定してある。そこでT104に示すよう
に内蔵DMAドライバ102に接続されるDMA転送要
求信号108はチャネル2からのチャネル2転送要求信
号が接続されており、チャネル2転送要求信号と同等の
タイミングを持つ信号となっている。チャネル1転送要
求信号は内蔵DMAドライバ102から見れば無視され
ている。This will be described with reference to chart 1 in FIG. T101 is a channel 1 transfer request signal output from channel 1, and T102 is a channel 2 transfer request signal. T103 is the setting content of the control register 202 in FIG. 2, and in the chart, channel 2 is set as a target of DMA transfer. Therefore, as shown in T104, the DMA transfer request signal 108 connected to the built-in DMA driver 102 is a signal having the same timing as the channel 2 transfer request signal because the channel 2 transfer request signal from the channel 2 is connected. I have. The channel 1 transfer request signal is ignored from the viewpoint of the built-in DMA driver 102.
【0026】次にチャネルへのイネーブルについて説明
する。図2の203は内蔵DMAドライバ102からの
チャネルへのイネーブル信号109をいずれのチャネル
に接続するかを切り替えるセレクタであり、制御レジス
タ202に設定されている内容に従い接続を決定する。
各チャネルへの実際のイネーブル信号は111として出
力される。チャート1では、T104のDMA転送要求
信号を受けた内蔵DMAドライバが、T105に示すチ
ャネルイネーブルを出力する。チャート上では例示のタ
イミングとしてあるだけで、実際にはCPU101によ
ってチャネルイネーブルの出力タイミングは異なる。T
103に示すようにチャネル2が選択されているので、
チャネルイネーブルT105はチャネル2へのみ接続さ
れる。T106、T107に示す通りである。以上の様
にチャネル選択手段を用いてDMA転送要求信号とチャ
ネルイネーブル信号を選択したチャネルに接続すること
で、内蔵DMAドライバ102が対応している最大チャ
ネル数を超えるシステムにおいても内蔵DMAドライバ
102を用いたDMA転送システムを構築することが可
能となる。Next, the enable to the channel will be described. Reference numeral 203 in FIG. 2 denotes a selector for switching which channel the enable signal 109 from the built-in DMA driver 102 is connected to, and determines the connection according to the contents set in the control register 202.
The actual enable signal for each channel is output as 111. In Chart 1, the internal DMA driver that has received the DMA transfer request signal in T104 outputs the channel enable shown in T105. In the chart, the timing is merely an example, and actually, the output timing of the channel enable differs depending on the CPU 101. T
Since channel 2 is selected as shown in 103,
Channel enable T105 is connected to channel 2 only. This is as shown in T106 and T107. As described above, by connecting the DMA transfer request signal and the channel enable signal to the selected channel using the channel selecting means, the built-in DMA driver 102 can be used even in a system exceeding the maximum number of channels supported by the built-in DMA driver 102. It is possible to construct a DMA transfer system using the DMA transfer system.
【0027】以上説明したように実施の形態2のDMA
転送システムによれば、内蔵DMAドライバの対応可能
なチャネル数を超えるチャネルに対してのDMA転送を
行うことが可能となる。As described above, the DMA of the second embodiment
According to the transfer system, it is possible to perform a DMA transfer to a channel exceeding the number of channels that the built-in DMA driver can support.
【0028】(実施の形態3)図4は本発明の実施の形
態3におけるDMA転送システムのブロック図、図5は
同タイミングチャートである。(Embodiment 3) FIG. 4 is a block diagram of a DMA transfer system according to Embodiment 3 of the present invention, and FIG. 5 is a timing chart thereof.
【0029】チャネル104にデータのストック手段で
あるFIFO301があり、DMA転送においてはこの
FIFO301へメモリからのデータを書き込み、もし
くはFIFO301のデータをメモリへ転送する形で用
いる。The channel 104 has a FIFO 301 as a data stocking means. In the DMA transfer, data from the memory is written into the FIFO 301 or the data of the FIFO 301 is transferred to the memory.
【0030】実施の形態2では110に示す各チャネル
からのチャネル転送要求信号はただ出力されてくるだけ
であった。しかし、チャネルの状態によってはデータ転
送が不可能であることもあり、それを無視した形でDM
A転送を続行すると転送されないデータが生じる可能性
もある。In the second embodiment, the channel transfer request signal from each channel shown at 110 is merely output. However, data transfer may not be possible depending on the channel condition.
If the A transfer is continued, data that is not transferred may occur.
【0031】外部にオリジナルに設計するDMAであれ
ばチャネルの状態を監視しながら転送を逐次中断させた
り再開させたりする機能を付加することで上記の問題点
を回避できる。しかしながら内蔵DMAドライバにその
機能があるとは限らず、無い場合にはチャネルにFIF
O等を設置して状態を監視できる状態にしてあったとし
ても中断等は出来ず、上記問題点の解決はできない。In the case of an externally designed DMA, the above problem can be avoided by adding a function of sequentially suspending and resuming the transfer while monitoring the state of the channel. However, the built-in DMA driver does not always have that function.
Even if O is installed so that the state can be monitored, interruption or the like cannot be performed, and the above problem cannot be solved.
【0032】そこで内蔵DMAドライバ制御回路103
において実施の形態2に示したチャネルから内蔵DMA
ドライバ制御回路103に対してのチャネル転送要求信
号にFIFO301からのステータスを用いることで、
内蔵DMAドライバ102に伝達するDMA転送要求信
号をFIFO状態に合わせて中断・再開できるようにし
た。内蔵DMAドライバ102はDMA転送要求信号が
アクティブでない限りはデータ転送を実行しないので転
送しきれないデータが生じることは無い。Therefore, the built-in DMA driver control circuit 103
From the channel shown in the second embodiment to the built-in DMA
By using the status from the FIFO 301 for the channel transfer request signal to the driver control circuit 103,
The DMA transfer request signal transmitted to the built-in DMA driver 102 can be interrupted and restarted according to the FIFO state. The built-in DMA driver 102 does not execute data transfer unless the DMA transfer request signal is active, so that data that cannot be transferred does not occur.
【0033】図5のチャート2を用いて説明する。信号
としてFIFOのステータスであるFULL(EMPT
Y)信号をチャネル転送要求信号の基本としている。こ
の場合メモリからチャネル(即ちFIFO)に転送する
時にはFULLで無ければ(T205)チャネル要求信
号をアクティブとし(T206)、FULLの時は(T
201)ノンアクティブとする(T202)。逆にチャ
ネル(即ちFIFO)からメモリへの転送においてはE
MPTYで無ければチャネル要求信号をアクティブと
し、EMPTYの時にはノンアクティブとする。This will be described with reference to chart 2 in FIG. FULL (EMPT
Y) The signal is the basis of the channel transfer request signal. In this case, when transferring from the memory to the channel (that is, FIFO), if the channel request signal is not FULL (T205), the channel request signal is activated (T206).
201) Non-active (T202). Conversely, for a transfer from a channel (ie, FIFO) to memory, E
If it is not MPTY, the channel request signal is made active, and if it is EMPTY, it is made non-active.
【0034】チャネル要求信号が上記の様に変化するこ
とで、実際の内蔵DMAドライバに対してのDMA転送
要求信号はFIFO側が転送受付け可能な場合だけアク
ティブとなり、それ以外ではノンアクティブとなり、ノ
ンアクティブの場合にはT204に示すようにチャネル
へのイネーブルも出力されず、二重書き込み二重読み出
しを防止する。FIFO状態が転送受付け可能となれ
ば、T207に示すとおりDMA転送要求信号がアクテ
ィブとなり、チャネルイネーブルも出力が再開される
(T208)。As the channel request signal changes as described above, the DMA transfer request signal to the actual built-in DMA driver becomes active only when transfer can be accepted on the FIFO side, becomes non-active otherwise, and becomes non-active. In this case, no enable signal is output to the channel as shown in T204, thereby preventing double writing and double reading. When the FIFO state becomes ready to accept the transfer, the DMA transfer request signal becomes active as shown in T207, and the output of the channel enable is restarted (T208).
【0035】以上説明したように実施の形態3のDMA
転送システムによれば、チャネル状態による中断・再開
の機能を備えていない内蔵DMAドライバを用いて、チ
ャネル状態による転送の中断・再開が可能となる。As described above, the DMA of the third embodiment
According to the transfer system, the transfer can be interrupted and resumed by the channel state by using the built-in DMA driver which does not have the function of suspending and resuming by the channel state.
【0036】(実施の形態4)図6は本発明の実施の形
態4におけるDMA転送システムのブロック図、図7は
同タイミングチャートである。(Embodiment 4) FIG. 6 is a block diagram of a DMA transfer system according to Embodiment 4 of the present invention, and FIG. 7 is a timing chart thereof.
【0037】402は複数のDMAドライバが存在する
場合、いずれのDMAの動作を許可するかを決定するD
MA動作許可回路である。これは一つのメモリに対して
複数のシステムバスを持ち、システムバス毎に独立のD
MAを持つ場合などに必要となる。しかしながら内蔵D
MAドライバは複数のDMAと共に動作することを前提
として作られているわけでは無く上記の様なDMA動作
許可回路とのインターフェースをもっていない。Reference numeral 402 denotes D for determining which DMA operation is permitted when a plurality of DMA drivers exist.
This is an MA operation permission circuit. This has multiple system buses for one memory, and independent D buses are provided for each system bus.
This is necessary when you have an MA. However built-in D
The MA driver is not designed to operate with a plurality of DMAs, and does not have an interface with the DMA operation permission circuit as described above.
【0038】そこで内蔵DMAドライバ制御回路103
において制御レジスタ202に、内部DMAドライバ1
02の動作を命じるDMA動作命令の設定を付加する。
この命令信号を受けた内蔵DMAドライバ制御回路10
3はDMA動作許可回路402に対してDMA動作許可
要求信号401を出力する。DMA動作許可回路402
は他のDMAドライバからも同様なDMA動作許可要求
信号405を受ける。Therefore, the built-in DMA driver control circuit 103
In the control register 202, the internal DMA driver 1
02 is added to the setting of the DMA operation command for instructing the operation of the operation No. 02.
Built-in DMA driver control circuit 10 receiving this command signal
3 outputs a DMA operation permission request signal 401 to the DMA operation permission circuit 402. DMA operation permission circuit 402
Receives a similar DMA operation permission request signal 405 from another DMA driver.
【0039】動作許可信号を受けたDMA動作許可回路
はいずれのDMAドライバに対しての許可を与えるかを
決定する。決定すると、それを通知する為にDMA動作
許可信号403や406を出力する。ここで内蔵DMA
ドライバ制御回路103において生成されるDMA転送
要求信号の出力においてトライステートバッファ404
を付加し、各チャネルから生成されるDMA転送要求信
号の内蔵DMAドライバ102への接続においてDMA
動作許可信号403で表わされる許可信号がアクティブ
で無い限りは、DMA転送要求信号をアクティブにはし
ない事とする。The DMA operation permission circuit that has received the operation permission signal determines which DMA driver is to be permitted. When it is determined, DMA operation permission signals 403 and 406 are output in order to notify it. Where the built-in DMA
In the output of the DMA transfer request signal generated in driver control circuit 103, tristate buffer 404
Is added to the connection of the DMA transfer request signal generated from each channel to the built-in DMA driver 102.
Unless the permission signal represented by the operation permission signal 403 is active, the DMA transfer request signal is not activated.
【0040】これによりたとえチャネルからの転送要求
が成立していても、DMA動作許可回路402からの許
可がない限りは内蔵DMAドライバ102に対してのD
MA転送要求信号をアクティブとはせず、内蔵DMAド
ライバの動作を停止状態とすることが出来る。これが停
止であれば他のDMAドライバが動作することが可能で
ある。As a result, even if a transfer request from the channel is satisfied, the D operation to the built-in DMA driver 102 is performed as long as there is no permission from the DMA operation permission circuit 402.
The operation of the built-in DMA driver can be stopped without making the MA transfer request signal active. If this stops, another DMA driver can operate.
【0041】以上を図7のチャート3を用いて説明す
る。T301は制御レジスタに設定されるDMA動作命
令信号である。内蔵DMAドライバ制御回路103はこ
の信号を受けて許可回路に対してDMA動作要求信号を
出力する。T302である。これを受けて許可回路から
T303の許可信号が返答され、チャネル転送要求信号
T304がその時点ではじめてDMA転送要求信号とし
て内蔵DMAドライバ102に対して接続される(T3
05)。それ以前ではT306に示すようにチャネル転
送要求信号がアクティブであっても、許可信号がアクテ
ィブでないのでDMA転送要求信号はノンアクティブ状
態である。DMA転送要求信号がアクティブになった後
(T305)は通常の動作と同じくチャネルイネーブル
等のDMA転送動作に必要な信号が出力される。The above is described with reference to chart 3 in FIG. T301 is a DMA operation command signal set in the control register. The built-in DMA driver control circuit 103 receives this signal and outputs a DMA operation request signal to the permission circuit. This is T302. In response to this, a permission signal of T303 is returned from the permission circuit, and the channel transfer request signal T304 is connected to the built-in DMA driver 102 as a DMA transfer request signal for the first time (T3).
05). Before that, even if the channel transfer request signal is active as shown at T306, the DMA transfer request signal is in a non-active state because the permission signal is not active. After the DMA transfer request signal becomes active (T305), signals necessary for the DMA transfer operation such as channel enable are output as in the normal operation.
【0042】以上の構成をもって、複数のDMAドライ
バと共に動作することを前提としていない内蔵DMAド
ライバであっても、複数のDMAドライバと共に動作を
するDMA転送システムを構築することが可能となる。With the above configuration, it is possible to construct a DMA transfer system that operates with a plurality of DMA drivers, even if the built-in DMA driver does not operate with a plurality of DMA drivers.
【0043】以上説明したように実施の形態4のDMA
転送システムによれば、複数のDMAドライバと共に内
蔵DMAドライバを動作させるシステムを構築すること
が可能となる。As described above, the DMA of the fourth embodiment
According to the transfer system, it is possible to construct a system that operates the built-in DMA driver together with the plurality of DMA drivers.
【0044】(実施の形態5)実施の形態2から4まで
の構成を全て組み合わせることで、対応チャネル数に制
限があり、チャネル状態による中断・再開に対応してお
らず、更に複数のDMAドライバと共に動作する仕組み
の無い内蔵DMAドライバの問題点を解決し、これらの
機能を備えたDMA転送システムを構築することが可能
となる。この実施の形態5のDMA転送システムによれ
ば、チャネル数対応不足、中断・再開機能不足、複数D
MAドライバと共に動作する機能の不足の全てを補う事
が可能となる。(Fifth Embodiment) By combining all of the configurations of the second to fourth embodiments, the number of corresponding channels is limited, and interruption / resumption depending on the channel state is not supported. It solves the problems of the built-in DMA driver that does not have a mechanism that operates together with it, and makes it possible to construct a DMA transfer system having these functions. According to the DMA transfer system of the fifth embodiment, the number of channels is insufficient, the suspend / resume function is insufficient,
It is possible to make up for all the deficiencies in the functions that work with the MA driver.
【0045】[0045]
【発明の効果】以上説明したように本発明によれば、機
能性が貧弱な内蔵DMAドライバの機能を拡張してより
複雑なDMA転送システムを実現できるDMA転送シス
テムを実現できる。As described above, according to the present invention, a DMA transfer system capable of realizing a more complicated DMA transfer system by extending the function of the built-in DMA driver having poor functionality can be realized.
【図1】本発明の実施の形態1におけるDMA転送シス
テムのブロック図FIG. 1 is a block diagram of a DMA transfer system according to a first embodiment of the present invention.
【図2】本発明の実施の形態2におけるDMA転送シス
テムのブロック図FIG. 2 is a block diagram of a DMA transfer system according to a second embodiment of the present invention.
【図3】本発明の実施の形態2におけるタイミングチャ
ートFIG. 3 is a timing chart according to Embodiment 2 of the present invention.
【図4】本発明の実施の形態3におけるDMA転送シス
テムのブロック図FIG. 4 is a block diagram of a DMA transfer system according to a third embodiment of the present invention.
【図5】本発明の実施の形態3におけるタイミングチャ
ートFIG. 5 is a timing chart according to Embodiment 3 of the present invention.
【図6】本発明の実施の形態4におけるDMA転送シス
テムのブロック図FIG. 6 is a block diagram of a DMA transfer system according to a fourth embodiment of the present invention.
【図7】本発明の実施の形態4におけるタイミングチャ
ートFIG. 7 is a timing chart according to Embodiment 4 of the present invention.
101 CPU 102 内蔵DMAドライバ 103 内蔵DMAドライバ制御回路 104 チャネル 105 DMA動作許可回路 106 DMAドライバ 107 メモリ 108 DMA転送要求信号 109 チャネルイネーブル 110 チャネル転送要求信号 111 チャネルイネーブル 112 メモリアクセス 113 データ転送路 114 DMA動作許可要求信号 115 DMA動作許可信号 116 DMA動作許可信号 117 DMA動作許可要求信号 201 レジスタアクセス 202 制御レジスタ 203 セレクタ 204 セレクタ 301 FIFO 401 DMA動作許可要求信号 402 DMA動作許可回路 403 DMA動作許可信号 404 トライステートバッファ 405 DMA動作許可要求信号 406 DMA動作許可信号 101 CPU 102 Built-in DMA driver 103 Built-in DMA driver control circuit 104 Channel 105 DMA operation permission circuit 106 DMA driver 107 Memory 108 DMA transfer request signal 109 Channel enable 110 Channel transfer request signal 111 Channel enable 112 Memory access 113 Data transfer path 114 DMA operation Permission request signal 115 DMA operation permission signal 116 DMA operation permission signal 117 DMA operation permission request signal 201 Register access 202 Control register 203 Selector 204 Selector 301 FIFO 401 DMA operation permission request signal 402 DMA operation permission circuit 403 DMA operation permission signal 404 Tristate Buffer 405 DMA operation permission request signal 406 DMA operation permission signal
Claims (5)
によりチャネルに対しての転送イネーブル信号とメモリ
に対するアドレスを出力してDMA転送を実現する内蔵
DMAドライバを持つCPUと、DMA転送の対象とな
る複数のチャネルと、内蔵DMAドライバを制御するC
PU外部にある内蔵DMAドライバ制御回路と、複数の
DMAドライバのいずれに対してDMA転送を許可する
かを制御するDMA動作許可回路とを備えたことを特徴
とするDMA転送システム。1. A CPU having a built-in DMA driver for realizing a DMA transfer by outputting a transfer enable signal to a channel and an address to a memory upon receiving a DMA transfer request signal from the channel, and a DMA transfer target. C controlling a plurality of channels and a built-in DMA driver
A DMA transfer system comprising: a built-in DMA driver control circuit outside a PU; and a DMA operation permission circuit that controls which of a plurality of DMA drivers is permitted to perform a DMA transfer.
て、複数のチャネルの内どのチャネルにDMA転送を実
行するかを選択するチャネル選択手段と、チャネル選択
手段により選択されたチャネルからのチャネル転送要求
信号を内蔵DMAドライバの転送要求信号に接続するD
MA転送要求信号接続手段と、DMA転送要求信号を受
信した内蔵DMAドライバが出力するチャネルイネーブ
ル信号を前記チャネル選択手段により選択されたチャネ
ルに対して接続するチャネルイネーブル接続手段とを備
え、内蔵DMAドライバが対応する最大チャネル数を超
えるチャネルを持つシステムにおいても内蔵DMAドラ
イバを用いたDMA転送を可能とすることを特徴とする
請求項1記載のDMA転送システム。2. A built-in DMA driver control circuit, comprising: a channel selecting means for selecting which one of a plurality of channels to execute a DMA transfer; and a channel transfer request signal from the channel selected by the channel selecting means. D connected to the transfer request signal of the built-in DMA driver
MA transfer request signal connection means, and channel enable connection means for connecting a channel enable signal output by the built-in DMA driver that has received the DMA transfer request signal to the channel selected by the channel selection means, 2. The DMA transfer system according to claim 1, wherein a DMA transfer using a built-in DMA driver can be performed even in a system having channels exceeding the maximum number of channels corresponding to the DMA transfer.
て、各チャネルにデータ転送におけるデータストック手
段であるFIFOを持たせ、FIFOのステータス信号
をチャネルからのDMA転送要求信号とし、FIFOス
テータス信号の変化に従って内蔵DMAドライバに対し
てのDMA転送要求信号を変化させることで、前記チャ
ネル選択手段により接続されたチャネルのFIFO状態
によってDMA転送の中断再開を実現し、DMA転送の
中断・再開の機能を持たない内蔵DMAドライバを用い
てチャネル状態による中断・再開を可能とすることを特
徴とする請求項2記載のDMA転送システム。3. The built-in DMA driver control circuit, wherein each channel is provided with a FIFO which is a data stock means for data transfer, a status signal of the FIFO is used as a DMA transfer request signal from the channel, and a built-in DMA driver control circuit is provided in accordance with a change in the FIFO status signal. By changing the DMA transfer request signal to the DMA driver, the DMA transfer is interrupted and resumed by the FIFO state of the channel connected by the channel selecting means, and the built-in DMA transfer interrupt / restart function is not provided. 3. The DMA transfer system according to claim 2, wherein interruption / resumption according to a channel state is enabled by using a DMA driver.
て、内蔵DMAドライバ制御回路に対してDMA動作を
命じるDMA動作設定手段と、この命令を受けてDMA
動作許可回路に対して動作許可要求信号を出力する手段
と、この要求を受けて返答されたDMA動作許可信号を
認識してはじめてチャネルからのチャネル転送要求信号
を内蔵DMAドライバに伝達するDMA転送要求信号出
力の制限手段を持つことで、複数のDMAと共に動作す
ることを前提としていない内蔵DMAドライバを複数の
DMAと共に動作させることを可能とすることを特徴と
する請求項2記載のDMA転送システム。4. A built-in DMA driver control circuit, comprising: DMA operation setting means for instructing the built-in DMA driver control circuit to perform a DMA operation;
Means for outputting an operation permission request signal to an operation permission circuit, and a DMA transfer request for transmitting a channel transfer request signal from a channel to a built-in DMA driver only after recognizing a DMA operation permission signal returned in response to the request. 3. The DMA transfer system according to claim 2, wherein the provision of the signal output restricting means enables a built-in DMA driver which is not supposed to operate with a plurality of DMAs to operate with a plurality of DMAs.
機能と拡張性に限界のある内蔵DMAドライバを用いて
複雑なDMA転送を可能とすることを特徴とする請求項
2から4のいずれかに記載のDMA転送システム。5. The integrated DMA driver control circuit according to claim 1,
5. The DMA transfer system according to claim 2, wherein complicated DMA transfer is enabled by using a built-in DMA driver having limited functions and expandability.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10358972A JP2000181855A (en) | 1998-12-17 | 1998-12-17 | Dma transfer system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10358972A JP2000181855A (en) | 1998-12-17 | 1998-12-17 | Dma transfer system |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000181855A true JP2000181855A (en) | 2000-06-30 |
Family
ID=18462076
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10358972A Withdrawn JP2000181855A (en) | 1998-12-17 | 1998-12-17 | Dma transfer system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000181855A (en) |
-
1998
- 1998-12-17 JP JP10358972A patent/JP2000181855A/en not_active Withdrawn
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