JP2000181741A - Device and method for fault test and recording medium where fault testing method is recorded - Google Patents
Device and method for fault test and recording medium where fault testing method is recordedInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、先行制御機構を
試験する試験装置および試験方法に関し、さらに詳しく
は、先行制御機構の障害検出を目的とした試験命令列を
組み立て、その試験命令列を用いて効率的に障害の検出
を可能とした試験を行う試験装置および試験方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a test apparatus and a test method for testing a precedence control mechanism, and more particularly, to assembling a test instruction sequence for detecting a failure of the precedence control mechanism, and using the test instruction sequence. The present invention relates to a test apparatus and a test method for performing a test capable of efficiently detecting a failure.
【０００２】[0002]
【従来の技術】情報処理装置における処理速度の高速化
手段の１つとして、演算実行中に次の命令を取り出し解
読しておく先行制御が存在する。その先行制御機構の例
として、パイプライン処理を行うパイプライン方式など
が挙げられる。2. Description of the Related Art As one of means for increasing the processing speed in an information processing apparatus, there is prior control in which the next instruction is fetched and decoded during execution of an operation. As an example of the preceding control mechanism, there is a pipeline system for performing pipeline processing.
【０００３】従来の通常の先行制御機構を試験する試験
装置および試験方法では、複数の命令の組あわせを乱数
データに基づいてランダムに作成した試験命令列を、試
験対象装置上で実行させ、その実行結果を先行制御機構
を用いずに実行して得られた結果と比較することによっ
て行われていた。In a conventional test apparatus and a test method for testing a normal preceding control mechanism, a test instruction sequence in which a combination of a plurality of instructions is randomly generated based on random number data is executed on a device to be tested. It has been performed by comparing the execution result with the result obtained by executing without using the preceding control mechanism.
【０００４】ある特定の目的用の試験命令の生成方法に
関しての発明の例が、特開平１０−１１３１２号公報、
特開平６−１８７１８９号公報、特開平９−３３０２４
２号公報、特開昭６３−２０４３３７号公報に開示され
ている。An example of the invention relating to a method of generating a test instruction for a specific purpose is disclosed in JP-A-10-11312,
JP-A-6-187189, JP-A-9-33024
No. 2, JP-A-63-204337.
【０００５】特開平１０−１１３１２号公報に開示され
ている発明は、種々の条件を備えた同一命令が連続した
命令列を生成する方法について記載されている。The invention disclosed in Japanese Patent Application Laid-Open No. Hei 10-11312 describes a method of generating an instruction sequence in which the same instruction having various conditions is continuous.
【０００６】また、特開昭６３−２０４３３７号公報に
開示されている発明は、ランダムに作成した命令列を、
命令列変更機構によって変更し、各種競合状態を試験す
る命令列を作成する方法について記載されている。The invention disclosed in Japanese Patent Application Laid-Open No. 63-204337 discloses an instruction sequence created at random.
It describes a method of creating an instruction sequence that is changed by an instruction sequence changing mechanism and tests various race conditions.
【０００７】特開平６−１８７１８９号公報に開示され
ている発明は、ランダムに作成した命令列から、パイプ
ラインストール（レジスタ干渉、同一オペランドアドレ
スによる格納等によるパイプラインの乱れ）状態を検出
した際に、その要因となる命令列を切り出すことによ
り、先行制御機構を試験する試験命令列を自動的に生成
する方法について記載されている。The invention disclosed in Japanese Patent Application Laid-Open No. 6-187189 is based on detecting a pipeline stall (register interference, pipeline disturbance due to storage at the same operand address, etc.) from a randomly generated instruction sequence. It describes a method of automatically generating a test instruction sequence for testing a preceding control mechanism by cutting out an instruction sequence which causes the above.
【０００８】特開平９−３３０２４２号公報に開示され
ている発明は、後続の命令がそれ以前の命令の実行結果
を変更してしまい、途中で発生した障害を検出できない
ことを防ぐ為に、それ以前の実行結果を変更する後続命
令の前に、結果を待避または参照する命令を挿入し命令
列を作成する方法について記載されている。The invention disclosed in Japanese Patent Application Laid-Open No. 9-330242 is designed to prevent a subsequent instruction from changing the execution result of an earlier instruction and failing to detect a fault that has occurred halfway. A method is described in which an instruction for saving or referencing the result is inserted before a subsequent instruction that changes the previous execution result to create an instruction sequence.
【０００９】他に、試験命令の生成方法に関して、開示
されている発明を以下に記す。特開平６−３２４９０４
号公報に開示されている発明は、試験命令を次々に生成
し実行させた結果として得られるデータを用いる方法に
おいて、生成された試験命令が被試験装置の障害などで
実行できないことに起因する試験効率の低下を防止する
ための試験命令の補正方法である。In addition, the disclosed invention is described below with respect to a test instruction generation method. JP-A-6-324904
The invention disclosed in Japanese Patent Application Laid-Open Publication No. H10-157, discloses a method using data obtained as a result of generating and executing test instructions one after another, in which the generated test instruction cannot be executed due to a failure of a device under test. This is a method of correcting a test instruction to prevent a decrease in efficiency.
【００１０】特開平８−５０５５４号公報に開示されて
いる発明は、パイプライン処理機能を有するプロセッサ
の動作論理を検証するための試験命令列を自動的かつ短
時間に生成する装置及び手段に関するものである。命令
を処理するための複数のユニットからなるパイプライン
構造と、そのパイプライン構造を用いた各命令の実行形
態に基づいて、パイプラインを用いて複数の命令を同時
に実行する動作モデルを設定する。次にその動作モデル
において、あるユニットへ複数の命令から同時に処理要
求がなされるように、その複数の命令に対する命令列を
設定し、その命令列に従って動作モデルを実行すること
によって、プロセッサの動作論理を検証するものであ
る。The invention disclosed in JP-A-8-50554 relates to an apparatus and means for automatically and quickly generating a test instruction sequence for verifying the operation logic of a processor having a pipeline processing function. It is. Based on a pipeline structure composed of a plurality of units for processing instructions and an execution form of each instruction using the pipeline structure, an operation model for simultaneously executing a plurality of instructions using the pipeline is set. Next, in the operation model, an instruction sequence for the plurality of instructions is set so that a plurality of instructions are simultaneously processed by a plurality of instructions to a certain unit, and the operation model is executed in accordance with the instruction sequence to thereby execute the operation logic of the processor. Is to verify.
【００１１】特開平７−１８２１９２号公報に開示され
ている発明は、複数の命令の組あわせを乱数データに基
づいてランダムに作成した試験命令列に関する発明であ
る。The invention disclosed in Japanese Patent Application Laid-Open No. 7-182192 relates to a test instruction sequence in which a combination of a plurality of instructions is randomly generated based on random number data.
【００１２】特開平７−２４８９３５号公報に開示され
ている発明は、複数の命令の組あわせを乱数データに基
づいてランダムに作成した試験命令列を用いて情報処理
装置の論理検証を行うことに関する発明である。The invention disclosed in Japanese Patent Application Laid-Open No. 7-248935 relates to performing logic verification of an information processing device using a test instruction sequence in which a combination of a plurality of instructions is randomly generated based on random number data. It is an invention.
【００１３】[0013]
【発明が解決しようとする課題】しかしながら、従来の
技術において、複数の命令の組あわせを乱数データに基
づいてランダムに作成した試験命令列を用いるため、先
行制御機構が有する分岐判断などの障害検出を目的とし
た試験命令列の組み立てが困難であった。However, in the prior art, a test instruction sequence in which a combination of a plurality of instructions is randomly generated based on random number data is used. It was difficult to assemble a test instruction sequence for the purpose.
【００１４】特開平７−１８２１９２号公報に開示され
ている発明と、特開平７−２４８９３５号公報に開示さ
れている発明が、上記に該当する。The invention disclosed in JP-A-7-182192 and the invention disclosed in JP-A-7-248935 correspond to the above.
【００１５】本発明は、これら問題点を解決した先行制
御機構の障害検出を可能とし、また、効率的に障害を検
出できる試験方法を提供する。The present invention provides a test method capable of detecting a failure of a preceding control mechanism which solves these problems and efficiently detecting a failure.
【００１６】特開平１０−１１３１２号公報に開示され
ている発明と特開昭６３−２０４３３７号公報に開示さ
れている発明においては、特殊な命令列の作成方法につ
いてのみの為、これらの技術で作成した命令列を実行す
ると、後続の命令がそれ以前の命令の実行結果を変更し
てしまい、途中で発生した障害を検出することができ
ず、効率良く試験することが困難であった。In the invention disclosed in JP-A-10-11312 and the invention disclosed in JP-A-63-204337, only a method of creating a special instruction sequence is used. When the created instruction sequence is executed, the subsequent instruction changes the execution result of the previous instruction, and it is not possible to detect a fault that has occurred in the middle, and it is difficult to perform an efficient test.
【００１７】特開平６−１８７１８９号公報に開示され
ている発明においては、ランダムに作成した命令列から
先行制御機構を試験する試験命令列を切り出す為、作成
した命令列が先行制御機構を網羅しているかを検証する
ことが困難であった。また、ランダムに作成した命令列
では、パイプラインストール状態が頻発しない為、効率
良く試験命令列を作成することが困難であった。In the invention disclosed in Japanese Patent Application Laid-Open No. 6-187189, a test instruction sequence for testing the advance control mechanism is cut out from a randomly generated instruction sequence, so that the created instruction sequence covers the advance control mechanism. Was difficult to verify. In addition, in a randomly generated instruction sequence, the pipeline stall state does not frequently occur, so that it has been difficult to efficiently generate a test instruction sequence.
【００１８】特開平９−３３０２４２号公報に開示され
ている発明においては、それ以前の実行結果を変更する
後続命令の前には、必ず、結果を待避または参照する命
令が挿入されることになり、命令列のパターンが制限さ
れる。In the invention disclosed in Japanese Patent Application Laid-Open No. 9-330242, an instruction for saving or referencing the result is always inserted before a subsequent instruction that changes the execution result before that. , The pattern of the instruction sequence is limited.
【００１９】特開平６−３２４９０４号公報に開示され
ている発明は、試験効率の低下を防止する方法であっ
て、先行制御機構の障害検出を目的としたものとは異な
る。The invention disclosed in Japanese Unexamined Patent Publication No. Hei 6-324904 is a method for preventing a decrease in test efficiency, and is different from a method for detecting a failure of a preceding control mechanism.
【００２０】特開平８−５０５５４号公報に開示されて
いる発明は、プロセッサの動作論理を検証し、先行制御
機構の障害検出を目的とした試験命令列の組み立てに関
連するが、本発明において行われる、命令毎に使用する
レジスタやアクセスするアドレスが他の命令の使用する
レジスタやアクセスするアドレスと重なるように作成さ
れた干渉命令列、または命令毎に使用するレジスタやア
クセスするアドレスが他の命令の使用するレジスタやア
クセスするアドレスと重ならないように作成された不干
渉命令列、または命令間の干渉／不干渉を意識せずに作
成された通常命令列をランダムに組み合わせて試験命令
列を作成するものとは異なる。The invention disclosed in Japanese Patent Application Laid-Open No. Hei 8-50554 relates to assembling a test instruction sequence for verifying the operation logic of a processor and detecting a failure of a preceding control mechanism. Interference instruction sequence created such that the register used for each instruction or the address accessed overlaps the register used for another instruction or the address accessed, or the register used for each instruction or the address accessed is another instruction A test instruction sequence is created by randomly combining non-interfering instruction sequences created so as not to overlap with registers used and addresses to be accessed, or normal instruction sequences created without consideration of interference / non-interference between instructions. It is different from what you do.
【００２１】[0021]
【課題を解決するための手段】上記の課題を解決するた
めに、本発明では、先行制御を行う情報処理装置におい
て、複数の命令を格納する命令格納部と、通常命令列、
干渉命令列、不干渉命令列をランダムに組み合わせた試
験命令列を設定する試験命令列設定手段と、ここで通常
命令列は所定数の命令が組み合わされており、干渉命令
列は依存関係の有する所定数の命令が組み合わされてお
り、不干渉命令列は依存関係の有しない所定数の命令が
組み合わされており、依存関係はある命令が命令列を形
成する他の命令に対して従属状態または所定の領域を共
同使用する関係を示し、試験命令列に対して、先行制御
を用いて得られた第１の実行結果と、試験命令列を構成
する命令の構成順序に従って逐次命令を実行して得られ
た第２の実行結果とを比較検証する検証手段とからなる
障害試験装置を提供する。In order to solve the above-mentioned problems, according to the present invention, in an information processing apparatus for performing advance control, an instruction storage unit for storing a plurality of instructions, a normal instruction sequence,
Test instruction sequence setting means for setting a test instruction sequence in which an interference instruction sequence and a non-interference instruction sequence are randomly combined, wherein the normal instruction sequence is a combination of a predetermined number of instructions, and the interference instruction sequence has a dependency. A predetermined number of instructions are combined, a non-interfering instruction sequence is combined with a predetermined number of instructions having no dependency, and a dependent instruction is dependent on another instruction forming the instruction sequence. A relationship in which a predetermined area is jointly used is shown, and a sequential instruction is executed for a test instruction sequence in accordance with a first execution result obtained by using the preceding control and a configuration order of the instructions constituting the test instruction sequence. There is provided a fault test apparatus including verification means for comparing and verifying the obtained second execution result.
【００２２】上記の障害試験装置において、命令格納部
に格納された各命令の他の命令に対する従属状態、領域
の共同使用に関する状態が記録された命令依存関係テー
ブルと、命令格納部に格納された複数の命令のうち、所
定数の命令からなる通常命令列を設定する通常命令列設
定手段と、命令依存関係テーブルを参照して、依存関係
の有する所定数の命令からなる干渉命令列を設定する干
渉命令列設定手段と、命令依存関係テーブルを参照し
て、依存関係の有しない所定数の命令からなる不干渉命
令列を設定する不干渉命令列設定手段とをさらに具備す
ることが可能である。In the above-described fault test apparatus, an instruction dependency table in which a subordinate state of each instruction stored in the instruction storage unit with respect to another instruction and a state relating to joint use of an area are recorded, and the instruction storage table is stored in the instruction storage unit. Among a plurality of instructions, a normal instruction sequence setting means for setting a normal instruction sequence consisting of a predetermined number of instructions, and an interference instruction sequence consisting of a predetermined number of instructions having a dependency with reference to an instruction dependency table. It is possible to further include an interference instruction sequence setting unit and a non-interference instruction sequence setting unit that sets a non-interference instruction sequence consisting of a predetermined number of instructions having no dependency with reference to the instruction dependency relationship table. .
【００２３】また、上記の障害試験装置において、試験
命令列に含まれる命令のうち、依存関係を有するものの
直前に実行される直前命令を記録するチェックポイント
テーブルをさらに有し、チェックポイントテーブルを参
照して得られた各直前命令に対して、試験命令列の最初
の命令から各直前命令までからなる各チェック命令列を
設定するチェック命令列設定手段をさらに有し、検証手
段は、チェック命令列設定手段によって設定された各チ
ェック命令列に対して、先行制御を用いて得られた第１
の実行結果と、試験命令列を構成する命令の構成順序に
従って逐次命令を実行して得られた第２の実行結果とを
比較検証することを特徴とすることが可能である。Further, in the above-described fault test apparatus, a checkpoint table for recording an immediately preceding instruction executed immediately before an instruction having a dependency among the instructions included in the test instruction sequence is further provided, and the checkpoint table is referred to. Check instruction sequence setting means for setting each check instruction sequence from the first instruction of the test instruction sequence to each immediately preceding instruction for each immediately preceding instruction obtained as described above, and the verification means comprises: For each check instruction sequence set by the setting means, the first
Is compared with a second execution result obtained by executing the sequential instructions in accordance with the configuration order of the instructions constituting the test instruction sequence.
【００２４】さらに、上記の障害試験装置において、各
命令列に含まれる命令によって使用されるレジスタまた
はアドレスを格納するオペランドテーブルを有し、通常
命令列設定手段は、通常命令のオペランドをオペランド
テーブルに登録する通常登録手段をさらに具備し、干渉
命令列設定手段は、命令依存関係テーブルを参照して得
られる依存関係の有する依存命令を取得する依存命令取
得手段と、取得した依存命令のうち、対応するオペラン
ドがオペランドテーブルに登録されている干渉命令のみ
取得する干渉命令取得手段と、依存命令取得手段と依存
命令取得手段を反復して得られた所定数の干渉命令から
干渉命令列を設定する干渉設定手段とからなり、不干渉
命令列設定手段は、命令依存関係テーブルを参照して得
られる依存関係の有しない非依存命令を取得する非依存
命令取得手段と、取得した非依存命令のうち、対応する
オペランドがオペランドテーブルに登録されていない不
干渉命令のみ取得する不干渉取得手段と、不干渉取得手
段によって取得された不干渉命令に対応するオペランド
をオペランドテーブルに登録する不干渉登録手段と非依
存命令取得手段と非依存命令取得手段を反復して得られ
た所定数の不干渉命令から干渉命令列を設定する不干渉
設定手段とからなることも可能である。Further, in the above fault test apparatus, there is provided an operand table for storing a register or an address used by an instruction included in each instruction sequence, and the ordinary instruction sequence setting means stores the operand of the ordinary instruction in the operand table. Further comprising a normal registering means for registering, wherein the interference instruction sequence setting means obtains a dependent instruction having a dependency obtained by referring to the instruction dependency table; Interference instruction acquisition means for acquiring only interference instructions whose operands are registered in the operand table, and interference for setting an interference instruction sequence from a predetermined number of interference instructions obtained by repeating the dependent instruction acquisition means and the dependent instruction acquisition means Setting means, and the non-interfering instruction sequence setting means sets the dependency obtained by referring to the instruction dependency table. Non-independent instruction acquisition means for acquiring non-independent instructions, non-interference acquisition means for acquiring only non-interference instructions whose corresponding operands are not registered in the operand table, and A non-interfering registration unit that registers an operand corresponding to the obtained non-interfering instruction in the operand table, an independent instruction obtaining unit, and an interference instruction sequence from a predetermined number of non-interfering instructions obtained by repeating the independent instruction obtaining unit. It is also possible to include non-interference setting means for setting.
【００２５】他に、上記の課題を解決するために、複数
の命令を用いて先行制御を行う情報処理装置の障害試験
方法において、各命令の他の命令に対する従属状態、領
域の共同使用に関する状態を記録する記録ステップと、
所定数の命令からなる通常命令列を設定する通常命令列
設定ステップと、記録ステップによって記録された状態
を参照して、依存関係の有する所定数の命令からなる干
渉命令列を設定する干渉命令列設定ステップと、ここで
依存関係はある命令が命令列を形成する他の命令に対し
て従属状態または所定の領域を共同使用する関係を示
し、記録ステップによって記録された状態を参照して、
依存関係の有しない所定数の命令からなる不干渉命令列
を設定する不干渉命令列設定ステップと、通常命令列、
干渉命令列、不干渉命令列をランダムに組み合わせた試
験命令列を設定する試験命令列設定ステップと、試験命
令列に対して、先行制御を用いて得られた第１の実行結
果と、試験命令列を構成する命令の構成順序に従って逐
次命令を実行して得られた第２の実行結果とを比較検証
する検証ステップとからなる障害試験方法を提供する。In addition, in order to solve the above-mentioned problems, in a failure test method for an information processing apparatus that performs a preceding control using a plurality of instructions, a state relating to a subordinate state of each instruction to another instruction and a state relating to joint use of an area. A recording step of recording
A normal instruction sequence setting step of setting a normal instruction sequence of a predetermined number of instructions, and an interference instruction sequence of setting an interference instruction sequence of a predetermined number of instructions having a dependency with reference to the state recorded by the recording step The setting step and the dependency here indicate a relation in which one instruction is dependent on another instruction forming an instruction sequence or jointly use a predetermined area, and referring to the state recorded by the recording step,
A non-interfering instruction sequence setting step of setting a non-interfering instruction sequence consisting of a predetermined number of instructions having no dependency, a normal instruction sequence,
A test instruction sequence setting step of setting a test instruction sequence in which an interference instruction sequence and a non-interfering instruction sequence are randomly combined; a first execution result obtained by using the preceding control for the test instruction sequence; And a verification step of comparing and verifying a second execution result obtained by executing the sequential instructions in accordance with the configuration order of the instructions constituting the column.
【００２６】上記の障害試験方法において、試験命令列
に含まれる命令のうち、依存関係を有するものの直前に
実行される直前命令を記録する直前命令記録ステップ
と、直前命令記録ステップによって記録された各直前命
令に対して、試験命令列の最初の命令から各直前命令ま
でからなる各チェック命令列を設定するチェック命令列
設定ステップをさらに有し、検証ステップは、チェック
命令列設定ステップによって設定された各チェック命令
列に対して、先行制御を用いて得られた第１の実行結果
と、試験命令列を構成する命令の構成順序に従って逐次
命令を実行して得られた第２の実行結果とを比較検証す
るステップからなることが可能である。In the above-described fault test method, of the instructions included in the test instruction sequence, the immediately preceding instruction recording step of recording the immediately preceding instruction executed immediately before the instruction having the dependency, and the respective instructions recorded by the immediately preceding instruction recording step. For the immediately preceding instruction, the method further comprises a check instruction string setting step of setting each check instruction string from the first instruction of the test instruction string to each immediately preceding instruction, and the verification step is set by the check instruction string setting step. For each check instruction sequence, a first execution result obtained by using the preceding control and a second execution result obtained by executing the sequential instructions in accordance with the configuration order of the instructions constituting the test instruction sequence are described. It can comprise the step of comparing and verifying.
【００２７】また、上記の障害試験方法において、オペ
ランド情報格納領域を確保するステップと、通常命令列
設定ステップは、取得された命令のオペランドをオペラ
ンド情報格納領域に登録する通常登録ステップをさらに
具備し、干渉命令列設定ステップは、命令依存関係テー
ブルを参照して得られる依存関係の有する依存命令を取
得する依存命令取得ステップと、取得した依存命令のう
ち、対応するオペランドがオペランド情報格納領域に登
録されている干渉命令のみ取得する干渉命令取得ステッ
プと、依存命令取得ステップと依存命令取得ステップを
反復して得られた所定数の干渉命令から干渉命令列を設
定する干渉設定ステップとからなり、不干渉命令列設定
ステップは、命令依存関係テーブルを参照して得られる
依存関係の有しない非依存命令を取得する非依存命令取
得ステップと、取得した非依存命令のうち、対応するオ
ペランドがオペランド情報格納領域に登録されていない
不干渉命令のみ取得する不干渉取得ステップと、不干渉
取得ステップによって取得された不干渉命令に対応する
オペランドをオペランド情報格納領域に登録する不干渉
登録ステップと非依存命令取得ステップと非依存命令取
得ステップを反復して得られた所定数の不干渉命令から
干渉命令列を設定する不干渉設定ステップとからなるこ
とも可能である。In the above-described fault test method, the step of securing an operand information storage area and the step of setting a normal instruction sequence further include a normal registration step of registering the operand of the acquired instruction in the operand information storage area. The interference instruction string setting step includes: a dependent instruction obtaining step of obtaining a dependent instruction having a dependency obtained by referring to an instruction dependency table; and a corresponding operand among the obtained dependent instructions is registered in an operand information storage area. An interference instruction acquisition step of acquiring only the interference instruction that has been performed, and an interference setting step of setting an interference instruction sequence from a predetermined number of interference instructions obtained by repeating the dependent instruction acquisition step and the dependent instruction acquisition step. The interference instruction sequence setting step does not have a dependency obtained by referring to the instruction dependency table. A non-dependent instruction obtaining step of obtaining a non-dependent instruction; a non-interfering obtaining step of obtaining only a non-interfering instruction of which the corresponding operand is not registered in the operand information storage area; The operand corresponding to the non-interfering instruction acquired by the non-interfering instruction is registered in the operand information storage area. A non-interference setting step of setting an instruction sequence can also be performed.
【００２８】他に、上記の課題を解決するために、複数
の命令を用いて先行制御を行う情報処理装置において、
各命令の他の命令に対する従属状態、領域の共同使用に
関する状態を記録する記録ステップと、所定数の命令か
らなる通常命令列を設定する通常命令列設定ステップ
と、記録ステップによって記録された状態を参照して、
依存関係の有する所定数の命令からなる干渉命令列を設
定する干渉命令列設定ステップと、ここで依存関係はあ
る命令が命令列を形成する他の命令に対して従属状態ま
たは所定の領域を共同使用する関係を示し、記録ステッ
プによって記録された状態を参照して、依存関係の有し
ない所定数の命令からなる不干渉命令列を設定する不干
渉命令列設定ステップと、通常命令列、干渉命令列、不
干渉命令列をランダムに組み合わせた試験命令列を設定
する試験命令列設定ステップと、試験命令列に対して、
先行制御を用いて得られた第１の実行結果と、試験命令
列を構成する命令の構成順序に従って逐次命令を実行し
て得られた第２の実行結果とを比較検証する検証ステッ
プとからなる実行プログラムを記録した記録媒体を提供
する。In addition, in order to solve the above-mentioned problem, in an information processing apparatus that performs advance control using a plurality of instructions,
A recording step of recording a subordinate state of each instruction with respect to another instruction, a state relating to joint use of an area, a normal instruction string setting step of setting a normal instruction string including a predetermined number of instructions, and a state recorded by the recording step. In reference to,
An interference instruction sequence setting step of setting an interference instruction sequence consisting of a predetermined number of instructions having a dependency, wherein the dependency is such that a certain instruction shares a dependent state or a predetermined area with other instructions forming the instruction sequence. A non-interfering instruction sequence setting step of setting a non-interfering instruction sequence consisting of a predetermined number of instructions having no dependency with reference to a state recorded by the recording step, indicating a relationship to be used, a normal instruction sequence, and an interference instruction A test instruction sequence setting step of setting a test instruction sequence by randomly combining a sequence and a non-interfering instruction sequence;
A verification step of comparing and verifying a first execution result obtained by using the preceding control and a second execution result obtained by executing the sequential instructions in accordance with the configuration order of the instructions constituting the test instruction sequence. Provided is a recording medium on which an execution program is recorded.
【００２９】上記の記録媒体において、試験命令列に含
まれる命令のうち、依存関係を有するものの直前に実行
される直前命令を記録する直前命令記録ステップと、直
前命令記録ステップによって記録された各直前命令に対
して、試験命令列の最初の命令から各直前命令までから
なる各チェック命令列を設定するチェック命令列設定ス
テップをさらに有し、検証ステップは、チェック命令列
設定ステップによって設定された各チェック命令列に対
して、先行制御を用いて得られた第１の実行結果と、試
験命令列を構成する命令の構成順序に従って逐次命令を
実行して得られた第２の実行結果とを比較検証するステ
ップからなる実行プログラムをさらに記録することも可
能である。In the above-described recording medium, of the instructions included in the test instruction sequence, the immediately preceding instruction recording step of recording the immediately preceding instruction executed immediately before the instruction having the dependency, and the immediately preceding instruction recording step recorded by the immediately preceding instruction recording step The instruction further includes a check instruction string setting step of setting each check instruction string from the first instruction of the test instruction string to each immediately preceding instruction, and the verification step includes setting each check instruction string set by the check instruction string setting step. For the check instruction sequence, a first execution result obtained by using the preceding control is compared with a second execution result obtained by executing the sequential instructions in accordance with the configuration order of the instructions constituting the test instruction sequence. It is also possible to record an execution program consisting of a step of verifying.
【００３０】また、上記の記録媒体において、オペラン
ド情報格納領域を確保するステップと、通常命令列設定
ステップは、取得された命令のオペランドをオペランド
情報格納領域に登録する通常登録ステップをさらに具備
し、干渉命令列設定ステップは、命令依存関係テーブル
を参照して得られる依存関係の有する依存命令を取得す
る依存命令取得ステップと、取得した依存命令のうち、
対応するオペランドがオペランド情報格納領域に登録さ
れている干渉命令のみ取得する干渉命令取得ステップ
と、依存命令取得ステップと依存命令取得ステップを反
復して得られた所定数の干渉命令から干渉命令列を設定
する干渉設定ステップとからなり、不干渉命令列設定ス
テップは、命令依存関係テーブルを参照して得られる依
存関係の有しない非依存命令を取得する非依存命令取得
ステップと、取得した非依存命令のうち、対応するオペ
ランドがオペランド情報格納領域に登録されていない不
干渉命令のみ取得する不干渉取得ステップと、不干渉取
得ステップによって取得された不干渉命令に対応するオ
ペランドをオペランド情報格納領域に登録する不干渉登
録ステップと非依存命令取得ステップと非依存命令取得
ステップを反復して得られた所定数の不干渉命令から干
渉命令列を設定する不干渉設定ステップとからなる実行
プログラムをさらに記録することも可能である。In the above recording medium, the step of securing an operand information storage area and the step of setting a normal instruction sequence further include a normal registration step of registering the operand of the acquired instruction in the operand information storage area, The interfering instruction sequence setting step includes: a dependent instruction obtaining step of obtaining a dependent instruction having a dependency obtained by referring to an instruction dependency table; and
An interference instruction acquisition step of acquiring only the interference instruction whose corresponding operand is registered in the operand information storage area; and an interference instruction sequence from a predetermined number of interference instructions obtained by repeating the dependent instruction acquisition step and the dependent instruction acquisition step. A non-interfering instruction sequence setting step, wherein the non-interfering instruction string setting step obtains a non-dependent instruction having no dependency obtained by referring to the instruction dependency table; Of the non-interfering instructions for which the corresponding operand is not registered in the operand information storage area, and the operand corresponding to the non-interfering instruction obtained in the non-interfering obtaining step is registered in the operand information storage area The non-interference registration step, the independent instruction acquisition step, and the independent instruction acquisition step It is also possible to further record the execution program of the non-interference setting step of setting an interference instruction sequence of a predetermined number of non-interference instructions are.
【００３１】[0031]
【発明の実施の形態】以下に、本発明の実施の形態を図
を参照して以下に示す。図１は、本発明の実施の形態の
構成を示すブロック図である。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing the configuration of the embodiment of the present invention.
【００３２】図１を参照すると、本実施例は、キーボー
ト／ＦＤ等からなる入力装置１と、指定されたアルゴリ
ズムに従って動作するデータ処理装置２と、各種テーブ
ルが設けられ、その各種テーブルにデータを記憶する主
記憶装置３と、結果を出力するディスプレイ／プリンタ
等からなる出力装置４とを含む。また、データ処理装置
２と接続されたデバイス５とアクセス可能な記録媒体６
を含む。Referring to FIG. 1, in the present embodiment, an input device 1 such as a keyboard / FD, a data processing device 2 operating according to a designated algorithm, and various tables are provided. It includes a main storage device 3 for storing and an output device 4 such as a display / printer for outputting the result. Also, a recording medium 6 accessible to the device 5 connected to the data processing device 2.
including.
【００３３】データ処理装置２に接続されているデバイ
ス５を介して記録媒体６とのアクセスが可能であり、そ
れに伴って記録媒体６に記録されたプログラムの実行を
することも可能である。It is possible to access the recording medium 6 via the device 5 connected to the data processing device 2, and to execute the program recorded on the recording medium 6 accordingly.
【００３４】主記憶装置３は、命令依存関係テーブル３
１とオーバーライドテーブル３２とオペランドテーブル
３３とチェックポイントテーブル３４と試験命令列テー
ブル３５とを備えている。The main storage device 3 stores an instruction dependency table 3
1, an override table 32, an operand table 33, a checkpoint table 34, and a test instruction sequence table 35.
【００３５】命令依存関係テーブル３１には、各命令毎
に、その命令と依存関係のある命令、依存関係のある範
囲（バイト数）等を示す情報が格納されている。この情
報は、干渉命令列、及び、不干渉命令列を作成する時に
使用される。ここで使用される命令は、図示しない記憶
領域に格納されている。また、この命令は記録媒体に記
録されており、デバイスを通じて記録媒体から取得する
構成を有することも可能である。The instruction dependency table 31 stores, for each instruction, information indicating an instruction having a dependency with the instruction, a range having a dependency (the number of bytes), and the like. This information is used when creating an interference instruction sequence and a non-interference instruction sequence. The instructions used here are stored in a storage area (not shown). Further, this instruction is recorded on a recording medium, and it is possible to have a configuration in which the instruction is obtained from the recording medium through a device.
【００３６】ここで、依存関係とは、ある命令が他の命
令に対して従属の関係にある時、その両方の命令に対す
る関係を示す。また、使用するオペランドが等しい命令
間の関係を示す。具体的な依存関係の例として、ある命
令が特定の他の命令と使用するレジスタ、あるいはアク
セスするアドレスが重なる時に、ある命令と特定の他の
命令との関係を示す。Here, the dependency relation indicates a relation between both instructions when a certain instruction is dependent on another instruction. It also shows the relationship between instructions that use the same operands. As an example of a specific dependency, a relationship between a certain instruction and a specific other instruction when a certain instruction and a register to be used or an address to be accessed overlaps is shown.
【００３７】また、干渉とは、複数の命令から構成され
る命令列において、ある命令が他の命令と使用するレジ
スタ、あるいはアクセスするアドレスが重なることを示
し、そのような命令からなる命令列を干渉命令列とい
う。また、不干渉とは、複数の命令から構成される命令
列において、ある命令が他の命令と使用するレジスタ、
あるいはアクセスするアドレスが重ならないことを示
し、そのような命令からなる命令列を不干渉命令列とい
う。Interference means that in an instruction sequence composed of a plurality of instructions, a register used by another instruction or an access address overlaps with another instruction. It is called an interference instruction sequence. In addition, non-interference means that in an instruction sequence composed of a plurality of instructions, a register used by one instruction with another instruction,
Alternatively, it indicates that addresses to be accessed do not overlap, and an instruction sequence including such instructions is referred to as a non-interfering instruction sequence.
【００３８】オーバーライドテーブル３２には、干渉命
令列、あるいは、通常命令列作成時に取得された所定の
命令に対して、それ以前の命令の結果が格納されている
レジスタあるいはメモリのアドレス（ディスティネーシ
ョンオペランド指定）が格納されている。このテーブル
は、その所定の命令の結果を格納するレジスタ、あるい
はアクセスするアドレスが、他の命令の結果格納先と重
なるかどうかをチェックする時に参照する。In the override table 32, an address of a register or memory (destination operand) in which a result of an instruction before an interference instruction sequence or a predetermined instruction acquired when a normal instruction sequence is created is stored. Specified) is stored. This table is referred to when checking whether a register for storing the result of the predetermined instruction or an address to be accessed overlaps with a result storage destination of another instruction.
【００３９】オペランドテーブル３３には、各命令で使
用するレジスタあるいはメモリのアドレスを示す情報が
格納されている。この情報は、干渉命令列に含まれる命
令が使用するレジスタあるいはアクセスするアドレス
と、その干渉命令列に新たに含まれる他の命令が使用す
るレジスタあるいはアドレスとが重なるように設定する
時に使用する。あるいは、不干渉命令列に含まれる命令
が使用するレジスタあるいはアクセスするアドレスと、
その不干渉命令列に新たに含まれる他の命令が使用する
レジスタあるいはアドレスとが重ならないように設定す
る時に使用する。The operand table 33 stores information indicating a register or memory address used for each instruction. This information is used when a register or an address used by an instruction included in the interference instruction sequence is set to overlap a register or address used by another instruction newly included in the interference instruction sequence. Alternatively, a register used by an instruction included in the non-interfering instruction sequence or an address to be accessed,
It is used when setting so that the register or address used by another instruction newly included in the non-interfering instruction sequence does not overlap.
【００４０】チェックポイントテーブル３４には、命令
列において、後続命令が前の命令の結果を変更する場合
に、その後続命令の直前の命令をチェックポイントと
し、そのチェックポイントを示す情報が格納されてい
る。この情報は、前の命令の実行結果が、後続の命令の
実行によって変更され、前の命令実行による障害が検出
できなくなることを防ぐ為に使用される。The checkpoint table 34 stores information indicating the checkpoint when the succeeding instruction changes the result of the preceding instruction in the instruction sequence, using the instruction immediately before the succeeding instruction as a checkpoint. I have. This information is used to prevent the execution result of the previous instruction from being changed by the execution of the subsequent instruction, so that a failure due to the execution of the previous instruction cannot be detected.
【００４１】試験命令列テーブル３５には、命令列作成
手段２１により作成された試験命令列を示す情報が格納
されている。The test instruction sequence table 35 stores information indicating the test instruction sequence created by the instruction sequence creating means 21.
【００４２】データ処理装置２は、命令列作成手段２１
と、通常命令列作成手段２２と、オーバーライドチェッ
ク手段２３と、干渉命令列作成手段２４と、不干渉命令
列作成手段２５、及び、試験実行手段２６と、結果検証
手段２７とを備えている。The data processing device 2 includes an instruction sequence creation unit 21
A normal instruction sequence creating unit 22, an override checking unit 23, an interference instruction sequence creating unit 24, a non-interfering instruction sequence creating unit 25, a test executing unit 26, and a result verifying unit 27.
【００４３】通常命令列作成手段２２は、ランダムに指
定された数の命令からなる命令列を作成する。The normal instruction sequence creating means 22 creates an instruction sequence consisting of a randomly designated number of instructions.
【００４４】オーバーライドチェック手段２３は、オー
バーライドテーブル３２を参照して、後続の命令が前の
命令の結果を変更する場合に、その変更直前までの試験
結果をチェックする為に必要な情報として、その後続命
令の直前の命令を示す情報をチェックポイントテーブル
３４に格納する。When the succeeding instruction changes the result of the previous instruction, the override checking means 23 refers to the override table 32 as information necessary for checking the test result immediately before the change. Information indicating the instruction immediately before the continuation instruction is stored in the checkpoint table 34.
【００４５】干渉命令列作成手段２４は、命令依存関係
テーブル３１を参照して得られる依存関係のある命令か
らなる命令列を作成する手段であって、ランダムに指定
された数の命令からなる命令列を作成する。また、干渉
命令列に含まれる命令の使用するレジスタ、あるいはア
クセスするアドレスは、オペランドテーブル３３を参照
して得られる、他の命令の使用するレジスタ、あるいは
アクセスするアドレスと重なるように設定される。The interference instruction sequence creating means 24 is a means for creating an instruction sequence composed of instructions having a dependency obtained by referring to the instruction dependence table 31, and includes an instruction composed of a randomly designated number of instructions. Create a column. The register used by the instruction included in the interference instruction sequence or the address to be accessed is set so as to overlap the register used by another instruction or the address to be obtained, which is obtained by referring to the operand table 33.
【００４６】不干渉命令列作成手段２５は、命令依存関
係テーブル３１を参照して得られる依存関係のある命令
を含まない命令列を作成する手段であって、ランダムに
指定された数の命令からなる命令列を作成する。また、
不干渉命令列に含まれる命令の使用するレジスタ、ある
いはアクセスするアドレスは、オペランドテーブル３３
を参照して得られる、他の命令の使用するレジスタ、あ
るいはアクセスするアドレスとは重ならないように設定
される。The non-interfering instruction sequence creating means 25 is a means for creating an instruction sequence that does not include an instruction having a dependency obtained by referring to the instruction dependency relationship table 31. Create a sequence of instructions. Also,
The registers used by the instructions included in the non-interfering instruction sequence or the addresses to be accessed are stored in the operand table 33.
Is set so as not to overlap with the register used by other instructions or the address to be accessed.
【００４７】命令列作成手段２１は、通常命令列、干渉
命令列、不干渉命令列のいずれかからなり、ランダムに
決定した数の命令列から構成される試験命令列を作成
し、試験命令列テーブル３５に格納する。The instruction sequence creating means 21 creates a test instruction sequence consisting of a normal instruction sequence, an interference instruction sequence, and a non-interference instruction sequence, and is composed of a randomly determined number of instruction sequences. It is stored in the table 35.
【００４８】試験実行手段２６は、命令列作成手段２１
によって作成された試験命令列テーブル３５の内容を、
チェックポイントテーブル３３に示された各チェックポ
イントを示す命令まで実行する。The test execution means 26 includes the instruction sequence creation means 21
The contents of the test instruction sequence table 35 created by
The instructions up to the instruction indicating each check point shown in the check point table 33 are executed.
【００４９】結果検証手段２７は、試験実行手段２６に
よって実行された各チェックポイントまでの実行結果を
検証する。この時、試験実行手段２６において、先行制
御を用いて実行して得られた結果と、逐次実行して得ら
れた結果とを比較検証する。The result verification means 27 verifies the execution result up to each check point executed by the test execution means 26. At this time, the test execution means 26 compares and verifies the result obtained by executing the preceding control with the result obtained by sequentially executing the control.
【００５０】次に本発明の実施の形態における動作を図
面を参照して以下に示す。図２は、本発明の試験装置の
動作を示すフロー図である。Next, the operation of the embodiment of the present invention will be described below with reference to the drawings. FIG. 2 is a flowchart showing the operation of the test apparatus of the present invention.
【００５１】図２を参照して、本発明の動作を説明す
る。本発明による試験装置の動作は、入力装置１から与
えられた乱数により、予め試験命令列を構成する命令列
数を決定しておく。この乱数は、データ処理装置２に擬
似乱数を発生させるアルゴリズムを入力し、そのアルゴ
リズムによって発生させる擬似乱数を用いることも可能
である。The operation of the present invention will be described with reference to FIG. In the operation of the test apparatus according to the present invention, the number of instruction sequences forming the test instruction sequence is determined in advance by using a random number given from the input device 1. As this random number, an algorithm for generating a pseudo random number is input to the data processing device 2, and a pseudo random number generated by the algorithm can be used.
【００５２】次に、通常命令列、干渉命令列、不干渉命
令列のうちからランダムに命令列種別を選択する。（ス
テップＡ１） ランダムに決定した命令列種別で作成する命令数を、ラ
ンダムに決定する。（ステップＡ２）Next, an instruction sequence type is randomly selected from a normal instruction sequence, an interference instruction sequence, and a non-interference instruction sequence. (Step A1) The number of instructions to be created with the instruction sequence type determined at random is determined at random. (Step A2)
【００５３】ステップＡ１において選択した命令種別を
判別して（ステップＡ３）、通常命令列を作成する際は
通常命令列作成手段２２（ステップＡ４）、干渉命令列
を作成する際は干渉命令列作成手段２４（ステップＡ
５）、不干渉命令列を作成する際は不干渉命令列作成手
段２５（ステップＡ６）で命令列を作成する。The instruction type selected in step A1 is discriminated (step A3), and an ordinary instruction sequence creating means 22 (step A4) is used when an ordinary instruction sequence is created, and an interference instruction sequence is created when an interference instruction sequence is created. Means 24 (Step A
5) When creating a non-interfering instruction sequence, an instruction sequence is created by the non-interfering instruction sequence creating means 25 (step A6).
【００５４】命令種別毎の命令列作成が終わったら、予
め定められた命令列数分の命令列を作成したかをチェッ
クする（ステップＡ７）。まだ試験命令数分作成してい
ない場合は、再度ステップＡ１からステップＡ６を繰り
返して実行し、所定の命令列数分の命令列を作成する。
ここで作成された命令列が試験命令列であり、試験命令
列テーブル３５に格納される。When the instruction sequence creation for each instruction type is completed, it is checked whether or not instruction sequences for a predetermined number of instruction sequences have been created (step A7). If the number of test instructions has not been generated yet, steps A1 to A6 are repeated and executed again to generate an instruction sequence for a predetermined instruction sequence.
The instruction sequence created here is a test instruction sequence and is stored in the test instruction sequence table 35.
【００５５】ステップＡ７において、命令列数分の命令
列の作成が完了したら、試験実行手段２６により試験を
実行する。試験実行手段２６は、試験命令列の先頭か
ら、通常命令列、及び、干渉命令列の作成時に定められ
た、チェックポイントテーブル３４に登録されている各
チェックポイントを示す命令までを実行し（ステップＡ
８）、結果検証手段２７によって、実行結果を検証する
（ステップＡ９）。In step A7, when the creation of instruction sequences for the number of instruction sequences is completed, a test is executed by the test execution means 26. The test execution means 26 executes from the beginning of the test instruction sequence to the instructions that indicate the respective checkpoints registered in the checkpoint table 34, which are determined when the normal instruction sequence and the interference instruction sequence are created (step S1). A
8) The execution result is verified by the result verification means 27 (step A9).
【００５６】ステップＡ９において、検証結果が異なる
などのエラーが検出された場合は、出力装置４にエラー
を出力する。その時、エラー内容（例えば、現実行結果
におけるチェックポイント）を共に出力することも可能
である。試験の実行と結果の検証は、チェックポイント
テーブル３４に登録されている全チェックポイントに対
して繰り返す（ステップＡ１０）。If an error such as a different verification result is detected in step A9, the error is output to the output device 4. At that time, it is also possible to output the contents of the error (for example, a checkpoint in the current execution result) together. The execution of the test and the verification of the result are repeated for all checkpoints registered in the checkpoint table 34 (step A10).
【００５７】図２に示される動作によって、試験命令列
内に、通常命令列、干渉命令列、不干渉命令列をランダ
ムに発生させることによって、様々なタイミングで先行
制御機構が動作することになり、通常の試験命令列組み
立てより先行制御機構の障害を検出することが可能とな
る。By generating the normal instruction sequence, the interference instruction sequence, and the non-interference instruction sequence at random in the test instruction sequence by the operation shown in FIG. 2, the preceding control mechanism operates at various timings. Thus, it is possible to detect a failure of the preceding control mechanism by assembling a normal test instruction sequence.
【００５８】また、試験命令列の途中で結果がオーバー
ライドされる場合、オーバーライドされる前にチェック
ポイントがセットされており、試験命令列の先頭から、
各チェックポイントまでの実行／結果検証を繰り返すこ
とにより、試験命令列の途中で発生した全障害を検出す
ることが可能となる。When the result is overridden in the middle of the test instruction sequence, a checkpoint is set before the result is overridden.
By repeating the execution / result verification up to each checkpoint, it is possible to detect all faults occurring in the middle of the test instruction sequence.
【００５９】図３から図５は、図２のステップＡ４から
ステップＡ６において示される通常命令列作成手段２
２、干渉命令列作成手段２３、不干渉命令列作成手段２
４の動作に関して詳細に示したフロー図である。FIGS. 3 to 5 show the normal instruction sequence creating means 2 shown in steps A4 to A6 in FIG.
2. Interference command sequence creation means 23, non-interference command sequence creation means 2
FIG. 4 is a flowchart showing the operation of No. 4 in detail.
【００６０】図３は、図２のステップＡ４に示される通
常命令列作成手段２２の動作に関するフロー図である。
図２のステップＡ３において、命令種別が通常命令列の
場合に選択される。FIG. 3 is a flowchart showing the operation of the ordinary instruction sequence creating means 22 shown in step A4 of FIG.
In step A3 in FIG. 2, the instruction type is selected when the instruction type is a normal instruction sequence.
【００６１】通常命令列作成手段２２は、命令間の干渉
／不干渉、及び、レジスタ／メモリのオーバーライドを
意識せずに命令列を作成する。The normal instruction sequence creating means 22 creates an instruction sequence without being aware of interference / non-interference between instructions and register / memory override.
【００６２】まず、ランダムに命令のオペコードを決定
し（ステップＡ４１）、決定したオペコードのオペラン
ドをランダムに決定する（ステップＡ４２）。決定した
オペランドは、オペランドテーブル３３に登録する（ス
テップＡ４３）。First, the operation code of the instruction is determined at random (step A41), and the operand of the determined operation code is determined at random (step A42). The determined operand is registered in the operand table 33 (step A43).
【００６３】オーバーライドチェック手段２３は、ステ
ップＡ４１でランダムに決定した命令に対して、その命
令の結果が格納されるレジスタまたはメモリのアドレス
（ディスティネーションオペランド）を参照して、オー
バーライドテーブル３２をチェックする（ステップＡ４
４）。The override check means 23 checks the override table 32 with respect to the instruction determined at step A41 by referring to the address (destination operand) of the register or memory where the result of the instruction is stored. (Step A4
4).
【００６４】そのディスティネーションオペランドに示
された結果格納先（レジスタ、メモリアドレス）がオー
バーライドテーブル３２に登録されている場合は、ステ
ップＡ４１で作成した命令の前の命令をチェックポイン
トとし、そのステップＡ４１で作成した命令の前の命令
をチェックポイントテーブル３４に登録する（ステップ
Ａ４５）。オーバーライドテーブル３２に登録されてな
い場合は、作成した命令のディスティネーションオペラ
ンドに示された結果格納先を、オーバーライドテーブル
３２に登録する（ステップＡ４６）。ステップＡ４１か
らステップＡ４６までの動作によって、通常命令列に属
する１つの命令の作成が行われる。If the result storage destination (register, memory address) indicated in the destination operand is registered in the override table 32, the instruction before the instruction created in step A41 is set as a check point, and the step A41 is executed. The instruction before the instruction created in step (1) is registered in the checkpoint table 34 (step A45). If it is not registered in the override table 32, the result storage destination indicated in the destination operand of the created instruction is registered in the override table 32 (step A46). By the operation from step A41 to step A46, one instruction belonging to the normal instruction sequence is created.
【００６５】作成した命令数をチェックし（ステップＡ
４７）、図２のステップＡ２で定められた命令数分の命
令を作成するまでステップＡ４１からステップＡ４６の
動作を繰り返して実行する。ステップＡ４７において、
作成した命令数が図２のステップＡ２で定められた命令
数を満たす時に得られる命令列を通常命令列と定める。Check the number of created instructions (step A
47), the operations from step A41 to step A46 are repeatedly executed until instructions for the number of instructions determined in step A2 of FIG. 2 are created. In step A47,
An instruction sequence obtained when the created instruction number satisfies the instruction number determined in step A2 of FIG. 2 is defined as a normal instruction sequence.
【００６６】図４は、図２のステップＡ５に示される干
渉命令列作成手段２３の動作に関するフロー図である。
図２のステップＡ３において、命令種別が干渉命令列の
場合に選択される。FIG. 4 is a flowchart showing the operation of the interference instruction sequence creating means 23 shown in step A5 of FIG.
In step A3 in FIG. 2, the instruction type is selected when the instruction type is an interference instruction sequence.
【００６７】干渉命令列作成手段２４は、命令列を作成
する際に、命令間でアクセスするレジスタまたはメモリ
が同一領域を使用するように、また、アクセスするレジ
スタまたはメモリがオーバーライドされるように作成す
る。The interference instruction string creating means 24 creates an instruction string so that registers or memories accessed between instructions use the same area, and registers or memories to be accessed are overridden. I do.
【００６８】ここで、オペランドテーブル３３にオペコ
ードが登録されていない時、つまり最初に干渉命令列が
設定される時、予め干渉命令列の先頭命令となる１命令
をランダムに選択し、その命令のオペコードを決定し、
決定したオペコードをオペランドテーブル３３に登録し
ておく。Here, when the operation code is not registered in the operand table 33, that is, when an interference instruction sequence is initially set, one instruction to be the first instruction of the interference instruction sequence is randomly selected in advance, and Determine the opcode,
The determined operation code is registered in the operand table 33.
【００６９】オペランドテーブル３３にオペコードが登
録されている時、ランダムに命令のオペコードを決定し
（ステップＡ５１）、決定したオペコードのオペランド
をランダムに決定する（ステップＡ５２）。ランダムに
決定した命令のオペランドでオペランドテーブル３３を
チェックし（ステップＡ５３）、その命令のオペランド
がオペランドテーブル３３に登録されてない場合は、再
度オペランドを決定する。その命令の決定したオペラン
ドがオペランドテーブル３３に登録されている場合は、
ステップＡ５２で決定したオペランドに決定する（ステ
ップＡ５４）。When the operation code is registered in the operand table 33, the operation code of the instruction is determined at random (step A51), and the operand of the determined operation code is determined at random (step A52). The operand table 33 is checked with the operand of the instruction determined at random (step A53). If the operand of the instruction is not registered in the operand table 33, the operand is determined again. If the operand determined by the instruction is registered in the operand table 33,
The operand determined in step A52 is determined (step A54).
【００７０】次に、オーバーライドチェック手段２３
は、ステップＡ５４で決定した命令のディスティネーシ
ョンオペランド指定で示された結果格納先（レジスタ、
メモリアドレス）を参照して、オーバーライドテーブル
３２をチェックする（図３のステップＡ４４で示される
動作と同様）。ディスティネーションオペランド指定で
示された結果格納先（レジスタ、メモリアドレス）がオ
ーバーライドテーブル３２に登録されている場合は、ス
テップＡ５１で作成した命令の前の命令をチェックポイ
ントとしてチェックポイントテーブル３４に登録する
（図３のステップＡ４５で示される動作と同様）。オー
バーライドテーブル３２に登録されてない場合は、作成
した命令のディスティネーションオペランド指定で示さ
れた結果格納先（レジスタ、メモリアドレス）を、オー
バーライドテーブル３２に登録する（図３のステップＡ
４６で示される動作と同様）。Next, the override check means 23
Are the result storage destinations (registers, registers, etc.) indicated by the destination operand specification of the instruction determined in step A54.
With reference to the memory address), the override table 32 is checked (similar to the operation shown in step A44 of FIG. 3). If the result storage destination (register, memory address) indicated by the destination operand specification is registered in the override table 32, the instruction before the instruction created in step A51 is registered in the checkpoint table 34 as a checkpoint. (Similar to the operation shown in step A45 of FIG. 3). If not registered in the override table 32, the result storage destination (register, memory address) indicated by the destination operand specification of the created instruction is registered in the override table 32 (step A in FIG. 3).
(Similar to the operation indicated by reference numeral 46).
【００７１】次に、ステップＡ５１で作成した命令のオ
ペコードで命令依存関係テーブル３１をチェックし（ス
テップＡ５６）、依存命令が存在する場合は、依存命令
の中からランダムに命令を選択し、任意数の依存命令列
を作成（ステップＡ５７）する。作成した依存命令のオ
ペランドは、オペランドテーブル３３に登録（ステップ
Ａ５８）する。Next, the instruction dependence table 31 is checked with the operation code of the instruction created in step A51 (step A56). If there is a dependent instruction, an instruction is randomly selected from the dependent instructions and an arbitrary number is selected. Is created (step A57). The created operand of the dependent instruction is registered in the operand table 33 (step A58).
【００７２】次に、オーバーライドチェック手段２３
は、ステップＡ５７で決定した依存命令のディスティネ
ーションオペランド指定を参照して、オーバーライドテ
ーブル３２をチェックする（図３のステップＡ４４で示
される動作と同様）。ディスティネーションオペランド
指定で示された結果格納先（レジスタ、メモリアドレ
ス）が登録されている場合は、作成した命令の前をチェ
ックポイントとし、チェックポイントテーブル３４に登
録する（図３のステップＡ４５で示される動作と同
様）。その結果格納先（レジスタ、メモリアドレス）が
登録されてない場合は、その結果格納先を、オーバーラ
イドテーブル３２に登録する（図３のステップＡ４６で
示される動作と同様）。Next, the override check means 23
Checks the override table 32 with reference to the destination operand specification of the dependent instruction determined in step A57 (similar to the operation shown in step A44 in FIG. 3). When the result storage destination (register, memory address) indicated by the destination operand specification is registered, the checkpoint is set before the created instruction and registered in the checkpoint table 34 (shown in step A45 in FIG. 3). Operation). If the result storage destination (register, memory address) is not registered, the result storage destination is registered in the override table 32 (similar to the operation shown in step A46 in FIG. 3).
【００７３】ステップＡ５６において、命令依存関係テ
ーブル３１にステップＡ５１で作成した命令のオペコー
ドに対する依存命令が存在しない場合は、依存命令列は
作成しない。In step A56, if there is no instruction dependent on the operation code of the instruction created in step A51 in the instruction dependence table 31, no dependent instruction sequence is created.
【００７４】ステップＡ５１からステップＡ５９までの
動作によって、干渉命令列に属する１つの命令の作成が
行われる。By the operation from step A51 to step A59, one instruction belonging to the interference instruction sequence is created.
【００７５】作成した命令数をチェックし、作成した命
令数が図２のステップＡ２で定められた命令数を満たす
時に得られる命令列を干渉命令列と定める。図２のステ
ップＡ２で定められた命令数を満たさない時は、ステッ
プＡ５１からステップＡ５９までの動作を繰り返す（ス
テップＡ５ａ）The number of generated instructions is checked, and an instruction sequence obtained when the number of generated instructions satisfies the number of instructions determined in step A2 of FIG. 2 is determined as an interference instruction sequence. When the number of instructions determined in step A2 of FIG. 2 is not satisfied, the operation from step A51 to step A59 is repeated (step A5a).
【００７６】図５は、図２のステップＡ６に示される不
干渉命令列作成手段２４の動作に関するフロー図であ
る。図２のステップＡ３において、命令種別が干渉命令
列の場合に選択される。FIG. 5 is a flowchart showing the operation of the non-interfering instruction sequence creating means 24 shown in step A6 of FIG. In step A3 in FIG. 2, the instruction type is selected when the instruction type is an interference instruction sequence.
【００７７】不干渉命令列作成手段２４は、命令列を作
成する際に、命令間で干渉しないように、また、アクセ
スするレジスタ／メモリが後続する命令によってオーバ
ーライドされないように作成する。The non-interfering instruction sequence creating means 24 creates an instruction sequence so that there is no interference between instructions and that a register / memory to be accessed is not overwritten by a subsequent instruction.
【００７８】まず、ランダムに命令のオペコードを決定
する（ステップＡ６１）。ランダムに決定した命令のオ
ペコードで命令依存関係テーブル３１をチェックし、作
成している命令の前（各依存命令の依存範囲内）に依存
命令が存在するか否かをチェックする（ステップＡ６
２）。ステップＡ６２において、ステップＡ６１で決定
された命令のオペコードに依存命令が存在する場合は、
再度ステップＡ６１を実行して、命令のオペコードを再
設定する。ステップＡ６２において、その命令のオペコ
ードに依存命令が存在しない場合は、その命令のオペコ
ードを用いて以下のステップを実行する。First, the operation code of the instruction is determined at random (step A61). The instruction dependency relationship table 31 is checked with the operation code of the instruction determined at random, and it is checked whether or not the dependent instruction exists before the instruction being created (within the dependent range of each dependent instruction) (step A6).
2). In step A62, if there is a dependent instruction in the operation code of the instruction determined in step A61,
Step A61 is executed again to reset the operation code of the instruction. In step A62, when there is no dependent instruction in the operation code of the instruction, the following steps are executed using the operation code of the instruction.
【００７９】ステップＡ６１で決定したオペコードであ
って、依存命令が存在しないオペコードのオペランドを
ランダムに決定する（ステップＡ６３）。ステップＡ６
３でランダムに決定した命令のオペランドでオペランド
テーブル３３をチェックし（ステップＡ６４）、その命
令のオペランドがオペランドテーブル３３に登録されて
いる場合は、再度ステップＡ６３を実行して、オペラン
ドの再設定を行う。The operand of the operation code determined in step A61 and having no dependent instruction is randomly determined (step A63). Step A6
The operand table 33 is checked with the operand of the instruction determined at random in step 3 (step A64). If the operand of the instruction is registered in the operand table 33, step A63 is executed again to reset the operand. Do.
【００８０】ステップＡ６４において、その命令のオペ
ランドがオペランドテーブル３３に登録されてない場合
は、そのオペランドを上記のオペコードに対応するもの
として決定し（ステップＡ６５）、そのオペランドをオ
ペランドテーブル３３に登録する（ステップＡ６６）。
ステップＡ６１からステップＡ６６までの動作によっ
て、不干渉命令列に属する１つの命令の作成が行われ
る。If the operand of the instruction is not registered in the operand table 33 in step A64, the operand is determined as corresponding to the above-mentioned operation code (step A65), and the operand is registered in the operand table 33. (Step A66).
By the operation from step A61 to step A66, one instruction belonging to the non-interfering instruction sequence is created.
【００８１】作成した命令数をチェックし、作成した命
令数が図２のステップＡ２で定められた命令数を満たす
時に得られる命令列を不干渉命令列と定める。図２のス
テップＡ２で定められた命令数を満たさない時は、ステ
ップＡ６１からステップＡ６６までの動作を繰り返す
（ステップＡ６７）。The number of generated instructions is checked, and an instruction sequence obtained when the generated number of instructions satisfies the number of instructions determined in step A2 of FIG. 2 is determined as a non-interfering instruction sequence. When the number of instructions determined in step A2 of FIG. 2 is not satisfied, the operation from step A61 to step A66 is repeated (step A67).
【００８２】[0082]
【発明の効果】第１の効果は、高い先行制御機構の障害
検出が可能となることである。その理由は、試験命令列
内に、通常命令列、干渉命令列、不干渉命令列をランダ
ムに発生させることによって、様々なタイミングで先行
制御機構が動作することになり、通常の試験命令列組み
立てより先行制御機構の障害を検出することができる為
である。The first effect is that it is possible to detect a failure of a high-priority control mechanism. The reason is that, by randomly generating a normal instruction sequence, an interference instruction sequence, and a non-interfering instruction sequence in the test instruction sequence, the leading control mechanism operates at various timings, and the normal test instruction sequence assembly This is because a failure of the preceding control mechanism can be detected more.
【００８３】第２の効果は、作成した試験命令列で効率
よく障害を検出できることである。その理由は、試験命
令列の途中で命令実行結果がオーバーライドされる場
合、オーバーライドされる前にチェックポイントがセッ
トされており、試験命令列の先頭から、各チェックポイ
ントまでの実行／結果検証を繰り返すことにより、試験
命令列の途中で発生した全障害を検出することができる
為である。The second effect is that faults can be detected efficiently with the created test instruction sequence. The reason is that, when an instruction execution result is overridden in the middle of a test instruction string, a checkpoint is set before the instruction is overridden, and execution / result verification from the head of the test instruction string to each checkpoint is repeated. This is because it is possible to detect all faults that have occurred in the middle of the test instruction sequence.
【図１】本発明における試験装置を示すブロック図であ
る。FIG. 1 is a block diagram showing a test apparatus according to the present invention.
【図２】本発明の動作を示すフロー図である。FIG. 2 is a flowchart showing the operation of the present invention.
【図３】本発明における通常命令列作成手段の動作を示
すフロー図である。FIG. 3 is a flowchart showing the operation of a normal instruction sequence creating means according to the present invention.
【図４】本発明における干渉命令列作成手段の動作を示
すフロー図である。FIG. 4 is a flowchart showing the operation of an interference instruction sequence creating unit according to the present invention.
【図５】本発明における不干渉命令列作成手段の動作を
示すフロー図である。FIG. 5 is a flowchart showing the operation of a non-interfering instruction sequence creating unit according to the present invention.
１ 入力装置 ２ データ処理装置 ２１ 命令列作成手段 ２２ 通常命令列作成手段 ２３ オーバーライドチェック手段 ２４ 干渉命令列作成手段 ２５ 不干渉命令列作成手段 ２６ 試験実行手段 ２７ 結果検証手段 ３ 主記憶装置 ３１ 命令依存関係テーブル ３２ オーバーライドテーブル ３３ オペランドテーブル ３４ チェックポイントテーブル ３５ 試験命令列テーブル ４ 出力装置 ５ デバイス ６ 記録媒体 REFERENCE SIGNS LIST 1 input device 2 data processing device 21 instruction sequence creation unit 22 normal instruction sequence creation unit 23 override check unit 24 interference instruction sequence creation unit 25 non-interference instruction sequence creation unit 26 test execution unit 27 result verification unit 3 main storage device 31 instruction dependent Relation table 32 Override table 33 Operand table 34 Checkpoint table 35 Test instruction sequence table 4 Output device 5 Device 6 Recording medium
Claims (10)
み合わせた試験命令列を設定する試験命令列設定手段
と、ここで前記通常命令列は所定数の前記命令が組み合
わされており、前記干渉命令列は、依存関係の有する所
定数の前記命令が組み合わされており、前記不干渉命令
列は、前記依存関係の有しない所定数の前記命令が組み
合わされており、前記依存関係は、ある命令が命令列を
形成する他の命令に対して従属状態または所定の領域を
共同使用する関係を示し、 前記試験命令列に対して、先行制御を用いて得られた第
１の実行結果と、前記試験命令列を構成する命令の構成
順序に従って逐次命令を実行して得られた第２の実行結
果とを比較検証する検証手段と、 からなる障害試験装置。1. An information processing apparatus for performing precedence control, comprising: an instruction storage unit for storing a plurality of instructions; and a test instruction for setting a test instruction sequence in which a normal instruction sequence, an interference instruction sequence, and a non-interference instruction sequence are randomly combined. A column setting means, wherein the normal instruction sequence is a combination of a predetermined number of the instructions, the interference instruction sequence is a combination of a predetermined number of instructions having a dependency, and the non-interference instruction sequence is A predetermined number of the instructions having no dependency are combined, and the dependency indicates a relation in which a certain instruction shares a dependent state or a predetermined area with another instruction forming an instruction sequence. A first execution result obtained by using the preceding control with respect to the test instruction sequence, and a second execution result obtained by sequentially executing the instructions in accordance with the configuration order of the instructions constituting the test instruction sequence Compare with Verification means for verifying, and a fault test device comprising:
の他の命令に対する従属状態、領域の共同使用に関する
状態が記録された命令依存関係テーブルと、 前記命令格納部に格納された前記複数の命令のうち、所
定数の命令からなる通常命令列を設定する通常命令列設
定手段と、 前記命令依存関係テーブルを参照して、前記依存関係の
有する所定数の命令からなる干渉命令列を設定する干渉
命令列設定手段と、 前記命令依存関係テーブルを参照して、前記依存関係の
有しない所定数の命令からなる不干渉命令列を設定する
不干渉命令列設定手段と、 をさらに具備する請求項１に記載の障害試験装置。2. An instruction dependency relationship table in which a subordinate state of each instruction stored in the instruction storage unit with respect to another instruction and a state relating to joint use of an area are recorded, and the plurality of instructions stored in the instruction storage unit. Among the instructions, a normal instruction sequence setting means for setting a normal instruction sequence consisting of a predetermined number of instructions, and by referring to the instruction dependency relationship table, setting an interference instruction sequence consisting of the predetermined number of instructions having the dependency relationship And a non-interfering instruction sequence setting unit that sets a non-interfering instruction sequence including a predetermined number of instructions having no dependency with reference to the instruction dependency relationship table. Item 2. The failure test device according to Item 1.
ち、前記依存関係を有するものの直前に実行される直前
命令を記録するチェックポイントテーブルをさらに有
し、 前記チェックポイントテーブルを参照して得られた前記
各直前命令に対して、前記試験命令列の最初の命令から
前記各直前命令までからなる各チェック命令列を設定す
るチェック命令列設定手段をさらに有し、 前記検証手段は、 前記チェック命令列設定手段によって設定された前記各
チェック命令列に対して、先行制御を用いて得られた第
１の実行結果と、前記試験命令列を構成する命令の構成
順序に従って逐次命令を実行して得られた第２の実行結
果とを比較検証することを特徴とする請求項１または２
に記載の障害試験装置。3. A checkpoint table for recording an immediately preceding instruction executed immediately before the instruction having the dependency among the instructions included in the test instruction sequence, wherein the checkpoint table is obtained by referring to the checkpoint table. A check instruction sequence setting unit configured to set each check instruction sequence from the first instruction of the test instruction sequence to the immediately preceding instruction for each of the immediately preceding instructions, wherein the verification unit includes: For each of the check instruction sequences set by the instruction sequence setting means, a sequential instruction is executed in accordance with the first execution result obtained by using the preceding control and the configuration order of the instructions constituting the test instruction sequence. 3. The method according to claim 1, wherein the second execution result is compared and verified.
The failure test apparatus according to item 1.
れるレジスタまたはアドレスを格納するオペランドテー
ブルを有し、 前記通常命令列設定手段は、 前記通常命令のオペランドを前記オペランドテーブルに
登録する通常登録手段をさらに具備し、 前記干渉命令列設定手段は、 前記命令依存関係テーブルを参照して得られる前記依存
関係の有する依存命令を取得する依存命令取得手段と、 取得した前記依存命令のうち、対応するオペランドが前
記オペランドテーブルに登録されている干渉命令のみ取
得する干渉命令取得手段と、 前記依存命令取得手段と前記依存命令取得手段を反復し
て得られた所定数の前記干渉命令から干渉命令列を設定
する干渉設定手段とからなり、 前記不干渉命令列設定手段は、 前記命令依存関係テーブルを参照して得られる前記依存
関係の有しない非依存命令を取得する非依存命令取得手
段と、 取得した前記非依存命令のうち、対応するオペランドが
前記オペランドテーブルに登録されていない不干渉命令
のみ取得する不干渉取得手段と、 前記不干渉取得手段によって取得された前記不干渉命令
に対応するオペランドを前記オペランドテーブルに登録
する不干渉登録手段と、 前記非依存命令取得手段と前記非依存命令取得手段を反
復して得られた所定数の前記不干渉命令から干渉命令列
を設定する不干渉設定手段とからなる、 請求項２に記載の障害試験装置。4. An operand table for storing a register or an address used by an instruction included in each instruction sequence, wherein said normal instruction sequence setting means registers an operand of said normal instruction in said operand table. Means for obtaining a dependent command having the dependency obtained by referring to the command dependency table; and a corresponding command among the obtained dependent commands. An interference instruction acquisition unit for acquiring only interference instructions whose operands are registered in the operand table; and a sequence of interference instructions from a predetermined number of the interference instructions obtained by repeating the dependent instruction acquisition unit and the dependent instruction acquisition unit. And the interference setting means for setting the non-interfering command sequence refers to the command dependency relationship table. A non-dependent instruction obtaining means for obtaining the non-dependent instruction having no dependency, obtained from the non-dependent instruction, and obtaining only the non-interfering instruction whose corresponding operand is not registered in the operand table among the obtained non-dependent instructions. Interference acquisition means, non-interference registration means for registering an operand corresponding to the non-interference instruction acquired by the non-interference acquisition means in the operand table, and repeating the non-dependent instruction acquisition means and the non-dependent instruction acquisition means The fault test apparatus according to claim 2, further comprising non-interference setting means for setting an interference command sequence from a predetermined number of the non-interference commands obtained as a result.
処理装置の障害試験方法において、 各命令の他の命令に対する従属状態、領域の共同使用に
関する状態を記録する記録ステップと、 所定数の前記命令からなる通常命令列を設定する通常命
令列設定ステップと、 前記記録ステップによって記録された前記状態を参照し
て、依存関係の有する所定数の命令からなる干渉命令列
を設定する干渉命令列設定ステップと、ここで前記依存
関係はある命令が命令列を形成する他の命令に対して従
属状態または所定の領域を共同使用する関係を示し、 前記記録ステップによって記録された前記状態を参照し
て、前記依存関係の有しない所定数の命令からなる不干
渉命令列を設定する不干渉命令列設定ステップと、 前記通常命令列、前記干渉命令列、前記不干渉命令列を
ランダムに組み合わせた試験命令列を設定する試験命令
列設定ステップと、 前記試験命令列に対して、先行制御を用いて得られた第
１の実行結果と、前記試験命令列を構成する命令の構成
順序に従って逐次命令を実行して得られた第２の実行結
果とを比較検証する検証ステップと、 からなる障害試験方法。5. A failure test method for an information processing apparatus which performs a preceding control using a plurality of instructions, comprising: a recording step of recording a subordinate state of each instruction with respect to another instruction and a state relating to joint use of an area; A normal instruction sequence setting step of setting a normal instruction sequence of the instructions; and an interference instruction sequence of setting an interference instruction sequence of a predetermined number of instructions having a dependency with reference to the state recorded by the recording step. A setting step, wherein the dependency relation indicates a relation in which a certain instruction depends on another instruction forming an instruction sequence or uses a predetermined area jointly, and refers to the state recorded by the recording step. A non-interfering instruction sequence setting step of setting a non-interfering instruction sequence consisting of a predetermined number of instructions having no dependency, the normal instruction sequence, the interference instruction sequence, A test instruction sequence setting step of setting a test instruction sequence in which non-interference instruction sequences are randomly combined; a first execution result obtained by using preceding control with respect to the test instruction sequence; A verifying step of comparing and verifying a second execution result obtained by executing the sequential instructions in accordance with the configuration order of the instructions constituting:
ち、前記依存関係を有するものの直前に実行される直前
命令を記録する直前命令記録ステップと、 前記直前命令記録ステップによって記録された前記各直
前命令に対して、前記試験命令列の最初の命令から前記
各直前命令までからなる各チェック命令列を設定するチ
ェック命令列設定ステップをさらに有し、 前記検証ステップは、 前記チェック命令列設定ステップによって設定された前
記各チェック命令列に対して、先行制御を用いて得られ
た第１の実行結果と、前記試験命令列を構成する命令の
構成順序に従って逐次命令を実行して得られた第２の実
行結果とを比較検証するステップからなる、 請求項５に記載の障害試験方法。6. An immediately preceding instruction recording step of recording an immediately preceding instruction executed immediately before an instruction having the dependency among the instructions included in the test instruction sequence, and each of the instructions recorded by the immediately preceding instruction recording step. In addition to the immediately preceding instruction, the method further comprises a check instruction string setting step of setting each check instruction string from the first instruction of the test instruction string to each of the immediately preceding instructions, and the verification step includes: A first execution result obtained by using the preceding control with respect to each of the check instruction sequences set by the above and a second execution result obtained by executing the sequential instructions in accordance with the configuration order of the instructions constituting the test instruction sequence. The fault test method according to claim 5, comprising a step of comparing and verifying the execution result of step 2.
ップと、 前記通常命令列設定ステップは、 取得された命令のオペランドを前記オペランド情報格納
領域に登録する通常登録ステップをさらに具備し、 前記干渉命令列設定ステップは、 前記命令依存関係テーブルを参照して得られる前記依存
関係の有する依存命令を取得する依存命令取得ステップ
と、 取得した前記依存命令のうち、対応するオペランドが前
記オペランド情報格納領域に登録されている干渉命令の
み取得する干渉命令取得ステップと、 前記依存命令取得ステップと前記依存命令取得ステップ
を反復して得られた所定数の前記干渉命令から干渉命令
列を設定する干渉設定ステップとからなり、 前記不干渉命令列設定ステップは、 前記命令依存関係テーブルを参照して得られる前記依存
関係の有しない非依存命令を取得する非依存命令取得ス
テップと、 取得した前記非依存命令のうち、対応するオペランドが
前記オペランド情報格納領域に登録されていない不干渉
命令のみ取得する不干渉取得ステップと、 前記不干渉取得ステップによって取得された前記不干渉
命令に対応するオペランドを前記オペランド情報格納領
域に登録する不干渉登録ステップと、 前記非依存命令取得ステップと前記非依存命令取得ステ
ップを反復して得られた所定数の前記不干渉命令から干
渉命令列を設定する不干渉設定ステップとからなる、 請求項５または６に記載の障害試験方法。7. The step of reserving an operand information storage area, and the step of setting a normal instruction sequence further includes a normal registration step of registering an operand of an acquired instruction in the operand information storage area, The setting step includes: a dependent instruction obtaining step of obtaining a dependent instruction having the dependency obtained by referring to the instruction dependency table; and a corresponding operand among the obtained dependent instructions is registered in the operand information storage area. An interference instruction obtaining step of obtaining only the interference instruction that has been performed, and an interference setting step of setting an interference instruction sequence from a predetermined number of the interference instructions obtained by repeating the dependent instruction obtaining step and the dependent instruction obtaining step. The non-interfering instruction sequence setting step is performed by referring to the instruction dependency table. A non-dependent instruction obtaining step of obtaining the non-dependent instruction having no dependent relationship, and obtaining a non-interfering instruction of only the non-interfering instruction of which the corresponding operand is not registered in the operand information storage area. An interference acquisition step, a non-interference registration step of registering an operand corresponding to the non-interference instruction acquired in the non-interference acquisition step in the operand information storage area, the non-dependent instruction acquisition step and the non-independent instruction acquisition step 7. A non-interference setting step of setting an interference instruction sequence from a predetermined number of the non-interference instructions obtained by repeatedly performing the following.
処理装置において、 各命令の他の命令に対する従属状態、領域の共同使用に
関する状態を記録する記録ステップと、 所定数の前記命令からなる通常命令列を設定する通常命
令列設定ステップと、 前記記録ステップによって記録された前記状態を参照し
て、依存関係の有する所定数の命令からなる干渉命令列
を設定する干渉命令列設定ステップと、ここで前記依存
関係はある命令が命令列を形成する他の命令に対して従
属状態または所定の領域を共同使用する関係を示し、 前記記録ステップによって記録された前記状態を参照し
て、前記依存関係の有しない所定数の命令からなる不干
渉命令列を設定する不干渉命令列設定ステップと、 前記通常命令列、前記干渉命令列、前記不干渉命令列を
ランダムに組み合わせた試験命令列を設定する試験命令
列設定ステップと、 前記試験命令列に対して、先行制御を用いて得られた第
１の実行結果と、前記試験命令列を構成する命令の構成
順序に従って逐次命令を実行して得られた第２の実行結
果とを比較検証する検証ステップと、 からなる実行プログラムを記録した記録媒体。8. An information processing apparatus for performing advance control using a plurality of instructions, comprising: a recording step of recording a subordinate state of each instruction with respect to another instruction and a state relating to joint use of an area; and a predetermined number of the instructions. A normal instruction sequence setting step of setting a normal instruction sequence, and referring to the state recorded by the recording step, an interference instruction sequence setting step of setting an interference instruction sequence consisting of a predetermined number of instructions having a dependency. Here, the dependency relationship indicates a relationship in which a certain instruction uses a dependent state or a predetermined area in common with another instruction forming an instruction sequence, and refers to the state recorded in the recording step, and A non-interfering command sequence setting step of setting a non-interfering command sequence including a predetermined number of unrelated commands; and the normal command sequence, the interference command sequence, and the non-interfering command. A test instruction sequence setting step of randomly setting a test instruction sequence; a first execution result obtained by using a preceding control with respect to the test instruction sequence; A verification step of comparing and verifying a second execution result obtained by executing the sequential instructions according to the configuration order; and a recording medium having recorded thereon an execution program.
ち、依存関係を有するものの直前に実行される直前命令
を記録する直前命令記録ステップと、 前記直前命令記録ステップによって記録された前記各直
前命令に対して、前記試験命令列の最初の命令から前記
各直前命令までからなる各チェック命令列を設定するチ
ェック命令列設定ステップをさらに有し、 前記検証ステップは、 前記チェック命令列設定ステップによって設定された前
記各チェック命令列に対して、先行制御を用いて得られ
た第１の実行結果と、前記試験命令列を構成する命令の
構成順序に従って逐次命令を実行して得られた第２の実
行結果とを比較検証するステップからなる、 実行プログラムをさらに記録した請求項８に記載の記録
媒体。9. An immediately preceding instruction recording step of recording an immediately preceding instruction to be executed immediately before an instruction having a dependency among the instructions included in the test instruction sequence, and each of the immediately preceding instructions recorded by the immediately preceding instruction recording step. For a command, the method further comprises a check command sequence setting step of setting each check command sequence from the first command of the test command sequence to each of the immediately preceding commands, wherein the verification step includes: For each of the set check instruction sequences, a first execution result obtained by using the preceding control and a second execution result obtained by executing the sequential instructions in accordance with the configuration order of the instructions constituting the test instruction sequence. 9. The recording medium according to claim 8, further comprising a step of comparing and verifying an execution result of the execution program.
テップと、 前記通常命令列設定ステップは、 取得された命令のオペランドを前記オペランド情報格納
領域に登録する通常登録ステップをさらに具備し、 前記干渉命令列設定ステップは、 前記命令依存関係テーブルを参照して得られる前記依存
関係の有する依存命令を取得する依存命令取得ステップ
と、 取得した前記依存命令のうち、対応するオペランドが前
記オペランド情報格納領域に登録されている干渉命令の
み取得する干渉命令取得ステップと、 前記依存命令取得ステップと前記依存命令取得ステップ
を反復して得られた所定数の前記干渉命令から干渉命令
列を設定する干渉設定ステップとからなり、 前記不干渉命令列設定ステップは、 前記命令依存関係テーブルを参照して得られる前記依存
関係の有しない非依存命令を取得する非依存命令取得ス
テップと、 取得した前記非依存命令のうち、対応するオペランドが
前記オペランド情報格納領域に登録されていない不干渉
命令のみ取得する不干渉取得ステップと、 前記不干渉取得ステップによって取得された前記不干渉
命令に対応するオペランドを前記オペランド情報格納領
域に登録する不干渉登録ステップと、 前記非依存命令取得ステップと前記非依存命令取得ステ
ップを反復して得られた所定数の前記不干渉命令から干
渉命令列を設定する不干渉設定ステップとからなる、 実行プログラムをさらに記録した請求項８または９に記
載の記録媒体。10. The step of reserving an operand information storage area, and the step of setting a normal instruction sequence further includes: a normal registration step of registering an operand of an acquired instruction in the operand information storage area; The setting step includes: a dependent instruction obtaining step of obtaining a dependent instruction having the dependency obtained by referring to the instruction dependency table; and a corresponding operand among the obtained dependent instructions is registered in the operand information storage area. An interference instruction obtaining step of obtaining only the interference instruction that has been performed, and an interference setting step of setting an interference instruction sequence from a predetermined number of the interference instructions obtained by repeating the dependent instruction obtaining step and the dependent instruction obtaining step. The non-interfering instruction sequence setting step is performed by referring to the instruction dependency table. A non-dependent instruction obtaining step of obtaining a non-dependent instruction having no dependency, and obtaining a non-interfering instruction of the obtained non-dependent instruction, the corresponding operand of which is not registered in the operand information storage area. An interference acquisition step, a non-interference registration step of registering an operand corresponding to the non-interference instruction acquired in the non-interference acquisition step in the operand information storage area, the non-dependent instruction acquisition step, and the non-independent instruction acquisition step 10. A non-interference setting step of setting an interference instruction sequence from a predetermined number of the non-interference instructions obtained by repeatedly performing the above-mentioned. 10. The recording medium according to claim 8, further comprising:
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|---|---|---|---|
| JP36096998A JP3206575B2 (en) | 1998-12-18 | 1998-12-18 | Fault test apparatus, fault test method, and recording medium recording fault test method |
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|---|---|---|---|
| JP36096998A JP3206575B2 (en) | 1998-12-18 | 1998-12-18 | Fault test apparatus, fault test method, and recording medium recording fault test method |
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|---|---|---|---|
| JP36096998A Expired - Lifetime JP3206575B2 (en) | 1998-12-18 | 1998-12-18 | Fault test apparatus, fault test method, and recording medium recording fault test method |
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|---|---|---|---|---|
| JP2016192168A (en) * | 2015-03-31 | 2016-11-10 | 日本電気株式会社 | Information processing apparatus, information processing method, and information processing program |
| JP2018088213A (en) * | 2016-11-30 | 2018-06-07 | 日本電気株式会社 | Verification device, method, and program |
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1998
- 1998-12-18 JP JP36096998A patent/JP3206575B2/en not_active Expired - Lifetime
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