JP2000181712A

JP2000181712A - 命令実行順序を保証する計算機システム

Info

Publication number: JP2000181712A
Application number: JP10360296A
Authority: JP
Inventors: Tetsuo Sugita; 徹男杉田; Naonobu Sukegawa; 直伸助川; Masaya Nakahata; 昌也中畑; Yuuichi Saigan; 裕一西願
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-12-18
Filing date: 1998-12-18
Publication date: 2000-06-30

Abstract

(57)【要約】【課題】すべての先行する命令の及ぼす影響が終了する
まで待つ順序保証命令を用いず、性能を向上できる計算
機システムを提供する。【解決手段】先行する全ての命令の命令プロセッサ内部
の動作の完了まで後続命令の開始を抑止するＬＳＹＮＣ
命令と、ＬＳＹＮＣ停止機構１０５を新たに備える。Ｌ
ＳＹＮＣ停止機構１０５は、ＬＳＹＮＣ命令がディスパ
ッチされた場合、各演算ユニット１１０、１２０、１３
０の使用状態を監視し、少なくとも一つ以上の命令が実
行中であると、ＬＳＹＮＣ命令以降の命令の実行開始を
抑止する。そして、ＬＳＹＮＣ命令に先行する命令のす
べてが命令プロセッサ内部で完了した場合、その完了を
検知して、ＬＳＹＮＣ命令以降の命令のディスパッチ動
作を再開する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、命令実行順序を保
証する計算機システムに関し、特に命令プロセッサにお
ける命令実行順序保証に関する。

【０００２】

【従来の技術】従来の計算機システムにおいて、命令実
行の順序を保証する機構として先行するすべての命令の
及ぼす影響のすべてが終了するまで後続の命令の実行を
抑止し、実行を開始させないという動作を行なう、例え
ばＳＹＮＣ命令のような順序保証命令がある。

【０００３】

【発明が解決しようとする課題】従来の命令実行順序保
証命令は、先行するすべての命令の及ぼす影響が終了す
るまで、後続命令の命令フェッチを抑止するため、後続
命令が動作を開始するまでの時間が長くなる。そして、
特にパイプライン動作やスーパースカラ機構を有する場
合は、そのペナルティが計算機システムの性能を律する
大きな要因となる。

【０００４】一方、すべての先行する命令の及ぼす影響
が終了するまで待つ順序保証命令があれば、あらゆる命
令実行順序保証に対する要求を満足することが可能とな
る。しかし、順序保証の要求の中には完全な順序保証を
求めていない場合もあるため、この場合に完全な命令実
行順序保証命令を用いると不当に長い時間を要してしま
うことになる。

【０００５】従って、本発明の目的は、すべての先行す
る命令の及ぼす影響が終了するまで待つ命令実行順序保
証命令を用いず、性能を向上できる計算機システムを提
供することにある。

【０００６】

【課題を解決するための手段】本発明は、命令の処理を
行う命令プロセッサの如き処理手段と、情報の記憶を行
う主記憶の如き記憶手段と、順序保証手段とを有する計
算機システムであって、順序保証手段は、処理手段の内
部での処理の完了に限定した命令実行順序保証命令によ
り、先行する命令を監視し、後続する命令の処理実行の
開始を制御するものである。

【０００７】また、順序保証手段は、記憶手段へのアク
セス命令の実行開始を制御するものである。

【０００８】

【発明の実施の形態】以下、本発明の一実施の形態およ
びその効果を図面を用いて詳細に説明する。

【０００９】ここで、以下においては、本実施例におい
て新たに採用する軽量版の命令実行順序保証命令をＬＳ
ＹＮＣ命令、また、従来の完全な命令実行順序保証命令
をＳＹＮＣ命令と記載する。

【００１０】図１は、パイプライン方式でアウトオブオ
ーダ実行をおこなうスーパスカラプロセッサに適用した
例を示す。

【００１１】本実施例において、プロセッサは１サイク
ルにひとつ以上の命令を命令バッファ１０２にフェッチ
することが可能で、１サイクルにひとつ以上の命令を理
解してその命令に対応する演算ユニットへ命令を発行す
ることが可能である。

【００１２】ここで、命令を理解してその命令に対応す
る演算ユニット１１０、１２０、１３０へ命令を発行す
ることをディスパッチと呼ぶ。このディスパッチが行な
われると、各演算ユニットは、リザベーションステーシ
ョン１１１、１２１、１３１、リネームレジスタ１２３
等の命令実行に必要な資源を確保して、それぞれの演算
の種類に応じて動作をおこなう。

【００１３】各演算ユニットには、分岐命令などの汎用
レジスタへの書き戻しをすることなく、命令プロセッサ
内部の演算のみで完了する命令を実行するための演算ユ
ニット１１０と、命令プロセッサ内部で演算を行い、そ
の結果を汎用レジスタ１２３に書き戻すような命令を実
行するための演算ユニット１２０と、命令プロセッサ内
部で計算したアドレスに対する命令プロセッサ外部の主
記憶や外部入出力を扱う命令を実行するための演算ユニ
ット１３０等があり、命令の種類によって複数の演算ユ
ニットが備えられる。尚、リザベーションステーション
１１１、１２１、１３１は各演算ユニット１１０、１２
０、１３０毎に個別に存在する。

【００１４】命令バッファ１０２から演算ユニット１１
０、１２０、１３０に命令を発行するためには、命令に
対応するリザベーションステーション１１１、１２１、
１３１と、必要に応じてリネームレジスタ１２３を確保
する。

【００１５】各命令は投棄的実行が可能であり、結果と
して本来実行すべき命令であった場合は、投棄実行の結
果を正しい結果と見倣す。また、本来実行すべきでない
命令であった場合は投棄実行の結果は破棄する。特に、
分岐命令において、分岐予測に基づいて分岐命令以後の
命令を投棄実行させる。そして、分岐予測成功時には投
棄実行結果を正しい結果と見倣す。また、分岐予測失敗
時にはその投棄実行した命令の結果を破棄する。

【００１６】命令バッファ１０２から各演算ユニット１
１０、１２０、１３０に処理が移った後は、各命令の実
行順序は命令の依存関係がない限りは保証されない。命
令プロセッサ内部で完結する演算命令はその演算結果が
レジスタに書き込まれた時点で完了となる。特に、条件
分岐命令は分岐の成否と分岐先アドレスの確定をもって
完了となる。また、主記憶アクセスが伴う命令は、その
命令が対象とする主記憶のアドレスが確定した時点で完
了となる。フェッチ系命令においてもフェッチデータの
レジスタへの書き戻しを待つことなく内部動作は完了と
する。

【００１７】本実施例では、先行する全ての命令の命令
プロセッサ内部の動作の完了まで後続命令の開始を抑止
するＬＳＹＮＣ命令を新たに用意し、このＬＳＹＮＣ命
令を実行した場合、ＬＳＹＮＣ命令に先行する全ての命
令の命令プロセッサ内部の動作の完了まで後続命令の開
始を抑止するＬＳＹＮＣ停止機構１０５を備える。この
ＬＳＹＮＣ停止機構１０５は、ＬＳＹＮＣ命令がディス
パッチされた場合、各演算ユニット１１０、１２０、１
３０の使用状態を監視し、少なくとも一つ以上の命令が
実行中であると、ＬＳＹＮＣ命令以降の命令の実行開始
を抑止する。そして、ＬＳＹＮＣ命令以降の命令のディ
スパッチが停止している状態において、ＬＳＹＮＣ命令
に先行する命令のすべてが命令プロセッサ内部で完了し
た場合には、その完了を検知して、ＬＳＹＮＣ命令以降
の命令のディスパッチ停止状態を解除して通常のディス
パッチ動作を再開する。

【００１８】ＬＳＹＮＣ停止機構１０５によって、ＬＳ
ＹＮＣ命令に後続する命令と、ＬＳＹＮＣ命令に先行す
る命令との命令プロセッサ内部での動作順序を保証する
ことができる。

【００１９】ＬＳＹＮＣ命令が顕著な効果を発揮する例
を、図３を用いて説明する。

【００２０】アウトオブオーダ実行をおこなうスーパス
カラプロセッサを用いたマルチプロセッサシステムにお
いて、プロセッサＡ３００とプロセッサＢ３１０で各々
プログラム３０１、３１１を実行する場合を考える。主
記憶の初期値３２０はアドレスＸが旧Ｘ値、アドレスＹ
が旧Ｙ値であり、旧Ｘ値と新Ｘ値は異なる値であり、旧
Ｙ値と新Ｙ値は異なる値であるとする。

【００２１】命令プロセッサＡ３００で実行するプログ
ラム３０１は以下のものである。

【００２２】ＳＴＯＲＥＸ=新Ｘ値ＳＹＮＣＳＴＯＲＥＹ=新Ｙ値このプログラムは、主記憶アドレスＸに対して新Ｘ値を
書き込み、その完了を待って、その後に主記憶アドレス
Ｙに対して新Ｙ値を書き込むという動作を行なわせる。

【００２３】命令プロセッサＢ３１０で実行するプログ
ラム３１１は以下のものである。

【００２４】Ｐ：ＬＯＡＤＹＢＲＡＮＣＨＰ：ｉｆＹ＝旧Ｙ値ＬＯＡＤＸこのプログラムは、主記憶アドレスＹの値を読み込み、
その値が旧Ｙ値であったらラベルＰ：へと分岐して再度
主記憶アドレスＹの値を読み込み、読み込んだ主記憶ア
ドレスの値が旧Ｙ値ではなくなったら主記憶アドレスＸ
の値を読み込むという動作を行なわせる。

【００２５】プログラム３０１、３１１では、命令プロ
セッサＡ３００で主記憶アドレスＸに書き込んだ新Ｘ値
を命令プロセッサＢ３１０で正しく読み込むことを期待
している。そのためには命令プロセッサＡ３００が主記
憶アドレスＸに値を書き込み終えたことを命令プロセッ
サＢ３１０が認識して、その後に主記憶アドレスＸから
値を読み込む必要がある。

【００２６】命令プロセッサＡ３００が主記憶アドレス
Ｘに値を書き込んだことを保証するために、命令プロセ
ッサＡ３００において主記憶アドレスＸに新Ｘ値を書き
込んだ後に主記憶アドレスＹに新Ｙ値を書き込むように
し、このふたつのストア命令の間にＳＹＮＣ命令を挿入
することによって、主記憶の値が変化する時刻の順序関
係を主記憶アドレスＸが先で主記憶アドレスＹが後にな
るようにしてある。

【００２７】命令プロセッサＡ３００が新Ｘ値を書き込
んだ主記憶アドレスＸの値を命令プロセッサＢ３１０で
読み込むために、命令プロセッサＡ３００によって主記
憶アドレスＸに対する書き込みの後に、値が書き込まれ
るはずの主記憶アドレスＸの値が新Ｘ値になるのを待
ち、その後に主記憶アドレスＸを読み込む作りになって
いる。これにより、プロセッサＢ３１０が正しく新Ｘ値
を読み込むことができるようにしている。

【００２８】ただし、マルチプロセッサシステムに於い
ては、各命令プロセッサＡ３００と命令プロセッサＢ３
１０はお互いに同期を取らずに独立して動作するため、
このプログラムのままでは、図３のタイムチャート３３
０に示すタイミングで実行した場合に於いて以下に述べ
るような誤動作が発生し得る。

【００２９】命令プロセッサＢ３１０にてプログラム３
１１を実行開始前の状態で、主記憶アドレスＸの値であ
る旧Ｘ値がキャッシュ３１２内に入っており、かつ主記
憶アドレスＹの値がキャッシュ３１２内に入っていない
場合を考える。命令プロセッサＡ３００にてプログラム
３０１を実行前の段階では主記憶アドレスＸの値は旧Ｘ
値、主記憶アドレスＹの値は旧Ｙ値である。

【００３０】以下、誤動作の発生する動作例を時間を追
って説明する。

【００３１】（１）命令プロセッサＡ３００に於いてプ
ログラム３０１の実行が開始される前に命令プロセッサ
Ｂ３１０のプログラム３１１の実行が開始され、主記憶
アドレスＹに対するＬＯＡＤ命令３１０１が発行され
る。この主記憶アドレスＹの値は命令プロセッサＢ３１
０のキャッシュ３１２内に存在しないため、主記憶に対
してＬＯＡＤ命令が発行される。

【００３２】（２）続いて命令プロセッサＢ３１０では
スーパスカラ実行により分岐命令が開始され、更に投棄
実行で主記憶アドレスＸに対するＬＯＡＤ命令３１０２
が発行される。

【００３３】（３）主記憶アドレスＸの値が命令プロセ
ッサＢ３１０のキャッシュ３１２に存在するため、主記
憶アドレスＸに対するＬＯＡＤ命令３１０２はキャッシ
ュ３１２にヒット３１０３して、キャッシュ３１２内に
ある旧Ｘ値がＬＯＡＤ結果として命令プロセッサＢ３１
０に戻る。この時点で命令プロセッサＡ３００において
プログラム３０１の実行が開始され、主記憶アドレスＸ
に対する新Ｘ値のＳＴＯＲＥ命令３００３が発行され
る。

【００３４】（４）プロセッサＢ３１０に於いて、戻っ
て来た主記憶アドレスＸに対するＬＯＡＤ命令３１０２
の返答である旧Ｘ値が、投棄実行による結果であり未だ
先行する分岐命令の成否が決定しておらず、主記憶アド
レスＸに対するLOAD命令が実行されるべきか否かが決定
しない。従って、リネームレジスタ内に旧Ｘ値を保持し
ておく。ここで命令プロセッサＡ３００に因る主記憶ア
ドレスＸに対する新Ｘ値の書き込みが完了し、主記憶ア
ドレスＸの値が新Ｘ値に更新３００４される。

【００３５】（５）命令プロセッサＡ３００に因る主記
憶アドレスＸの更新３００４に因り全命令プロセッサの
キャッシュ内の主記憶アドレスＸのエントリを消去する
動作が発生する。命令プロセッサＢ３１０内のキャッシ
ュ３１２の主記憶アドレスＸのエントリも消去３１０５
される。

【００３６】（６）命令プロセッサＡ３００に於いて、
主記憶アドレスＸに対するＳＴＯＲＥ命令が完了したた
め、このＳＴＯＲＥ命令に続くＳＹＮＣ命令が完了３０
０６する。この時点では、命令プロセッサＢ３１０の発
行した主記憶アドレスＹに対するＬＯＡＤ命令は、メモ
リシステムの詰まりにより主記憶に到達していない３１
０７。尚、主記憶アドレスＹに対するＬＯＡＤ命令が主
記憶に到達しない状態は下記（９）まで続く。

【００３７】（７）命令プロセッサＡ３００に於いて、
ＳＹＮＣ命令が完了３００６したので後続の主記憶アド
レスＹに対する新Ｙ値のＳＴＯＲＥ命令が開始され、主
記憶に対して送出３００７される。

【００３８】（８）命令プロセッサＡ３００に因る主記
憶アドレスＹに対する新Ｙ値の書き込みが完了し、主記
憶アドレスＹの値が新Ｙ値に更新３００８される。

【００３９】（９）命令プロセッサＡ３００に因る主記
憶アドレスＹの更新３００８に因り、全命令プロセッサ
のキャッシュ内の主記憶アドレスＹのエントリを消去す
る動作が発生する。命令プロセッサＢ３１０内のキャッ
シュ３１２には主記憶アドレスＹのエントリがないた
め、何の動作も発生しない。

【００４０】（１０）命令プロセッサＢ３１０の発行し
た主記憶アドレスＹに対するＬＯＡＤ命令３１０１が、
ようやくこの時点で主記憶に到達する３１１０。

【００４１】（１１）既に命令プロセッサＡ３００に因
って、主記憶アドレスＹの値が新Ｙ値に更新されている
ため、命令プロセッサＢ３１０の発行した主記憶アドレ
スＹに対するＬＯＡＤ命令の返答として新Ｙ値が命令プ
ロセッサＢ３１０に対して戻る。

【００４２】（１２）命令プロセッサＢ３１０に於い
て、主記憶アドレスＹの値が旧Ｙ値ではなく新Ｙ値であ
ったので条件分岐命令が非成立３１１２となりラベル
Ｐ：への分岐は発生しなくなる。

【００４３】（１３）既に投棄実行されて、その結果が
リネームレジスタに入っている主記憶アドレスＸに対す
るＬＯＡＤ命令３１０２が分岐命令の非成立３１１２に
因って、実行することが決定したため、リネームレジス
タ内にある主記憶アドレスＸを読ん込んだ値である旧Ｘ
値が正しく読み込んだ値と見倣される３１１３。

【００４４】結果として、プログラム３０１、３１１で
想定していた命令プロセッサＡ３００から命令プロセッ
サＢ３１０に対して新Ｘ値を渡すという動作は成功しな
い事態が発生し、命令プロセッサＢ３１０に於いて間違
った値を受け取ってしまう可能性がある。

【００４５】従って、不正な結果を引き起こさないため
には、命令プロセッサＢ３１０の条件分岐命令の分岐成
否が確定するまでは、後続する主記憶アドレスＸに対す
るＬＯＡＤ命令を投棄実行してはならない。

【００４６】これを保証するためには条件分岐命令の直
後にＳＹＮＣ命令を挿入する方法がある。この挿入によ
って条件分岐命令の成否が確定する前に後続するＬＯＡ
Ｄ命令を投棄実行することがなくなる。しかしＳＹＮＣ
命令はＳＹＮＣ命令に先行するすべての命令によるすべ
ての動作の完了を待つため、命令プロセッサＢ３１０の
先行命令によっては不当に長いペナルティを被る可能性
がある。

【００４７】また、先行命令が完了するまでの時間が長
くかからない場合でも、そのＳＹＮＣ命令の保証する範
囲が広いため、ＳＹＮＣ命令のレイテンシ分のペナルテ
ィは避けられない。

【００４８】その結果、条件分岐命令の非成立が確定し
てから後続する主記憶アドレスＸに対するＬＯＡＤ命令
の実行が開始されるまでに、少なくともＳＹＮＣ命令の
レイテンシ以上のペナルティがかかってしまい、これが
計算機システムの性能向上のネックとなり得る。

【００４９】これに対して、本実施例におけるＬＳＹＮ
Ｃ命令をＳＹＮＣ命令の代わりに用いることとすると、
条件分岐命令の完了を待ってＬＳＹＮＣ命令に後続する
主記憶アドレスＸに対するＬＯＡＤ命令を実行すること
を保証することができる。しかも、ＬＳＹＮＣ命令のサ
ポートする順序保証範囲が命令プロセッサ内部の動作の
完了のみのため、条件分岐命令非成立が確定した直後
に、後続する主記憶アドレスＸに対するＬＯＡＤ命令の
実行を開始することができ、順序保証に因るペナルティ
がＳＹＮＣ命令に較べて非常に小さくなる。

【００５０】通常、マルチプロセッサシステムに於い
て、主記憶経由でプロセッサ間でデータを受け渡す動作
は頻繁に発生するため、ＳＹＮＣ命令のみを使用して順
序保証を行なうと毎回ＳＹＮＣ命令のレイテンシのペナ
ルティを受け続けることになる。

【００５１】特に、本実施例におけるようなマルチプロ
セッサシステムの場合、ＳＹＮＣ命令は先行する命令群
と後続する命令群に起因する動作の全ての実行順序を保
証する必要がある。すなわち、図２に示すように、命令
プロセッサ２０がＳＹＮＣ命令を発行した場合には、発
行元である命令プロセッサ２０の内部、メモリシステム
２７、主記憶２８、各命令プロセッサ２１、２２、２
３、外部Ｉ／Ｏ２９等のすべてに対して、命令プロセッ
サ２０が影響を及ぼす。そして、その影響が完全に完了
したことが保証できた時点で、初めてＳＹＮＣ命令に後
続する命令の実行を開始することができるため、その実
行開始条件を確認する動作だけで長い時間を要してしま
う。更に、巨大な計算機システムであればある程ＳＹＮ
Ｃ命令の実行に要する時間が長くなる。そのため一般的
にＳＹＮＣ命令の実行に要する時間は他の命令に対して
非常に大きい。また、ＳＹＮＣ命令の特徴から、このＳ
ＹＮＣ命令実行中は後続命令が実行されないため、ＳＹ
ＮＣ命令のレイテンシが計算機システムの停止の原因と
なってしまう。そして、計算機システム全体の性能を計
算機システムの論理性能より低く決定する要因となり得
る。

【００５２】従って、本実施例のＬＳＹＮＣ命令を用い
ることによって、順序保証のためのペナルティを低減さ
せることができ、計算機システムの性能をＳＹＮＣ命令
のみを使用したものに較べて向上させることができる。

【００５３】

【発明の効果】本発明によれば、先行する全ての命令の
命令プロセッサ内部の動作の完了まで後続命令の開始を
抑止するという新たな命令実行順序保証命令を用いるこ
とによって順序保証のためのペナルティを大幅に低減さ
せることができる。

【図面の簡単な説明】

【図１】本発明の一実施例における命令プロセッサの構
成を示す図。

【図２】完全命令実行順序保証命令の順序保証範囲を示
す図。

【図３】命令実行順序保証命令の挿入を必要とする命令
列の動作例を示す図。

【符号の説明】

１０２命令バッファ１０５ＬＳＹＮＣ停止機構１１０、１２０、１３０演算ユニット２０、２１、２２、２３命令プロセッサ２７メモリシステム２８主記憶２９外部Ｉ／Ｏ３００命令プロセッサA ３０１命令プロセッサAで実行するプログラム３１０命令プロセッサB ３１１命令プロセッサAで実行するプログラム

───────────────────────────────────────────────────── フロントページの続き (72)発明者中畑昌也神奈川県秦野市堀山下１番地株式会社日立製作所汎用コンピュータ事業部内 (72)発明者西願裕一神奈川県秦野市堀山下１番地株式会社日立製作所汎用コンピュータ事業部内Ｆターム(参考） 5B013 BB08 BB15 BB18 DD04 DD05

Claims

【特許請求の範囲】

【請求項１】命令を実行する処理手段と、順序保証手段
とを有する計算機システムであって、前記順序保証手段
は、処理手段の内部での処理の完了に限定した命令実行
順序保証命令を実行した場合に、前記処理手段内部での
先行する命令の実行状況を監視し、後続する命令の実行
開始を制御することを特徴とする計算機システム。
【請求項２】請求項1記載の計算機システムにおいて、
前記計算機システムは、情報の記憶を行う記憶手段を有
し、前記順序保証手段は、前記記憶手段へのアクセス命
令の実行開始を制御することを特徴とする計算機システ
ム。