JP7474779B2 - 命令順序付け - Google Patents
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- 238000012163 sequencing technique Methods 0.000 title 1
- 230000004888 barrier function Effects 0.000 claims description 268
- 238000012545 processing Methods 0.000 claims description 83
- 230000005764 inhibitory process Effects 0.000 claims description 51
- 238000000034 method Methods 0.000 claims description 42
- 230000002085 persistent effect Effects 0.000 claims description 31
- 230000002401 inhibitory effect Effects 0.000 claims description 26
- 238000006243 chemical reaction Methods 0.000 claims description 11
- 239000011159 matrix material Substances 0.000 claims description 11
- 230000004044 response Effects 0.000 claims description 10
- 238000004590 computer program Methods 0.000 claims description 8
- 230000005540 biological transmission Effects 0.000 claims description 6
- 238000003672 processing method Methods 0.000 claims description 5
- 230000008569 process Effects 0.000 description 29
- 239000000872 buffer Substances 0.000 description 13
- 230000001419 dependent effect Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 230000006870 function Effects 0.000 description 6
- 230000002688 persistence Effects 0.000 description 6
- 238000003780 insertion Methods 0.000 description 4
- 230000037431 insertion Effects 0.000 description 4
- 238000007792 addition Methods 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 238000013403 standard screening design Methods 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000004040 coloring Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000011010 flushing procedure Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
Classifications
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/00—Arrangements for program control, e.g. control units
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
- G06F9/30087—Synchronisation or serialisation instructions
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3824—Operand accessing
- G06F9/3834—Maintaining memory consistency
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3838—Dependency mechanisms, e.g. register scoreboarding
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- G—PHYSICS
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3854—Instruction completion, e.g. retiring, committing or graduating
- G06F9/3856—Reordering of instructions, e.g. using queues or age tags
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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Description
Claims (27)
- データ処理装置であって、
バリア生成命令及びバリア抑止命令を含む命令ストリームを取得するための取得回路と、
1つ以上の依存関係に基づいて、前記命令ストリーム内の各命令の処理回路への送信を順序付けるための追跡回路と
を備え、
前記追跡回路は、前記バリア生成命令に応答して前記1つ以上の依存関係が1つ以上のバリア依存関係を含むようにし、前記1つ以上のバリア依存関係において、前記ストリーム内の前記バリア生成命令前に発生したバリア前命令は、前記ストリーム内の前記バリア生成命令後に発生したバリア後命令が送信される前に送信され、
前記追跡回路は、前記バリア抑止命令に応答して前記バリア依存関係を緩和して、前記ストリーム内の前記バリア抑止命令後に発生した抑止後命令が、前記バリア前命令の前に送信されることを可能にする、データ処理装置。 - 前記バリア前命令、前記バリア後命令、及び前記抑止後命令は、メモリアクセス命令を含む、請求項1に記載のデータ処理装置。
- 前記メモリアクセス命令は、永続メモリに対してなされる、請求項2に記載のデータ処理装置。
- 前記1つ以上の依存関係は、前記命令間の1つ以上のデータ依存関係を含む、請求項1~3のいずれか一項に記載のデータ処理装置。
- 前記追跡回路は、1つ以上のエントリを含む待ち行列回路を含み、前記エントリのそれぞれは前記命令のうちの1つに対応し、
前記追跡回路は、前記1つ以上の依存関係を表すために依存関係行列を記憶するための記憶回路を含む、請求項1~4のいずれか一項に記載のデータ処理装置。 - 前記追跡回路は、新しい命令を受信したことに応答して、前のバリア生成命令及び前のバリア抑止命令を見つけるために前記待ち行列回路を探索するように適合されており、
前記前のバリア生成命令が見つかって前記前のバリア抑止命令が見つからない場合、前記バリア依存関係は、前記バリア前命令が送信されるまで、前記新しい命令の送信を抑止するために追加され、
前記前のバリア生成命令が見つかって前記前のバリア抑止命令が見つかった場合、前記追跡回路は、前記バリア依存関係の追加を抑止する、請求項5に記載のデータ処理装置。 - 前記追跡回路は、ロードストア待ち行列である、請求項1~6のいずれか一項に記載のデータ処理装置。
- 前記命令のうちの少なくとも一部のトランザクションを記憶するためのトランザクション回路と、
前記トランザクションに基づいて、前記命令の実行前に対応する前記処理回路の以前の状態を復元するためのロールバック回路と、
を備える、請求項1~7のいずれか一項に記載のデータ処理装置。 - 前記追跡回路は、前記バリア生成命令と前記バリア抑止命令との間の前記命令のうちの少なくとも一部を、順序不同で前記処理回路に送信するように適合されている、請求項7に記載のデータ処理装置。
- 前記処理回路は複数の処理回路を含み、
前記追跡回路は、前記バリア生成命令と前記バリア抑止命令との間の前記命令のうちの少なくとも一部を、前記処理回路のうちの異なる処理回路に送信するように適合されている、請求項7又は9に記載のデータ処理装置。 - 前記1つ以上のバリア依存関係は、所定のタイプの命令の依存関係である、請求項1~10のいずれか一項に記載のデータ処理装置。
- 前記所定のタイプは、永続メモリに対してなされるメモリアクセス命令を含む、請求項11に記載のデータ処理装置。
- 前記データ処理装置は、前記命令ストリーム内の前記命令のうちの少なくとも一部の投機的実行を行うように適合されており、
前記追跡回路は、投機的実行される命令の前記1つ以上のバリア依存関係にかかわらず、前記投機的実行される命令を前記処理回路に送信するように適合されている、請求項1~12のいずれか一項に記載のデータ処理装置。 - 前記命令ストリームはまた、境界生成命令を含み、
前記追跡回路は、前記境界生成命令に応答して前記1つ以上の依存関係が1つ以上の境界依存関係を含むようにし、前記1つ以上の境界依存関係において、前記ストリーム内の前記境界生成命令前に発生した境界前命令は、前記ストリーム内の前記境界生成命令後に発生した境界後命令が送信される前に送信される、請求項1~13のいずれか一項に記載のデータ処理装置。 - 前記境界前命令及び前記境界後命令は、メモリアクセス命令を含む、請求項14に記載のデータ処理装置。
- 前記メモリアクセス命令は、永続メモリに対してなされる、請求項15に記載のデータ処理装置。
- 前記1つ以上の境界依存関係は、前記境界前命令のサブセットが前記境界後命令の前に送信されることを必要とする、請求項14に記載のデータ処理装置。
- 前記命令ストリームは、複数のバリア抑止命令を含み、前記複数のバリア抑止命令のそれぞれは、前記命令のサブセットを含むストランドを画定し、
前記ストランドのそれぞれは、関連付けられた識別子を有し、
前記境界生成命令は、関連付けられた識別子を有し、
前記境界依存関係が関連する前記境界前命令は、前記ストランドの関連付けられた識別子が前記境界生成命令の前記関連付けられた識別子と一致する前記ストランド内にある、請求項14又は17に記載のデータ処理装置。 - データ処理方法であって、
バリア生成命令及びバリア抑止命令を含む命令ストリームを取得することと、
1つ以上の依存関係に基づいて、前記命令ストリーム内の各命令を順に処理回路に送信することと
を含み、
前記バリア生成命令に応答して前記1つ以上の依存関係は1つ以上のバリア依存関係を含むように修正され、前記1つ以上のバリア依存関係において、前記ストリーム内の前記バリア生成命令前に発生したバリア前命令は、前記ストリーム内の前記バリア生成命令後に発生したバリア後命令が送信される前に送信され、
前記バリア抑止命令に応答して前記バリア依存関係は緩和されて、前記ストリーム内の前記バリア抑止命令後に発生した抑止後命令が、前記バリア前命令の前に送信されることを可能にする、データ処理方法。 - ホストデータ処理装置を制御して、命令を実行するための命令実行環境を提供するためのコンピュータプログラムであって、
前記コンピュータプログラムは、バリア生成命令及びバリア抑止命令を含む命令ストリームを取得するための取得論理と、
1つ以上の依存関係に基づいて、前記命令ストリーム内の各命令を順に処理回路に送信するための送信論理と
を含み、
前記バリア生成命令に応答して前記1つ以上の依存関係は1つ以上のバリア依存関係を含むように修正され、前記1つ以上のバリア依存関係において、前記ストリーム内の前記バリア生成命令前に発生したバリア前命令は、前記ストリーム内の前記バリア生成命令後に発生したバリア後命令が送信される前に送信され、
前記バリア抑止命令に応答して前記バリア依存関係は緩和されて、前記ストリーム内の前記バリア抑止命令後に発生した抑止後命令が、前記バリア前命令の前に送信されることを可能にする、コンピュータプログラム。 - データ処理装置であって、
アトミック範囲を含む複数の入力命令を受信するための入力回路と、
前記入力命令に対応する出力命令を提供するための出力回路と、
前記入力命令を前記出力命令に変換するための変換回路と
を備え、
前記アトミック範囲は、前記入力命令のサブセットを画定し、その中において、実行中に、前記サブセット内の前記命令のうちの1つが実行できない場合、前記入力命令の前記サブセットはリワインドされ、
前記変換回路は、前記アトミック範囲内のアトミック命令について、
前記アトミック命令によって引き起こされた状態変更のログを記録するためのログ命令と、
バリア生成命令と、
前記アトミック命令に一致する、対応する命令と、
バリア抑止命令と
を生成する、データ処理装置。 - 前記変換回路はまた、前記アトミック命令について、
境界生成命令と、
1つ以上のクリーンアップ命令と
を生成する、請求項21に記載のデータ処理装置。 - 前記1つ以上のクリーンアップ命令は、前記アトミック命令の完了のログを記録するための更なるログ命令を含む、請求項22に記載のデータ処理装置。
- 前記アトミック命令は、前記データ処理装置の一部の以前の状態を新しい状態に変更し、
前記ログ命令は、前記データ処理装置の前記一部の前記以前の状態を記憶する取消ログ命令である、請求項21~23のいずれか一項に記載のデータ処理装置。 - 前記アトミック命令はメモリアクセス命令である、請求項24に記載のデータ処理装置。
- 前記メモリアクセス命令は、永続メモリに対してなされる、請求項25に記載のデータ処理装置。
- データ処理方法であって、
アトミック範囲を含む複数の入力命令を受信するステップと、
前記入力命令に対応する出力命令を提供するステップと、
前記入力命令を前記出力命令に変換するステップと
を含み、
前記アトミック範囲は、前記入力命令のサブセットを画定し、その中において、実行中に、前記サブセット内の前記命令のうちの1つが実行できない場合、前記入力命令の前記サブセットはリワインドされ、
前記変換するステップは、前記アトミック範囲内のアトミック命令について、
前記アトミック命令に一致するログ命令と、
バリア生成命令と、
前記アトミック命令に一致する、対応する命令と、
バリア抑止命令と
を生成する、データ処理方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16/296,507 | 2019-03-08 | ||
US16/296,507 US10956166B2 (en) | 2019-03-08 | 2019-03-08 | Instruction ordering |
PCT/GB2019/053330 WO2020183119A1 (en) | 2019-03-08 | 2019-11-26 | Instruction ordering |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2022524127A JP2022524127A (ja) | 2022-04-27 |
JPWO2020183119A5 JPWO2020183119A5 (ja) | 2024-01-12 |
JP7474779B2 true JP7474779B2 (ja) | 2024-04-25 |
Family
ID=68699482
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021553333A Active JP7474779B2 (ja) | 2019-03-08 | 2019-11-26 | 命令順序付け |
Country Status (6)
Country | Link |
---|---|
US (2) | US10956166B2 (ja) |
EP (1) | EP3935491B1 (ja) |
JP (1) | JP7474779B2 (ja) |
KR (1) | KR20210134370A (ja) |
CN (1) | CN113557497A (ja) |
WO (1) | WO2020183119A1 (ja) |
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- 2019-11-26 CN CN201980093825.3A patent/CN113557497A/zh active Pending
- 2019-11-26 EP EP19809910.3A patent/EP3935491B1/en active Active
- 2019-11-26 US US17/593,018 patent/US20220004390A1/en active Pending
- 2019-11-26 KR KR1020217031696A patent/KR20210134370A/ko active Search and Examination
- 2019-11-26 JP JP2021553333A patent/JP7474779B2/ja active Active
- 2019-11-26 WO PCT/GB2019/053330 patent/WO2020183119A1/en active Application Filing
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Legal Events
Date | Code | Title | Description |
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RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20211116 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20220106 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20221118 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20230831 |
|
A131 | Notification of reasons for refusal |
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|
A524 | Written submission of copy of amendment under article 19 pct |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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