JP2000174829A5

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Publication number: JP2000174829A5
Application number: JP1999269399A
Authority: JP
Filing date: 1999-09-22
Publication date: 2006-08-31
Anticipated expiration: 2019-09-22

Description

ここで、具体的な実験による結果を示す。なお、この実験では、ＡＧＣ回路７のループ利得の比率を、大きい場合：小さい場合＝５：１に設定している。
ゴースト妨害のない信号に対して、ＡＧＣ回路７のループ利得を大きくした場合のセグメント同期信号２０の検出時間は０．３５秒（２０回測定した平均値、以下同じ）、ＡＧＣ回路７のループ利得を小さくした場合のセグメント同期信号２０の検出時間は０．３１秒でほとんど差はない。一方、１μｓｅｃ，Ｄ／Ｕ＝６ｄＢのゴースト妨害のある信号に対しては、ＡＧＣ回路７のループ利得を大きくした場合のセグメント同期信号２０の検出時間は４．５秒、ＡＧＣ回路のループ利得を小さくした場合のセグメント同期信号２０の検出時間は６．５秒と、ループ利得を大きくしたときの方がセグメント同期信号２０の検出時間が短くなる。
また、ゴースト妨害除去の性能は、ＡＧＣ回路７のループ利得を大きいままで固定した場合には、ゴースト妨害１μｓｅｃのゴースト除去性能はＤ／Ｕ＝１３ｄＢであるが、セグメント同期信号２０の検出前後においてＡＧＣ回路７のループ利得を大きい値から小さい値へと切り換えた場合には、ゴースト妨害１μｓｅｃの除去性能はＤ／Ｕ＝８ｄＢとなる。なお、Ｄは希望波（Ｄｅｓｉｒｅ）を、Ｕは妨害波（Ｕｎｄｅｓｉｒｅ）を表し、Ｄ／Ｕが小さいほどゴースト妨害のレベルが大きくなる。 Here, the results of specific experiments are shown. In this experiment, the ratio of the loop gain of the AGC circuit 7 is set to 5: 1 when it is large: when it is small.
When the loop gain of the AGC circuit 7 is increased for a signal without ghost interference, the detection time of the segment synchronization signal 20 is 0.35 seconds (average value measured 20 times, the same applies hereinafter), and the loop gain of the AGC circuit 7 The detection time of the segment synchronization signal 20 is 0.31 seconds when the value is reduced, and there is almost no difference. On the other hand, for a signal with ghost interference of 1 μsec and D / U = 6 dB, the detection time of the segment synchronization signal 20 when the loop gain of the AGC circuit 7 is increased is 4.5 seconds, and the loop gain of the AGC circuit is increased. The detection time of the segment synchronization signal 20 is 6.5 seconds when the value is reduced, and the detection time of the segment synchronization signal 20 is shorter when the loop gain is increased.
As for the ghost interference removal performance, when the loop gain of the AGC circuit 7 is fixed while being large, the ghost removal performance of 1 μsec of ghost interference is D / U = 13 dB, but before and after the detection of the segment synchronization signal 20 When the loop gain of the AGC circuit 7 is switched from a large value to a small value, the removal performance of ghost interference 1 μsec becomes D / U = 8 dB. Note that D represents a desired wave ( Desire ) and U represents an interfering wave (Undesire). The smaller the D / U, the higher the level of ghost interference.

よって、抵抗７５の他方端子から可変クロック発振器６５を介してＡＤ変換器４へフィードバックされるクロック信号９は、セグメント同期信号２０が検出されていない場合には、広帯域ループフィルタを通過した判定信号が、セグメント同期信号２０が検出された場合には、狭帯域ループフィルタを通過した判定信号が、セグメント同期検出信号３０に従って選択的に切り換えられて出力される。 Therefore, the clock signal 9 fed back from the other terminal of the resistor 75 to the AD converter 4 via the variable clock oscillator 65 is a determination signal that has passed through the wideband loop filter when the segment synchronization signal 20 is not detected. When the segment synchronization signal 20 is detected, the determination signal that has passed through the narrow band loop filter is selectively switched and output according to the segment synchronization detection signal 30.

増幅器６１が出力する増幅後のディジタルの判定信号は、ディジタルフィルタ８２においてフィルタリングされ、ＤＡ変換器６９でアナログ信号（ＤＣ電圧）に変換された後、可変クロック発振器６５を介してクロック信号９としてＡＤ変換器４にフィードバックされる。
広帯域の係数８３には、ディジタルフィルタ８２を広帯域で機能させるために必要なフィルタ係数が格納されている。また、狭帯域の係数８４には、ディジタルフィルタ８２を狭帯域で機能させるために必要なフィルタ係数が格納されている。
そして、切り換え回路６４は、セグメント同期検出信号３０に従って、セグメント同期検出信号３０が“Ｌ”である（セグメント同期信号２０が検出されていない）場合には、広帯域の係数８３をディジタルフィルタ８２に書き込み、セグメント同期検出信号３０が“Ｈ”である（セグメント同期信号２０が検出された）場合には、狭帯域の係数８４をディジタルフィルタ８２に書き込む。 The amplified digital determination signal output by the amplifier 61 is filtered by the digital filter 82, converted into an analog signal (DC voltage) by the DA converter 69, and then AD as a clock signal 9 via the variable clock oscillator 65. It is fed back to the converter 4.
The wideband coefficient 83 stores a filter coefficient required for the digital filter 82 to function in a wide band. Further, the narrow band coefficient 84 stores a filter coefficient necessary for the digital filter 82 to function in the narrow band.
Then, the switching circuit 64 writes the wideband coefficient 83 to the digital filter 82 when the segment synchronization detection signal 30 is “L” (the segment synchronization signal 20 is not detected) according to the segment synchronization detection signal 30. When the segment synchronization detection signal 30 is “H” (the segment synchronization signal 20 is detected), the narrow band coefficient 84 is written to the digital filter 82.

よって、ディジタルフィルタ８２は、セグメント同期信号２０が検出されていない場合には、広帯域ループフィルタとして機能し、セグメント同期信号２０が検出された場合には、狭帯域ループフィルタとして機能するため、ＡＤ変換器４へフィードバックされるクロック信号９は、セグメント同期検出信号３０に従って帯域が選択的に切り換えられて出力される。 Therefore, the digital filter 82 functions as a wideband loop filter when the segment synchronization signal 20 is not detected, and functions as a narrowband loop filter when the segment synchronization signal 20 is detected. Therefore, AD conversion is performed. The clock signal 9 fed back to the device 4 is output with its band selectively switched according to the segment synchronization detection signal 30.

切り換え回路６４は、増幅器（利得大）９２および増幅器（利得小）９３でそれぞれ増幅された信号と、セグメント同期検出回路２８からセグメント同期検出信号３０を入力する。そして、切り換え回路６４は、セグメント同期検出信号３０に従って、セグメント同期検出信号３０が“Ｌ”である（セグメント同期信号２０が検出されていない）場合には、増幅器（利得大）９２で増幅された信号を、セグメント同期検出信号３０が“Ｈ”である（セグメント同期信号２０が検出された）場合には、増幅器（利得小）９３で増幅された信号を選択的に切り換えて出力する。そして、切り換え回路６４から選択的に出力された信号（ＤＣ電圧）は、ループフィルタ９４および可変クロック発振器６５を介した後、クロック信号９としてＡＤ変換器４へフィードバックされる。 The switching circuit 64 inputs the signal amplified by the amplifier (large gain) 92 and the amplifier (small gain) 93, respectively, and the segment synchronization detection signal 30 from the segment synchronization detection circuit 28. Then, the switching circuit 64 is amplified by the amplifier (large gain) 92 when the segment synchronization detection signal 30 is “L” (the segment synchronization signal 20 is not detected) according to the segment synchronization detection signal 30. When the segment synchronization detection signal 30 is “H” (the segment synchronization signal 20 is detected), the signal amplified by the amplifier (small gain) 93 is selectively switched and output. Then, the signal (DC voltage) selectively output from the switching circuit 64 is fed back to the AD converter 4 as a clock signal 9 after passing through the loop filter 94 and the variable clock oscillator 65.

切り換え回路６４は、オペアンプ（利得大）９５およびオペアンプ（利得小）９６でそれぞれ増幅された信号と、セグメント同期検出回路２８からセグメント同期検出信号３０を入力する。そして、切り換え回路６４は、セグメント同期検出信号３０に従って、セグメント同期検出信号３０が“Ｌ”である（セグメント同期信号２０が検出されていない）場合には、オペアンプ（利得大）９５で増幅された信号を、セグメント同期検出信号３０が“Ｈ”である（セグメント同期信号２０が検出された）場合には、オペアンプ（利得小）９６で増幅された信号を選択的に切り換えて出力する。そして、切り換え回路６４から選択的に出力された信号は、ループフィルタ９４および可変クロック発振器６５を介した後、クロック信号９としてＡＤ変換器４へフィードバックされる。 The switching circuit 64 inputs the signal amplified by the operational amplifier (large gain) 95 and the operational amplifier (small gain) 96, respectively, and the segment synchronization detection signal 30 from the segment synchronization detection circuit 28. Then, the switching circuit 64 is amplified by the operational amplifier (large gain) 95 when the segment synchronization detection signal 30 is “L” (the segment synchronization signal 20 is not detected) according to the segment synchronization detection signal 30. When the segment synchronization detection signal 30 is “H” (the segment synchronization signal 20 is detected), the signal amplified by the operational amplifier (small gain) 96 is selectively switched and output. Then, the signal selectively output from the switching circuit 64 is fed back to the AD converter 4 as a clock signal 9 after passing through the loop filter 94 and the variable clock oscillator 65.

クロック周波数検出器６０が出力するディジタルの判定信号は、乗算器９７において増幅され、ＤＡ変換器６９でアナログのＤＣ電圧に変換された後、ループフィルタ９４および可変クロック発振器６５を介してＡＤ変換器４にフィードバックされる。
係数大９８には、乗算器９７の増幅利得を大きくするために必要な係数が格納されている。また、係数小９９には、乗算器９７の増幅利得を小さくするために必要な係数が格納されている。
そして、切り換え回路６４は、セグメント同期検出信号３０に従って、セグメント同期検出信号３０が“Ｌ”である（セグメント同期信号２０が検出されていない）場合には、係数大９８を乗算器９７に入力し、セグメント同期検出信号３０が“Ｈ”である（セグメント同期信号２０が検出された）場合には、係数小９９を乗算器９７に入力する。 The digital determination signal output by the clock frequency detector 60 is amplified by the multiplier 97, converted into an analog DC voltage by the DA converter 69, and then converted to the AD converter via the loop filter 94 and the variable clock oscillator 65. It is fed back to 4.
The coefficient large 98 stores a coefficient necessary for increasing the amplification gain of the multiplier 97. Further, the coefficient small 99 stores a coefficient necessary for reducing the amplification gain of the multiplier 97.
Then, the switching circuit 64 inputs a large coefficient 98 to the multiplier 97 when the segment synchronization detection signal 30 is “L” (the segment synchronization signal 20 is not detected) according to the segment synchronization detection signal 30. When the segment synchronization detection signal 30 is “H” (the segment synchronization signal 20 is detected), the small coefficient 99 is input to the multiplier 97.

よって、乗算器９７は、セグメント同期信号２０が検出されていない場合には利得大の増幅器として機能し、セグメント同期信号２０が検出された場合には利得小の増幅器として機能するため、ＡＤ変換器４へフィードバックされるクロック信号９は、セグメント同期検出信号３０に従って増幅値が選択的に切り換えられて出力される。 Therefore, the multiplier 97 functions as an amplifier with a large gain when the segment synchronization signal 20 is not detected, and functions as an amplifier with a small gain when the segment synchronization signal 20 is detected. Therefore, the multiplier 97 functions as an AD converter. The clock signal 9 fed back to 4 is output with its amplification value selectively switched according to the segment synchronization detection signal 30.

さらに、フィールド同期検出回路１００は、フィールド同期信号検出が確定した後も、後続する各フィールドにおいて、確定したフィールド同期信号２１，２２のセグメントから３１３セグメント離れたセグメントの誤差量が最小であるか否かを判断する（ステップＳ２０６）。そして、ステップＳ２０６の判断において、３１３セグメント離れたセグメントの誤差量が最小でなかった場合、フィールド同期検出回路１００は、ステップＳ２０５で初期化したフィールド同期パターン未検出回数Ｃの値を１つ増やす（ステップＳ２０７）。このステップＳ２０６〜Ｓ２０７の手順を繰り返し、Ｃ＝Ｄ（Ｄは、フィールド同期信号未検出確定となるフィールド同期パターン未検出回数であり、予め任意に定めてある）となった場合には、フィールド同期検出回路１００は、フィールド同期検出が未確定に移行したと判断し、ステップＳ２０１に戻って再度フィールド同期検出確定への処理を行う（ステップＳ２０８）。
Further, in the field synchronization detection circuit 100, even after the field synchronization signal detection is confirmed, whether or not the error amount of the segment 313 segments away from the determined field synchronization signal 21 and 22 segments is the minimum in each subsequent field. (Step S206). Then, in the determination of step S206, when the error amount of the segment separated by 313 segments is not the minimum, the field synchronization detection circuit 100 increases the value of the field synchronization pattern undetected number C initialized in step S205 by one ( Step S207). When the procedure of steps S206 to S207 is repeated and C = D (D is the number of times the field synchronization pattern has not been detected and the number of times the field synchronization signal has not been detected is determined, and is arbitrarily determined in advance), the field synchronization is achieved. The detection circuit 100 determines that the field synchronization detection has shifted to undetermined, returns to step S201, and performs the process for determining the field synchronization detection again (step S208).