JP2000174556A - Feedback resistor in oscillation circuit - Google Patents

Feedback resistor in oscillation circuit

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JP2000174556A
JP2000174556A JP10348174A JP34817498A JP2000174556A JP 2000174556 A JP2000174556 A JP 2000174556A JP 10348174 A JP10348174 A JP 10348174A JP 34817498 A JP34817498 A JP 34817498A JP 2000174556 A JP2000174556 A JP 2000174556A
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Japan
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oscillation circuit
feedback resistor
type transistor
transistor
voltage
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JP10348174A
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Fumio Eguchi
文雄 江口
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Oki Electric Industry Co Ltd
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Oki Electric Industry Co Ltd
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  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a feedback resistor with a stable feedback resistance for a highly reliable oscillation circuit by reducing dependence of the feedback resistor of the oscillation circuit integrated in an LSI on a power supply voltage. SOLUTION: A P-channel transistor(TR) (PMOS) 11 and an N-channel TR (NMOS) 6 are placed in parallel in an analog SW 5, and a voltage divided from a power supply voltage by a TR 8, 12 that is normally conductive and a resistive element 7, 13 is given to a gate electrode of the P-channel TR (PMOS) 11 and N-channel TR (NMOS) 6.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、発振回路における
帰還抵抗に関するものである。
The present invention relates to a feedback resistor in an oscillation circuit.

【0002】[0002]

【従来の技術】従来、セラミック発振子用の発振回路
は、以下に示すようなものがあった。
2. Description of the Related Art Heretofore, there have been the following oscillation circuits for ceramic oscillators.

【0003】図4はかかる従来のセラミック発振子用の
発振回路図である。
FIG. 4 is an oscillation circuit diagram for such a conventional ceramic oscillator.

【0004】この図において、101は入力端子(XT
端子)、102は反転出力端子(XT反転端子)、10
3は第1のインバータ、104は第2のインバータ、1
05は発振回路における帰還抵抗(1MΩ)、106は
発振子、107,108はキャパシタである。
In FIG. 1, reference numeral 101 denotes an input terminal (XT).
Terminals), 102 are inverted output terminals (XT inverted terminals), 10
3 is the first inverter, 104 is the second inverter, 1
05 is a feedback resistor (1 MΩ) in the oscillation circuit, 106 is an oscillator, and 107 and 108 are capacitors.

【0005】この図に示すように、従来の回路では発振
回路における帰還抵抗105を個別に設けるようにして
いる。この帰還抵抗105は1MΩと大きいものであ
り、その高い抵抗値を得るには広い面積を必要とすると
ともに、その製造が煩雑であり、その作業は困難を伴い
コストの上昇を伴う。
As shown in FIG. 1, in a conventional circuit, feedback resistors 105 in an oscillation circuit are individually provided. The feedback resistor 105 is as large as 1 MΩ, and requires a large area to obtain a high resistance value. Further, its manufacture is complicated, and its operation is difficult and costs increase.

【0006】一方、昨今、回路部分は極力LSI内部に
同時に製造する方向にあり、以下のようにして、発振回
路における帰還抵抗(1MΩ)を形成するようになって
きている。
On the other hand, recently, the circuit portion is being manufactured at the same time inside the LSI as much as possible, and the feedback resistance (1 MΩ) in the oscillation circuit is being formed as follows.

【0007】図5はかかる従来のLSI化されたセラミ
ック発振子用の発振回路図である。なお、図4に示した
部分と同じ部分には同じ部号を付してそれらの説明は省
略する。
FIG. 5 is an oscillation circuit diagram for such a conventional LSI ceramic oscillator. The same parts as those shown in FIG. 4 are denoted by the same reference numerals, and their description is omitted.

【0008】図5においては、図4に示した発振回路に
おける帰還抵抗(1MΩ)105に代えて、アナログス
イッチ(アナログSW)110を設けて、そのアナログ
スイッチ110のN型トランジスタNTrのゲート電極
111には電源電圧Vddを、そのアナログスイッチ1
10のP型トランジスタPTrのゲート電極112はア
ース(G)へそれぞれ接続し、アナログスイッチ110
が、常時オン状態となって、その時の等価抵抗値(1M
Ω)である帰還抵抗が発振回路に挿入されるようにして
いる。
In FIG. 5, an analog switch (analog SW) 110 is provided in place of the feedback resistor (1 MΩ) 105 in the oscillation circuit shown in FIG. 4, and a gate electrode 111 of an N-type transistor NTr of the analog switch 110 is provided. Is supplied with the power supply voltage Vdd and its analog switch 1
The gate electrodes 112 of the ten P-type transistors PTr are connected to the ground (G), respectively.
Is always in the ON state, and the equivalent resistance value at that time (1M
Ω) is inserted into the oscillation circuit.

【0009】すなわち、従来のセラミック発振子用の発
振回路は、図5に示すように、LSI内部に帰還抵抗を
内蔵する場合が多く、また、その構成は、図4に示した
ものに比べて、チップ面積を縮小することができる利点
を有している。
That is, a conventional oscillation circuit for a ceramic oscillator often has a built-in feedback resistor inside the LSI as shown in FIG. 5, and its configuration is different from that shown in FIG. This has the advantage that the chip area can be reduced.

【0010】[0010]

【発明が解決しようとする課題】しかしながら、図5に
示す従来の発振回路の帰還抵抗のように、ゲート電圧を
固定とした場合、アナログSW110のN型トランジス
タNTr(NMOS)のゲート電圧、P型トランジスタ
PTr(PMOS)のゲート電圧は、電源電圧Vddに
大きく依存し、電源電圧Vddに対する抵抗値の変動が
大きい。
However, when the gate voltage is fixed as in the feedback resistor of the conventional oscillation circuit shown in FIG. 5, the gate voltage of the N-type transistor NTr (NMOS) of the analog SW 110 and the P-type The gate voltage of the transistor PTr (PMOS) greatly depends on the power supply voltage Vdd, and the resistance value varies greatly with respect to the power supply voltage Vdd.

【0011】この点について、図6に示すNMOSを例
にして、詳細に説明する。
This point will be described in detail by taking the NMOS shown in FIG. 6 as an example.

【0012】NMOSがONした時の等価抵抗分は、V
gsが大きい程小さくなる。ゲート電圧に電源電圧Vd
dを直接接続した場合、Vgs=Vddとなり、Vdd
の違いによるNMOS抵抗分の値は大きく変わる。
The equivalent resistance when the NMOS is turned on is V
It becomes smaller as gs is larger. Supply voltage Vd to gate voltage
When d is directly connected, Vgs = Vdd, and Vdd
, The value of the NMOS resistance greatly changes.

【0013】例えば、Vdd=5Vの時は、抵抗分1M
Ω Vdd=2Vの時は、抵抗分4MΩとなる。
For example, when Vdd = 5V, the resistance component is 1M
When Ω Vdd = 2 V, the resistance is 4 MΩ.

【0014】すなわち、その傾向は、Vdd高→ゲート
電圧高→アナログSW抵抗値小であり、Vdd低→ゲー
ト電圧低→アナログSW抵抗値大となる。
That is, the tendency is as follows: Vdd high → gate voltage high → analog SW resistance small, and Vdd low → gate voltage low → analog SW resistance large.

【0015】LSIにおいては、電源電圧Vddは全体
の回路構成を考慮して設計され、Vddは広い範囲が考
慮される。つまり、LSIのVdd範囲が広い場合、例
えば、Vddが2〜5.5Vの場合、上記したように発
振回路の帰還抵抗は大幅にバラツクことになり、支障を
きたすことになる。
In an LSI, the power supply voltage Vdd is designed in consideration of the entire circuit configuration, and a wide range of Vdd is considered. In other words, when the Vdd range of the LSI is wide, for example, when Vdd is 2 to 5.5 V, the feedback resistance of the oscillation circuit greatly varies as described above, causing a problem.

【0016】本発明は、上記問題点を除去し、LSI内
に組み込まれる発振回路の帰還抵抗の電源電圧による依
存性を低減して、帰還抵抗が安定な高信頼性の発振回路
における帰還抵抗を提供することを目的とする。
The present invention eliminates the above problems, reduces the dependence of the feedback resistance of an oscillation circuit incorporated in an LSI on the power supply voltage, and reduces the feedback resistance in a highly reliable oscillation circuit having a stable feedback resistance. The purpose is to provide.

【0017】[0017]

【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔1〕発振回路における帰還抵抗において、発振回路の
帰還抵抗をトランジスタで構成し、このトランジスタの
ゲート電極には、常時オン状態のトランジスタと抵抗素
子とで分圧した電圧を与えるように構成したものであ
る。
In order to achieve the above object, the present invention provides: [1] In a feedback resistor in an oscillation circuit, a feedback resistor of the oscillation circuit is constituted by a transistor, and a gate electrode of the transistor is It is configured to apply a voltage divided by a transistor and a resistance element that are always on.

【0018】〔2〕上記〔1〕記載の発振回路における
帰還抵抗において、前記トランジスタはP型トランジス
タとN型トランジスタとが並設され、このP型トランジ
スタとN型トランジスタのゲート電極には、常時オン状
態のトランジスタと抵抗素子とで分圧した電圧を与える
ように構成したものである。
[2] In the feedback resistor in the oscillation circuit according to [1], the transistor includes a P-type transistor and an N-type transistor arranged in parallel, and the gate electrodes of the P-type transistor and the N-type transistor are always connected to the gate electrodes. The configuration is such that a voltage divided by the on-state transistor and the resistance element is applied.

【0019】〔3〕上記〔1〕記載の発振回路における
帰還抵抗において、前記トランジスタにN型トランジス
タと抵抗素子とで分圧した電圧が与えられるように構成
したものである。
[3] The feedback resistor in the oscillation circuit according to [1], wherein a voltage divided by an N-type transistor and a resistance element is applied to the transistor.

【0020】〔4〕上記〔1〕記載の発振回路における
帰還抵抗において、前記トランジスタにP型トランジス
タと抵抗素子とで分圧した電圧が与えられるように構成
したものである。
[4] The feedback resistor in the oscillation circuit according to [1], wherein a voltage divided by a P-type transistor and a resistance element is applied to the transistor.

【0021】[0021]

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。
Embodiments of the present invention will be described below in detail with reference to the drawings.

【0022】図1は本発明の第1実施例を示す発振回路
における帰還抵抗回路図である。
FIG. 1 is a feedback resistor circuit diagram in an oscillation circuit showing a first embodiment of the present invention.

【0023】この図において、1は入力端子(XT端
子)、2は反転出力端子(XT反転端子)、3は第1の
インバータ、4は第2のインバータ、5はアナログスイ
ッチ(アナログSW)、6はそのアナログスイッチのN
型トランジスタNTr(NMOS)、7,13は抵抗素
子、8は常時オン状態のN型トランジスタNTr(NM
OS)、9,14はアース(G)、11はアナログスイ
ッチのP型トランジスタPTr(PMOS)、12は常
時オン状態のP型トランジスタPTr(PMOS)であ
る。
In this figure, 1 is an input terminal (XT terminal), 2 is an inverted output terminal (XT inverted terminal), 3 is a first inverter, 4 is a second inverter, 5 is an analog switch (analog SW), 6 is the analog switch N
Type transistors NTr (NMOS), 7 and 13 are resistance elements, and 8 is an N-type transistor NTr (NM
OS), 9 and 14 are ground (G), 11 is a P-type transistor PTr (PMOS) of an analog switch, and 12 is a P-type transistor PTr (PMOS) which is always on.

【0024】この実施例では、アナログSW5はP型ト
ランジシタ(PMOS)11とN型トランジスタ(NM
OS)6が並設され、このP型トランジシタ(PMO
S)11とN型トランジスタ(NMOS)6のゲート電
極には、常時オン状態のトランジスタ8,12と抵抗素
子7,13とで分圧した電圧を与えるように構成されて
いる。
In this embodiment, the analog SW 5 includes a P-type transistor (PMOS) 11 and an N-type transistor (NM).
OS) 6 are provided side by side, and this P-type transistor (PMO
The S) 11 and the gate electrode of the N-type transistor (NMOS) 6 are configured to apply a voltage divided by the transistors 8 and 12 and the resistance elements 7 and 13 which are always on.

【0025】この実施例によれば、図6において、Vg
sをVddに対する比で表すと、常に「1」になる。ゲ
ート部に挿入した回路は、この比をVddが高い時は、
比を小さめにして、Vgsを小さくし、その結果、抵抗
値を大きめにし、Vddが低い時は、比を大きめにし
て、Vgsを大きくし、その結果、抵抗値を小さめにな
るように作用させることができる。したがって、図5に
示される従来例の問題点を解決し、抵抗値の電源電圧V
ddによる変動を抑えることができる。
According to this embodiment, in FIG.
If s is expressed as a ratio to Vdd, it is always "1". When the Vdd is high, the circuit inserted in the gate section
When the ratio is made small, Vgs is made small, and as a result, the resistance value is made large. When Vdd is low, the ratio is made large, Vgs is made large, and as a result, the resistance value is made small. be able to. Therefore, the problem of the conventional example shown in FIG.
The variation due to dd can be suppressed.

【0026】また、この実施例によれば、後述する図2
に示すNMOSの場合には、S(ソース)の電圧が低い
時、Vgsが大となり、抵抗値は小となる。Sの電圧が
高い時、Vgsが小となり、抵抗値は大となる。Sの電
圧が4.3V以上の時、Vgsが0.7V以下となり、
抵抗値は無限大、つまり開放となる。
According to this embodiment, FIG.
In the case of the NMOS shown in (1), when the voltage of S (source) is low, Vgs becomes large and the resistance value becomes small. When the voltage of S is high, Vgs becomes small and the resistance value becomes large. When the voltage of S is 4.3 V or more, Vgs becomes 0.7 V or less,
The resistance value is infinite, that is, open.

【0027】すなわち、後述する図2に示すNMOSの
場合は、D(ドレイン),Sの電圧がVdd付近では帰
還抵抗の機能を果たさなくなる。
That is, in the case of the NMOS shown in FIG. 2 to be described later, the function of the feedback resistor is not performed when the voltage of D (drain) and S is near Vdd.

【0028】一方、後述する図3に示すPMOSの場合
は、逆に、GND付近では、帰還抵抗としての機能を果
さなくなる。
On the other hand, in the case of the PMOS shown in FIG. 3, which will be described later, on the other hand, the function as a feedback resistor is not achieved near GND.

【0029】そこで、本発明の第1実施例によれば、N
MOSとPMOSとを並列接続するようにしたので、抵
抗値が無限大になる領域を互いに補うことができ、いか
なる電圧範囲であっても帰還抵抗としての機能を果たす
ことができるという利点がある。
Therefore, according to the first embodiment of the present invention, N
Since the MOS and the PMOS are connected in parallel, the region where the resistance value becomes infinite can be complemented with each other, and there is an advantage that the function as a feedback resistor can be performed in any voltage range.

【0030】図2は本発明の第2実施例を示す発振回路
における帰還抵抗回路図である。
FIG. 2 is a feedback resistor circuit diagram in an oscillation circuit showing a second embodiment of the present invention.

【0031】この図において、21は入力端子(XT端
子)、22は反転出力端子(XT反転端子)、23は第
1のインバータ、24は第2のインバータ、25は入出
力端子間に接続されるN型トランジスタNTr(NMO
S)、26はNTr25のゲート電極、27は一端を電
源電圧Vddに他端をNTr25のゲート26に接続さ
れる抵抗素子、28は抵抗素子27の他端及びゲート2
6に接続される常時オン状態のN型トランジスタNTr
(NMOS)、29はNTr28の一端に接続されるア
ース(G)である。
In this figure, 21 is an input terminal (XT terminal), 22 is an inverted output terminal (XT inverted terminal), 23 is a first inverter, 24 is a second inverter, and 25 is connected between input and output terminals. N-type transistor NTr (NMO
S), 26 is a gate electrode of NTr 25, 27 is a resistance element having one end connected to power supply voltage Vdd and the other end connected to gate 26 of NTr 25, 28 is the other end of resistance element 27 and gate 2
N-type transistor NTr that is always on and is connected to
(NMOS) 29 is a ground (G) connected to one end of the NTr 28.

【0032】第2実施例によれば、簡単な回路構成によ
り、帰還抵抗値を得ることができる。ただし、前記した
ように、S(ソース)の電圧が4.3V以上の時、Vg
sが0.7V以下となり、抵抗値は無限大となるので、
そのような領域を回避するように、電圧範囲の選定に留
意する必要がある。
According to the second embodiment, a feedback resistance value can be obtained with a simple circuit configuration. However, as described above, when the voltage of S (source) is 4.3 V or more, Vg
Since s becomes 0.7 V or less and the resistance value becomes infinite,
Care must be taken in the selection of the voltage range to avoid such regions.

【0033】図3は本発明の第3実施例を示す発振回路
における帰還抵抗回路図である。
FIG. 3 is a feedback resistor circuit diagram in an oscillation circuit showing a third embodiment of the present invention.

【0034】この図において、31は入力端子(XT端
子)、32は反転出力端子(XT反転端子)、33は第
1のインバータ、34は第2のインバータ、35は入出
力端子間に接続されるP型トランジスタPTr(PMO
S)、36はPTr35のゲート電極、37は電源電圧
Vddに接続される常時オン状態のP型トランジスタP
Tr(PMOS)、38はそのPTr37のゲート電
極、39はそのゲート38に接続されるアース、40は
PTr37及びゲート電極36に接続される抵抗素子、
41は抵抗素子40の他端に接続されるアースである。
In this figure, 31 is an input terminal (XT terminal), 32 is an inverted output terminal (XT inverted terminal), 33 is a first inverter, 34 is a second inverter, and 35 is connected between input and output terminals. P-type transistor PTr (PMO
S) and 36 are gate electrodes of the PTr 35, and 37 is a normally-on P-type transistor P connected to the power supply voltage Vdd.
Tr (PMOS), 38 is a gate electrode of the PTr 37, 39 is a ground connected to the gate 38, 40 is a resistor connected to the PTr 37 and the gate electrode 36,
Reference numeral 41 denotes a ground connected to the other end of the resistance element 40.

【0035】第3実施例によっても、簡単な回路構成に
より、帰還抵抗値を得ることができる。ただし、前記し
たように、D(ドレイン),Sの電圧がGND付近では
帰還抵抗の機能を果たさなくなるので、そのような領域
を回避するように、電圧範囲の選定に留意する必要があ
る。
Also according to the third embodiment, a feedback resistance value can be obtained with a simple circuit configuration. However, as described above, since the voltage of D (drain) and S does not function as a feedback resistor near GND, it is necessary to pay attention to the selection of the voltage range so as to avoid such a region.

【0036】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
It should be noted that the present invention is not limited to the above-described embodiment, and various modifications are possible based on the spirit of the present invention, and these are not excluded from the scope of the present invention.

【0037】[0037]

【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果を奏することができる。
As described above, according to the present invention, the following effects can be obtained.

【0038】(1)請求項1記載の発明によれば、LS
I内に組み込まれる発振回路の帰還抵抗の電源電圧によ
る依存性を低減して、帰還抵抗の安定化を図ることがで
きる。
(1) According to the first aspect of the present invention, LS
The dependency of the feedback resistance of the oscillation circuit incorporated in I on the power supply voltage can be reduced, and the feedback resistance can be stabilized.

【0039】(2)請求項2記載の発明によれば、いか
なる電圧範囲であっても常時帰還抵抗値の電源電圧によ
る変動を抑えることができる。
(2) According to the second aspect of the present invention, it is possible to suppress the fluctuation of the feedback resistance value due to the power supply voltage in any voltage range.

【0040】(3)請求項3又は4記載の発明によれ
ば、簡単な回路構成により、帰還抵抗値を得ることがで
きる。
(3) According to the third or fourth aspect of the present invention, a feedback resistance value can be obtained with a simple circuit configuration.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1実施例を示す発振回路における帰
還抵抗回路図である。
FIG. 1 is a feedback resistor circuit diagram in an oscillation circuit according to a first embodiment of the present invention.

【図2】本発明の第2実施例を示す発振回路における帰
還抵抗回路図である。
FIG. 2 is a feedback resistor circuit diagram in an oscillation circuit showing a second embodiment of the present invention.

【図3】本発明の第3実施例を示す発振回路における帰
還抵抗回路図である。
FIG. 3 is a feedback resistor circuit diagram in an oscillation circuit showing a third embodiment of the present invention.

【図4】従来のセラミック発振子用の発振回路図であ
る。
FIG. 4 is an oscillation circuit diagram for a conventional ceramic oscillator.

【図5】従来のLSI化されたセラミック発振子用の発
振回路図である。
FIG. 5 is an oscillation circuit diagram for a conventional ceramic oscillator formed as an LSI.

【図6】従来のLSI化されたセラミック発振子用の発
振回路の帰還抵抗回路の問題点説明図である。
FIG. 6 is a diagram for explaining a problem of a feedback resistor circuit of a conventional oscillation circuit for a ceramic oscillator formed into an LSI.

【符号の説明】[Explanation of symbols]

1,21,31 入力端子(XT端子) 2,22,32 反転出力端子(XT反転端子) 3,23,33 第1のインバータ 4,24,34 第2のインバータ 5 アナログスイッチ(アナログSW) 6,25 N型トランジスタNTr(NMOS) 7,13,27,40 抵抗素子 8,28 常時オン状態のN型トランジスタNTr
(NMOS) 9,14,29,39,41 アース(G) 11,35 P型トランジスタPTr(PMOS) 12,37 常時オン状態のP型トランジスタPTr
(PMOS) 26 N型トランジスタNTrのゲート電極 36,38 P型トランジスタPTrのゲート電極
1, 21, 31 Input terminal (XT terminal) 2, 22, 32 Inverted output terminal (XT inverted terminal) 3, 23, 33 First inverter 4, 24, 34 Second inverter 5 Analog switch (analog SW) 6 , 25 N-type transistor NTr (NMOS) 7, 13, 27, 40 Resistance element 8, 28 N-type transistor NTr which is always on
(NMOS) 9, 14, 29, 39, 41 Ground (G) 11, 35 P-type transistor PTr (PMOS) 12, 37 P-type transistor PTr which is always on
(PMOS) 26 Gate electrode of N-type transistor NTr 36, 38 Gate electrode of P-type transistor PTr

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 発振回路における帰還抵抗において、 発振回路の帰還抵抗をトランジスタで構成し、該トラン
ジスタのゲート電極には、常時オン状態のトランジスタ
と抵抗素子とで分圧した電圧を与えるように構成したこ
とを特徴とする発振回路における帰還抵抗。
In a feedback resistor in an oscillation circuit, a feedback resistor of the oscillation circuit is constituted by a transistor, and a gate electrode of the transistor is supplied with a voltage divided by a transistor and a resistance element which are always on. A feedback resistor in an oscillation circuit, characterized in that:
【請求項2】 請求項1記載の発振回路における帰還抵
抗において、前記トランジスタはP型トランジスタとN
型トランジスタとが並設され、該P型トランジスタとN
型トランジスタのゲート電極には、常時オン状態のトラ
ンジスタと抵抗素子とで分圧した電圧を与えるように構
成したことを特徴とする発振回路における帰還抵抗。
2. The feedback resistor according to claim 1, wherein the transistor is a P-type transistor and an N-type transistor.
A P-type transistor and an N-type transistor.
A feedback resistor in an oscillation circuit, wherein a voltage divided by a transistor which is always on and a resistive element is applied to a gate electrode of the type transistor.
【請求項3】 請求項1記載の発振回路における帰還抵
抗において、前記トランジスタにN型トランジスタと抵
抗素子とで分圧した電圧が与えられるように構成したこ
とを特徴とする発振回路における帰還抵抗。
3. The feedback resistor in the oscillation circuit according to claim 1, wherein a voltage divided by an N-type transistor and a resistance element is applied to the transistor.
【請求項4】 請求項1記載の発振回路における帰還抵
抗において、前記トランジスタにP型トランジスタと抵
抗素子とで分圧した電圧が与えられるように構成したこ
とを特徴とする発振回路における帰還抵抗。
4. The feedback resistor in the oscillation circuit according to claim 1, wherein a voltage divided by a P-type transistor and a resistance element is applied to the transistor.
JP10348174A 1998-12-08 1998-12-08 Feedback resistor in oscillation circuit Pending JP2000174556A (en)

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