JP2000164893A - 薄膜半導体 - Google Patents
薄膜半導体Info
- Publication number
- JP2000164893A JP2000164893A JP10355426A JP35542698A JP2000164893A JP 2000164893 A JP2000164893 A JP 2000164893A JP 10355426 A JP10355426 A JP 10355426A JP 35542698 A JP35542698 A JP 35542698A JP 2000164893 A JP2000164893 A JP 2000164893A
- Authority
- JP
- Japan
- Prior art keywords
- oxide
- type layer
- thin
- film semiconductor
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Physical Vapour Deposition (AREA)
Abstract
(57)【要約】
【課題】 比較的大面積の構造にも対応でき、薄膜構造
のダイオードが形成可能で、しかも平面以外の部分に直
接形成することも可能な薄膜半導体を実現することがで
きる。 【解決手段】 基板１上に形成され、２つの電極２，５
間に、少なくとも電子輸送性を有するＮ型層３とホール
輸送性を有するＰ型層４とのＰＮ接合構造を有し、Ｎ型
層３は、主成分として、酸化ストロンチウム、酸化マグ
ネシウム、酸化カルシウム、酸化リチウム、酸化ルビジ
ウム、酸化カリウム、酸化ナトリウム、および酸化セシ
ウムから選択される１種または２種以上の酸化物を含有
し、Ｐ型層４は、主成分としてシリコンおよび／または
ゲルマニウムの酸化物を含有する薄膜半導体とした。
のダイオードが形成可能で、しかも平面以外の部分に直
接形成することも可能な薄膜半導体を実現することがで
きる。 【解決手段】 基板１上に形成され、２つの電極２，５
間に、少なくとも電子輸送性を有するＮ型層３とホール
輸送性を有するＰ型層４とのＰＮ接合構造を有し、Ｎ型
層３は、主成分として、酸化ストロンチウム、酸化マグ
ネシウム、酸化カルシウム、酸化リチウム、酸化ルビジ
ウム、酸化カリウム、酸化ナトリウム、および酸化セシ
ウムから選択される１種または２種以上の酸化物を含有
し、Ｐ型層４は、主成分としてシリコンおよび／または
ゲルマニウムの酸化物を含有する薄膜半導体とした。
Description
【０００１】
【発明の属する技術分野】本発明は、Ｐ−Ｎ型接合構造
を有する酸化物薄膜である薄膜半導体に関する。
を有する酸化物薄膜である薄膜半導体に関する。
【０００２】
【従来の技術】従来より種々の半導体デバイスが提案さ
れ実用化されている。半導体においては、Ｐ−Ｎ接合が
重要な構造である。従来の半導体技術は、半導体単結晶
インゴットを輪切りにしたウエハーを用い、合金法、拡
散法、エピタキシャル法、イオン注入法等の技術を用い
てＰ−Ｎ結合構造を形成している。
れ実用化されている。半導体においては、Ｐ−Ｎ接合が
重要な構造である。従来の半導体技術は、半導体単結晶
インゴットを輪切りにしたウエハーを用い、合金法、拡
散法、エピタキシャル法、イオン注入法等の技術を用い
てＰ−Ｎ結合構造を形成している。
【０００３】このように、従来の半導体は、まず単結晶
インゴットを製造しなければならず、製造工程が複雑で
あり、各工程での製造技術も高精度で困難な作業が要求
される。また、製造可能な半導体の大きさが自ずと原料
である単結晶インゴットの大きさに制限されてしまい、
それ以上大きな半導体が得られないといった問題を有し
ていた。この場合、インゴットの大きさを大きくするこ
とも考えられるが、大型で高純度の半導体単結晶インゴ
ットを製造することは困難であり、現実的でない。
インゴットを製造しなければならず、製造工程が複雑で
あり、各工程での製造技術も高精度で困難な作業が要求
される。また、製造可能な半導体の大きさが自ずと原料
である単結晶インゴットの大きさに制限されてしまい、
それ以上大きな半導体が得られないといった問題を有し
ていた。この場合、インゴットの大きさを大きくするこ
とも考えられるが、大型で高純度の半導体単結晶インゴ
ットを製造することは困難であり、現実的でない。
【０００４】また、平面上の任意の位置に、任意の大き
さの薄膜半導体を形成することができれば、他の回路構
成要素とともに、薄膜回路を形成することができ、薄膜
回路の設計の自由度や、応用範囲が拡大する。
さの薄膜半導体を形成することができれば、他の回路構
成要素とともに、薄膜回路を形成することができ、薄膜
回路の設計の自由度や、応用範囲が拡大する。
【０００５】
【発明が解決しようとする課題】本発明の目的は、比較
的大面積の構造にも対応でき、薄膜でのダイオード形成
が可能で、しかも平面以外の部分に直接形成することも
可能な薄膜半導体を実現することである。
的大面積の構造にも対応でき、薄膜でのダイオード形成
が可能で、しかも平面以外の部分に直接形成することも
可能な薄膜半導体を実現することである。
【０００６】
【課題を解決するための手段】上記目的は、下記（１）
〜（４）のいずれかの構成により達成される。 （１） 基板上に形成され、少なくとも電子輸送性を有
するＮ型層とホール輸送性を有するＰ型層とのＰＮ接合
構造を有し、Ｎ型層は、主成分として、酸化ストロンチ
ウム、酸化マグネシウム、酸化カルシウム、酸化リチウ
ム、酸化ルビジウム、酸化カリウム、酸化ナトリウム、
および酸化セシウムから選択される１種または２種以上
の酸化物を含有し、Ｐ型層は、主成分としてシリコンお
よび／またはゲルマニウムの酸化物を含有する薄膜半導
体。 （２） 前記Ｎ型層は、安定剤として酸化シリコン、お
よび／または酸化ゲルマニウムとを含有する上記（１）
の薄膜半導体。 （３） 前記Ｐ型層は、主成分の平均組成を、（Ｓｉ
1-xＧｅx）Ｏyと表したとき ０≦ｘ≦１ ０．２≦ｙ≦２．３ である上記（１）または（２）の薄膜半導体。 （４） 前記Ｐ型層は、さらにドーパントとしてＣｕ、
Ｆｅ、Ｎｉ、Ｒｕ、ＳｎおよびＡｕのいずれか１種以上
を含有する上記（１）〜（３）のいずれかの薄膜半導
体。
〜（４）のいずれかの構成により達成される。 （１） 基板上に形成され、少なくとも電子輸送性を有
するＮ型層とホール輸送性を有するＰ型層とのＰＮ接合
構造を有し、Ｎ型層は、主成分として、酸化ストロンチ
ウム、酸化マグネシウム、酸化カルシウム、酸化リチウ
ム、酸化ルビジウム、酸化カリウム、酸化ナトリウム、
および酸化セシウムから選択される１種または２種以上
の酸化物を含有し、Ｐ型層は、主成分としてシリコンお
よび／またはゲルマニウムの酸化物を含有する薄膜半導
体。 （２） 前記Ｎ型層は、安定剤として酸化シリコン、お
よび／または酸化ゲルマニウムとを含有する上記（１）
の薄膜半導体。 （３） 前記Ｐ型層は、主成分の平均組成を、（Ｓｉ
1-xＧｅx）Ｏyと表したとき ０≦ｘ≦１ ０．２≦ｙ≦２．３ である上記（１）または（２）の薄膜半導体。 （４） 前記Ｐ型層は、さらにドーパントとしてＣｕ、
Ｆｅ、Ｎｉ、Ｒｕ、ＳｎおよびＡｕのいずれか１種以上
を含有する上記（１）〜（３）のいずれかの薄膜半導
体。
【０００７】
【発明の実施の形態】本発明の薄膜半導体は、基板上に
形成され、少なくとも電子輸送性を有するＮ型層とホー
ル輸送性を有するＰ型層とのＰＮ接合構造を有し、Ｎ型
層は、主成分として、酸化ストロンチウム、酸化マグネ
シウム、酸化カルシウム、酸化リチウム、酸化ルビジウ
ム、酸化カリウム、酸化ナトリウム、および酸化セシウ
ムから選択される１種または２種以上の酸化物を含有
し、Ｐ型層は、主成分としてシリコンおよび／またはゲ
ルマニウムの酸化物を含有するものである。
形成され、少なくとも電子輸送性を有するＮ型層とホー
ル輸送性を有するＰ型層とのＰＮ接合構造を有し、Ｎ型
層は、主成分として、酸化ストロンチウム、酸化マグネ
シウム、酸化カルシウム、酸化リチウム、酸化ルビジウ
ム、酸化カリウム、酸化ナトリウム、および酸化セシウ
ムから選択される１種または２種以上の酸化物を含有
し、Ｐ型層は、主成分としてシリコンおよび／またはゲ
ルマニウムの酸化物を含有するものである。
【０００８】上記のような酸化物材料を用いてＰ−Ｎ接
合構造を有する半導体を形成することにより、スパッタ
法、ＣＶＤ法等の気相堆積法を用いた薄膜構造体として
製造することができ、大面積の半導体や、曲面を有する
ような平面以外の構造を有する部材上にも半導体構造を
形成することができ、半導体の応用範囲が広がる。
合構造を有する半導体を形成することにより、スパッタ
法、ＣＶＤ法等の気相堆積法を用いた薄膜構造体として
製造することができ、大面積の半導体や、曲面を有する
ような平面以外の構造を有する部材上にも半導体構造を
形成することができ、半導体の応用範囲が広がる。
【０００９】Ｎ型層は、主成分として酸化リチウム（Ｌ
ｉ2Ｏ）、酸化ルビジウム（Ｒｂ2Ｏ）、酸化カリウム
（Ｋ2Ｏ）、酸化ナトリウム（Ｎａ2Ｏ）、酸化セシウム
（Ｃｓ2Ｏ）、酸化ストロンチウム（ＳｒＯ）、酸化マ
グネシウム（ＭｇＯ）、および酸化カルシウム（Ｃａ
Ｏ）の１種または２種以上を含有する。これらは単独で
用いてもよいし、２種以上を混合して用いてもよく、２
種以上を用いる場合の混合比は任意である。また、これ
らのなかでは酸化ストロンチウムが最も好ましく、次い
で酸化マグネシウム、酸化カルシウム、さらに酸化リチ
ウム（Ｌｉ2Ｏ）の順で好ましく、次いで酸化ルビジウ
ム（Ｒｂ2Ｏ）、次いで酸化カリウム（Ｋ2Ｏ）、および
酸化ナトリウム（Ｎａ2Ｏ）が好ましい。これらを混合
して用いる場合には、これらのなかで酸化ストロンチウ
ムが４０ mol％以上、または酸化リチウムと酸化ルビジ
ウムの総計が４０ mol％以上、特に５０ mol％以上含有
されていることが好ましい。
ｉ2Ｏ）、酸化ルビジウム（Ｒｂ2Ｏ）、酸化カリウム
（Ｋ2Ｏ）、酸化ナトリウム（Ｎａ2Ｏ）、酸化セシウム
（Ｃｓ2Ｏ）、酸化ストロンチウム（ＳｒＯ）、酸化マ
グネシウム（ＭｇＯ）、および酸化カルシウム（Ｃａ
Ｏ）の１種または２種以上を含有する。これらは単独で
用いてもよいし、２種以上を混合して用いてもよく、２
種以上を用いる場合の混合比は任意である。また、これ
らのなかでは酸化ストロンチウムが最も好ましく、次い
で酸化マグネシウム、酸化カルシウム、さらに酸化リチ
ウム（Ｌｉ2Ｏ）の順で好ましく、次いで酸化ルビジウ
ム（Ｒｂ2Ｏ）、次いで酸化カリウム（Ｋ2Ｏ）、および
酸化ナトリウム（Ｎａ2Ｏ）が好ましい。これらを混合
して用いる場合には、これらのなかで酸化ストロンチウ
ムが４０ mol％以上、または酸化リチウムと酸化ルビジ
ウムの総計が４０ mol％以上、特に５０ mol％以上含有
されていることが好ましい。
【００１０】Ｎ型層は、主成分の安定剤として酸化シリ
コン（ＳｉＯ2）、および／または酸化ゲルマニウム
（ＧｅＯ2）を含有する。これらはいずれか一方を用い
てもよいし、両者を混合して用いてもよく、その際の混
合比は任意である。
コン（ＳｉＯ2）、および／または酸化ゲルマニウム
（ＧｅＯ2）を含有する。これらはいずれか一方を用い
てもよいし、両者を混合して用いてもよく、その際の混
合比は任意である。
【００１１】上記の各酸化物は、通常、化学量論的組成
（stoichiometric composition）で存在するが、これか
ら多少偏倚し、非化学量論的組成（non-stoichiometr
y）となっていてもよい。
（stoichiometric composition）で存在するが、これか
ら多少偏倚し、非化学量論的組成（non-stoichiometr
y）となっていてもよい。
【００１２】また、Ｎ型層は、好ましくは上記各構成成
分が全成分に対して、ＳｒＯ、ＭｇＯ、ＣａＯ、Ｌｉ2
Ｏ、Ｒｂ2Ｏ、Ｋ2Ｏ、Ｎａ2Ｏ、Ｃｓ2Ｏ、ＳｉＯ2、Ｇ
ｅＯ2に換算して、 主成分：８０〜９９ mol％、より好ましくは９０〜９５
mol％、 安定剤： １〜２０ mol％、より好ましくは ５〜１０
mol％、 含有する。
分が全成分に対して、ＳｒＯ、ＭｇＯ、ＣａＯ、Ｌｉ2
Ｏ、Ｒｂ2Ｏ、Ｋ2Ｏ、Ｎａ2Ｏ、Ｃｓ2Ｏ、ＳｉＯ2、Ｇ
ｅＯ2に換算して、 主成分：８０〜９９ mol％、より好ましくは９０〜９５
mol％、 安定剤： １〜２０ mol％、より好ましくは ５〜１０
mol％、 含有する。
【００１３】Ｎ型層の膜厚としては、好ましくは１〜２
０nm、より好ましくは３〜８nmである。
０nm、より好ましくは３〜８nmである。
【００１４】Ｐ型層は、シリコンおよび／またはゲルマ
ニウムの酸化物を主成分とする。
ニウムの酸化物を主成分とする。
【００１５】また、好ましくは、主成分の平均組成を、
（Ｓｉ1-xＧｅx）Ｏyと表したとき ０≦ｘ≦１ ０．２≦ｙ≦２．３ である。
（Ｓｉ1-xＧｅx）Ｏyと表したとき ０≦ｘ≦１ ０．２≦ｙ≦２．３ である。
【００１６】酸素の含有量を表すｙは、上記組成範囲と
なっていればよく、０．２以上であって２．３以下であ
る。ｙがこれより大きくても、ｙがこれより小さくても
ホール注入能が低下し、ダイオード特性が低下してく
る。また、好ましくは０．５以上であって２．１以下で
ある。
なっていればよく、０．２以上であって２．３以下であ
る。ｙがこれより大きくても、ｙがこれより小さくても
ホール注入能が低下し、ダイオード特性が低下してく
る。また、好ましくは０．５以上であって２．１以下で
ある。
【００１７】Ｐ型層は、酸化ケイ素でも酸化ゲルマニウ
ムでもよく、それらの混合薄膜でもよい。これらの組成
比を表すｘは、０≦ｘ≦１である。また、好ましくはｘ
は０．４以下、より好ましくは０．３以下、特に０．２
以下であることが好ましい。
ムでもよく、それらの混合薄膜でもよい。これらの組成
比を表すｘは、０≦ｘ≦１である。また、好ましくはｘ
は０．４以下、より好ましくは０．３以下、特に０．２
以下であることが好ましい。
【００１８】あるいは、ｘは好ましくは０．６以上、よ
り好ましくは０．７以上、特に０．８以上であってもよ
い。
り好ましくは０．７以上、特に０．８以上であってもよ
い。
【００１９】上記酸素の含有量は、膜中の平均組成であ
り、蛍光Ｘ線分析、ラザフォード後方散乱等により確認
することができる。
り、蛍光Ｘ線分析、ラザフォード後方散乱等により確認
することができる。
【００２０】Ｐ型層は、好ましくはさらにドーパントと
してＣｕ、Ｆｅ、Ｎｉ、Ｒｕ、ＳｎおよびＡｕのいずれ
か１種以上を含有する。中でも、Ｃｕ、Ｎｉ、Ｓｎ、特
にＮｉを含有することが好ましい。これらのドーパント
の含有量は、前記主成分に対して好ましくは１０at％以
下、より好ましくは０．０５〜１０at％、さらには０．
１〜１０at％、特に０．５〜５at％であることが好まし
い。含有量がこれを超えると半導体（ダイオード）とし
ての機能が低下してくる。２種以上を併用する場合、合
計の含有量は上記の範囲にすることが好ましい。
してＣｕ、Ｆｅ、Ｎｉ、Ｒｕ、ＳｎおよびＡｕのいずれ
か１種以上を含有する。中でも、Ｃｕ、Ｎｉ、Ｓｎ、特
にＮｉを含有することが好ましい。これらのドーパント
の含有量は、前記主成分に対して好ましくは１０at％以
下、より好ましくは０．０５〜１０at％、さらには０．
１〜１０at％、特に０．５〜５at％であることが好まし
い。含有量がこれを超えると半導体（ダイオード）とし
ての機能が低下してくる。２種以上を併用する場合、合
計の含有量は上記の範囲にすることが好ましい。
【００２１】Ｐ型層の膜厚としては、特に制限はない
が、０．５〜１００nm、特に５〜３０nm程度が好まし
い。Ｐ型層がこれより薄くても厚くても、半導体として
の機能が低下してくる。
が、０．５〜１００nm、特に５〜３０nm程度が好まし
い。Ｐ型層がこれより薄くても厚くても、半導体として
の機能が低下してくる。
【００２２】上記Ｎ型層、Ｐ型層は、他に、不純物とし
て、スパッタガスに用いるＮｅ、Ａｒ、Ｋｒ、Ｘｅ等を
好ましくは合計１０at％以下、より好ましくは０．０１
〜２wt％、特に０．０５〜１．５wt％程度含有していて
もよい。これらの元素は１種でも２種以上を含有してい
てもよく、これらを２種以上含有するときの比率は任意
である。
て、スパッタガスに用いるＮｅ、Ａｒ、Ｋｒ、Ｘｅ等を
好ましくは合計１０at％以下、より好ましくは０．０１
〜２wt％、特に０．０５〜１．５wt％程度含有していて
もよい。これらの元素は１種でも２種以上を含有してい
てもよく、これらを２種以上含有するときの比率は任意
である。
【００２３】これらの元素はスパッタガスとして使用さ
れ、Ｎ型層、Ｐ型層の成膜時に混入する。これらの元素
の含有量が多くなると注入、トラップ効果が極端に低下
し、所望の性能が得られない。
れ、Ｎ型層、Ｐ型層の成膜時に混入する。これらの元素
の含有量が多くなると注入、トラップ効果が極端に低下
し、所望の性能が得られない。
【００２４】スパッタガスの含有量は、成膜時の圧力
と、スパッタガスと酸素の流量比、成膜レート等によ
り、特に成膜時の圧力で決められる。スパッタガスの含
有量を上記範囲とするためには、高真空側で成膜した方
が好ましく、具体的には、１Pa以下、特に０．１〜１Pa
の範囲が好ましい。
と、スパッタガスと酸素の流量比、成膜レート等によ
り、特に成膜時の圧力で決められる。スパッタガスの含
有量を上記範囲とするためには、高真空側で成膜した方
が好ましく、具体的には、１Pa以下、特に０．１〜１Pa
の範囲が好ましい。
【００２５】なお、Ｎ型層、Ｐ型層の全体の平均値とし
て上記のような組成であれば、均一でなくてもよく、膜
厚方向に濃度勾配を有する構造としてもよい。
て上記のような組成であれば、均一でなくてもよく、膜
厚方向に濃度勾配を有する構造としてもよい。
【００２６】Ｎ型層、Ｐ型層は、通常、非晶質状態であ
る。
る。
【００２７】上記のＮ型層、Ｐ型層の製造方法として
は、スパッタ法、ＥＢ蒸着法などの各種の物理的または
化学的な薄膜形成方法などが可能であるが、スパッタ法
が好ましい。
は、スパッタ法、ＥＢ蒸着法などの各種の物理的または
化学的な薄膜形成方法などが可能であるが、スパッタ法
が好ましい。
【００２８】Ｎ型層、Ｐ型層を有する半導体薄膜をスパ
ッタ法で形成する場合、スパッタ時のスパッタガスの圧
力は、０．１〜１Paの範囲が好ましい。スパッタガス
は、通常のスパッタ装置に使用される不活性ガス、例え
ばＡｒ，Ｎｅ，Ｘｅ，Ｋｒ等が使用できる。また、必要
によりＮ2 を用いてもよい。スパッタ時の雰囲気として
は、上記スパッタガスに加えＯ2 を１〜９９％程度混合
して反応性スパッタを行ってもよい。ターゲットとして
は上記酸化物を用い、１元または多元スパッタとすれば
よい。
ッタ法で形成する場合、スパッタ時のスパッタガスの圧
力は、０．１〜１Paの範囲が好ましい。スパッタガス
は、通常のスパッタ装置に使用される不活性ガス、例え
ばＡｒ，Ｎｅ，Ｘｅ，Ｋｒ等が使用できる。また、必要
によりＮ2 を用いてもよい。スパッタ時の雰囲気として
は、上記スパッタガスに加えＯ2 を１〜９９％程度混合
して反応性スパッタを行ってもよい。ターゲットとして
は上記酸化物を用い、１元または多元スパッタとすれば
よい。
【００２９】スパッタ法としてはＲＦ電源を用いた高周
波スパッタ法や、ＤＣ反応性スパッタ法等が使用できる
が、特にＲＦスパッタが好ましい。スパッタ装置の電力
としては、好ましくはＲＦスパッタで０．１〜１０Ｗ／
cm2 の範囲が好ましく、成膜レートは０．５〜１０nm／
min 、特に１〜５nm／min の範囲が好ましい。成膜時の
基板温度としては、室温（２５℃）〜１５０℃程度であ
る。
波スパッタ法や、ＤＣ反応性スパッタ法等が使用できる
が、特にＲＦスパッタが好ましい。スパッタ装置の電力
としては、好ましくはＲＦスパッタで０．１〜１０Ｗ／
cm2 の範囲が好ましく、成膜レートは０．５〜１０nm／
min 、特に１〜５nm／min の範囲が好ましい。成膜時の
基板温度としては、室温（２５℃）〜１５０℃程度であ
る。
【００３０】陰極、陽極は、特に限定される必要はな
く、通常の金属等の高伝導率の物質を用いることができ
る。なかでも、導電率や扱い易さの点で、Ａｌ，Ａｇ，
Ｉｎ，Ｔｉ，Ｃｕ，Ａｕ，Ｍｏ，Ｗ，Ｐｔ，Ｐｄおよび
Ｎｉ、特にＡｌ，Ａｇから選択される１種または２種等
の金属元素が好ましい。
く、通常の金属等の高伝導率の物質を用いることができ
る。なかでも、導電率や扱い易さの点で、Ａｌ，Ａｇ，
Ｉｎ，Ｔｉ，Ｃｕ，Ａｕ，Ｍｏ，Ｗ，Ｐｔ，Ｐｄおよび
Ｎｉ、特にＡｌ，Ａｇから選択される１種または２種等
の金属元素が好ましい。
【００３１】これら電極薄膜の厚さは、所望の電流を流
すことのできる一定以上の厚さとすれば良く、５０nm以
上、好ましくは１００nm以上とすればよい。また、その
上限値には特に制限はないが、通常膜厚は５０〜５００
nm程度とすればよい。
すことのできる一定以上の厚さとすれば良く、５０nm以
上、好ましくは１００nm以上とすればよい。また、その
上限値には特に制限はないが、通常膜厚は５０〜５００
nm程度とすればよい。
【００３２】
【実施例】以下、本発明の具体的実施例を示し、本発明
をさらに詳細に説明する。 ＜実施例１＞ガラス基板として３００mm×４００mmを用
意し、中性洗剤を用いてスクラブ洗浄した。
をさらに詳細に説明する。 ＜実施例１＞ガラス基板として３００mm×４００mmを用
意し、中性洗剤を用いてスクラブ洗浄した。
【００３３】真空蒸着装置の基板ホルダーに固定して、
槽内を１×１０-4Pa以下まで減圧し、減圧を保ったま
ま、Ａｌを２００nmの厚さに蒸着して陰極とした。
槽内を１×１０-4Pa以下まで減圧し、減圧を保ったま
ま、Ａｌを２００nmの厚さに蒸着して陰極とした。
【００３４】さらに、減圧を保ったまま、スパッタ装置
に移し、原料として酸化ストロンチウム（ＳｒＯ）、酸
化リチウム（Ｌｉ2Ｏ）、酸化シリコン（ＳｉＯ2 ）
を、全成分に対しそれぞれ、 ＳｒＯ：８０ mol％ Ｌｉ2Ｏ ：１０ mol％ ＳｉＯ2 ：１０ mol％ となるように混合したターゲットを用い、Ｎ型層を８nm
の膜厚に成膜した。このときの成膜条件として、基板温
度２５℃、スパッタガスＡｒ、成膜レート１nm／min 、
動作圧力０．５Pa、投入電力５Ｗ／cm2 とした。このと
き、Ａｒ／Ｏ2：１／１として１００SCCM供給しながら
成膜した。
に移し、原料として酸化ストロンチウム（ＳｒＯ）、酸
化リチウム（Ｌｉ2Ｏ）、酸化シリコン（ＳｉＯ2 ）
を、全成分に対しそれぞれ、 ＳｒＯ：８０ mol％ Ｌｉ2Ｏ ：１０ mol％ ＳｉＯ2 ：１０ mol％ となるように混合したターゲットを用い、Ｎ型層を８nm
の膜厚に成膜した。このときの成膜条件として、基板温
度２５℃、スパッタガスＡｒ、成膜レート１nm／min 、
動作圧力０．５Pa、投入電力５Ｗ／cm2 とした。このと
き、Ａｒ／Ｏ2：１／１として１００SCCM供給しながら
成膜した。
【００３５】次いで、ターゲットにＳｉＯ1.8 にＮｉ：
３at％添加したものを用い、Ｐ型層を２０nmの膜厚に成
膜した。このときのスパッタガスはＡｒに対しＯ2 を２
０％混入して用いた、基板温度２５℃、成膜レート１nm
／min 、動作圧力０．５Pa、投入電力５Ｗ／cm2 とし
た。成膜したホール注入層の組成は、ＳｉＯ1.7であっ
た。
３at％添加したものを用い、Ｐ型層を２０nmの膜厚に成
膜した。このときのスパッタガスはＡｒに対しＯ2 を２
０％混入して用いた、基板温度２５℃、成膜レート１nm
／min 、動作圧力０．５Pa、投入電力５Ｗ／cm2 とし
た。成膜したホール注入層の組成は、ＳｉＯ1.7であっ
た。
【００３６】さらに、真空蒸着装置に戻し、Ａｌを２０
０nmの厚さに蒸着して陽極とし、図１に示すような、基
板１側から、陰極２、Ｎ型層３、Ｐ型層４、陽極５を有
する構造の薄膜ダイオードを得た。
０nmの厚さに蒸着して陽極とし、図１に示すような、基
板１側から、陰極２、Ｎ型層３、Ｐ型層４、陽極５を有
する構造の薄膜ダイオードを得た。
【００３７】得られた薄膜ダイオードに、図１に示すよ
うにして電極Ｅ、制限抵抗Ｒ、電流計Ａおよび電圧計Ｖ
を接続し、Ｖ−Ｉ特性を測定したところ、図２に示すよ
うなダイオード特性を示した。なお、電源Ｅは図示例で
は順方向電圧を印加するように表示しているが、逆方向
の電圧も印加できるようになっている。このとき、１０
０μA/cm2 の電流密度でのＶF ＝５V 、逆バイアス時の
ＩB ＝０．１μA/cm2であった。また、基板面上の各点
での１００μA/cm2 の電流密度での順方向電圧ＶF を測
定したところ、変動率：±２０％以内であることが確認
できた。
うにして電極Ｅ、制限抵抗Ｒ、電流計Ａおよび電圧計Ｖ
を接続し、Ｖ−Ｉ特性を測定したところ、図２に示すよ
うなダイオード特性を示した。なお、電源Ｅは図示例で
は順方向電圧を印加するように表示しているが、逆方向
の電圧も印加できるようになっている。このとき、１０
０μA/cm2 の電流密度でのＶF ＝５V 、逆バイアス時の
ＩB ＝０．１μA/cm2であった。また、基板面上の各点
での１００μA/cm2 の電流密度での順方向電圧ＶF を測
定したところ、変動率：±２０％以内であることが確認
できた。
【００３８】
【発明の効果】以上のように本発明によれば、比較的大
面積の構造にも対応でき、薄膜構造のダイオードが形成
可能で、しかも平面以外の部分に直接形成することも可
能な薄膜半導体を実現することができる。
面積の構造にも対応でき、薄膜構造のダイオードが形成
可能で、しかも平面以外の部分に直接形成することも可
能な薄膜半導体を実現することができる。
【図１】本発明の薄膜ダイオードの基本構成を示す概略
断面図である。
断面図である。
【図２】本発明の薄膜ダイオードのＶ−Ｉ特性を示すグ
ラフである。
ラフである。
１ 基板 ２ 陰極 ３ 電子注入性を有する層 ４ 電子トラップ性を有する層 ５ 陽極
Claims (4)
- 【請求項１】 基板上に形成され、少なくとも電子輸送
性を有するＮ型層とホール輸送性を有するＰ型層とのＰ
Ｎ接合構造を有し、 前記Ｎ型層は、主成分として、酸化ストロンチウム、酸
化マグネシウム、酸化カルシウム、酸化リチウム、酸化
ルビジウム、酸化カリウム、酸化ナトリウム、および酸
化セシウムから選択される１種または２種以上の酸化物
を含有し、 前記Ｐ型層は、主成分としてシリコンおよび／またはゲ
ルマニウムの酸化物を含有する薄膜半導体。 - 【請求項２】 前記Ｎ型層は、安定剤として酸化シリコ
ン、および／または酸化ゲルマニウムとを含有する請求
項１の薄膜半導体。 - 【請求項３】 前記Ｐ型層は、主成分の平均組成を、 （Ｓｉ1-xＧｅx）Ｏyと表したとき ０≦ｘ≦１ ０．２≦ｙ≦２．３ である請求項１または２の薄膜半導体。
- 【請求項４】 前記Ｐ型層は、さらにドーパントとして
Ｃｕ、Ｆｅ、Ｎｉ、Ｒｕ、ＳｎおよびＡｕのいずれか１
種以上を含有する請求項１〜３のいずれかの薄膜半導
体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10355426A JP2000164893A (ja) | 1998-11-30 | 1998-11-30 | 薄膜半導体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10355426A JP2000164893A (ja) | 1998-11-30 | 1998-11-30 | 薄膜半導体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000164893A true JP2000164893A (ja) | 2000-06-16 |
Family
ID=18443889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10355426A Withdrawn JP2000164893A (ja) | 1998-11-30 | 1998-11-30 | 薄膜半導体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000164893A (ja) |
-
1998
- 1998-11-30 JP JP10355426A patent/JP2000164893A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20100269907A1 (en) | Thin-film solar cell having a molybdenum-containing back electrode layer | |
| US20030064541A1 (en) | ZnO film, method for manufacturing the same, and luminescent element including the same | |
| US7172813B2 (en) | Zinc oxide crystal growth substrate | |
| US4201999A (en) | Low barrier Schottky diodes | |
| TW200842199A (en) | Thin film semiconductor material produced through reactive sputtering of zinc target using nitrogen gases | |
| JP2001089846A (ja) | 低抵抗ｉｔｏ薄膜及びその製造方法 | |
| TW200939470A (en) | Oxide semiconductor material and method for manufacturing the same, electronic device and field effect transistor | |
| US10651323B2 (en) | Devices and methods featuring the addition of refractory metals to contact interface layers | |
| US20120068265A1 (en) | Wiring layer structure and process for manufacture thereof | |
| KR100374782B1 (ko) | 전계 방출형 전자원 및 그 제조방법 | |
| JPH03150218A (ja) | 超電導薄膜の作製方法 | |
| US4342879A (en) | Thin film photovoltaic device | |
| KR20000028951A (ko) | 태양 전지용 박막 제조 방법 | |
| Yang et al. | Electrochemical aspects of the formation of Bi2Te3 thin film via the route of ECALE | |
| JP2013211397A (ja) | ｐ型半導体材料、および光電変換装置の作製方法 | |
| KR20190024675A (ko) | 금속 칼코겐 화합물 박막의 제조 방법 | |
| JP2000164893A (ja) | 薄膜半導体 | |
| JPH0284782A (ja) | ジョセフソン素子の製造方法 | |
| JP3439597B2 (ja) | ｎ型ＳｉＣ用オーミック電極とその製造方法 | |
| Gessert et al. | Study of ZnTe: Cu/metal interfaces in CdS/CdTe phovoltaic solar cells | |
| CN100386848C (zh) | 半导体用合金材料及半导体芯片的制备方法 | |
| JPH11340511A (ja) | 電極の製造方法 | |
| EP0056737A2 (en) | Method of manufacturing a semiconductor device using molecular beam epitaxy | |
| JP5118276B2 (ja) | 半導体装置用ゲート絶縁膜形成用スパッタリングターゲット、同製造方法及び半導体装置用ゲート絶縁膜 | |
| JP2000101109A (ja) | 太陽電池素子用基板、太陽電池素子及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040601 |
|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060207 |