JP2000156509A - Multielement compound zener diode - Google Patents
Multielement compound zener diodeInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、P型半導体基板の
裏面を共通のアノードとして、P型半導体基板の主面側
にツェナーダイオード素子となるPN接合を並列して複
数設けた多素子複合型ツェナーダイオードに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-element composite type in which a plurality of PN junctions serving as Zener diode elements are provided in parallel on the main surface of a P-type semiconductor substrate, with the back surface of the P-type semiconductor substrate serving as a common anode. It relates to a Zener diode.
【0002】[0002]
【従来の技術】ツェナーダイオードとは、PN接合に逆
方向電圧を印加すると、ある電圧において急激に電流が
流れ始める降伏現象(ツェナー降伏)を利用したダイオ
ードである。ツェナー降伏を生じている範囲では、電流
が増えるだけで電圧は一定値に保持される特性を有する
ことからツェナーダイオードは定電圧素子として使用さ
れている。ツェナー降伏を始める電圧をツェナー電圧
(Vz)と呼んでいる。2. Description of the Related Art A Zener diode is a diode utilizing a breakdown phenomenon (Zener breakdown) in which a current starts to flow rapidly at a certain voltage when a reverse voltage is applied to a PN junction. In the range where Zener breakdown occurs, the Zener diode is used as a constant voltage element because it has a characteristic that the voltage is maintained at a constant value only by increasing the current. The voltage at which Zener breakdown starts is called the Zener voltage (Vz).
【0003】図5は一般的なツェナーダイオードの断面
図である。N型のシリコン基板1の主面中央部にP+ 型
領域3を設け、ツェナーダイオード素子となるPN接合
4を形作っている。P+ 型領域3の外周縁には重複して
P型のガードリング5を環状に形成し、PN接合4の劣
化を防止している。P+ 型領域3の中央部表面を除くシ
リコン基板1の主面はシリコン酸化膜7で覆われ、シリ
コン基板1の主面に露出するP+ 型領域3にはAl層な
どからなるアノード電極8が設けられている。また、シ
リコン基板1の裏面にはNi−Au層などからなるカソ
ード電極9が設けられている。FIG. 5 is a sectional view of a general zener diode. A P + -type region 3 is provided at the center of the main surface of an N-type silicon substrate 1 to form a PN junction 4 serving as a Zener diode element. A P-type guard ring 5 is formed in an annular shape so as to overlap with the outer peripheral edge of the P + -type region 3 to prevent the PN junction 4 from deteriorating. The main surface of the silicon substrate 1 excluding the central surface of the P + type region 3 is covered with a silicon oxide film 7, and the P + type region 3 exposed on the main surface of the silicon substrate 1 has an anode electrode 8 made of an Al layer or the like. Is provided. On the back surface of the silicon substrate 1, a cathode electrode 9 made of a Ni-Au layer or the like is provided.
【0004】最近の情報端末機器には、データ通信を目
的として多数の外部端子が設けられたものがある。この
外部端子に加わる静電気などによって電子回路が破壊す
るのを防止するサージ保護素子として使用されるツェナ
ーダイオードの需要が増加している。このような用途に
用いる場合、ツェナーダイオードは外部端子と同数だけ
必要となる。しかし、携帯情報機器では小型化が必要不
可欠であり、電子部品の実装スペースに余裕がないこと
が多い。このため、1つのパッケージに2つ以上のチッ
プを搭載した多チップ複合型のツェナーダイオードが使
用されている。図6はその一例を示す図であり、カソー
ド端子23、23にはそれぞれツェナーダイオード素子
が形成されたチップ21、21が搭載され、チップ2
1、21の主面にそれぞれ設けられたアノード電極(図
示せず)からワイヤ24により共通のアノード端子22
に結線され、樹脂パッケージ25内に封止されている。[0004] Some recent information terminal devices are provided with a large number of external terminals for the purpose of data communication. There is an increasing demand for a Zener diode used as a surge protection element for preventing an electronic circuit from being damaged by static electricity or the like applied to the external terminal. When used for such an application, the same number of Zener diodes as external terminals are required. However, miniaturization is indispensable in portable information devices, and there is often no room for mounting space for electronic components. For this reason, a multi-chip composite type Zener diode having two or more chips mounted in one package is used. FIG. 6 is a diagram showing an example of such a case. Chips 21, 21 each having a Zener diode element formed thereon are mounted on cathode terminals 23, 23, respectively.
A common anode terminal 22 is connected to an anode electrode (not shown) provided on the main surfaces of
, And sealed in the resin package 25.
【0005】[0005]
【発明が解決しようとする課題】上記説明した従来の多
チップ複合型のツェナーダイオードでは、1つのパッケ
ージに搭載するチップ数の分だけダイボンディング工程
が必要であり、製造コスト上昇の原因となっていた。ま
た、複数のチップが平面実装されているため、平面的な
占有スペースが大きく、パッケージの小型化が困難であ
った。In the above-mentioned conventional multi-chip composite type Zener diode, a die bonding process is required for the number of chips mounted on one package, which causes an increase in manufacturing cost. Was. In addition, since a plurality of chips are mounted on a plane, the space occupied by the plane is large, and it is difficult to reduce the size of the package.
【0006】本発明は上記問題を解決するものであり、
その課題は製造コストが低く、小型化も実現できる多素
子複合型ツェナーダイオードを提供することを目的とす
る。[0006] The present invention is to solve the above problems,
It is an object of the present invention to provide a multi-element composite Zener diode that can be manufactured at low cost and can be downsized.
【0007】[0007]
【課題を解決するための手段】上記課題を解決するため
に本発明は、P型半導体基板の裏面を共通のアノードと
して、P型半導体基板の主面側にツェナーダイオード素
子となるPN接合を並列して複数設けた多素子複合型ツ
ェナーダイオードであって、並列するPN接合に定格ツ
ェナー電圧を印加した際に、PN接合から発生するリー
ク電流が隣接するPN接合の互いのツェナー降伏に影響
を及ぼさない程度に、前記並列するPN接合がそれぞれ
電気的に分離したものである。According to the present invention, there is provided a P-type semiconductor substrate comprising a back surface of a P-type semiconductor substrate as a common anode, and a PN junction serving as a Zener diode element connected in parallel to the main surface of the P-type semiconductor substrate. A plurality of multi-element composite type Zener diodes, wherein when a rated Zener voltage is applied to parallel PN junctions, a leakage current generated from the PN junction affects the Zener breakdown of adjacent PN junctions. The parallel PN junctions are electrically separated to the extent that they are not present.
【0008】このような多素子複合型ツェナーダイオー
ドのチップを共通のアノード端子に搭載し、チップ主面
に並列して形成した複数のカソード電極と複数のカソー
ド端子とをそれぞれ結線し、1つのパッケージに収納す
ることで、アノードコモンタイプの多素子複合型ツェナ
ーダイオードとして用いることができる。従来は多素子
複合型のツェナーダイオードを得るには複数のチップが
必要であったのが、これによりワンチップで多素子の役
目を果たすため、チップを端子に搭載するダイボンディ
ング工程が1回ですみ、製造コストを低減することがで
きる。また、パッケージサイズを小型化することもでき
る。[0008] A chip of such a multi-element composite type Zener diode is mounted on a common anode terminal, and a plurality of cathode electrodes and a plurality of cathode terminals formed in parallel on the chip main surface are connected to each other to form one package. In this case, it can be used as an anode common type multi-element composite type Zener diode. In the past, multiple chips were required to obtain a multi-element composite type Zener diode, but this allows one chip to perform the function of multiple elements, so the die bonding process of mounting the chip on the terminal is one time In addition, manufacturing costs can be reduced. Further, the package size can be reduced.
【0009】本発明の多素子複合型ツェナーダイオード
において、前記隣接するPN接合のツェナー降伏に影響
を及ぼさない程度とは、第1のPN接合に10mAの順
方向電流を流した状態で、第2のPN接合に定格ツェナ
ー電圧よりも低い逆方向電圧を印加した際に、前記第2
のPN接合から前記第1のPN接合に向けて流れるリー
ク電流が50nA以下としたものである。第2のPN接
合に印加する逆方向電圧は、定格ツェナー電圧の60%
程度が好適である。In the multi-element composite type Zener diode of the present invention, the extent that the Zener breakdown of the adjacent PN junction is not affected is defined as a condition that a forward current of 10 mA flows through the first PN junction. When a reverse voltage lower than the rated Zener voltage is applied to the PN junction of
And the leakage current flowing from the PN junction to the first PN junction is 50 nA or less. The reverse voltage applied to the second PN junction is 60% of the rated zener voltage.
The degree is preferred.
【0010】また、前記隣接するPN接合のツェナー降
伏に影響を及ぼさない程度とは、並列するPN接合に定
格ツェナー電圧を印加した際に、隣接するPN接合から
広がる空乏層が互いに接触しない状態としたものであ
る。In addition, the extent that the Zener breakdown of the adjacent PN junction is not affected is defined as a state where the depletion layers extending from the adjacent PN junctions do not contact each other when a rated Zener voltage is applied to the parallel PN junctions. It was done.
【0011】このような多素子複合型ツェナーダイオー
ドとすることにより、ワンチップに形成した複数のツェ
ナーダイオード素子を互いのツェナー降伏に影響を及ぼ
すことなく、独立したツェナーダイオードとして用いる
ことができる。With such a multi-element composite Zener diode, a plurality of Zener diode elements formed on one chip can be used as independent Zener diodes without affecting the Zener breakdown of each other.
【0012】これらの特性を実現するために本発明は、
並列するPN接合間にP+ 型のアイソレーションを形成
したものである。P型半導体基板の不純物濃度が1×1
017〜1×1020cm3 、定格ツェナー電圧が50V以
下である場合において、このP+ 型のアイソレーション
の不純物濃度は、1×1019〜1×1020cm3 の範囲
に設定することで、並列するツェナーダイオード素子を
電気的に分離することができる。In order to realize these characteristics, the present invention provides:
A P + -type isolation is formed between the parallel PN junctions. The impurity concentration of the P-type semiconductor substrate is 1 × 1
In the case of 0 17 to 1 × 10 20 cm 3 and the rated Zener voltage is 50 V or less, the impurity concentration of this P + type isolation should be set in the range of 1 × 10 19 to 1 × 10 20 cm 3. Thus, the parallel Zener diode elements can be electrically separated.
【0013】また、P型半導体基板の不純物濃度が1×
1017〜1×1020cm3 、定格ツェナー電圧が50V
以下である場合において、前記隣接するPN接合間の距
離を50〜100μmとすることで、並列するツェナー
ダイオード素子を電気的に分離することができる。The impurity concentration of the P-type semiconductor substrate is 1 ×
10 17 -1 × 10 20 cm 3 , rated zener voltage is 50V
In the following cases, the parallel Zener diode elements can be electrically separated by setting the distance between the adjacent PN junctions to 50 to 100 μm.
【0014】[0014]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。Embodiments of the present invention will be described below with reference to the drawings.
【0015】図1は本発明の一実施の形態による多素子
複合型ツェナーダイオードの断面図である。図1に示す
ようにP型のシリコン基板1の主面には並列して2つの
N+型領域2、2が形成され、ツェナーダイオード素子
となるPN接合4、4が形作られている。N+ 型領域
2、2それぞれの外周縁には重複してN型領域からなる
環状のガードリング5、5が形成されている。並列する
PN接合4、4間にはP+ 型領域からなるアイソレーシ
ョン6が形成されている。N+ 型領域2、2の中央部表
面を除くシリコン基板1の主面はシリコン酸化膜7で覆
われ、シリコン基板1の主面に露出するN+ 型領域2、
2部分にはAl層からなるそれぞれのカソード電極9、
9が設けられている。また、シリコン基板1の裏面には
Ni−Au層からなる共通のアノード電極8が設けられ
ている。FIG. 1 is a sectional view of a multi-element composite type Zener diode according to an embodiment of the present invention. As shown in FIG. 1, two N + -type regions 2 and 2 are formed in parallel on the main surface of a P-type silicon substrate 1 to form PN junctions 4 and 4 serving as Zener diode elements. On the outer peripheral edge of each of the N + -type regions 2, annular guard rings 5, 5 composed of N-type regions are formed so as to overlap. An isolation 6 composed of a P + type region is formed between the parallel PN junctions 4. The main surface of the silicon substrate 1 excluding the central surface of the N + -type regions 2 and 2 is covered with a silicon oxide film 7, and the N + -type regions 2 and
In two parts, each cathode electrode 9 made of an Al layer,
9 are provided. On the back surface of the silicon substrate 1, a common anode electrode 8 made of a Ni-Au layer is provided.
【0016】このようにP型のシリコン基板1の裏面を
共通のアノード電極8として、シリコン基板1の主面に
ツェナーダイオード素子となるPN接合4、4を並列し
て設けた多素子複合型ツェナーダイオードを構成してい
る。As described above, a multi-element composite Zener in which PN junctions 4 and 4 serving as Zener diode elements are provided in parallel on the main surface of the silicon substrate 1 with the back surface of the P-type silicon substrate 1 serving as a common anode electrode 8. Constitutes a diode.
【0017】本実施の形態では、シリコン基板1は不純
物濃度が4.5×1018cm3 程度、比抵抗が20Ωc
m程度となるようにボロンをドーピングし、PN接合4
を形成するN+ 型領域2は不純物濃度が5×1019cm
3 程度、比抵抗が1.5mΩcm程度となるようにリン
をドーピングした。また、ガードリング5を形成するN
型領域は不純物濃度が1.8×1019cm3 程度、比抵
抗が4mΩcm程度となるようにボロンをドーピング
し、アイソレーション6を形成するP+ 型領域は不純物
濃度が1.5×1019cm3 程度、比抵抗が7.5mΩ
cm程度となるようにボロンをドーピングし、定格ツェ
ナー電圧(Vz)が8.2Vとなるように設定した。In this embodiment, the silicon substrate 1 has an impurity concentration of about 4.5 × 10 18 cm 3 and a specific resistance of 20Ωc.
m and a PN junction 4
Forming an N + -type region 2 is an impurity concentration of 5 × 10 19 cm
Phosphorus was doped so that the specific resistance was about 3 and the specific resistance was about 1.5 mΩcm. In addition, N forming the guard ring 5
The type region is doped with boron so as to have an impurity concentration of about 1.8 × 10 19 cm 3 and a specific resistance of about 4 mΩcm, and the P + type region forming the isolation 6 has an impurity concentration of 1.5 × 10 19 cm 3. cm 3 , specific resistance 7.5mΩ
cm, and the rated zener voltage (Vz) was set to 8.2 V.
【0018】図2は上記説明した多素子複合型ツェナー
ダイオードのパッケージ概略図であり、チップ21は共
通のアノード端子22に搭載され、チップ21の主面に
設けられたそれぞれのカソード電極(図示せず)とカソ
ード端子23、23がワイヤ24、24により結線され
た状態で樹脂パッケージ25内に封止される。本実施の
形態ではチップサイズを0.4mm角とし、樹脂パッケ
ージは長さ1.6mm、幅0.8mmのものを採用し
た。なお、図3はこの状態を示す回路図である。FIG. 2 is a schematic view of a package of the multi-element composite type Zener diode described above. The chip 21 is mounted on a common anode terminal 22 and each cathode electrode (not shown) provided on the main surface of the chip 21. ) And the cathode terminals 23, 23 are sealed in a resin package 25 in a state where they are connected by wires 24, 24. In this embodiment, the chip size is 0.4 mm square, and the resin package has a length of 1.6 mm and a width of 0.8 mm. FIG. 3 is a circuit diagram showing this state.
【0019】このような多素子複合型ツェナーダイオー
ドに定格ツェナー電圧を印加した際、隣接するPN接合
が互いのツェナー降伏に影響を及ぼさない程度に電気的
に分離していることが必要となる。具体的には、PN接
合に定格ツェナー電圧を印加した際に、PN接合から広
がる空乏層同士が接触しないこと、また隣接するPN接
合間のシリコン基板表面がN型に反転し、リーク電流が
PN接合のツェナー降伏に影響を及ぼすことがない程度
に隣接するPN接合がそれぞれ電気的に分離しているこ
とが条件となる。When a rated Zener voltage is applied to such a multi-element composite Zener diode, it is necessary that adjacent PN junctions are electrically separated to such an extent that they do not affect each other's Zener breakdown. Specifically, when a rated Zener voltage is applied to the PN junction, the depletion layers extending from the PN junction do not come into contact with each other, and the surface of the silicon substrate between adjacent PN junctions is inverted to N-type, and the leakage current is reduced. The condition is that adjacent PN junctions are electrically separated to such an extent that the Zener breakdown of the junction is not affected.
【0020】上記説明した隣接するPN接合が互いのツ
ェナー降伏に影響を及ぼさない程度とは、以下に説明す
る測定方法で定義することができる。The extent to which the adjacent PN junctions described above do not affect the Zener breakdown of each other can be defined by a measurement method described below.
【0021】図4は隣接するPN接合間に発生するリー
ク電流を測定する方法である。本発明による多素子複合
型ツェナーダイオードは構造的にはNPNトランジスタ
と同じであるため、P型シリコン基板1の裏面をベー
ス、第1のN+ 型領域2aをエミッタ、第2のN+ 型領
域2bをコレクタと仮定し、ベース電流IB を流した状
態でコレクタ・エミッタ電圧VCEを印加した際のコレク
タ電流IC をリーク電流と仮定して測定した。すなわ
ち、第1のPN接合4aに10mAの順方向電流(矢印
a)を流した状態で、第2のPN接合4bに定格ツェナ
ー電圧より低い逆方向電圧(矢印b)、好適には定格ツ
ェナー電圧の60%程度の逆方向電圧を印加した際に、
第2のPN接合4bから第1のPN接合4aに向けて流
れるリーク電流(矢印c)を電流計31で読み取り、こ
のリーク電流が50nA以下であると、隣接するPN接
合のツェナー降伏に影響を与えることなく動作できるよ
うPN接合を電気的に分離した状態を保つことができ
る。FIG. 4 shows a method of measuring a leak current generated between adjacent PN junctions. Since the multi-element composite Zener diode according to the present invention is structurally the same as an NPN transistor, the back surface of the P-type silicon substrate 1 is used as a base, the first N + -type region 2a is used as an emitter, and the second N + -type region is used. 2b assuming collector, and the collector current I C at the time of applying a collector-emitter voltage V CE while flowing the base current I B is measured on the assumption that the leakage current. That is, with a forward current of 10 mA (arrow a) flowing through the first PN junction 4a, a reverse voltage (arrow b) lower than the rated Zener voltage, preferably a rated Zener voltage, is applied to the second PN junction 4b. When a reverse voltage of about 60% of is applied,
A leak current (arrow c) flowing from the second PN junction 4b to the first PN junction 4a is read by the ammeter 31, and if this leak current is 50 nA or less, the Zener breakdown of the adjacent PN junction is affected. The PN junction can be kept electrically isolated so that the PN junction can operate without being given.
【0022】この条件を実現するためには、P型の半導
体基板の不純物濃度が1×1017〜1×1020cm3 で
ある場合において、最大ツェナー電圧30Vを印加した
場合、隣接するPN接合間、図1で説明した構造におい
ては、ガードリング間の距離dが50〜100μm、好
適には70μm程度であることが望ましい。In order to realize this condition, when the impurity concentration of the P-type semiconductor substrate is 1 × 10 17 to 1 × 10 20 cm 3 , when a maximum zener voltage of 30 V is applied, an adjacent PN junction In the structure described with reference to FIG. 1, the distance d between the guard rings is desirably 50 to 100 μm, preferably about 70 μm.
【0023】並列するPN接合のガードリング間の距離
が少なくとも50μmあると、ガードリングおよびアイ
ソレーションから広がる空乏層が互いに接触することが
ない。この距離が50μm以下であると、定格ツェナー
電圧を印加した際に、隣接するPN接合から互いのツェ
ナー降伏に影響を与えてしまい、100μm以上である
と、チップサイズが大きくなり、パッケージの小型化が
実現できない。If the distance between the guard rings of the parallel PN junctions is at least 50 μm, the guard ring and the depletion layer extending from the isolation will not contact each other. If this distance is 50 μm or less, when a rated Zener voltage is applied, the adjacent PN junctions will affect each other's Zener breakdown, and if it is 100 μm or more, the chip size will increase, and the package size will decrease. Cannot be realized.
【0024】本実施の形態では、2素子複合型の場合に
限って説明したが、4素子複合型、またそれ以上の多素
子複合型ツェナーダイオードであっても同等の効果を得
ることができる。In this embodiment, the description has been limited to the case of the two-element composite type, but the same effect can be obtained even with the four-element composite type or a multi-element composite type Zener diode of more.
【0025】また、定格ツェナー電圧は8V程度の低電
圧から定格ツェナー電圧が50V程度の高電圧の範囲内
でも同様の効果を得ることができる。The same effect can be obtained even when the rated Zener voltage is in a range from a low voltage of about 8V to a high Zener voltage of about 50V.
【0026】また、シリコン基板上に動作領域となるエ
ピタキシャル層を形成し、ここにPN接合を形成した構
成としてもよい。Further, an epitaxial layer serving as an operation region may be formed on a silicon substrate, and a PN junction may be formed here.
【0027】[0027]
【発明の効果】以上説明したように本発明による多素子
複合型ツェナーダイオードによると、ワンチップに多素
子のツェナーダイオード素子を形成しているため、チッ
プのダイボンディング工程が1回ですみ、製造コストを
低減することができる。As described above, according to the multi-element composite type Zener diode of the present invention, since a multi-element Zener diode element is formed on one chip, the die bonding process of the chip can be performed only once, and the manufacturing is completed. Cost can be reduced.
【0028】また、ワンチップ内に複数の素子を形成で
きるため、パッケージサイズを小型化することができ
る。Further, since a plurality of elements can be formed in one chip, the package size can be reduced.
【図1】本発明による多素子複合型ツェナーダイオード
の断面図FIG. 1 is a cross-sectional view of a multi-element composite type Zener diode according to the present invention.
【図2】本発明による多素子複合ツェナーダイオードの
パッケージ概略図FIG. 2 is a schematic view of a package of a multi-element composite Zener diode according to the present invention.
【図3】本発明による多素子複合ツェナーダイオードの
パッケージ回路図FIG. 3 is a package circuit diagram of a multi-element composite Zener diode according to the present invention.
【図4】リーク電流を測定する状態を示す概略図FIG. 4 is a schematic diagram showing a state in which a leak current is measured.
【図5】一般的なツェナーダイオードの断面図FIG. 5 is a cross-sectional view of a general zener diode.
【図6】従来の多チップ複合型ツェナーダイオードのパ
ッケージ概略図FIG. 6 is a schematic view of a package of a conventional multi-chip composite Zener diode.
1 シリコン基板 2 N+ 型領域 2a 第1のN+型領域 2b 第2のN+型領域 3 P+ 型領域 4 PN接合 4a 第1のPN接合 4b 第2のPN接合 5 ガードリング 6 アイソレーション 7 シリコン酸化膜 8 アノード電極 9 カソード電極 21 多素子複合型ツェナーダイオードチップ 22 アノード端子 23 カソード端子 24 ボンディングワイヤ 25 樹脂パッケージ 31 電流計REFERENCE SIGNS LIST 1 silicon substrate 2 N + type region 2 a first N + type region 2 b second N + type region 3 P + type region 4 PN junction 4 a first PN junction 4 b second PN junction 5 guard ring 6 isolation Reference Signs List 7 silicon oxide film 8 anode electrode 9 cathode electrode 21 multi-element composite type Zener diode chip 22 anode terminal 23 cathode terminal 24 bonding wire 25 resin package 31 ammeter
Claims (6)
として、前記半導体基板にツェナーダイオード素子とな
るPN接合を並列して複数設けた多素子複合型ツェナー
ダイオードであって、前記並列するPN接合に定格ツェ
ナー電圧を印加した際に、前記PN接合から発生するリ
ーク電流が隣接するPN接合の互いのツェナー降伏に影
響を及ぼさない程度に、前記並列するPN接合がそれぞ
れ電気的に分離していることを特徴とする多素子複合型
ツェナーダイオード。1. A multi-element composite Zener diode in which a plurality of PN junctions serving as Zener diode elements are provided in parallel on the semiconductor substrate using the back surface of a P-type semiconductor substrate as a common anode. The parallel PN junctions are electrically separated to such an extent that the leakage current generated from the PN junction does not affect the Zener breakdown of adjacent PN junctions when a rated Zener voltage is applied to the PN junctions. A multi-element composite type Zener diode characterized by the above-mentioned.
影響を及ぼさない程度とは、第1のPN接合に10mA
の順方向電流を流した状態で、第2のPN接合に定格ツ
ェナー電圧よりも若干低い逆方向電圧を印加した際に、
前記第2のPN接合から前記第1のPN接合に向けて流
れるリーク電流が50nA以下であることを特徴とする
請求項1記載の多素子複合型ツェナーダイオード。2. The condition that the Zener breakdown of the adjacent PN junction is not affected is defined as 10 mA for the first PN junction.
When a reverse voltage slightly lower than the rated Zener voltage is applied to the second PN junction with the forward current of
2. The multi-element composite type Zener diode according to claim 1, wherein a leakage current flowing from said second PN junction to said first PN junction is 50 nA or less.
影響を及ぼさない程度とは、前記並列するPN接合に定
格ツェナー電圧を印加した際に、前記隣接するPN接合
から広がる空乏層が互いに接触しない状態であることを
特徴とする請求項1記載の多素子複合型ツェナーダイオ
ード。3. The degree to which the Zener breakdown of the adjacent PN junction is not affected is such that when a rated Zener voltage is applied to the parallel PN junctions, depletion layers extending from the adjacent PN junctions do not contact each other. 2. The multi-element composite type Zener diode according to claim 1, wherein the Zener diode is in a state.
ソレーションを形成したことを特徴とする請求項1から
3記載の多素子複合型ツェナーダイオード。4. The multi-element composite Zener diode according to claim 1, wherein a P + -type isolation is formed between said parallel PN junctions.
1017〜1×1020cm3 、定格ツェナー電圧が50V
以下である場合において、前記P+ 型アイソレーション
の不純物濃度が1×1019〜1×1020cm3 の範囲で
ある請求項4記載の多素子複合型ツェナーダイオード。5. An impurity concentration of the P-type semiconductor substrate is 1 ×.
10 17 -1 × 10 20 cm 3 , rated zener voltage is 50V
5. The multi-element composite Zener diode according to claim 4, wherein in the following cases, the impurity concentration of the P + -type isolation is in a range of 1 × 10 19 to 1 × 10 20 cm 3 .
1017〜1×1020cm3 、定格ツェナー電圧が50V
以下である場合において、前記隣接するPN接合間の距
離が50〜100μmであることを特徴とする請求項1
から5記載の多素子複合型ツェナーダイオード。6. The P-type semiconductor substrate having an impurity concentration of 1 ×
10 17 -1 × 10 20 cm 3 , rated zener voltage is 50V
The distance between the adjacent PN junctions is 50 to 100 μm in the following cases:
6. The multi-element composite type Zener diode according to items 5 to 5.
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---|---|---|---|
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JP32902798A JP2000156509A (en) | 1998-11-19 | 1998-11-19 | Multielement compound zener diode |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2006022287A1 (en) * | 2004-08-27 | 2006-03-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device for surge protection |
JP2014103342A (en) * | 2012-11-22 | 2014-06-05 | Nippon Inter Electronics Corp | Semiconductor device |
-
1998
- 1998-11-19 JP JP32902798A patent/JP2000156509A/en active Pending
Cited By (3)
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WO2006022287A1 (en) * | 2004-08-27 | 2006-03-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device for surge protection |
US8004041B2 (en) | 2004-08-27 | 2011-08-23 | Panasonic Corporation | Semiconductor device for surge protection |
JP2014103342A (en) * | 2012-11-22 | 2014-06-05 | Nippon Inter Electronics Corp | Semiconductor device |
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