JP2000156501A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置に関し、
特に静電気などのサージから半導体回路部を保護する保
護回路部を備えた半導体装置に関する。The present invention relates to a semiconductor device,
In particular, the present invention relates to a semiconductor device provided with a protection circuit unit for protecting a semiconductor circuit unit from surges such as static electricity.
【０００２】[0002]
【背景技術】半導体装置においては、静電気などのサー
ジにより入出力回路部等が静電破壊されないようにする
ため、保護回路部が設けられている。保護回路部として
は、電界効果トランジスタの形成の際にできる寄生バイ
ポーラトランジスタを用いたものが知られている。すな
わち、このバイポーラトランジスタは、電界効果トラン
ジスタのチャネル形成領域をベース領域とし、一方のソ
ース／ドレイン領域をコレクタ領域とし、他方のソース
／ドレイン領域をエミッタ領域としている。この電界効
果トランジスタは、通常、入出力回路の一部として機能
する。そして、静電気が入出力回路部に入り込んだと
き、この電界効果トランジスタの寄生バイポーラトラン
ジスタが動作し、保護回路部として機能する。2. Description of the Related Art In a semiconductor device, a protection circuit portion is provided to prevent an input / output circuit portion and the like from being electrostatically damaged by a surge of static electricity or the like. As the protection circuit section, a protection circuit section using a parasitic bipolar transistor formed when a field effect transistor is formed is known. That is, in this bipolar transistor, the channel forming region of the field effect transistor is used as a base region, one source / drain region is used as a collector region, and the other source / drain region is used as an emitter region. This field effect transistor usually functions as a part of an input / output circuit. Then, when static electricity enters the input / output circuit section, the parasitic bipolar transistor of this field effect transistor operates, and functions as a protection circuit section.
【０００３】この保護回路部の動作を説明する。一方の
ソース／ドレイン領域（コレクタ領域）に静電気などの
サージが印加されると、一方のソース／ドレイン領域
（コレクタ領域）とチャネル形成領域（ベース領域）と
で構成される寄生ダイオードが、アバランシェブレーク
ダウンする。よって、電流はこの寄生ダイオードを流れ
る。これによる電圧降下でバイポーラトランジスタがＯ
Ｎ状態になり、電流は他方のソース／ドレイン領域（エ
ミッタ領域）を通り外部に放電される。The operation of the protection circuit will be described. When a surge such as static electricity is applied to one of the source / drain regions (collector region), a parasitic diode composed of one of the source / drain regions (collector region) and the channel forming region (base region) becomes an avalanche break. To go down. Thus, current flows through this parasitic diode. Due to this voltage drop, the bipolar transistor becomes O
In the N state, current is discharged to the outside through the other source / drain region (emitter region).
【０００４】ところで、半導体装置において、半導体回
路部および保護回路部がシリサイド構造を有しているも
のがある。シリサイド構造は、半導体装置の高速動作に
寄与するものである。このシリサイド構造により、バイ
ポーラトランジスタのコレクタ領域およびエミッタ領域
上に、シリサイド層が、形成されていることになる。In some semiconductor devices, the semiconductor circuit portion and the protection circuit portion have a silicide structure. The silicide structure contributes to high-speed operation of the semiconductor device. With this silicide structure, a silicide layer is formed on the collector region and the emitter region of the bipolar transistor.
【０００５】[0005]
【発明が解決しようとする課題】コレクタ領域およびエ
ミッタ領域上にシリサイド層が形成されていることの問
題を、コレクタ領域上にシリサイド層が形成されている
場合を例として説明する。ここで、コレクタ領域とは、
シリサイド層を含まず、不純物領域のみを意味してい
る。The problem that a silicide layer is formed on a collector region and an emitter region will be described by taking a case where a silicide layer is formed on a collector region as an example. Here, the collector area is
It does not include a silicide layer and means only an impurity region.
【０００６】シリサイド層の抵抗は、コレクタ領域の抵
抗より小さいので、静電気などのサージによる電流は、
コレクタ領域を流れずにシリサイド層を流れる。よっ
て、ベース領域とコレクタ領域との接合部のうち、シリ
サイド層の近傍に位置する部分に電流が集中し、この部
分で絶縁破壊を生じることがある。Since the resistance of the silicide layer is smaller than the resistance of the collector region, the current caused by surge such as static electricity is
It flows through the silicide layer without flowing through the collector region. Therefore, current concentrates on a portion of the junction between the base region and the collector region which is located near the silicide layer, and dielectric breakdown may occur at this portion.
【０００７】このように、電界効果トランジスタの形成
の際にできる寄生バイポーラトランジスタを保護回路部
とした場合、電界効果トランジスタがシリサイド構造を
していると、保護回路部として機能するとき、シリサイ
ド層が原因で絶縁破壊の可能性がある。As described above, when a parasitic bipolar transistor formed at the time of forming a field effect transistor is used as a protection circuit portion, if the field effect transistor has a silicide structure, the silicide layer is formed when functioning as a protection circuit portion. There is a possibility of dielectric breakdown due to the cause.
【０００８】本発明は、このような課題を解決するため
になされたものであり、その目的は、保護回路部のバイ
ポーラトランジスタが絶縁破壊しにくい構造をした半導
体装置を提供することである。SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and an object of the present invention is to provide a semiconductor device having a structure in which a bipolar transistor in a protection circuit portion is unlikely to cause dielectric breakdown.
【０００９】[0009]
【課題を解決するための手段】本発明は、半導体基板に
形成された半導体回路部と、前記半導体回路部にあり、
前記半導体回路部のサージ破壊を防止するための保護回
路部と、を備えた半導体装置であって、前記半導体回路
部は、電界効果トランジスタを含み、前記電界効果トラ
ンジスタは、サリサイド構造を有し、前記保護回路部
は、電界効果トランジスタ構造体を含み、前記電界効果
トランジスタ構造体は、第１導電型の第１領域と、第１
導電型の第２領域と、前記第１領域と前記第２領域との
間に形成された第２導電型の第３領域と、前記第３領域
上にゲート酸化層を介して形成されたゲート電極と、前
記ゲート電極の側面に形成されたサイドウォール絶縁層
と、を有し、前記第１領域、前記第２領域および前記第
３領域でバイポーラトランジスタが構成され、前記第１
領域には、配線層が電気的に接続され、前記第１領域上
には、シリサイド層が形成され、前記シリサイド層は、
前記サイドウォール絶縁層に隣接し、前記シリサイド層
の長さは、細線効果が生じる長さである、上記構造をし
た本発明にかかる半導体装置が、保護回路部のバイポー
ラトランジスタの絶縁破壊を防止することができる理由
を説明する。本発明にかかる半導体装置によれば、第１
領域上のシリサイド層の長さは、細線効果が生じる長さ
である、半導体装置である。ここで、細線効果とは、シ
リサイド層の長さが小さくなるにしたがい、このシリサ
イド層を電流が急激に流れにくくなることである。この
細線効果のために、静電気などのサージによる電流は、
シリサイド層を流れず、第１領域を流れる。したがっ
て、第１領域と第３領域との接合部のうち、シリサイド
層近傍の部分に電流が集中することはない。よって、本
発明にかかる半導体装置によれば、保護回路部のバイポ
ーラトランジスタの絶縁破壊を防止することが可能とな
る。According to the present invention, there is provided a semiconductor circuit portion formed on a semiconductor substrate and the semiconductor circuit portion,
A protection circuit unit for preventing surge destruction of the semiconductor circuit unit, wherein the semiconductor circuit unit includes a field-effect transistor, the field-effect transistor has a salicide structure, The protection circuit unit includes a field-effect transistor structure, wherein the field-effect transistor structure includes a first region of a first conductivity type and a first region.
A second region of a conductivity type, a third region of a second conductivity type formed between the first region and the second region, and a gate formed on the third region via a gate oxide layer An electrode, and a sidewall insulating layer formed on a side surface of the gate electrode, wherein the first region, the second region, and the third region constitute a bipolar transistor;
A wiring layer is electrically connected to the region, a silicide layer is formed on the first region, and the silicide layer is
The length of the silicide layer adjacent to the sidewall insulating layer is a length at which a thin wire effect is generated. The semiconductor device according to the present invention having the above structure prevents the bipolar transistor in the protection circuit portion from dielectric breakdown. Explain why you can do it. According to the semiconductor device of the present invention, the first
In the semiconductor device, the length of the silicide layer on the region is a length at which the thin wire effect occurs. Here, the thin wire effect means that as the length of the silicide layer decreases, the current hardly flows through the silicide layer. Due to this thin wire effect, the current due to surge such as static electricity is
It does not flow through the silicide layer but flows through the first region. Therefore, the current does not concentrate on the portion near the silicide layer in the junction between the first region and the third region. Therefore, according to the semiconductor device of the present invention, it is possible to prevent dielectric breakdown of the bipolar transistor in the protection circuit section.
【００１０】細線効果が生じるシリサイド層の長さとし
ては、例えば、次の二つがある。一つは、前記シリサイ
ド層の長さが、前記電界効果トランジスタのゲート長よ
り小さい。もう一つは、前記シリサイド層の長さが、前
記第１領域または前記第２領域と、前記電界効果トラン
ジスタのソース／ドレイン領域と、を電気的に接続する
接続領域の幅より小さい。The length of the silicide layer at which the thin wire effect occurs is, for example, as follows. One is that the length of the silicide layer is smaller than the gate length of the field effect transistor. The other is that a length of the silicide layer is smaller than a width of a connection region for electrically connecting the first region or the second region to a source / drain region of the field effect transistor.
【００１１】上記のように、本発明にかかる半導体装置
によれば、サージによる電流は、第１領域上の前記シリ
サイド層を流れずに、前記第１領域から前記第３領域を
通り、前記第２領域に流れる。As described above, according to the semiconductor device of the present invention, the current caused by the surge does not flow through the silicide layer on the first region but passes from the first region to the third region and passes through the third region. Flows into two areas.
【００１２】なお、電界効果トランジスタ構造体とは、
電界効果トランジスタと同様な構造をしたものである。
電界効果トランジスタ構造体は、電界効果トランジスタ
として機能する場合と、機能しない場合と、がある。電
界効果トランジスタ構造体が、電界効果トランジスタと
して機能する場合とは、保護回路部の電界効果トランジ
スタ構造体が、半導体回路の一部を構成する場合であ
る。一方、電界効果トランジスタ構造体が、電界効果ト
ランジスタとして機能しない場合とは、次の場合であ
る。例えば、ゲートアレイのように、複数の電界効果ト
ランジスタが配置された構造において、半導体回路とし
て使われない電界効果トランジスタが存在することがあ
る。この電界効果トランジスタを、電界効果トランジス
タ構造体とする場合である。Note that the field effect transistor structure is
It has a structure similar to that of a field effect transistor.
The field effect transistor structure has a case where it functions as a field effect transistor and a case where it does not function. The case where the field-effect transistor structure functions as a field-effect transistor is a case where the field-effect transistor structure of the protection circuit portion forms part of a semiconductor circuit. On the other hand, the case where the field-effect transistor structure does not function as a field-effect transistor is as follows. For example, in a structure in which a plurality of field-effect transistors are arranged like a gate array, there may be a field-effect transistor that is not used as a semiconductor circuit. This is a case where this field-effect transistor is a field-effect transistor structure.
【００１３】本発明にかかる半導体装置において、前記
第２領域には、他の配線層が電気的に接続され、前記第
２領域上には、他のシリサイド層が形成され、前記他の
シリサイド層は、前記ゲート電極の側面に形成された他
のサイドウォール絶縁層に隣接し、前記他のシリサイド
層の長さは、細線効果が生じる長さである、のが望まし
い。In the semiconductor device according to the present invention, another wiring layer is electrically connected to the second region, another silicide layer is formed on the second region, and the other silicide layer is formed. Is desirably adjacent to another sidewall insulating layer formed on the side surface of the gate electrode, and the length of the other silicide layer is a length at which a thin wire effect occurs.
【００１４】これによれば、静電気などのサージによる
電流が、第２領域からバイポーラトランジスタに流れ込
んでも、電流は、他のシリサイド層を流れず、第２領域
を流れる。したがって、第２領域と第３領域との接合部
のうち、他のシリサイド層近傍の部分に電流が集中する
ことはない。よって、本発明にかかる半導体装置によれ
ば、静電気などのサージによる電流が、第２領域からバ
イポーラトランジスタに流れ込んだ場合でも、バイポー
ラトランジスタの絶縁破壊を防止することが可能とな
る。According to this, even if a current due to a surge such as static electricity flows into the bipolar transistor from the second region, the current does not flow through another silicide layer but flows through the second region. Therefore, current does not concentrate on a portion near the other silicide layer in the junction between the second region and the third region. Therefore, according to the semiconductor device of the present invention, it is possible to prevent dielectric breakdown of the bipolar transistor even when a current due to a surge such as static electricity flows from the second region into the bipolar transistor.
【００１５】本発明にかかる半導体装置おいて、前記半
導体回路部は、入出力回路部、入力回路部、出力回路部
を含む、のが望ましい。In the semiconductor device according to the present invention, it is preferable that the semiconductor circuit section includes an input / output circuit section, an input circuit section, and an output circuit section.
【００１６】本発明にかかる半導体装置おいて、前記半
導体装置は、電極部を備え、前記電極部は、前記半導体
基板に形成され前記電極部は、ボンディングにより外部
配線と電気的に接続されるものであり、前記半導体回路
部の前記電界効果トランジスタと前記電極部とは、前記
保護回路部を介して電気的に接続されている、のが望ま
しい。In the semiconductor device according to the present invention, the semiconductor device includes an electrode portion, the electrode portion is formed on the semiconductor substrate, and the electrode portion is electrically connected to an external wiring by bonding. It is preferable that the field effect transistor of the semiconductor circuit unit and the electrode unit are electrically connected via the protection circuit unit.
【００１７】半導体装置は、電極部を介して外部素子と
電気的に接続されるので、静電気などのサージによる電
流は、電極部を介して半導体装置に流れ込む。これによ
れば、半導体回路部の電界効果トランジスタと電極部と
は、保護回路部を介して電気的に接続されているので、
電極部を介して半導体装置に流れ込んだ電流が、半導体
回路部の電界効果トランジスタに流れるのを防ぐことが
できる。Since a semiconductor device is electrically connected to an external element via an electrode portion, a current caused by a surge such as static electricity flows into the semiconductor device via the electrode portion. According to this, since the field effect transistor and the electrode portion of the semiconductor circuit portion are electrically connected via the protection circuit portion,
Current flowing into the semiconductor device through the electrode portion can be prevented from flowing to the field-effect transistor in the semiconductor circuit portion.
【００１８】[0018]
【発明の実施の形態】［第１の実施の形態］ ｛デバイスの構造｝図１（ａ）は、本発明の第１の実施
の形態にかかる半導体装置の入出力回路部のＭＯＳトラ
ンジスタ構造体の平面図である。図１（ｂ）は、図１
（ａ）のＭＯＳトランジスタ構造体のＸ−Ｘ線に沿った
断面図である。図２は、本発明の第１の実施の形態にか
かる半導体装置の平面図である。図３は、入出力回路部
の等価回路図である。これらの図面を用いて、第１の実
施の形態にかかる半導体装置の構造を説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS [First Embodiment] {Device Structure} FIG. 1A shows a MOS transistor structure of an input / output circuit section of a semiconductor device according to a first embodiment of the present invention. FIG. FIG.
FIG. 3A is a cross-sectional view of the MOS transistor structure taken along line XX. FIG. 2 is a plan view of the semiconductor device according to the first embodiment of the present invention. FIG. 3 is an equivalent circuit diagram of the input / output circuit unit. The structure of the semiconductor device according to the first embodiment will be described with reference to these drawings.
【００１９】図２に示すように、半導体装置６００はチ
ップ状をしている。半導体装置６００は論理回路部５０
０、入出力回路部３００およびパッド４００を備える。
論理回路部５００、入出力回路部３００およびパッド４
００は、半導体基板の一例であるシリコン基板に形成さ
れている。As shown in FIG. 2, the semiconductor device 600 has a chip shape. The semiconductor device 600 includes the logic circuit unit 50
0, an input / output circuit unit 300 and a pad 400.
Logic circuit section 500, input / output circuit section 300, and pad 4
00 is formed on a silicon substrate which is an example of a semiconductor substrate.
【００２０】論理回路部５００は、シリコン基板の表面
の中央部に位置している。The logic circuit section 500 is located at the center of the surface of the silicon substrate.
【００２１】入出力回路部３００は複数あり、論理回路
部５００を囲むようにシリコン基板の表面に位置してい
る。入出力回路部３００は半導体回路部の一例である。There are a plurality of input / output circuit units 300, which are located on the surface of the silicon substrate so as to surround the logic circuit unit 500. The input / output circuit unit 300 is an example of a semiconductor circuit unit.
【００２２】パッド４００は複数あり、入出力回路部３
００よりさらに外側のシリコン基板の表面に位置してい
る。各パッド４００はそれぞれ、各入出力回路部３００
と対応している。パッド４００にはボンディングがなさ
れる。パッド４００は電極部の一例である。There are a plurality of pads 400, and the input / output circuit 3
It is located on the surface of the silicon substrate which is further outside the area of 00. Each pad 400 is connected to each input / output circuit unit 300
It corresponds to. The pad 400 is bonded. The pad 400 is an example of an electrode unit.
【００２３】次に、図３を用いて、入出力回路部３００
の等価回路を説明する。パッド４００からの配線（配線
層）３６ａは、入出力回路部３００に電気的に接続され
ている。入出力回路部３００は、保護回路部１００およ
びトランジスタ形成部２００を含む。トランジスタ形成
部２００は、保護回路部１００を含んでいる。Next, referring to FIG.
Will be described. The wiring (wiring layer) 36 a from the pad 400 is electrically connected to the input / output circuit unit 300. The input / output circuit unit 300 includes the protection circuit unit 100 and the transistor forming unit 200. The transistor forming section 200 includes the protection circuit section 100.
【００２４】トランジスタ形成部２００には、複数のｎ
ＭＯＳトランジスタおよび複数のｐＭＯＳトランジスタ
が形成されている。これらを組み合わせることにより、
入出力回路が構成される。The transistor forming section 200 includes a plurality of n
A MOS transistor and a plurality of pMOS transistors are formed. By combining these,
An input / output circuit is configured.
【００２５】保護回路部１００は、ＭＯＳトランジスタ
構造体４を含む。ＭＯＳトランジスタ構造体４は、電界
効果トランジスタ構造体の一例である。ＭＯＳトランジ
スタ構造体４は、通常の動作時において、ｎＭＯＳトラ
ンジスタとして機能し、入出力回路の構成要素となる。
また、ＭＯＳトランジスタ構造体４は、静電気などのサ
ージによる電流が流れてきたとき、バイポーラトランジ
スタとして機能し、保護回路の構成要素となる。このよ
うに、ｎＭＯＳトランジスタをＭＯＳトランジスタ構造
体４としているので、保護回路部１００の構成要素であ
るバイポーラトランジスタを別個に設ける必要がない。
よって、入出力回路部３００の面積を縮小することがで
きる。The protection circuit section 100 includes a MOS transistor structure 4. The MOS transistor structure 4 is an example of a field-effect transistor structure. The MOS transistor structure 4 functions as an nMOS transistor during normal operation, and becomes a component of an input / output circuit.
The MOS transistor structure 4 functions as a bipolar transistor when a current due to a surge such as static electricity flows, and becomes a component of a protection circuit. As described above, since the nMOS transistor is the MOS transistor structure 4, it is not necessary to separately provide a bipolar transistor which is a component of the protection circuit unit 100.
Therefore, the area of the input / output circuit unit 300 can be reduced.
【００２６】次に、図１（ａ）、（ｂ）を用いて、ＭＯ
Ｓトランジスタ構造体４の具体的構成について説明す
る。Next, referring to FIGS. 1A and 1B, the MO
A specific configuration of the S transistor structure 4 will be described.
【００２７】ＭＯＳトランジスタ構造体４は、ゲート電
極２２、ｎ+型不純物領域２６ａ、ｐ型領域１５ａおよ
びｎ+型不純物領域２６ｂを備えている。ｎ+型不純物領
域２６ａ、ｎ+型不純物領域２６ｂは、互いに間隔を設
けて、ｐ-型シリコン基板１０のｐ型ウェル１５内に形
成されている。ｎ+型不純物領域２６ａ、ｎ+型不純物領
域２６ｂは、それぞれＬＤＤ構造をしている。ｐ型領域
１５ａは、ｎ+型不純物領域２６ａとｎ+型不純物領域２
６ｂとの間にあるｐ型ウェル１５である。The MOS transistor structure 4 includes a gate electrode 22, an n + -type impurity region 26a, a p-type region 15a and an n + -type impurity region 26b. The n + -type impurity region 26a and the n + -type impurity region 26b are formed in the p-type well 15 of the p − -type silicon substrate 10 with an interval therebetween. The n + -type impurity region 26a and the n + -type impurity region 26b each have an LDD structure. The p-type region 15a includes the n + -type impurity region 26a and the n + -type impurity region 2
6b.
【００２８】ＭＯＳトランジスタ構造体４がｎＭＯＳト
ランジスタ４ａとして機能するとき、ｎ+型不純物領域
２６ａ、ｐ型領域１５ａ、ｎ+型不純物領域２６ｂは、
それぞれ、ドレイン領域、チャネル形成領域、ソース領
域となる。一方、ＭＯＳトランジスタ構造体４がバイポ
ーラトランジスタ４ｂとして機能するとき、ｎ+型不純
物領域２６ａ、ｐ型領域１５ａ、ｎ+型不純物領域２６
ｂは、それぞれ、コレクタ領域、ベース領域、エミッタ
領域となる。なお、ｎ+型不純物領域２６ａは、第１領
域の一例である。ｎ+型不純物領域２６ｂは、第２領域
の一例である。ｐ型領域１５ａは、第３領域の一例であ
る。When the MOS transistor structure 4 functions as an nMOS transistor 4a, the n + -type impurity region 26a, the p-type region 15a, and the n + -type impurity region 26b
These become a drain region, a channel formation region, and a source region, respectively. On the other hand, when the MOS transistor structure 4 functions as the bipolar transistor 4b, the n + -type impurity region 26a, the p-type region 15a, and the n + -type impurity region 26
b becomes a collector region, a base region, and an emitter region, respectively. Note that the n + -type impurity region 26a is an example of a first region. The n + -type impurity region 26b is an example of a second region. The p-type region 15a is an example of a third region.
【００２９】ゲート電極２２は、ｐ型領域１５ａ上にゲ
ート酸化層２８を介して位置している。ゲート電極２２
は、ポリシリコン層２４と、ポリシリコン層２４上に位
置するシリサイド層２０ｂと、が積層された構造をして
いる。ゲート電極２２の一方の側面、他方の側面には、
それぞれサイドウォール酸化層３０ａ、３０ｂが形成さ
れている。The gate electrode 22 is located on the p-type region 15a via the gate oxide layer 28. Gate electrode 22
Has a structure in which a polysilicon layer 24 and a silicide layer 20b located on the polysilicon layer 24 are stacked. On one side and the other side of the gate electrode 22,
Sidewall oxide layers 30a and 30b are formed respectively.
【００３０】ｎ+型不純物領域２６ａ、ｎ+型不純物領域
２６ｂ上には、それぞれシリサイド層２０ａ、２０ｃが
形成されている。シリサイド層２０ｃは、ｎ+型不純物
領域２６ｂの全面上に形成されている。一方、シリサイ
ド層２０ａは、ｎ+型不純物領域２６ａの一部表面に形
成されている。Silicide layers 20a and 20c are formed on n + -type impurity region 26a and n + -type impurity region 26b, respectively. The silicide layer 20c is formed over the entire surface of the n + -type impurity region 26b. On the other hand, the silicide layer 20a is formed on a part of the surface of the n + -type impurity region 26a.
【００３１】シリサイド層２０ａは、シリサイド層２０
ａ１およびシリサイド層２０ａ２を含む。シリサイド層
２０ａ１とシリサイド層２０ａ２とは、分離している。
シリサイド層２０ａ１は、サイドウオール酸化層３０ａ
と隣接している。シリサイド層２０ａ２は、フィールド
酸化層１８ａと隣接している。The silicide layer 20a is
a1 and a silicide layer 20a2. The silicide layers 20a1 and 20a2 are separated.
The silicide layer 20a1 has a sidewall oxide layer 30a.
And adjacent. The silicide layer 20a2 is adjacent to the field oxide layer 18a.
【００３２】シリサイド層２０ａ１の長さＬ２は、例え
ば、０．３５μｍ加工ルールの製造プロセスの場合、
０．３μｍ程度が好ましい。これにより、シリサイド層
２０ａ１には、細線効果が生じる。The length L2 of the silicide layer 20a1 is, for example, 0.35 μm in the case of a manufacturing process according to a processing rule.
It is preferably about 0.3 μm. As a result, a fine wire effect occurs in the silicide layer 20a1.
【００３３】なお、シリサイド層のパターンニングのと
き、シリサイド層２０ａ１を除去できれば、電流集中を
防ぐことができる。すなわち、矢印Ａは、ベース領域
（ｐ型領域１５ａ）とコレクタ領域（ｎ+型不純物領域
２６ａ）との接合部のうち、シリサイド層の近傍に位置
する部分を示している。この矢印Ａで示す部分に電流が
集中し、この部分で絶縁破壊が生じるのを防ぐことがで
きるのである。In patterning the silicide layer, if the silicide layer 20a1 can be removed, current concentration can be prevented. That is, arrow A indicates a portion of the junction between the base region (p-type region 15a) and the collector region (n + -type impurity region 26a) located near the silicide layer. It is possible to prevent the current from concentrating at the portion indicated by the arrow A and to cause the dielectric breakdown at this portion.
【００３４】しかし、シリサイド層２０ａ１を完全に除
去するようにすると、フォト工程におけるマスク合わせ
誤差などにより、シリサイド層２０ｂのうち、サイドウ
ォール酸化層３０ａ近傍に位置する部分が削れるという
現象が不可避的に生じる。シリサイド層２０ｂは、ゲー
ト電極２２の一部なので、ゲート電極２２の抵抗が大き
くなるという問題が生じる。However, if the silicide layer 20a1 is completely removed, a phenomenon in which a portion of the silicide layer 20b located near the sidewall oxide layer 30a is inevitably cut off due to a mask alignment error in a photo process or the like. Occurs. Since the silicide layer 20b is a part of the gate electrode 22, there is a problem that the resistance of the gate electrode 22 increases.
【００３５】ＭＯＳトランジスタ構造体４の構成の説明
に戻る。ｐ型ウェル１５を覆うように、シリコン酸化層
３２が形成されている。シリコン酸化層３２には、シリ
サイド層２０ａ２の一部を露出させるコンタクトホール
３４ａ、シリサイド層２０ｃの一部を露出させるコンタ
クトホール３４ｂが、それぞれ形成されている。Returning to the description of the structure of the MOS transistor structure 4, FIG. A silicon oxide layer 32 is formed so as to cover p-type well 15. A contact hole 34a exposing a part of the silicide layer 20a2 and a contact hole 34b exposing a part of the silicide layer 20c are formed in the silicon oxide layer 32, respectively.
【００３６】シリコン酸化層３２上には、配線層３６
ａ、３６ｂが位置している。配線層３６ａ、３６ｂは、
例えば、アルミニウム合金からなる。配線層３６ａは、
パッド４００と電気的に接続されている。配線層３６ａ
は、コンタクトホール３４ａに埋め込まれており、シリ
サイド層２０ａ２を介してｎ+型不純物領域２６ａと電
気的に接続されている。配線層３６ｂは、接地されてい
る。配線層３６ｂは、コンタクトホール３４ｂに埋め込
まれており、シリサイド層２０ｃを介してｎ+型不純物
領域２６ｂと電気的に接続されている。On the silicon oxide layer 32, a wiring layer 36
a and 36b are located. The wiring layers 36a and 36b
For example, it is made of an aluminum alloy. The wiring layer 36a is
It is electrically connected to the pad 400. Wiring layer 36a
Is buried in the contact hole 34a and is electrically connected to the n + -type impurity region 26a via the silicide layer 20a2. The wiring layer 36b is grounded. The wiring layer 36b is embedded in the contact hole 34b and is electrically connected to the n + -type impurity region 26b via the silicide layer 20c.
【００３７】｛保護回路の動作｝保護回路部１００の動
作を、図１（ｂ）を用いて説明する。静電気などのサー
ジによる電流は、パッド４００および配線層３６ａを流
れ、シリサイド層２０ａ２を介して、ｎ+型不純物領域
２６ａに流れる。{Operation of Protection Circuit} The operation of the protection circuit unit 100 will be described with reference to FIG. A current caused by a surge such as static electricity flows through the pad 400 and the wiring layer 36a, and flows into the n + -type impurity region 26a via the silicide layer 20a2.
【００３８】シリサイド層２０ａ１の長さＬ２は、細線
効果を生じる大きさなので、電流の大部分（または全
部）は、シリサイド層２０ａ１を経由することなく、ｎ
+型不純物領域２６ａからｐ型領域１５ａの方へ流れ
る。これにより、ｎ+型不純物領域２６ａとｐ型領域１
５ａとの接合部がアバランシェブレークダウンする。そ
して、これによる電圧降下でバイポーラトランジスタ４
ｂがＯＮ状態になり、電流はｎ+型不純物領域２６ｂを
通り外部に放電される。以上の動作により、トランジス
タ形成部２００のＭＯＳトランジスタの静電破壊を防い
でいる。Since the length L2 of the silicide layer 20a1 is large enough to cause the thin wire effect, most (or all) of the current does not pass through the silicide layer 20a1 and is n.
It flows from + type impurity region 26a to p type region 15a. Thereby, n + type impurity region 26a and p type region 1
Avalanche breakdown occurs at the junction with 5a. The voltage drop caused by this causes the bipolar transistor 4
b is turned on, and the current is discharged to the outside through the n + -type impurity region 26b. With the above operation, the electrostatic breakdown of the MOS transistor in the transistor forming section 200 is prevented.
【００３９】このように、ＭＯＳトランジスタ構造体４
のシリサイド層２０ａ１の長さＬ２は、細線効果を生じ
る大きさなので、電流の大部分（または全部）は、シリ
サイド層２０ａ１を経由することなく、ｎ+型不純物領
域２６ａからｐ型領域１５ａへと流れる。このため、矢
印Ａで示す部分で、ベース領域（ｐ型領域１５ａ）とコ
レクタ領域（ｎ+型不純物領域２６ａ）との接合部が絶
縁破壊するのを防ぐことが可能となる。As described above, the MOS transistor structure 4
Since the length L2 of the silicide layer 20a1 is large enough to cause the thin wire effect, most (or all) of the current flows from the n + -type impurity region 26a to the p-type region 15a without passing through the silicide layer 20a1. Flows. Therefore, it is possible to prevent the junction between the base region (p-type region 15a) and the collector region (n + -type impurity region 26a) from undergoing dielectric breakdown at the portion indicated by arrow A.
【００４０】以上に説明した保護回路部の動作や効果
は、後で説明する他の実施の形態でも言えることであ
る。The operation and effects of the protection circuit section described above can be said to be applied to other embodiments described later.
【００４１】｛細線効果が生じる寸法｝第１の実施の形
態では、ＭＯＳトランジスタ構造体４のシリサイド層２
０ａ１の長さＬ２を、細線効果が生じる大きさとするこ
とにより、電流集中が原因となる絶縁破壊を防いでい
る。{Dimensions in Which Fine Wire Effect is Generated} In the first embodiment, the silicide layer 2 of the MOS transistor structure 4
By setting the length L2 of Oa1 to a size at which the thin wire effect occurs, insulation breakdown due to current concentration is prevented.
【００４２】細線効果が生じるシリサイド層２０ａ１の
長さＬ２としては、シリサイド層２０ａ１の長さＬ２
が、図１（ｂ）に示すゲート長Ｌ１より小さい、があ
る。ゲート長Ｌ１は、例えば、０．３５μｍ加工ルール
の製造プロセスの場合、通常０．３５〜０．４０μｍ程
度である。The length L2 of the silicide layer 20a1 where the thin wire effect occurs is the length L2 of the silicide layer 20a1.
Is smaller than the gate length L1 shown in FIG. The gate length L1 is, for example, usually about 0.35 to 0.40 μm in the case of a manufacturing process with a processing rule of 0.35 μm.
【００４３】細線効果が生じるシリサイド層２０ａ１の
長さＬ２の他の例を、図４を用いて説明する。図４は、
ＭＯＳトランジスタ構造体４と、これに隣接するｎＭＯ
Ｓトランジスタ６の平面図である。これらの構成要素の
うち、主要な構成要素のみをあらわしている。Another example of the length L2 of the silicide layer 20a1 in which the thin line effect occurs will be described with reference to FIG. FIG.
MOS transistor structure 4 and its adjacent nMO
FIG. 3 is a plan view of an S transistor 6. Of these components, only the main components are shown.
【００４４】ＭＯＳトランジスタ構造体４は、ソース領
域またはドレイン領域として機能するｎ+型不純物領域
２６と、ゲート酸化層を介して形成されたゲート電極２
２と、を含む。ｎＭＯＳトランジスタ６は、ソース領域
またはドレイン領域として機能するｎ+型不純物領域２
９と、ゲート酸化層を介して形成されたゲート電極２３
と、を含む。ｎ+型不純物領域２６とｎ+型不純物領域２
９とは、レイアウトの都合上、離れた位置に形成されて
いる。この場合、ｎ+型不純物領域２６とｎ+型不純物領
域２９との電気的接続は、ｐ型ウェルに形成されたｎ+
型不純物領域３８によりなされる。ｎ+型不純物領域３
８は、接続領域の一例である。The MOS transistor structure 4 includes an n + -type impurity region 26 functioning as a source region or a drain region, and a gate electrode 2 formed via a gate oxide layer.
And 2. The nMOS transistor 6 has an n + -type impurity region 2 functioning as a source region or a drain region.
9 and a gate electrode 23 formed via a gate oxide layer
And N + -type impurity region 26 and n + -type impurity region 2
9 is formed at a remote position for the sake of layout. In this case, the electrical connection between the n + -type impurity region 26 and n + -type impurity region 29 is formed on the p-type well n +
This is performed by the mold impurity region 38. n + type impurity region 3
8 is an example of a connection area.
【００４５】細線効果が生じるシリサイド層２０ａ１の
長さＬ２としては、シリサイド層２０ａ１の長さＬ２
が、ｎ+型不純物領域３８の幅Ｗより小さい、がある。
ｎ+型不純物領域３８の幅Ｗは、例えば、０．３５μｍ
加工ルールの製造プロセスの場合、通常０．４〜０．５
μｍ程度である。The length L2 of the silicide layer 20a1 where the thin wire effect occurs is the length L2 of the silicide layer 20a1.
Is smaller than the width W of the n + -type impurity region 38.
The width W of the n + -type impurity region 38 is, for example, 0.35 μm
In the case of the manufacturing process of the processing rule, usually 0.4 to 0.5
It is about μm.
【００４６】以上に説明した細線効果を生じる寸法は、
他の実施の形態でも言えることである。The dimensions that cause the thin line effect described above are:
The same can be said for the other embodiments.
【００４７】［第２の実施の形態］図５は、本発明の第
２の実施の形態にかかる半導体装置の入出力回路部のＭ
ＯＳトランジスタ構造体８の断面図である。ＭＯＳトラ
ンジスタ構造体８以外の構成は第１の実施の形態にかか
る半導体装置と同じである。図１（ｂ）に示す第１の実
施の形態にかかる半導体装置のＭＯＳトランジスタ構造
体４と実質的に同様な機能を有する部分には同一の符号
を付してある。ＭＯＳトランジスタ構造体４との主要な
相違点を説明し、これ以外については説明を省略する。[Second Embodiment] FIG. 5 is a circuit diagram showing an M / O circuit of an input / output circuit of a semiconductor device according to a second embodiment of the present invention.
FIG. 3 is a sectional view of an OS transistor structure 8. The configuration other than the MOS transistor structure 8 is the same as that of the semiconductor device according to the first embodiment. Portions having substantially the same functions as those of the MOS transistor structure 4 of the semiconductor device according to the first embodiment shown in FIG. 1B are denoted by the same reference numerals. The main differences from the MOS transistor structure 4 will be described, and the description of the other points will be omitted.
【００４８】ＭＯＳトランジスタ構造体８では、ｎ+型
不純物領域２６ｂ上においても、シリサイド層２０ｃ
が、一部表面に形成されている。シリサイド層２０ｃ
は、シリサイド層２０ｃ１およびシリサイド層２０ｃ２
を含む。シリサイド層２０ｃ１とシリサイド層２０ｃ２
とは、分離している。シリサイド層２０ｃ１は、サイド
ウォール酸化層３０ｂと隣接している。シリサイド層２
０ｃ２は、フィールド酸化層１８ｂと隣接している。In MOS transistor structure 8, silicide layer 20c is also formed on n + -type impurity region 26b.
Are partially formed on the surface. Silicide layer 20c
Are the silicide layers 20c1 and 20c2
including. Silicide layer 20c1 and silicide layer 20c2
And are separated. The silicide layer 20c1 is adjacent to the sidewall oxide layer 30b. Silicide layer 2
0c2 is adjacent to the field oxide layer 18b.
【００４９】シリサイド層２０ｃ１の長さＬ３は、例え
ば、０．３５μｍ加工ルールの製造プロセスの場合、
０．３μｍ程度が好ましい。これにより、シリサイド層
２０ｃ１には、細線効果が生じる。よって、図５に示す
ＭＯＳトランジスタ構造体８においては、接地線側から
入出力回路部に入り込んだ静電気などのサージによる電
流からも、入出力回路部（トランジスタ形成部２００）
のＭＯＳトランジスタの静電破壊を防いでいる。The length L3 of the silicide layer 20c1 is, for example, 0.35 μm in the case of a manufacturing process according to a processing rule.
It is preferably about 0.3 μm. As a result, a fine wire effect occurs in the silicide layer 20c1. Therefore, in the MOS transistor structure 8 shown in FIG. 5, the input / output circuit unit (transistor forming unit 200) also receives a current caused by a surge such as static electricity entering the input / output circuit unit from the ground line side.
Of the MOS transistor is prevented.
【００５０】すなわち、静電気などのサージによる電流
は、接地線から配線層３６ｂを流れ、シリサイド層２０
ｃ２を介して、ｎ+型不純物領域２６ｂに流れる。シリ
サイド層２０ｃ１の長さＬ３は、細線効果を生じる大き
さなので、電流の大部分（または全部）は、シリサイド
層２０ｃ１を経由することなく、ｎ+型不純物領域２６
ｂからｐ型領域１５ａの方へ流れる。これにより、ｎ+
型不純物領域２６ｂとｐ型領域１５ａとの接合部がアバ
ランシェブレークダウンする。そして、これによる電圧
降下でバイポーラトランジスタ４ｂがＯＮ状態になり、
電流はｎ+型不純物領域２６ａを通り外部に放電され
る。以上の動作により、入出力回路部（トランジスタ形
成部２００）のＭＯＳトランジスタの静電破壊を防いで
いる。That is, a current caused by a surge such as static electricity flows from the ground line to the wiring layer 36b,
The current flows to the n + -type impurity region 26b via c2. Since the length L3 of the silicide layer 20c1 is large enough to cause the thin wire effect, most (or all) of the current flows through the n + -type impurity region 26 without passing through the silicide layer 20c1.
It flows from b to the p-type region 15a. This gives n +
Avalanche breakdown occurs at the junction between type impurity region 26b and p-type region 15a. Then, the bipolar transistor 4b is turned on by the voltage drop due to this,
The current is discharged outside through the n + type impurity region 26a. The above operation prevents the electrostatic breakdown of the MOS transistor in the input / output circuit section (transistor forming section 200).
【００５１】このように、ＭＯＳトランジスタ構造体８
によれば、パッド４００側から入出力回路部に流れ込ん
だ静電気のみならず、接地線側から入出力回路部に流れ
込んだ静電気からも、入出力回路部（トランジスタ形成
部２００）のＭＯＳトランジスタの静電破壊を防ぐこと
が可能となる。As described above, the MOS transistor structure 8
According to this, not only static electricity flowing into the input / output circuit portion from the pad 400 side, but also static electricity flowing into the input / output circuit portion from the ground line side, static electricity of the MOS transistor in the input / output circuit portion (transistor forming portion 200). Electric breakdown can be prevented.
【００５２】［第３の実施の形態］図６は、本発明の第
３の実施の形態にかかる半導体装置の入出力回路部の等
価回路図である。図３に示す第１の実施の形態にかかる
半導体装置の入出力回路部の等価回路との違いは、ＭＯ
Ｓトランジスタ構造体２のゲートが、接地線Ｖssと電気
的に接続されていること、また、ＭＯＳトランジスタ構
造体５のゲートが、電源線Ｖddと電気的に接続されてい
ることである。したがって、ＭＯＳトランジスタ構造体
２、５は、ＭＯＳトランジスタとして機能しない。ＭＯ
Ｓトランジスタ構造体２、５は、保護回路部としてのバ
イポーラトランジスタとして機能するだけである。ＭＯ
Ｓトランジスタ構造体２、５の具体的構成は、図１に示
すＭＯＳトランジスタ構造体４と同じなので、説明を省
略する。[Third Embodiment] FIG. 6 is an equivalent circuit diagram of an input / output circuit section of a semiconductor device according to a third embodiment of the present invention. The difference from the equivalent circuit of the input / output circuit unit of the semiconductor device according to the first embodiment shown in FIG.
That is, the gate of the S transistor structure 2 is electrically connected to the ground line V ss, and the gate of the MOS transistor structure 5 is electrically connected to the power supply line Vdd . Therefore, MOS transistor structures 2 and 5 do not function as MOS transistors. MO
The S transistor structures 2 and 5 only function as bipolar transistors as protection circuit units. MO
The specific configuration of the S transistor structures 2 and 5 is the same as that of the MOS transistor structure 4 shown in FIG.
【００５３】第３の実施の形態が適用されるのは、例え
ば、ゲートアレイの場合である。すなわち、ゲートアレ
イでは、多めの数のＭＯＳトランジスタが予めシリコン
基板に形成されているので、半導体回路に使われないＭ
ＯＳトランジスタが生じる。これらのＭＯＳトランジス
タのゲート電極を接地電位または電源線Ｖddに接続する
ことにより、保護回路の構成要素にすることができる。The third embodiment is applied to, for example, a gate array. That is, in the gate array, since a large number of MOS transistors are formed in advance on the silicon substrate, M
An OS transistor results. By connecting the gate electrodes of these MOS transistors to the ground potential or power supply line Vdd , they can be used as components of a protection circuit.
【００５４】なお、トランジスタ形成部２００には、入
出力回路を構成する複数のｎＭＯＳトランジスタおよび
複数のｐＭＯＳトランジスタが形成されるところなの
で、第３の実施の形態において、保護回路部１００はト
ランジスタ形成部２００に含まれない。Since a plurality of nMOS transistors and a plurality of pMOS transistors forming an input / output circuit are to be formed in the transistor forming section 200, in the third embodiment, the protection circuit section 100 is different from the transistor forming section. Not included in 200.
【図１】図１（ａ）は、本発明の第１の実施の形態にか
かる半導体装置の入出力回路部のＭＯＳトランジスタ構
造体の平面図であり、図１（ｂ）は、図１（ａ）のＭＯ
Ｓトランジスタ構造体のＸ−Ｘ線に沿った断面図であ
る。FIG. 1A is a plan view of a MOS transistor structure of an input / output circuit unit of a semiconductor device according to a first embodiment of the present invention, and FIG. 1B is a plan view of FIG. a) MO
It is sectional drawing along the XX of an S transistor structure.
【図２】本発明の第１の実施の形態にかかる半導体装置
の平面図である。FIG. 2 is a plan view of the semiconductor device according to the first embodiment of the present invention.
【図３】本発明の第１の実施の形態にかかる半導体装置
の入出力回路部の等価回路図である。FIG. 3 is an equivalent circuit diagram of an input / output circuit unit of the semiconductor device according to the first embodiment of the present invention.
【図４】ＭＯＳトランジスタ構造体４と、これに隣接す
るｎＭＯＳトランジスタ６の平面図である。FIG. 4 is a plan view of a MOS transistor structure 4 and an nMOS transistor 6 adjacent thereto.
【図５】本発明の第２の実施の形態にかかる半導体装置
の入出力回路部のＭＯＳトランジスタ構造体の断面図で
ある。FIG. 5 is a sectional view of a MOS transistor structure of an input / output circuit unit of a semiconductor device according to a second embodiment of the present invention;
【図６】本発明の第３の実施の形態にかかる半導体装置
の入出力回路部の等価回路図である。FIG. 6 is an equivalent circuit diagram of an input / output circuit unit of a semiconductor device according to a third embodiment of the present invention.
２ ＭＯＳトランジスタ構造体 ４ ＭＯＳトランジスタ構造体 ４ａ ｎＭＯＳトランジスタ ４ｂ バイポーラトランジスタ ５ ＭＯＳトランジスタ構造体 ６ ｎＭＯＳトランジスタ ８ ＭＯＳトランジスタ構造体 １０ ｐ-型シリコン基板 １５ａ ｐ型領域 １８ａ、１８ｂ フィールド酸化層 ２０ａ、２０ａ１、２０ａ２、２０ｃ、２０ｃ１、２０
ｃ２ シリサイド層 ２２ ゲート電極 ２６ａ、２６ｂ ｎ+型不純物領域 ３０ａ、３０ｂ サイドウォール酸化層 ３８ ｎ+型不純物領域 １００ 保護回路部 ２００ トランジスタ形成部 ３００ 入出力回路部 ４００ パッド ６００ 半導体装置Reference Signs List 2 MOS transistor structure 4 MOS transistor structure 4a nMOS transistor 4b Bipolar transistor 5 MOS transistor structure 6 nMOS transistor 8 MOS transistor structure 10 p - type silicon substrate 15a p-type region 18a, 18b Field oxide layer 20a, 20a1, 20a2 , 20c, 20c1, 20
c2 silicide layer 22 gate electrode 26a, 26b n + -type impurity region 30a, 30b sidewall oxide layer 38 n + -type impurity region 100 protection circuit unit 200 transistor formation unit 300 input / output circuit unit 400 pad 600 semiconductor device
Claims (9)
と、 前記半導体回路部にあり、前記半導体回路部のサージ破
壊を防止するための保護回路部と、 を備えた半導体装置であって、 前記半導体回路部は、電界効果トランジスタを含み、 前記電界効果トランジスタは、サリサイド構造を有し、 前記保護回路部は、電界効果トランジスタ構造体を含
み、 前記電界効果トランジスタ構造体は、 第１導電型の第１領域と、 第１導電型の第２領域と、 前記第１領域と前記第２領域との間に形成された第２導
電型の第３領域と、 前記第３領域上にゲート酸化層を介して形成されたゲー
ト電極と、 前記ゲート電極の側面に形成されたサイドウォール絶縁
層と、を有し、 前記第１領域、前記第２領域および前記第３領域でバイ
ポーラトランジスタが構成され、 前記第１領域には、配線層が電気的に接続され、 前記第１領域上には、シリサイド層が形成され、 前記シリサイド層は、前記サイドウォール絶縁層に隣接
し、 前記シリサイド層の長さは、細線効果が生じる長さであ
る、半導体装置。1. A semiconductor device comprising: a semiconductor circuit unit formed on a semiconductor substrate; and a protection circuit unit in the semiconductor circuit unit for preventing surge destruction of the semiconductor circuit unit. The semiconductor circuit portion includes a field-effect transistor, the field-effect transistor has a salicide structure, the protection circuit portion includes a field-effect transistor structure, and the field-effect transistor structure has a first conductivity type. A first region, a second region of a first conductivity type, a third region of a second conductivity type formed between the first region and the second region, and a gate oxide layer on the third region And a sidewall insulating layer formed on a side surface of the gate electrode, wherein the first region, the second region, and the third region constitute a bipolar transistor. A wiring layer is electrically connected to the first region; a silicide layer is formed on the first region; the silicide layer is adjacent to the sidewall insulating layer; A semiconductor device in which the length is a length at which a thin wire effect occurs.
のゲート長より小さい、半導体装置。2. The semiconductor device according to claim 1, wherein a length of the silicide layer is smaller than a gate length of the field-effect transistor.
２領域と、前記電界効果トランジスタのソース／ドレイ
ン領域と、を電気的に接続する接続領域の幅より小さ
い、半導体装置。3. The connection region according to claim 1, wherein the length of the silicide layer is such that the first region or the second region is electrically connected to a source / drain region of the field effect transistor. Semiconductor device smaller than the width of
記第１領域から前記第３領域を通り、前記第２領域に流
れる、半導体装置。4. The semiconductor device according to claim 1, wherein a current due to the surge flows from the first region to the second region through the third region without flowing through the silicide layer.
された他のサイドウォール絶縁層に隣接し、 前記他のシリサイド層の長さは、細線効果が生じる長さ
である、半導体装置。5. The semiconductor device according to claim 1, wherein another wiring layer is electrically connected to the second region, and another silicide layer is formed on the second region. The semiconductor device, wherein the other silicide layer is adjacent to another sidewall insulating layer formed on a side surface of the gate electrode, and the length of the other silicide layer is a length at which a thin wire effect occurs.
スタとして機能する、半導体装置。6. The semiconductor device according to claim 1, wherein the field-effect transistor structure functions as a field-effect transistor.
スタとして機能しない、半導体装置。7. The semiconductor device according to claim 1, wherein the field-effect transistor structure does not function as a field-effect transistor.
出力回路部を含む、半導体装置。8. The semiconductor device according to claim 1, wherein the semiconductor circuit section includes an input / output circuit section, an input circuit section, or an output circuit section.
は、ボンディングにより外部配線と電気的に接続される
ものであり、 前記半導体回路部の前記電界効果トランジスタと前記電
極部とは、前記保護回路部を介して電気的に接続されて
いる、半導体装置。9. The semiconductor device according to claim 1, wherein the semiconductor device includes an electrode portion, wherein the electrode portion is formed on the semiconductor substrate, and the electrode portion is electrically connected to an external wiring by bonding. A semiconductor device, wherein the field-effect transistor of the semiconductor circuit unit and the electrode unit are electrically connected via the protection circuit unit.
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| US7196377B2 (en) | 2004-04-22 | 2007-03-27 | Nec Electronics Corporation | MOS type semiconductor device having electrostatic discharge protection arrangement |
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