JP2000155747A - マルチプロセッサ・ノ―ドデ―タ処理システムに使用するディレクトリエントリ割当てシステム及び方法 - Google Patents
マルチプロセッサ・ノ―ドデ―タ処理システムに使用するディレクトリエントリ割当てシステム及び方法Info
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- JP2000155747A JP2000155747A JP11128966A JP12896699A JP2000155747A JP 2000155747 A JP2000155747 A JP 2000155747A JP 11128966 A JP11128966 A JP 11128966A JP 12896699 A JP12896699 A JP 12896699A JP 2000155747 A JP2000155747 A JP 2000155747A
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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- G06F12/0817—Cache consistency protocols using directory methods
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Abstract
(57)【要約】
【課題】 マルチプロセッサノードシステム内でディレ
クトリエントリを選択するアルゴリズムであり、メモリ
空間の浪費とメモリサイズの増大を防止する。 【解決手段】 プロセッサノード内のプロセッサからの
メモリ要求に応えて、アルゴリズムは、要求されたメモ
リラインについての情報を格納するべく利用可能なエン
トリを発見し、エントリが利用可能である場合、利用可
能なエントリのうちの１つを使用する。そうでなけれ
ば、「共用」エントリをサーチする。共用エントリが利
用可能である場合、共用エントリの１つを使用する。そ
うでなければ、「ダーティ」エントリをサーチする。ダ
ーティエントリが利用可能である場合、ダーティエント
リの１つを使用する。ディレクトリエントリを選択する
にあたり、ＬＲＵアルゴリズムを使用する。
クトリエントリを選択するアルゴリズムであり、メモリ
空間の浪費とメモリサイズの増大を防止する。 【解決手段】 プロセッサノード内のプロセッサからの
メモリ要求に応えて、アルゴリズムは、要求されたメモ
リラインについての情報を格納するべく利用可能なエン
トリを発見し、エントリが利用可能である場合、利用可
能なエントリのうちの１つを使用する。そうでなけれ
ば、「共用」エントリをサーチする。共用エントリが利
用可能である場合、共用エントリの１つを使用する。そ
うでなければ、「ダーティ」エントリをサーチする。ダ
ーティエントリが利用可能である場合、ダーティエント
リの１つを使用する。ディレクトリエントリを選択する
にあたり、ＬＲＵアルゴリズムを使用する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、マルチプ
ロセッサデータ処理システムにおけるキャッシュコヒー
レンス（ｃｏｈｅｒｅｎｃｅ）、特に、キャッシュディ
レクトリエントリを選択するためのアルゴリズムでキャ
ッシュの動作を増強することに関する。なお本願は、１
９９８年５月８日付けの米国仮出願による利益を請求す
るものである。
ロセッサデータ処理システムにおけるキャッシュコヒー
レンス（ｃｏｈｅｒｅｎｃｅ）、特に、キャッシュディ
レクトリエントリを選択するためのアルゴリズムでキャ
ッシュの動作を増強することに関する。なお本願は、１
９９８年５月８日付けの米国仮出願による利益を請求す
るものである。
【０００２】また本願は、次の同時係属出願と関連して
いる。同時係属米国特許出願番号０９／００３，７２
１、「分散共有メモリマルチプロセッサシステムのため
の統合されたメッセージパッシングおよびメモリ保護を
備えるキャッシュコヒーレンスユニット」の名称で、１
９９８年１月７日に出願、同時係属米国特許出願番号０
９／００３，７７１、「統合されたメッセージパッシン
グサポートを備える分散共有メモリマルチプロセッサの
ためのメモリ保護メカニズム」の名称で、１９９８年１
月７日に出願、同時係属米国特許出願番号０９／０４
１，５６８、「パイプライン化されたスヌーピープロト
コルを有する相互接続用マルチプロセッサノードのため
のキャッシュコヒーレンスユニット」の名称で、１９９
８年３月１２日に出願、同時係属米国特許出願番号０９
／２８１，７１４、「分散共有メモリマルチプロセッサ
のための分割疎ディレクトリ」の名称で、１９９８年３
月３０日に出願、同時係属米国特許出願番号０９／２８
５，３１６、「ネットワーク通信におけるデッドロック
を回避するためのコンピュータアーキテクチャ」の名称
で、１９９９年４月２日に出願、同時係属米国特許出願
番号０９／２８７，６５０、「マルチプロセッサコンピ
ュータシステムにおけるオーバラン保護用クレジットベ
ースドメッセージプロトコル」の名称で、１９９９年４
月７日に出願。参考として、上記の出願の全てを本願発
明の全体に亘って取り入れている。
いる。同時係属米国特許出願番号０９／００３，７２
１、「分散共有メモリマルチプロセッサシステムのため
の統合されたメッセージパッシングおよびメモリ保護を
備えるキャッシュコヒーレンスユニット」の名称で、１
９９８年１月７日に出願、同時係属米国特許出願番号０
９／００３，７７１、「統合されたメッセージパッシン
グサポートを備える分散共有メモリマルチプロセッサの
ためのメモリ保護メカニズム」の名称で、１９９８年１
月７日に出願、同時係属米国特許出願番号０９／０４
１，５６８、「パイプライン化されたスヌーピープロト
コルを有する相互接続用マルチプロセッサノードのため
のキャッシュコヒーレンスユニット」の名称で、１９９
８年３月１２日に出願、同時係属米国特許出願番号０９
／２８１，７１４、「分散共有メモリマルチプロセッサ
のための分割疎ディレクトリ」の名称で、１９９８年３
月３０日に出願、同時係属米国特許出願番号０９／２８
５，３１６、「ネットワーク通信におけるデッドロック
を回避するためのコンピュータアーキテクチャ」の名称
で、１９９９年４月２日に出願、同時係属米国特許出願
番号０９／２８７，６５０、「マルチプロセッサコンピ
ュータシステムにおけるオーバラン保護用クレジットベ
ースドメッセージプロトコル」の名称で、１９９９年４
月７日に出願。参考として、上記の出願の全てを本願発
明の全体に亘って取り入れている。
【０００３】
【従来の技術】コンピュータシステムノードは、メモリ
サブシステムとプロセッササブシステムに分割すること
ができる。メモリサブシステムは、メインダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）を含み、任意の数
の接続されたプロセッサからの要求に応えてメモリから
のデータを提供する。通常、メモリサブシステム内のデ
ータにアクセスするのに費す時間はプロセッサの速度に
比べてかなり長いものであり、従って、プロセッサは往
々にして自らの性能を改善するべくキャッシュを備えて
構築されている。プロセッササブシステムは、プロセッ
サと単数または複数のキャッシュを含んでいる。キャッ
シュというのは、プロセッサとメインメモリの間に接続
され、メインメモリから最近使用されたデータを格納す
る小形メモリである。キャッシュは、メインメモリサブ
システムに比べてはるかにアクセス速度が速く、通常は
はるかに小形である。キャッシュ内へおよびキャッシュ
から外へ転送され得る最小のデータ単位は、キャッシュ
ド「ライン」（ｃａｃｈｅｄ“ｌｉｎｅ”）と呼ばれ
る。１キャッシュドラインに対応するメモリ内のデータ
は、メモリラインと呼ばれる。１データラインというの
は、１キャッシュドラインまたは１メモリラインのいず
れかを指す。
サブシステムとプロセッササブシステムに分割すること
ができる。メモリサブシステムは、メインダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）を含み、任意の数
の接続されたプロセッサからの要求に応えてメモリから
のデータを提供する。通常、メモリサブシステム内のデ
ータにアクセスするのに費す時間はプロセッサの速度に
比べてかなり長いものであり、従って、プロセッサは往
々にして自らの性能を改善するべくキャッシュを備えて
構築されている。プロセッササブシステムは、プロセッ
サと単数または複数のキャッシュを含んでいる。キャッ
シュというのは、プロセッサとメインメモリの間に接続
され、メインメモリから最近使用されたデータを格納す
る小形メモリである。キャッシュは、メインメモリサブ
システムに比べてはるかにアクセス速度が速く、通常は
はるかに小形である。キャッシュ内へおよびキャッシュ
から外へ転送され得る最小のデータ単位は、キャッシュ
ド「ライン」（ｃａｃｈｅｄ“ｌｉｎｅ”）と呼ばれ
る。１キャッシュドラインに対応するメモリ内のデータ
は、メモリラインと呼ばれる。１データラインというの
は、１キャッシュドラインまたは１メモリラインのいず
れかを指す。
【０００４】全てのキャッシュアーキテクチャは、その
多くが複数のキャッシュドラインに対応する１又は一連
のメモリラインを含む物理的に連続したセグメントへ
と、メインメモリを分割する。キャッシュドラインにア
クセスするには、そのラインに対応するセグメントを識
別するためのセグメントタグおよびセグメント内のライ
ンを識別するためのラインインデックスが必要である。
当業者であれば、１セグメントが１つのラインしかもた
ない場合、ラインインデックスが不要であることがわか
るだろう。プロセッサが、ローカルキャッシュ内にすで
に含まれているデータラインを要求する場合、そのデー
タラインはプロセッサに受渡し（ｄｅｌｉｖｅｒ）され
る。そうでない場合、プロセッサはメインメモリからデ
ータラインを獲得する。
多くが複数のキャッシュドラインに対応する１又は一連
のメモリラインを含む物理的に連続したセグメントへ
と、メインメモリを分割する。キャッシュドラインにア
クセスするには、そのラインに対応するセグメントを識
別するためのセグメントタグおよびセグメント内のライ
ンを識別するためのラインインデックスが必要である。
当業者であれば、１セグメントが１つのラインしかもた
ない場合、ラインインデックスが不要であることがわか
るだろう。プロセッサが、ローカルキャッシュ内にすで
に含まれているデータラインを要求する場合、そのデー
タラインはプロセッサに受渡し（ｄｅｌｉｖｅｒ）され
る。そうでない場合、プロセッサはメインメモリからデ
ータラインを獲得する。
【０００５】セットアソシエティブおよびフルアソシエ
ティブキャッシュは「多」ウェイ（“ｍｕｌｔｉｐｌ
ｅ”ｗａｙｓ）であり、これはすなわちディレクトリエ
ントリが、同じメモリセグメントインデックスを有する
が異なるセグメントに帰属する多数のキャッシュドライ
ンを参照することを意味する。これは、直接マッピング
されたキャッシュと比較して、多方向ディレクトリが同
じ方向にマッピングするアクティブキャッシュライン間
のコンテンションを低減させることから、キャッシュヒ
ット率を改善することができる。キャッシュラインの直
接マッピングでは、新たに要求されたキャッシュドライ
ンを参照するのにディレクトリが必要とされるとき、置
換（ｒｅｐｌａｃｅ）すべきディレクトリを選択すると
いう問題が回避されるが、フルアソシエイティブおよび
セットアソシエティブキャッシュマッピングスキーム
は、置換すべき特定のキャッシュドラインを参照するデ
ィレクトリを選択するのに、置換プロトコルを必要とす
る。最も一般的なプロトコルは、未使用時間が最も長い
キャッシュラインを置換する最低使用頻度（ＬＲＵ）プ
ロトコルである。
ティブキャッシュは「多」ウェイ（“ｍｕｌｔｉｐｌ
ｅ”ｗａｙｓ）であり、これはすなわちディレクトリエ
ントリが、同じメモリセグメントインデックスを有する
が異なるセグメントに帰属する多数のキャッシュドライ
ンを参照することを意味する。これは、直接マッピング
されたキャッシュと比較して、多方向ディレクトリが同
じ方向にマッピングするアクティブキャッシュライン間
のコンテンションを低減させることから、キャッシュヒ
ット率を改善することができる。キャッシュラインの直
接マッピングでは、新たに要求されたキャッシュドライ
ンを参照するのにディレクトリが必要とされるとき、置
換（ｒｅｐｌａｃｅ）すべきディレクトリを選択すると
いう問題が回避されるが、フルアソシエイティブおよび
セットアソシエティブキャッシュマッピングスキーム
は、置換すべき特定のキャッシュドラインを参照するデ
ィレクトリを選択するのに、置換プロトコルを必要とす
る。最も一般的なプロトコルは、未使用時間が最も長い
キャッシュラインを置換する最低使用頻度（ＬＲＵ）プ
ロトコルである。
【０００６】標準的には、セットアソシエティブキャッ
シュは、４〜８ウェイであり、一方フルアソシエティブ
キャッシュは３２〜６４ウェイである。共用メモリマル
チプロセッサシステムにおいては、各プロセッサは通
常、それ自身のキャッシュを有し、従ってシステムは多
数のキャッシュをもつ。各キャッシュは、与えられたデ
ータラインのコピーを保持できることから、全ての異な
るキャッシュドラインの状態を一貫性ある状態に保ち、
いずれか１つのプロセッサにより書込まれた最新バージ
ョンで更新することが重要である。通常、キャッシュ動
作を支配するべく１組の規則をもつキャッシュのコヒー
レンスプロトコルを含むプロセッサのメモリモデルによ
って規定される通りの正しい値を、キャッシュまたはメ
インメモリから戻すことを担当するのは、メモリサブシ
ステムである。
シュは、４〜８ウェイであり、一方フルアソシエティブ
キャッシュは３２〜６４ウェイである。共用メモリマル
チプロセッサシステムにおいては、各プロセッサは通
常、それ自身のキャッシュを有し、従ってシステムは多
数のキャッシュをもつ。各キャッシュは、与えられたデ
ータラインのコピーを保持できることから、全ての異な
るキャッシュドラインの状態を一貫性ある状態に保ち、
いずれか１つのプロセッサにより書込まれた最新バージ
ョンで更新することが重要である。通常、キャッシュ動
作を支配するべく１組の規則をもつキャッシュのコヒー
レンスプロトコルを含むプロセッサのメモリモデルによ
って規定される通りの正しい値を、キャッシュまたはメ
インメモリから戻すことを担当するのは、メモリサブシ
ステムである。
【０００７】システム中でキャッシュコヒーレンスを維
持するために、キャッシュコヒーレンスプロトコルは、
キャッシュコヒーレンス制御情報を収納するディレクト
リを使用する。通常メモリサブシステムの一部である、
このディレクトリは、メモリデータがシステム内のどこ
かのキャッシュ内に存在しうるか否かを示す状態情報を
伴う各メインメモリロケーションのためのエントリを有
する。コヒーレンスプロトコルは、メモリ要求に応えて
とるべき全ての遷移およびトランザクションを特定す
る。キャッシュライン上でとられるいかなる動作も、デ
ィレクトリ内に格納された状態の中に反映される。共通
のキャッシュコヒーレンススキームはこれを達成するた
めに次の３つの常駐（ｐｅｒｍａｎｅｎｔ）状態を使用
する。すなわち、無効（ｉｎｖａｌｉｄ）：ラインはキ
ャッシュ内のどこにも入れられていない。メインメモリ
は、コピーしか持っていない。
持するために、キャッシュコヒーレンスプロトコルは、
キャッシュコヒーレンス制御情報を収納するディレクト
リを使用する。通常メモリサブシステムの一部である、
このディレクトリは、メモリデータがシステム内のどこ
かのキャッシュ内に存在しうるか否かを示す状態情報を
伴う各メインメモリロケーションのためのエントリを有
する。コヒーレンスプロトコルは、メモリ要求に応えて
とるべき全ての遷移およびトランザクションを特定す
る。キャッシュライン上でとられるいかなる動作も、デ
ィレクトリ内に格納された状態の中に反映される。共通
のキャッシュコヒーレンススキームはこれを達成するた
めに次の３つの常駐（ｐｅｒｍａｎｅｎｔ）状態を使用
する。すなわち、無効（ｉｎｖａｌｉｄ）：ラインはキ
ャッシュ内のどこにも入れられていない。メインメモリ
は、コピーしか持っていない。
【０００８】共用（ｓｈａｒｅｄ）：ラインは、遠隔ノ
ードにおいて少なくとも１つのキャッシュ内で有効であ
る。 ダーティ（ｄｉｒｔｙ）：ラインは、遠隔ノードにおい
て１つのキャッシュ内で有効である。その遠隔ノード内
でプロセッサによりそのコピーを修正することが可能で
ある。メインメモリには古いデータが含まれている可能
性がある。
ードにおいて少なくとも１つのキャッシュ内で有効であ
る。 ダーティ（ｄｉｒｔｙ）：ラインは、遠隔ノードにおい
て１つのキャッシュ内で有効である。その遠隔ノード内
でプロセッサによりそのコピーを修正することが可能で
ある。メインメモリには古いデータが含まれている可能
性がある。
【０００９】コヒーレンスプロトコルは、ラインが遷移
中であることを示すため、他の非常駐（ｔｒａｎｓｉｅ
ｎｔ）状態を使用することができる。充分な時間があれ
ば、これらの非常駐状態は、上述の常駐状態の１つへと
戻る。プロセッサからのメモリ要求毎に、メモリサブシ
ステムは、キャッシュドラインに対応するメモリライン
を格納するセグメントを識別するために全てのキャッシ
ュタグ（ｃａｃｈｅ ｔａｇ）を見なくてはならない。
「スヌーピープロトコル」（ｓｎｏｏｐｙ ｐｒｏｔｏ
ｃｏｌ）内の各キャッシュは、全ての要求を「のぞき回
り」（ｓｎｏｏｐ）し、次にメモリサブシステムに対
し、それがキャッシュドラインの最新バージョンを有す
るか否かの信号を送る。あるいは、メモリ−サブシステ
ムは、キャッシュドラインの最新バージョンのロケーシ
ョンを見い出すため各キャッシュのタグの複製を保持す
ることができる。複製タグベースの方法は、時として
「ディレクトリベースのキャッシュコヒーレンスプロト
コル」と呼ばれる。
中であることを示すため、他の非常駐（ｔｒａｎｓｉｅ
ｎｔ）状態を使用することができる。充分な時間があれ
ば、これらの非常駐状態は、上述の常駐状態の１つへと
戻る。プロセッサからのメモリ要求毎に、メモリサブシ
ステムは、キャッシュドラインに対応するメモリライン
を格納するセグメントを識別するために全てのキャッシ
ュタグ（ｃａｃｈｅ ｔａｇ）を見なくてはならない。
「スヌーピープロトコル」（ｓｎｏｏｐｙ ｐｒｏｔｏ
ｃｏｌ）内の各キャッシュは、全ての要求を「のぞき回
り」（ｓｎｏｏｐ）し、次にメモリサブシステムに対
し、それがキャッシュドラインの最新バージョンを有す
るか否かの信号を送る。あるいは、メモリ−サブシステ
ムは、キャッシュドラインの最新バージョンのロケーシ
ョンを見い出すため各キャッシュのタグの複製を保持す
ることができる。複製タグベースの方法は、時として
「ディレクトリベースのキャッシュコヒーレンスプロト
コル」と呼ばれる。
【００１０】
【発明が解決しようとする課題】図１は、メインＤＲＡ
Ｍメモリ１２２のためのメモリ制御機構（ＭＣ）１２０
に対しバス１１８により接続されたそれぞれのローカル
キャッシュ１１０Ａ，１１０Ｂ，１１０Ｃおよび１１０
Ｄを有する多数のＣＰＵ１０２Ａ，１０２Ｂ，１０２Ｃ
および１０２Ｄを含む従来のシステム１００を示す。こ
の例においては、メインメモリ１２２は各々のメモリラ
インについて、ディレクトリ１２４エントリ専用の空間
を持ち、従って、ディレクトリ１２４内のエントリ数を
決定するキャッシュドラインの合計数が通常メモリ１２
２内のメモリラインの合計数よりもはるかに少ないこと
から、メモリ空間が浪費される。さらに、従来のシステ
ム１００用のキャッシュコヒーレンスプロトコルは、キ
ャッシュ１１０の数およびメモリ１２２のサイズが増大
するにつれて、ディレクトリ１２４のサイズは異常に大
きくなるという点で不完全である。
Ｍメモリ１２２のためのメモリ制御機構（ＭＣ）１２０
に対しバス１１８により接続されたそれぞれのローカル
キャッシュ１１０Ａ，１１０Ｂ，１１０Ｃおよび１１０
Ｄを有する多数のＣＰＵ１０２Ａ，１０２Ｂ，１０２Ｃ
および１０２Ｄを含む従来のシステム１００を示す。こ
の例においては、メインメモリ１２２は各々のメモリラ
インについて、ディレクトリ１２４エントリ専用の空間
を持ち、従って、ディレクトリ１２４内のエントリ数を
決定するキャッシュドラインの合計数が通常メモリ１２
２内のメモリラインの合計数よりもはるかに少ないこと
から、メモリ空間が浪費される。さらに、従来のシステ
ム１００用のキャッシュコヒーレンスプロトコルは、キ
ャッシュ１１０の数およびメモリ１２２のサイズが増大
するにつれて、ディレクトリ１２４のサイズは異常に大
きくなるという点で不完全である。
【００１１】システム１００は、ディレクトリエントリ
のキャッシュである疎な（ｓｐａｒｓｅ）ディレクトリ
を用いることによって改善することができる。しかしな
がら、既存のキャッシュドラインの状態の如何に関わら
ず、新しいキャッシュドラインを参照するためのディレ
クトリエントリを見つけ出すための置換アルゴリズム
が、メモリ１２２とキャッシュ１１０との間の大量のデ
ータ通信量をひき起こし、かくしてシステムの性能を劣
化させる可能性がある。
のキャッシュである疎な（ｓｐａｒｓｅ）ディレクトリ
を用いることによって改善することができる。しかしな
がら、既存のキャッシュドラインの状態の如何に関わら
ず、新しいキャッシュドラインを参照するためのディレ
クトリエントリを見つけ出すための置換アルゴリズム
が、メモリ１２２とキャッシュ１１０との間の大量のデ
ータ通信量をひき起こし、かくしてシステムの性能を劣
化させる可能性がある。
【００１２】従って、必要とされているのは、上述の欠
点を解決できる疎なディレクトリにおいて使用するため
の置換アルゴリズムである。
点を解決できる疎なディレクトリにおいて使用するため
の置換アルゴリズムである。
【００１３】
【課題を解決するための手段】本発明は、プロセッサか
らのメモリ要求に応えて、キャッシュドラインの状態を
格納するべくディレクトリエントリを割当てるアルゴリ
ズムを提供する。かくして該アルゴリズムは、エントリ
のためのディレクトリをサーチする。少なくとも１つの
フリーエントリが利用可能である場合、アルゴリズムは
利用可能なエントリのうちの１つを使用する。そうでな
ければ、アルゴリズムは「共用」（ｓｈａｒｅｄ）エン
トリをサーチし、少なくとも１つの共用エントリが発見
された場合、アルゴリズムは、好ましくは利用可能な共
用エントリの間でサーチするために「最低使用頻度」
（ＬＲＵ）基準を使用する。そうでなければ、アルゴリ
ズムは「ダーティ」エントリをサーチする。少なくとも
１つのダーティエントリが発見された場合には、アルゴ
リズムは好ましくは、利用可能なダーティエントリの中
からサーチするためにＬＲＵ基準を使用する。アルゴリ
ズムは、かなり以前に割当てられ最近使用されていない
エントリが失効する確率が比較的高いという理由から、
ＬＲＵ基準を使用する。システムの性能を増大させるた
めには、アルゴリズムは好ましくは、ダーティエントリ
をサーチする前に、共用エントリをサーチする。
らのメモリ要求に応えて、キャッシュドラインの状態を
格納するべくディレクトリエントリを割当てるアルゴリ
ズムを提供する。かくして該アルゴリズムは、エントリ
のためのディレクトリをサーチする。少なくとも１つの
フリーエントリが利用可能である場合、アルゴリズムは
利用可能なエントリのうちの１つを使用する。そうでな
ければ、アルゴリズムは「共用」（ｓｈａｒｅｄ）エン
トリをサーチし、少なくとも１つの共用エントリが発見
された場合、アルゴリズムは、好ましくは利用可能な共
用エントリの間でサーチするために「最低使用頻度」
（ＬＲＵ）基準を使用する。そうでなければ、アルゴリ
ズムは「ダーティ」エントリをサーチする。少なくとも
１つのダーティエントリが発見された場合には、アルゴ
リズムは好ましくは、利用可能なダーティエントリの中
からサーチするためにＬＲＵ基準を使用する。アルゴリ
ズムは、かなり以前に割当てられ最近使用されていない
エントリが失効する確率が比較的高いという理由から、
ＬＲＵ基準を使用する。システムの性能を増大させるた
めには、アルゴリズムは好ましくは、ダーティエントリ
をサーチする前に、共用エントリをサーチする。
【００１４】かくして、本発明は、セットアソシエティ
ブおよびフルアソシエティブ式のディレクトリベースの
キャッシュコヒーレンスプロトコルの性能を高め、それ
ぞれのキャッシュを備える少なくとも１つのプロセッサ
を、各々が含む、複数のプロセッサノードを有するデー
タ処理システムにおいて、有用である。本発明のこれら
のおよびその他の利点は、以下の詳細な説明および添付
図面から、当業者にとって明らかなものとなるであろ
う。
ブおよびフルアソシエティブ式のディレクトリベースの
キャッシュコヒーレンスプロトコルの性能を高め、それ
ぞれのキャッシュを備える少なくとも１つのプロセッサ
を、各々が含む、複数のプロセッサノードを有するデー
タ処理システムにおいて、有用である。本発明のこれら
のおよびその他の利点は、以下の詳細な説明および添付
図面から、当業者にとって明らかなものとなるであろ
う。
【００１５】
【発明の実施の形態】図２は、本発明を利用するシステ
ム２００を示すブロック図である。システム２００は、
メモリ１２２の一部となる代りにＭＣ１２０に接続され
ているディレクトリ２２４を含んでいるという点を除い
て、システム１００と同様のものである。通常「疎」
（ｓｐａｒｓｅ）ディレクトリと呼ばれるディレクトリ
２２４は、メモリ１２２内のメモリライン数より少ない
数のディレクトリエントリを収納し、ディレクトリ１２
４よりも小さくかつ高速であり、標準的に、より高い速
度のためのスタティックランダムアクセスメモリ（ＳＰ
ＡＭ）の中にある。
ム２００を示すブロック図である。システム２００は、
メモリ１２２の一部となる代りにＭＣ１２０に接続され
ているディレクトリ２２４を含んでいるという点を除い
て、システム１００と同様のものである。通常「疎」
（ｓｐａｒｓｅ）ディレクトリと呼ばれるディレクトリ
２２４は、メモリ１２２内のメモリライン数より少ない
数のディレクトリエントリを収納し、ディレクトリ１２
４よりも小さくかつ高速であり、標準的に、より高い速
度のためのスタティックランダムアクセスメモリ（ＳＰ
ＡＭ）の中にある。
【００１６】ディレクトリ２２４は、複数のエントリＤ
ＩＲ１〜ＤＩＲＮを含んでいる。セットアソシエティブ
キャッシュにおいては、１つのＤＩＲエントリは、メモ
リ１２２のセグメント（ＳＥＧ０〜ＳＥＧＭ）の各々の
中の１つのデータラインに対応する。従って、ＳＥＧが
Ｋ本のデータラインを有する場合、ディレクトリ２２４
はＫ個のエントリを有する。１つのＳＥＧ内でメモリラ
インはＳＥＧベースからのオフセットによって識別さ
れ、かくして「セット」（ｓｅｔ）というのは、同じオ
フセットを有するものの異なるＳＥＧの中に格納される
全てのデータラインを指す。その結果、例えばＤＩＲ１
は、全てのＳＥＧ０〜ＳＥＧＭ内でオフセット１を持つ
全てのデータラインを指すセット１に対応する。同様に
して、ＤＩＲ２は、全てのＳＥＧ０〜ＳＥＧＭ内でオフ
セット２を持つ全てのデータラインを指すセット２に対
応する。図２の例において、ＤＩＲ３は、ＳＥＧ５のラ
イン３（またはオフセット３またはセット３）（および
図示していないその他のＳＥＧのライン３）に対応す
る。各ＤＩＲエントリは、「状態情報」（ｓｔａｔｅｉ
ｎｆｏｒｍａｔｉｏｎ）フィールド３２６，ビット−ベ
クトル（ＢＶ）フィールド３２８，「タグ」フィールド
３３０および、該当する場合には、ＬＲＵフィールド３
３６を含む。矢印３０１０は、ＤＩＲ３とそのフィール
ド３２６，３２８，３３０および３３６を示す。
ＩＲ１〜ＤＩＲＮを含んでいる。セットアソシエティブ
キャッシュにおいては、１つのＤＩＲエントリは、メモ
リ１２２のセグメント（ＳＥＧ０〜ＳＥＧＭ）の各々の
中の１つのデータラインに対応する。従って、ＳＥＧが
Ｋ本のデータラインを有する場合、ディレクトリ２２４
はＫ個のエントリを有する。１つのＳＥＧ内でメモリラ
インはＳＥＧベースからのオフセットによって識別さ
れ、かくして「セット」（ｓｅｔ）というのは、同じオ
フセットを有するものの異なるＳＥＧの中に格納される
全てのデータラインを指す。その結果、例えばＤＩＲ１
は、全てのＳＥＧ０〜ＳＥＧＭ内でオフセット１を持つ
全てのデータラインを指すセット１に対応する。同様に
して、ＤＩＲ２は、全てのＳＥＧ０〜ＳＥＧＭ内でオフ
セット２を持つ全てのデータラインを指すセット２に対
応する。図２の例において、ＤＩＲ３は、ＳＥＧ５のラ
イン３（またはオフセット３またはセット３）（および
図示していないその他のＳＥＧのライン３）に対応す
る。各ＤＩＲエントリは、「状態情報」（ｓｔａｔｅｉ
ｎｆｏｒｍａｔｉｏｎ）フィールド３２６，ビット−ベ
クトル（ＢＶ）フィールド３２８，「タグ」フィールド
３３０および、該当する場合には、ＬＲＵフィールド３
３６を含む。矢印３０１０は、ＤＩＲ３とそのフィール
ド３２６，３２８，３３０および３３６を示す。
【００１７】状態情報フィールド３２６は、好ましくは
「無効」、「共用」、「ダーティ」および「非常駐」を
含むキャッシュドラインの状態を示している。「無効」
状態は、ＤＩＲが利用可能であり、かくして使用できる
ことを表わす。「共用」状態は、キャッシュドラインが
少なくとも１つのキャッシュ１１０内で有効であること
を表す。「ダーティ」状態は、メモリ１２２内のデータ
ラインがキャッシュ１１０の１つにおいて修正されたこ
とを表し、「非常駐」状態は、ラインがメモリ１２２と
キャッシュ１１０との間で遷移中であることを表す。
「無効」、「共用」、「ダーティ」および「非常駐」を
含むキャッシュドラインの状態を示している。「無効」
状態は、ＤＩＲが利用可能であり、かくして使用できる
ことを表わす。「共用」状態は、キャッシュドラインが
少なくとも１つのキャッシュ１１０内で有効であること
を表す。「ダーティ」状態は、メモリ１２２内のデータ
ラインがキャッシュ１１０の１つにおいて修正されたこ
とを表し、「非常駐」状態は、ラインがメモリ１２２と
キャッシュ１１０との間で遷移中であることを表す。
【００１８】ＢＶフィールド３２８は、どのキャッシュ
１１０がメモリ１２２からのラインのコピーを有するか
を識別するため、キャッシュ１１０Ａ，１１０Ｂ，１１
０Ｃおよび１１０Ｄにそれぞれ対応する複数のサブフィ
ールド３２８Ａ，３２８Ｂ，３２８Ｃおよび３２８Ｄを
含む。例えば、フィールド３２８Ａ内のＢＶビットが
「１」（論理ｈｉｇｈ）である場合、キャッシュ１１０
Ａは、メモリ１２２のデータラインのコピーを有する。
換言すると、フィールド３２８Ａ内の同じＢＶビットが
「０」（論理ｌｏｗ）である場合、キャッシュ１１０Ａ
はメモリ１２２のデータラインのコピーを持たない。
１１０がメモリ１２２からのラインのコピーを有するか
を識別するため、キャッシュ１１０Ａ，１１０Ｂ，１１
０Ｃおよび１１０Ｄにそれぞれ対応する複数のサブフィ
ールド３２８Ａ，３２８Ｂ，３２８Ｃおよび３２８Ｄを
含む。例えば、フィールド３２８Ａ内のＢＶビットが
「１」（論理ｈｉｇｈ）である場合、キャッシュ１１０
Ａは、メモリ１２２のデータラインのコピーを有する。
換言すると、フィールド３２８Ａ内の同じＢＶビットが
「０」（論理ｌｏｗ）である場合、キャッシュ１１０Ａ
はメモリ１２２のデータラインのコピーを持たない。
【００１９】タグフィールド３３０は、ＤＩＲエントリ
が結びつけられるキャッシュドラインに対応するメモリ
セグメントを識別する。例えば、タグフィールド３３０
が値「５」を示す場合、そのＤＩＲエントリは、矢印３
００８により表示されるメモリ１２２のセグメント５内
のメモリラインに対応するキャッシュドラインに対応す
る。
が結びつけられるキャッシュドラインに対応するメモリ
セグメントを識別する。例えば、タグフィールド３３０
が値「５」を示す場合、そのＤＩＲエントリは、矢印３
００８により表示されるメモリ１２２のセグメント５内
のメモリラインに対応するキャッシュドラインに対応す
る。
【００２０】セットアソシエティブキャッシュまたはフ
ルアソシエティブキャッシュにおいては、ディレクトリ
２２４は、「多」ウェイであってよい。すなわち、１つ
のＤＩＲエントリは多数のキャッシュドラインを参照す
ることができる。そうである場合、ＤＩＲエントリは、
「最低使用頻度」（ＬＲＵ）基準に基づいて、どのキャ
ッシュドラインが、プロセッサによる使用頻度が最低で
あるかを識別するＬＲＵフィールド３３６を含んでい
る。ＬＲＵフィールド３３６内の値は通常符号化され、
システム設計中に割り当てられた予め定められた値と結
びつけて、このＬＲＵフィールド３３６を評価すること
により、メモリ１２２のデータラインを参照するための
ＤＩＲエントリをアクセスする、正確な順序が明らかに
なる。
ルアソシエティブキャッシュにおいては、ディレクトリ
２２４は、「多」ウェイであってよい。すなわち、１つ
のＤＩＲエントリは多数のキャッシュドラインを参照す
ることができる。そうである場合、ＤＩＲエントリは、
「最低使用頻度」（ＬＲＵ）基準に基づいて、どのキャ
ッシュドラインが、プロセッサによる使用頻度が最低で
あるかを識別するＬＲＵフィールド３３６を含んでい
る。ＬＲＵフィールド３３６内の値は通常符号化され、
システム設計中に割り当てられた予め定められた値と結
びつけて、このＬＲＵフィールド３３６を評価すること
により、メモリ１２２のデータラインを参照するための
ＤＩＲエントリをアクセスする、正確な順序が明らかに
なる。
【００２１】ＤＩＲエントリが、例えば２本のキャッシ
ュドラインにマッピングできる場合、ディレクトリ２２
４は、２ウェイ（２−ｗａｙ）アソシエティブダイレク
トリと呼ばれる。同様にして、ＤＩＲエントリが、ｎ本
のキャッシュドラインにマッピングできる場合、ディレ
クトリ２２４は、ｎウェイアソシエティブディレクトリ
と呼ばれる。本発明に関係する一実施形態においては、
アソシエティブディレクトリは、通常４〜８ウェイであ
る。
ュドラインにマッピングできる場合、ディレクトリ２２
４は、２ウェイ（２−ｗａｙ）アソシエティブダイレク
トリと呼ばれる。同様にして、ＤＩＲエントリが、ｎ本
のキャッシュドラインにマッピングできる場合、ディレ
クトリ２２４は、ｎウェイアソシエティブディレクトリ
と呼ばれる。本発明に関係する一実施形態においては、
アソシエティブディレクトリは、通常４〜８ウェイであ
る。
【００２２】メモリ１２２は、多数の、つまり通常は数
百万個にも至るセグメントを含み、これらはＳＥＧ０，
ＳＥＧ１，…ＳＥＧＭと呼ばれる。セットアソシエティ
ブキャッシュ内の各ＳＥＧは、一連のメモリラインを含
む一方、フルアソシエティブキャッシュ内の各ＳＥＧは
わずか１本のメモリラインしか含んでいない。セットア
ソシエティブキャッシュの各ＳＥＧ内では、メモリライ
ンはロケーションオフセットにより識別されている。上
述のとおり、１つのＳＥＧ内で同じロケーションオフセ
ットを持つ全てのラインが、１つの「セット」を構成す
る。かくして、メモリアドレス３０２は、メモリ１２２
のどのセグメント（ＳＥＧ０，ＳＥＧ１，ＳＥＧ２等）
をメモリアドレス３０２がポイントしているかを識別す
るためのタグ部分３０６およびアドレス３０２がポイン
トしているＳＥＧ内の１本のラインのロケーションオフ
セットを決定するためのセット番号部分３０８を含んで
いる。従って、例えば図２において、アドレス３０２−
１は３というオフセット（またはセット）を持つＳＥＧ
５内のメモリラインをポイントする。同様に、アドレス
３０２−２は、８というオフセットをもつＳＥＧＭ内の
メモリラインをポイントする。
百万個にも至るセグメントを含み、これらはＳＥＧ０，
ＳＥＧ１，…ＳＥＧＭと呼ばれる。セットアソシエティ
ブキャッシュ内の各ＳＥＧは、一連のメモリラインを含
む一方、フルアソシエティブキャッシュ内の各ＳＥＧは
わずか１本のメモリラインしか含んでいない。セットア
ソシエティブキャッシュの各ＳＥＧ内では、メモリライ
ンはロケーションオフセットにより識別されている。上
述のとおり、１つのＳＥＧ内で同じロケーションオフセ
ットを持つ全てのラインが、１つの「セット」を構成す
る。かくして、メモリアドレス３０２は、メモリ１２２
のどのセグメント（ＳＥＧ０，ＳＥＧ１，ＳＥＧ２等）
をメモリアドレス３０２がポイントしているかを識別す
るためのタグ部分３０６およびアドレス３０２がポイン
トしているＳＥＧ内の１本のラインのロケーションオフ
セットを決定するためのセット番号部分３０８を含んで
いる。従って、例えば図２において、アドレス３０２−
１は３というオフセット（またはセット）を持つＳＥＧ
５内のメモリラインをポイントする。同様に、アドレス
３０２−２は、８というオフセットをもつＳＥＧＭ内の
メモリラインをポイントする。
【００２３】図３は、ＤＩＲ１により表されたキャッシ
ュドラインＬ１が、例えば、２つのキャッシュ１１０Ａ
および１１０Ｄにより共用されているシステム例２００
を示す。その結果、ラインＬ１についての状態フィール
ド３２６は「共用」（ｓｈａｒｅｄ）とマーキングさ
れ、キャッシュ１１０Ａおよび１１０Ｄに対応するＢＶ
フィールド３２８内の２つのビット３２８Ａおよび３２
８Ｄは、「１」という値をもつ。
ュドラインＬ１が、例えば、２つのキャッシュ１１０Ａ
および１１０Ｄにより共用されているシステム例２００
を示す。その結果、ラインＬ１についての状態フィール
ド３２６は「共用」（ｓｈａｒｅｄ）とマーキングさ
れ、キャッシュ１１０Ａおよび１１０Ｄに対応するＢＶ
フィールド３２８内の２つのビット３２８Ａおよび３２
８Ｄは、「１」という値をもつ。
【００２４】図４は、ＤＩＲ２により表されているキャ
ッシュドラインＬ２がキャッシュ１１０Ｃ内で修正され
た、同じシステム２００を示している。従ってラインＬ
２のための状態情報フィールド３２６は「ダーティ」
（ｄｉｒｔｙ）とマーキングされ、キャッシュ１１０Ｃ
に対応するフィールド３２８Ｃ内のＢＶビットは「１」
という値を有する。
ッシュドラインＬ２がキャッシュ１１０Ｃ内で修正され
た、同じシステム２００を示している。従ってラインＬ
２のための状態情報フィールド３２６は「ダーティ」
（ｄｉｒｔｙ）とマーキングされ、キャッシュ１１０Ｃ
に対応するフィールド３２８Ｃ内のＢＶビットは「１」
という値を有する。
【００２５】好ましいシステム２００においては、キャ
ッシュ１１０内の有効なキャッシュドラインは、ディレ
クトリ２２４内に対応する有効エントリを有するはずで
ある。しかしながら、さまざまな理由から、キャッシュ
１１０は、対応するディレクトリ２２４のエントリを更
新せずにそのキャッシュドラインを置換することがで
き、その結果、対応する有効キャッシュドライン無しの
「有効な」（ｖａｌｉｄ）ディレクトリエントリ、また
は換言すると「失効」ディレクトリエントリとなる。
ッシュ１１０内の有効なキャッシュドラインは、ディレ
クトリ２２４内に対応する有効エントリを有するはずで
ある。しかしながら、さまざまな理由から、キャッシュ
１１０は、対応するディレクトリ２２４のエントリを更
新せずにそのキャッシュドラインを置換することがで
き、その結果、対応する有効キャッシュドライン無しの
「有効な」（ｖａｌｉｄ）ディレクトリエントリ、また
は換言すると「失効」ディレクトリエントリとなる。
【００２６】図５は、「失効」ディレクトリエントリを
有するシステム２００を示す。ＤＩＲ５により表わされ
るキャッシュドラインＬ５は、当初２つのキャッシュ１
１０Ａおよび１１０Ｃにより共用されている。従って、
状態フィールド３２６は「共用」（ｓｈａｒｅｄ）を示
し、２つのビット３２８Ａおよび３２８Ｃは「１」を示
す。ただし、キャッシュ１１０Ｃは後にそのラインＬ５
をＤＩＲ５を更新せずに置換することから、キャッシュ
１１０ＣのラインＬ５は「無効」（ｉｎｖａｌｉｄ）と
示され、ＤＩＲ５は「失効」（ｓｔａｌe ）している。
有するシステム２００を示す。ＤＩＲ５により表わされ
るキャッシュドラインＬ５は、当初２つのキャッシュ１
１０Ａおよび１１０Ｃにより共用されている。従って、
状態フィールド３２６は「共用」（ｓｈａｒｅｄ）を示
し、２つのビット３２８Ａおよび３２８Ｃは「１」を示
す。ただし、キャッシュ１１０Ｃは後にそのラインＬ５
をＤＩＲ５を更新せずに置換することから、キャッシュ
１１０ＣのラインＬ５は「無効」（ｉｎｖａｌｉｄ）と
示され、ＤＩＲ５は「失効」（ｓｔａｌe ）している。
【００２７】図６は、２ウェイセットアソシエティブデ
ィレクトリ２２４をもつシステム２００を示す。かくし
て、ディレクトリＤＩＲ６は、「ウェイ１」および「ウ
ェイ２」と呼ばれる２つのキャッシュドラインのための
情報を含んでいる。ウェイ１では、メモリＳＥＧ２内の
キャッシュドラインＬ６は４つのキャッシュ１１０Ａ，
１１０Ｂ，１１０Ｃおよび１１０Ｄによって共用され、
従ってラインＬ６のための状態情報フィールド３２６−
１は「共用」とマーキングされる。キャッシュ１１０
Ａ，１１０Ｂ，１１０Ｃ，および１１０Ｄに対応するＢ
Ｖビット３２８Ａ，３２８Ｂ，３２８Ｃおよび３２８Ｄ
は、「１」という値を含み、タグフィールド３３０−１
は「２」という値を示す。ウェイ２においては、ＳＥＧ
０内のメモリラインＬ７がキャッシュ１１０Ｂにより修
正されている。かくしてラインＬ７の状態フィールド３
２６−２は「ダーティ」（ｄｉｒｔｙ）とマークされ、
キャッシュ１１０Ｂに対応するＢＶフィールド３２８Ｂ
内のビットは、「１」という値を有し、タグフィールド
３３０−２はＳＥＧ「０」を示す。
ィレクトリ２２４をもつシステム２００を示す。かくし
て、ディレクトリＤＩＲ６は、「ウェイ１」および「ウ
ェイ２」と呼ばれる２つのキャッシュドラインのための
情報を含んでいる。ウェイ１では、メモリＳＥＧ２内の
キャッシュドラインＬ６は４つのキャッシュ１１０Ａ，
１１０Ｂ，１１０Ｃおよび１１０Ｄによって共用され、
従ってラインＬ６のための状態情報フィールド３２６−
１は「共用」とマーキングされる。キャッシュ１１０
Ａ，１１０Ｂ，１１０Ｃ，および１１０Ｄに対応するＢ
Ｖビット３２８Ａ，３２８Ｂ，３２８Ｃおよび３２８Ｄ
は、「１」という値を含み、タグフィールド３３０−１
は「２」という値を示す。ウェイ２においては、ＳＥＧ
０内のメモリラインＬ７がキャッシュ１１０Ｂにより修
正されている。かくしてラインＬ７の状態フィールド３
２６−２は「ダーティ」（ｄｉｒｔｙ）とマークされ、
キャッシュ１１０Ｂに対応するＢＶフィールド３２８Ｂ
内のビットは、「１」という値を有し、タグフィールド
３３０−２はＳＥＧ「０」を示す。
【００２８】プロセッサ１０２がメモリ１２２からのデ
ータラインを要求したときに、ＭＣ１２０はディレクト
リ２２４内のエントリを割当てる。ディレクトリ２２４
が満杯である場合には、古いエントリを「追い出さ」な
くてはならない。すなわち、新たに要求されたキャッシ
ュドラインについてのディレクトリ情報を保持するた
め、そのディレクトリが選択されることになる。
ータラインを要求したときに、ＭＣ１２０はディレクト
リ２２４内のエントリを割当てる。ディレクトリ２２４
が満杯である場合には、古いエントリを「追い出さ」な
くてはならない。すなわち、新たに要求されたキャッシ
ュドラインについてのディレクトリ情報を保持するた
め、そのディレクトリが選択されることになる。
【００２９】図７のフローチャートは、新しいメモリ要
求のためのＤＩＲエントリを割当てるために本発明が使
用する置換アルゴリズムを例示している。ステップ１０
０２では、プロセッサ１０２は、ＤＩＲエントリにより
表されたメモリラインＬを戻すためメモリ１２２を要求
する。ステップ１００３でＭＣ１２０は、利用可能なエ
ントリ、すなわち「無効」とマーキングされた状態フィ
ールド３２６を含むＤＩＲエントリのためのディレクト
リ２２４をサーチする。ステップ１００４でＭＣ１２０
が、ＤＩＲエントリが利用可能であると判断した場合、
ステップ１００６で、ＭＣ１２０は、新たに要求された
ラインＬについていずれか１つの利用可能なＤＩＲエン
トリを割当てる。ステップ１００７で、ＭＣ１２０は、
新しいラインＬを参照するため、利用可能なＤＩＲエン
トリを用いる。しかしながらステップ１００４で、ＭＣ
１２０が利用可能なＤＩＲエントリを見い出すことがで
きない場合、そのときはステップ１００８でＭＣ１２０
は、少なくとも１つの「共用」ＤＩＲエントリ（すなわ
ち「共用」とマーキングされた状態フィールド３２６を
もつエントリ）が存在するか否かを判断する。その場
合、ステップ１０１２でＭＣ１２０は、ＬＲＵ基準を用
いて最低使用頻度（ＬＲＵ）共用ＤＩＲエントリを発見
し、ステップ１０１４で、発見されたＬＲＵ共用ＤＩＲ
エントリを無効化し、ステップ１０１５で、無効化され
たＤＩＲエントリを用いて新しいラインＬを参照する。
求のためのＤＩＲエントリを割当てるために本発明が使
用する置換アルゴリズムを例示している。ステップ１０
０２では、プロセッサ１０２は、ＤＩＲエントリにより
表されたメモリラインＬを戻すためメモリ１２２を要求
する。ステップ１００３でＭＣ１２０は、利用可能なエ
ントリ、すなわち「無効」とマーキングされた状態フィ
ールド３２６を含むＤＩＲエントリのためのディレクト
リ２２４をサーチする。ステップ１００４でＭＣ１２０
が、ＤＩＲエントリが利用可能であると判断した場合、
ステップ１００６で、ＭＣ１２０は、新たに要求された
ラインＬについていずれか１つの利用可能なＤＩＲエン
トリを割当てる。ステップ１００７で、ＭＣ１２０は、
新しいラインＬを参照するため、利用可能なＤＩＲエン
トリを用いる。しかしながらステップ１００４で、ＭＣ
１２０が利用可能なＤＩＲエントリを見い出すことがで
きない場合、そのときはステップ１００８でＭＣ１２０
は、少なくとも１つの「共用」ＤＩＲエントリ（すなわ
ち「共用」とマーキングされた状態フィールド３２６を
もつエントリ）が存在するか否かを判断する。その場
合、ステップ１０１２でＭＣ１２０は、ＬＲＵ基準を用
いて最低使用頻度（ＬＲＵ）共用ＤＩＲエントリを発見
し、ステップ１０１４で、発見されたＬＲＵ共用ＤＩＲ
エントリを無効化し、ステップ１０１５で、無効化され
たＤＩＲエントリを用いて新しいラインＬを参照する。
【００３０】ステップ１００８でＭＣ１２０が共用エン
トリを発見できない場合、ステップ１０１０でＭＣ１２
０は、「ダーティ」とマーキングされた状態フィールド
３２６をもつ少なくとも１つのＤＩＲエントリが存在す
るか否かをテストする。存在する場合、ＭＣ１２０は、
ステップ１０１８でＬＲＵ基準を用いてＬＲＵダーティ
ＤＩＲエントリを発見する。次にＭＣ１２０は、ステッ
プ１０２０で、発見されたＬＲＵダーティエントリをフ
ラッシュ（ｆｌｕｓｈ）する。すなわち、ＭＣ１２０
は、発見されたエントリを無効化し、データをメモリ１
２２内の対応するキャッシュドライン内に戻す。ステッ
プ１０２２において、ＭＣ１２０は、新しいラインＬを
参照するために、この発見されたエントリを用いる。
トリを発見できない場合、ステップ１０１０でＭＣ１２
０は、「ダーティ」とマーキングされた状態フィールド
３２６をもつ少なくとも１つのＤＩＲエントリが存在す
るか否かをテストする。存在する場合、ＭＣ１２０は、
ステップ１０１８でＬＲＵ基準を用いてＬＲＵダーティ
ＤＩＲエントリを発見する。次にＭＣ１２０は、ステッ
プ１０２０で、発見されたＬＲＵダーティエントリをフ
ラッシュ（ｆｌｕｓｈ）する。すなわち、ＭＣ１２０
は、発見されたエントリを無効化し、データをメモリ１
２２内の対応するキャッシュドライン内に戻す。ステッ
プ１０２２において、ＭＣ１２０は、新しいラインＬを
参照するために、この発見されたエントリを用いる。
【００３１】ステップ１０１０でＭＣ１２０がダーティ
ＤＩＲエントリを発見できない場合、ＭＣ１２０はステ
ップ１０２４で、メモリラインＬの要求を後で再試行す
るようプロセッサ１０２に依頼する。ステップ１０１０
でダーティＤＩＲエントリが発見されないということ
は、ディレクトリ２２４内の全てのＤＩＲエントリによ
り表されたキャッシュドラインが現在メモリ１２２およ
びキャッシュ１１０間の遷移中にあることを表してい
る。遷移ラインを表すＤＩＲエントリは置換から除外さ
れる。ステップ１０２６で、アルゴリズムは終了する。
ＤＩＲエントリを発見できない場合、ＭＣ１２０はステ
ップ１０２４で、メモリラインＬの要求を後で再試行す
るようプロセッサ１０２に依頼する。ステップ１０１０
でダーティＤＩＲエントリが発見されないということ
は、ディレクトリ２２４内の全てのＤＩＲエントリによ
り表されたキャッシュドラインが現在メモリ１２２およ
びキャッシュ１１０間の遷移中にあることを表してい
る。遷移ラインを表すＤＩＲエントリは置換から除外さ
れる。ステップ１０２６で、アルゴリズムは終了する。
【００３２】上述のアルゴリズムでは、メモリ１２２と
キャッシュ１１０の間のデータ通信量を低減させるた
め、ＭＣ１２０は、新しいメモリラインを参照するため
ダーティＤＩＲエントリをサーチする前に、共用ＤＩＲ
エントリをサーチする。共用ＤＩＲエントリを使用する
ためには、対応するメモリラインの無効化が必要とされ
るだけであるのに対し、ダーティＤＩＲエントリの使用
には、メモリ１２２へのキャッシュドラインの戻し（ま
たは書込み）が必要である。さらに、共用ＤＩＲエント
リは、より「失効する」確率が高い。かくして、本発明
は、このアルゴリズムを使用して、付加的なコストを負
うことなく、システム性能を増強させる。本発明は同様
に、ディレクトリ２２４により表される全てのデータラ
インがメモリ１２２とキャッシュ１１０間で遷移状態に
あるとき、新しいデータラインに対する要求を再試行で
きるようにするため、コヒーレンスプロトコルをも単純
化している。
キャッシュ１１０の間のデータ通信量を低減させるた
め、ＭＣ１２０は、新しいメモリラインを参照するため
ダーティＤＩＲエントリをサーチする前に、共用ＤＩＲ
エントリをサーチする。共用ＤＩＲエントリを使用する
ためには、対応するメモリラインの無効化が必要とされ
るだけであるのに対し、ダーティＤＩＲエントリの使用
には、メモリ１２２へのキャッシュドラインの戻し（ま
たは書込み）が必要である。さらに、共用ＤＩＲエント
リは、より「失効する」確率が高い。かくして、本発明
は、このアルゴリズムを使用して、付加的なコストを負
うことなく、システム性能を増強させる。本発明は同様
に、ディレクトリ２２４により表される全てのデータラ
インがメモリ１２２とキャッシュ１１０間で遷移状態に
あるとき、新しいデータラインに対する要求を再試行で
きるようにするため、コヒーレンスプロトコルをも単純
化している。
【００３３】従って、本発明は、キャッシュドラインの
状態の如何に関わらず、新しいメモリラインＬのために
使用済みＤＩＲエントリを選択するのにＬＲＵアルゴリ
ズムのみを使用する従来技術の解決法に比べ有利であ
る。本発明は、最近使用されていない（つまり最低使用
頻度の）ＤＩＲエントリが最近使用されたエントリに比
べ失効する確率が高いことから、共用（ステップ１０１
２）またはダーティ（ステップ１０１８）ＤＩＲエント
リを選択するのにＬＲＵ基準を使用する。ステップ１０
１４または１０２０で発見されたエントリを無効化する
と、無効化メッセージが、その無効化されたキャッシュ
ドラインと結びつけられた全てのキャッシュ１１０に送
られる。本発明は同様に、その他のキャッシュ全体にわ
たる包含（ｉｎｃｌｕｓｉｏｎ）を維持しようと試みる
全てのキャッシュ構造（Ｌ３，スヌープフィルタタグ
等）においても有用である。キャッシュ包含は、１本の
データラインが多重レベルのキャッシュシステムの１つ
のキャッシュレベル内に存在する場合、そのラインがよ
り高いキャッシュレベルでも存在するということを意味
している。
状態の如何に関わらず、新しいメモリラインＬのために
使用済みＤＩＲエントリを選択するのにＬＲＵアルゴリ
ズムのみを使用する従来技術の解決法に比べ有利であ
る。本発明は、最近使用されていない（つまり最低使用
頻度の）ＤＩＲエントリが最近使用されたエントリに比
べ失効する確率が高いことから、共用（ステップ１０１
２）またはダーティ（ステップ１０１８）ＤＩＲエント
リを選択するのにＬＲＵ基準を使用する。ステップ１０
１４または１０２０で発見されたエントリを無効化する
と、無効化メッセージが、その無効化されたキャッシュ
ドラインと結びつけられた全てのキャッシュ１１０に送
られる。本発明は同様に、その他のキャッシュ全体にわ
たる包含（ｉｎｃｌｕｓｉｏｎ）を維持しようと試みる
全てのキャッシュ構造（Ｌ３，スヌープフィルタタグ
等）においても有用である。キャッシュ包含は、１本の
データラインが多重レベルのキャッシュシステムの１つ
のキャッシュレベル内に存在する場合、そのラインがよ
り高いキャッシュレベルでも存在するということを意味
している。
【００３４】本発明について、好ましい一実施形態を参
考にして記述してきた。本開示に照らし合わせて、当業
者にはその他の実施形態も明らかになることだろう。例
えば、本発明は、ここで記述されたもの以外の構成を利
用しても容易に実現可能である。さらに、本発明は記述
されたもの以外のシステムと組合わせて有効に使用する
ことができる。従って、好ましい実施形態に対するこれ
らのおよびその他の変形形態は、添付の請求項によって
のみ制限される本発明の特許請求の範囲内のものであ
る。
考にして記述してきた。本開示に照らし合わせて、当業
者にはその他の実施形態も明らかになることだろう。例
えば、本発明は、ここで記述されたもの以外の構成を利
用しても容易に実現可能である。さらに、本発明は記述
されたもの以外のシステムと組合わせて有効に使用する
ことができる。従って、好ましい実施形態に対するこれ
らのおよびその他の変形形態は、添付の請求項によって
のみ制限される本発明の特許請求の範囲内のものであ
る。
【図１】バスを介してメインメモリに接続されたローカ
ルキャッシュを各々有する多重ＣＰＵを含む先行技術シ
ステムを示す図である。
ルキャッシュを各々有する多重ＣＰＵを含む先行技術シ
ステムを示す図である。
【図２】本発明を利用するより小形でより高速のキャッ
シュディレクトリを示す図である。
シュディレクトリを示す図である。
【図３】２つのキャッシュにより共用されるメモリライ
ンの例を示す図である。
ンの例を示す図である。
【図４】「ダーティ」状態情報フィールドを含む修正さ
れたキャッシュの一例を示す図である。
れたキャッシュの一例を示す図である。
【図５】２つのプロセッサが共用する１つのメモリライ
ンとそのそれぞれのキャッシュとを示し、両方のキャッ
シュは後に共に、ディレクトリ情報を更新することなく
その内容を無効化していることを示す図である。
ンとそのそれぞれのキャッシュとを示し、両方のキャッ
シュは後に共に、ディレクトリ情報を更新することなく
その内容を無効化していることを示す図である。
【図６】２ウェイセットアソシエティブディレクトリエ
ントリを示す図である。
ントリを示す図である。
【図７】本発明による置換アルゴリズムのフローチャー
トである。
トである。
１０２…ＣＰＵ １１０…キャッシュ １２０…メモリ制御機構 １２２…メモリ １２４…ディレクトリ
Claims (22)
- 【請求項１】 複数のキャッシュドラインを格納するこ
とのできるそれぞれのキャッシュを、各々有する複数の
プロセッサおよびキャッシュドラインの状態を追跡する
ためのディレクトリを備えるデータ処理システムであっ
て、１本のキャッシュラインに対する新たな要求があっ
た時点で、アルゴリズムは、要求されたキャッシュライ
ンのためのキャッシュディレクトリエントリを割当てる
ために前記キャッシュドラインの状態を使用することを
特徴とするデータ処理システム。 - 【請求項２】 アルゴリズムは、「ダーティ」状態にあ
るエントリを使用する前に「共用」状態にあるエントリ
を使用する請求項１に記載のシステム。 - 【請求項３】 アルゴリズムは、ＬＲＵエントリを選択
する請求項２に記載のシステム。 - 【請求項４】 アルゴリズムは、現在使用中でないディ
レクトリエントリを使用する請求項１に記載のシステ
ム。 - 【請求項５】 アルゴリズムは、前記プロセッサのうち
の少なくとも１つにおいて有効であるキャッシュドライ
ンを表すディレクトリエントリを選択する請求項１に記
載のシステム。 - 【請求項６】 アルゴリズムは、前記プロセッサのうち
の１つにおいてダーティなキャッシュドラインを表すデ
ィレクトリエントリを選択する請求項１に記載のシステ
ム。 - 【請求項７】 アルゴリズムがメモリラインを表す全て
のディレクトリエントリが遷移状態にあることを決定し
た場合、次に要求を再試行する請求項１に記載のシステ
ム。 - 【請求項８】 前記アルゴリズムは、前記割当てられた
キャッシュディレクトリエントリにより表されたキャッ
シュドラインを無効にする請求項１に記載のシステム。 - 【請求項９】 状態情報をもつ複数のディレクトリエン
トリの中から１つのディレクトリエントリを選択するた
めの方法において、 前記ディレクトリエントリを選択するために前記状態情
報を使用する段階および前記複数のディレクトリエント
リが遷移状態のキャッシュドラインを表す場合、前記デ
ィレクトリエントリの再要求を許可する段階を含んでな
る方法。 - 【請求項１０】 「無効」状態にあるエントリが存在す
る場合は、かかるエントリを選択する段階をさらに含ん
でなる請求項９に記載の方法。 - 【請求項１１】 「共用」状態にあるエントリが存在す
る場合は、かかるエントリを選択する段階をさらに含ん
でなる請求項１０に記載の方法。 - 【請求項１２】 共用エントリを選択する段階は、ＬＲ
Ｕアルゴリズムを使用する請求項１１に記載の方法。 - 【請求項１３】 ダーティ状態にあるエントリが存在す
る場合に、かかるエントリを選択する段階をさらに含ん
でなる請求項１２に記載の方法。 - 【請求項１４】 ダーティエントリを選択する段階は、
ＬＲＵアルゴリズムを使用する請求項１３に記載の方
法。 - 【請求項１５】 前記選択されたディレクトリエントリ
により表されるキャッシュドラインを無効にする段階を
さらに含んでなる請求項１４に記載の方法。 - 【請求項１６】 １つのキャッシュを伴う少なくとも１
つのプロセッサを各々が有する複数のプロセッサノード
を含むデータ処理システム内で使用するためのキャッシ
ュコヒーレンスを維持する方法であって、順序づけされ
た形で、 １つの「利用可能な」エントリが利用可能な場合、使用
されていないキャッシュディレクトリエントリの中から
その「利用可能な」エントリを選択する段階、 １つの「共用」エントリが利用可能な場合、少なくとも
１つのプロセッサにより共用されているキャッシュドラ
インを表すキャッシュディレクトリエントリの中からそ
の「共用」エントリを選択する段階および１つの「ダー
ティ」エントリが利用可能な場合、少なくとも１つのプ
ロセッサのうちの１つにおいてダーティなキャッシュド
ラインを表すキャッシュディレクトリエントリの中から
その「ダーティ」エントリを選択する段階、を含んでな
ることを特徴とする方法。 - 【請求項１７】 「共用」エントリを選択する段階は、
ＬＲＵアルゴリズムを使用する請求項１６に記載の方
法。 - 【請求項１８】 「ダーティ」エントリを選択する段階
は、前記最低使用頻度アルゴリズムを使用する請求項１
６に記載の方法。 - 【請求項１９】 付随するキャッシュを伴う少なくとも
１つのプロセッサを各々有する多数のプロセッサノード
を含むデータ処理システム内で使用するためのキャッシ
ュコヒーレンスユニットであって、 前記キャッシュとメモリとの間でデータを転送するため
のバスインタフェースと、 前記キャッシュ内に格納された複数のキャッシュドライ
ンについての状態情報を格納するためのディレクトリ
と、 キャッシュコヒーレンスを維持するため前記バスインタ
フェースに結合されたコヒーレンス制御機構と、を備え
ることを特徴とするキャッシュコヒーレンスユニット。 - 【請求項２０】 前記コヒーレンス制御機構が、 前記ディレクトリから状態情報を読取るための手段およ
び前記ディレクトリ内で前記状態情報を更新するための
手段を備える請求項１９に記載のキャッシュコヒーレン
スユニット。 - 【請求項２１】 ディレクトリエントリを発見するのに
前記状態情報を使用するための手段をさらに備える請求
項１９に記載のキャッシュコヒーレンスユニット。 - 【請求項２２】 前記状態情報を使用するための手段
が、ＬＲＵアルゴリズムを使用する請求項２１に記載の
キャッシュコヒーレンスユニット。
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|---|---|---|---|
| US8479598P | 1998-05-08 | 1998-05-08 | |
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| US09/304432 | 1999-05-03 |
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|---|---|
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1999
- 1999-05-03 US US09/304,432 patent/US6625694B2/en not_active Expired - Lifetime
- 1999-05-10 JP JP12896699A patent/JP3866447B2/ja not_active Expired - Fee Related
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