JP2000155334A - Electro-optic device, drive substrate for electro-optic device and their production - Google Patents

Electro-optic device, drive substrate for electro-optic device and their production

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JP2000155334A
JP2000155334A JP33048598A JP33048598A JP2000155334A JP 2000155334 A JP2000155334 A JP 2000155334A JP 33048598 A JP33048598 A JP 33048598A JP 33048598 A JP33048598 A JP 33048598A JP 2000155334 A JP2000155334 A JP 2000155334A
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JP
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electro
optical device
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gate
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JP33048598A
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Inventor
Hideo Yamanaka
Hisayoshi Yamoto
英雄 山中
久良 矢元
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Sony Corp
ソニー株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide a process for producing an active matrix substrate containing a high-performance driver by uniformly depositing a single crystal silicon thin film having high electron/positive hole mobility at relatively low temperature and an electro-optic device, such as thin-film semiconductor device for display using the same. SOLUTION: A material layer 50 having good lattice matching with a single crystal semiconductor on one main surface of a first substrate 1 and a semiconductor is deposited on the material layer 50. The semiconductor film is subjected to a irradiation treatment with a laser, by which a single crystal semiconductor layer 7 is heteroepitaxially grown with the material layer 50 as a seed. At least active elements among the active elements and passive elements are formed by subjecting the single crystal semiconductor layer 7 to a prescribed treatment.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法に係り、特に、絶縁基板上にヘテロエピタキシャル成長させた単結晶シリコン層を能動領域に用いるトップゲート型の薄膜絶縁ゲート型電界効果トランジスタ(以下、トップゲート型MOSTFTと呼称する。なお、トップゲート型にはスタガー型とコプラナー型とが含まれる)を有した構造及びその製造方法に関する。 BACKGROUND OF THE INVENTION The present invention relates to an electro-optical device, a driving substrate for an electro-optical device, and relates to these production methods, in particular, a single crystal silicon layer obtained by heteroepitaxial growth on an insulating substrate in the active region top gate type thin film insulated gate field effect transistor (hereinafter, referred to as a top gate type MOSTFTs. Note that includes the stagger type and coplanar to the top gate type) to a structure and a manufacturing method thereof have.

【0002】 [0002]

【従来の技術】アクティブマトリクス型の液晶表示装置として、アモルファスシリコンをTFTに用いた表示部と外付け駆動回路用ICとを有するものや、固相成長法による多結晶シリコンをTFTに用いた表示部と駆動回路との一体型(特開平6−242433号公報)、エキシマレーザアニールを行った多結晶シリコンをTFTに用いた表示部と駆動回路との一体型(特開平7−131 2. Description of the Related Art As an active matrix liquid crystal display device, the amorphous silicon and having a display unit and an IC for an external driver circuit using the TFT, the display using the polycrystalline silicon by solid phase growth method TFT parts and integral with the drive circuit (JP-a-6-242433 discloses), integrated with the display portion and the driver circuit using the polycrystalline silicon subjected to excimer laser annealing to TFT (JP 7-131
030号公報)などが知られている。 Are known, such as No. 030 publication).

【0003】 [0003]

【発明が解決しようとする課題】しかし、前記した従来のアモルファスシリコンTFTでは、生産性は良いものの電子移動度が0.5〜1.0cm 2 /v・sec前後と低いため、pチャンネルのMOSTFT(以降、pM [SUMMARY OF THE INVENTION] However, in the conventional amorphous silicon TFT described above, since the electron mobility of productivity may be low and 0.5~1.0cm 2 / v · sec before and after the p-channel MOSTFT (and later, pM
OSTFTと呼称する。 It referred to as OSTFT. )を作ることができない。 ) I can not make. したがって、表示部と同じガラス基板上に、このpMOST Therefore, the same glass substrate as the display unit, the pMOST
FTを用いた周辺駆動部を形成することができず、ドライバICを外付けにしてTAB方式等で実装していることから、コストダウンが困難になっており、また高精細化にも限界がある。 Can not be formed around the drive unit using the FT, since it is implemented in the TAB method or the like by the driver IC to the external, has become difficult to reduce the cost, also limit even higher definition is there. さらに、電子移動度が0.5〜1. In addition, the electron mobility is 0.5 to 1.
0cm 2 /v・sec前後と低いため、十分なオン電流がとれず、表示部に用いた場合にトランジスタサイズが必然的に大きくなってしまい、画素を高開口率にするのに不利になっている。 0cm 2 / v · sec before and after and for low, sufficient ON current Torezu, the transistor size becomes inevitably large when used in the display portion, is a disadvantage to the pixel aperture ratio there.

【0004】また、前記した従来の多結晶シリコンTF [0004] In addition, conventional polycrystalline silicon TF described above
Tでは、その電子移動度が70〜100cm 2 /v・s At T, the electron mobility is 70~100cm 2 / v · s
ecであって高精細化に対応でき、したがって最近では駆動回路一体型の多結晶シリコンTFTを用いたLCD A ec can support high definition, therefore in recent LCD using a polycrystalline silicon TFT of a driver circuit integrated type
(液晶表示装置)が注目されている。 (Liquid crystal display device) has been attracting attention. しかしながら、1 However, 1
5インチ以上の大型LCDの場合では、多結晶シリコンの電子移動度が70〜100cm 2 /v・secであることから、駆動能力が不足し、結局、外付けの駆動回路用ICが必要となっている。 In the case of 5 inches or larger LCD, since the electron mobility of polycrystalline silicon is 70~100cm 2 / v · sec, the driving capability is insufficient, after all, become necessary external driver circuit for IC ing.

【0005】また、固相成長法により成膜された多結晶シリコンを用いるTFTでは、600℃以上で十数時間のアニールと、約1000℃の熱酸化によるゲートSi Further, in the TFT using a polycrystalline silicon deposited by solid-phase growth method, and annealing of ten hours at 600 ° C. or higher, a gate Si by thermal oxidation of about 1000 ° C.
2の形成が必要なため、専用の半導体製造装置を使用せざるを得ない。 For the formation of O 2 is required, it forced use a dedicated semiconductor manufacturing device. そのため、ウエハサイズについては8 For this reason, the wafer size is 8
〜12インチφが限界であり、高耐熱性で高価な石英ガラスの採用が余儀なくされ、コストダウンが困難になっている。 A 12-inch φ is a limit, the adoption of expensive quartz glass with high heat resistance forced, cost is difficult. したがって、得られた製品は現在のところEV Therefore, the resulting product is currently EV
Fやデータ/AVプロジェクタ用途に限定されてしまっている。 We've been limited to F and data / AV projector applications.

【0006】さらに、前記した従来のエキシマレーザアニールによる多結晶シリコンTFTでは、エキシマレーザ出力の安定性、大型化による装置価格の上昇、歩留/ Furthermore, the polycrystalline silicon TFT using a conventional excimer laser annealing described above, the stability of the excimer laser output, rise in equipment cost due to upsizing, yield /
品質低下等の問題が山積している。 Problems such as quality deterioration has been piling up.

【0007】特に、1m角等の大型ガラス基板になると、前記の問題が拡大し、ますます性能/品質向上とコストダウンが難しくなる。 [0007] In particular, at a large glass substrate of 1m angle, etc., to expand the problem, it becomes difficult more and more performance / quality and cost.

【0008】本発明の目的は、特に周辺駆動回路部において、高い電子/正孔移動度の単結晶シリコン薄膜を比較的低温でかつ均一に成膜して、高性能ドライバ内蔵のアクティブマトリクス基板と、これを用いた表示用薄膜半導体装置等の電気光学装置の製造を可能とし、高いスイッチング特性と低リーク電流を有するLDD構造(Li An object of the present invention, especially in the peripheral driving circuit portion, and a relatively low temperature and uniform film formation of single-crystal silicon thin film of high electron / hole mobility, and the active matrix substrate of the high-performance driver built , to allow the production of electro-optical devices such as a display for a thin-film semiconductor device using the same, LDD structure having a high switching characteristics and low leakage current (Li
ghtly doped drain 構造)のnチャンネルのMOSTF ghtly doped MOSTF of the n-channel of the drain structure)
T(以降、nMOSTFTと呼称する。)又はpMOS T (and later, referred to as nMOSTFT.) Or pMOS
TFT又は高い駆動能力の相補型薄膜絶縁ゲート電界効果トランジスタ(以降、cMOSTFTと呼称する。) Complementary thin film insulated gate field effect transistor of the TFT or high driving capability (hereinafter, referred to as cMOSTFT.)
の表示部と、このcMOSTFT又はnMOSTFT又はpMOSTFT、あるいはこれらの混在からなる周辺駆動回路とを一体化した構成を可能とし、高画質、高精細、狭額縁、高効率、大画面の表示パネルを実現することができ、しかも歪点が比較的低い大型のガラス基板であっても使用でき、生産性が高く、高価な製造設備が不要であってコストダウンが可能となり、さらに、しきい値調整が容易であって低抵抗化による高速動作と大画面化を可能にすることにある。 And the display unit, the cMOSTFT or nMOSTFT or pMOSTFT or to allow the structure integrating the peripheral drive circuit comprising a mixture of these, to realize high quality, high resolution, narrow frame, high efficiency, a display panel of a large screen it can be, moreover can be used a glass substrate of a relatively low large strain point, high productivity, enables cost expensive production facilities not be required, further, the threshold adjustment It is to enable high-speed operation and large screen with a low resistance and is easy.

【0009】 [0009]

【課題を解決するための手段】本発明では、画素電極(例えばマトリクス状に配列された複数の画素電極:以下同様)と、この表示部の周辺に配された周辺駆動回路部とを第1の基板(すなわち、駆動用の基板:以下同様)との間に液晶などの所定の光学材料を介在させてなる電気光学装置、及びこの電気光学装置用の駆動基板において、前記第1の基板の一方の面上に、単結晶半導体(例えば単結晶シリコン)と格子整合の良い物質層が形成され、この物質層を含む前記第1の基板上に、前記物質層上に形成された半導体(例えばシリコン)からなる膜が、レーザ照射処理によって加熱溶融されさらに冷却固化されることにより、前記物質層をシードとしてヘテロエピタキシャル成長することによってなる単結晶半導体層(例えば単結晶シ In the present invention, there is provided a means for solving], the pixel electrode (the plurality of pixel electrodes arranged in example matrix: the same applies hereinafter) and a peripheral driving circuit portion disposed on the periphery of the display unit first substrate (i.e., substrate for driving: hereinafter the same) electro-optical device comprising by interposing a predetermined optical material such as liquid crystal between, and the driving substrate for the electro-optical device, the first substrate on one side, a good material layer having a single crystal semiconductor (e.g., monocrystalline silicon) lattice matched is formed on the first substrate including the material layer, a semiconductor (e.g., formed on the material layer film made of silicon), by being further cooled and solidified is heated and melted by the laser irradiation process, the single crystal semiconductor layer formed by heteroepitaxial growth material layer as a seed (e.g. single crystal コン)が形成され、この単結晶半導体層が能動素子及び受動素子のうちの少なくとも能動素子を構成していることを前記課題の解決手段としている。 Con) is formed, the single crystal semiconductor layer is said solutions to problems that constitutes at least the active element of the active and passive components.

【0010】なお、本発明において単結晶半導体は、単結晶シリコンはもちろん、単結晶化合物半導体、例えば単結晶ガリウム・ヒ素(Ga・As)や単結晶シリコン・ゲルマニウム(Si・Ge)をも含む概念である(以下、同様)。 [0010] Incidentally, a single crystal semiconductor in the present invention, single crystal silicon, of course, the single crystal compound semiconductor, for example, single crystal gallium arsenide (Ga-As) and single crystal silicon-germanium (Si-Ge) concept including it is (hereinafter the same). また、本発明において単結晶とは、亜粒界や転位を含有する単結晶についてもこれを含めた概念である(以下、同様)。 Further, the single crystal in the present invention is a concept that also included this for single crystal containing sub-grain boundaries and dislocations (hereinafter, the same). また、前記能動素子は、薄膜トランジスタやその他のダイオード等の素子を含む概念であり、前記受動素子は抵抗、インダクタンス、キャパシタ等を含む概念である(以下、同様)。 Further, the active element is a concept including an element such as a thin film transistor and other diodes, said passive element is a concept including resistance, inductance, a capacitor or the like (hereinafter, the same).

【0011】その代表例である薄膜トランジスタについては、電界効果トランジスタ(FET)(これにはMO [0011] The thin film transistor which is a representative example, a field-effect transistor (FET) (MO is to this
S型と接合型があるが、いずれでもよい。 There are S-type and junction, it may be any. )とバイポーラトランジスタとがあるが、本発明はいずれのトランジスタにも適用できる(以下、同様)。 ) And there are a bipolar transistor, the present invention can be applied to any of the transistors (hereinafter, the same). また、前記受動素子として具体的には、低抵抗化した前記単結晶シリコン層等(電極)によってシリコンナイトライド(以降Si Moreover, the specifically as a passive element, a silicon nitride (hereinafter by said low-resistance single-crystal silicon layer or the like (electrode) Si
Nと呼称する。 Referred to as N. )等の高誘電体膜を挟み込んで形成した、キャパシタンスなどが挙げられる。 ) Was formed by sandwiching the high dielectric film such as, such as capacitance and the like.

【0012】また、本発明は、前記電気光学装置及びその駆動基板の製造方法において、前記第1の基板の一方の面上に、単結晶半導体(例えば単結晶シリコン)と格子整合の良い物質層を形成する工程と、前記物質層上に半導体(例えばシリコン)を成膜する工程と、前記半導体からなる膜にレーザ照射処理して該膜を加熱溶融しさらに冷却固化されることにより、前記物質層をシードとして単結晶半導体層(例えば単結晶シリコン)をヘテロエピタキシャル成長させる工程と、この単結晶半導体層に所定の処理を施して能動素子及び受動素子のうちの少なくとも能動素子を形成する工程(例えば前記単結晶シリコン層の析出後に、この単結晶シリコン層に所定の処理を施してチャンル領域、ソース領域、及びドレイン領域を形成する工程 Further, the present invention is the in the electro-optical device and a manufacturing method of a driving substrate, on one surface of the first substrate, a single crystal semiconductor (e.g., monocrystalline silicon) good material layer lattice matched forming a, a step of forming a semiconductor (e.g., silicon) on said material layer, by being further cooled and solidified by heating and melting the film by laser irradiation treatment film made of the semiconductor, the material forming a step of the single crystal semiconductor layer a layer as a seed (e.g. monocrystalline silicon) is heteroepitaxial growth, at least an active element of the active and passive components by performing predetermined processing on the single crystal semiconductor layer (e.g. step wherein after deposition of the single crystal silicon layer to form a Chanru region, source region, and drain region by performing predetermined processing on the single crystal silicon layer 、前記チャネル領域の上部にゲート絶縁膜及びゲート電極からなるゲート部、さらにはソース及びドレイン電極を形成して、前記周辺駆動回路部の少なくとも一部を構成するトップゲート型の第1の薄膜トランジスタ〔特にMOSFET:以下、同様〕を能動素子として形成する工程とを行う工程、又は、抵抗、キャパシタンス、インダクタンス等の受動素子を形成する工程)と、を有することを前記課題の解決手段している。 A gate portion consisting of the gate insulating film and a gate electrode above the channel region, further to form the source and drain electrodes, first thin film transistor of a top gate type constituting at least a part of the peripheral driver circuit portion [ in particular MOSFET: hereinafter step of performing the step of forming the active elements like], or resistors, are solutions of the problems that have capacitance, a step) of forming a passive element inductor and the like, the.

【0013】本発明によれば、特に単結晶シリコンと格子整合の良い前記物質層(例えば結晶性サファイア膜) According to the present invention, especially the single-crystal silicon lattice matched good the material layer (such as crystalline sapphire film)
をシードにして、この物質層上に形成した半導体膜をレーザ照射処理で加熱溶融しさらに冷却固化することにより、ヘテロエピタキシャル成長させて単結晶シリコン層などの単結晶半導体層を形成し、このエピタキシャル成長層を、アクティブマトリクス基板などの駆動基板の周辺駆動回路のトップゲート型MOSTFTや、表示部− The in the seed, the substances semiconductor film formed on layer by heating melted and further cooled and solidified by the laser irradiation process, by heteroepitaxial growth to form a monocrystalline semiconductor layer, such as single crystal silicon layer, the epitaxial growth layer a top gate type MOSTFT and peripheral driver circuit of the driver board, such as an active matrix substrate, a display unit -
周辺駆動回路一体型のLCDなどの電気光学装置における周辺駆動回路のトップゲート型MOSTFTなどの能動素子、さらには抵抗、インダクタンス、キャパシタンス等の受動素子のうちの少なくとも能動素子に用いているので、以下の(A)〜(G)に示す顕著な作用を奏する。 Active elements such top-gate type MOSTFT peripheral driver circuit in an electro-optical device such as a peripheral driver circuit of the integrated LCD, further resistance, inductance, because it uses the least active element of the passive element capacitance, etc., hereinafter achieve significant effects as shown in the (a) ~ (G).

【0014】(A)単結晶シリコンと格子整合の良い物質層(例えば結晶性サファイア膜)を基板上に形成し、 [0014] The (A) single-crystal silicon lattice matched good material layer (such as crystalline sapphire film) is formed on a substrate,
その物質層をシードとしてヘテロエピタキシャル成長させることにより、540cm 2 /v・sec以上の高い電子移動度の単結晶シリコン層の如き単結晶半導体層が得られるので、高性能ドライバ内蔵の表示用薄膜半導体装置などの電気光学装置の製造が可能となる。 By hetero-epitaxial growth of the material layer as a seed, 540 cm 2 / v since such a single crystal semiconductor layer · sec or more high electron mobility of the single crystal silicon layer is obtained, high-performance driver built indicating thin film semiconductor device it is possible to manufacture the electro-optical device, such as.

【0015】(B)特にこの単結晶シリコン層は、従来のアモルファスシリコン層や多結晶シリコン層に比べて単結晶シリコン基板並の高い電子及び正孔移動度を有するので、これから得られる単結晶シリコントップゲート型MOSTFTは、高いスイッチング特性〔望ましくはさらに、電界強度を緩和して低リーク電流化するLDD [0015] (B) In particular, this single-crystal silicon layer, because it has a conventional amorphous silicon layer or polycrystalline compared to the silicon layer having high single-crystal silicon substrate parallel electron and hole mobility, a single crystal silicon obtained therefrom top gate type MOSTFT is high switching characteristics [desirably further low leakage current reduction by reducing the electric field strength LDD
(Lightly doped drain )構造〕を有するnMOS又はpMOSTFT又はcMOSTFTからなる表示部と、 A display unit consisting of nMOS or pMOSTFT or cMOSTFT having (Lightly doped drain) structure],
高い駆動能力のcMOS、nMOS、又はpMOSTF High drivability cMOS, nMOS, or pMOSTF
T、あるいはこれらの混在からなる周辺回路と一体化した構成が可能となり、高画質、高精細、狭額縁、高効率、大画面の表示パネルが実現する。 T, or enables configuration integrated with a peripheral circuit composed of a mixture of these, high-quality, high-definition, narrow frame, high efficiency, display panel having a large screen to achieve. 特に、多結晶シリコンでは、LCD用TFTとして高い正孔移動度のpM In particular, in the polycrystalline silicon, pM of high hole mobility as LCD TFT for
OSTFTを形成するのは難しいが、本発明による単結晶シリコン層では、正孔でも十分に高い移動度を示すため、電子と正孔とをそれぞれ単独に、あるいは双方を組み合わせて駆動する周辺駆動回路を作製することができ、これをnMOS又はpMOS又はcMOSのLDD Although it is difficult to form the OSTFT, the single crystal silicon layer according to the present invention, to show a sufficiently high mobility in the hole, electrons and holes and to singly or peripheral driving circuit for driving a combination of both, it is possible to produce, nMOS or pMOS or cMOS LDD of this
構造の表示部用TFTと一体化したパネルを実現できる。 The panel integrated with TFT display unit of the structure can be realized. また、小型〜中型パネルの場合には、周辺の一対の垂直駆動回路の一方を省略できる可能性がある。 In the case of small-medium size panels may be able to omit one of the pair of vertical driving circuit around.

【0016】(C)そして、前記した物質層をヘテロエピタキシャル成長のシードとして用い、かつこの物質層上に、半導体膜をレーザ照射処理することで単結晶シリコン層などの単結晶半導体層を形成できるから、基板上に低温で単結晶シリコン層などを均一に形成することができる。 [0016] (C) Then, using the above-mentioned material layer as a seed for heteroepitaxial growth, and on the material layer, since the semiconductor film can form a single crystal semiconductor layer such as monocrystalline silicon layer by laser irradiation treatment , it is possible to uniformly form such as a single crystal silicon layer at a low temperature on a substrate. したがって、歪点の比較的低いガラス基板や耐熱性有機基板などの入手し易く、低コストで物性も良好な基板を用いることができ、また基板の大型化も可能となる。 Accordingly, easily available, such as a relatively low glass substrate and heat-resistant organic substrate strain point, the physical properties at low cost can be used a good substrate and a larger substrate also becomes possible.

【0017】(D)固相成長法の場合のような中温で長時間(約600℃、十数時間)のアニールが不要となるから、生産性が高く、高価な製造設備が不要でコストダウンが可能になる。 [0017] (D) the intermediate temperature for a long time (about 600 ° C., ten hours) as in the case of solid-phase growth method from the annealing becomes unnecessary, high productivity, expensive manufacturing equipment is unnecessary cost It becomes possible.

【0018】(E)このヘテロエピタキシャル成長では、結晶性サファイア等の物質層の結晶性、レーザの照射エネルギーや照射時間など、さらには基板の加熱温度や冷却速度等の調整により、広範囲のP型又はN型の導電型と高移動度の単結晶シリコン層が容易に得られるので、Vth(しきい値)調整が容易になり、また低抵抗化による高速動作も可能になる。 [0018] (E) In this heteroepitaxial growth, the crystallinity of the material layer, such as crystalline sapphire, such as a laser irradiation energy and irradiation time, further by adjusting such heating temperature and cooling rate of the substrate, a wide range of P-type or since the single crystal silicon layer of the N-type conductivity type and the high mobility of easily obtained, Vth (threshold) adjustment is facilitated, also becomes possible high speed operation with low resistance.

【0019】(F)また、物質層上の半導体(アモルファスシリコン又は多結晶シリコン)膜、あるいはこれをレーザ照射処理することによって得られる単結晶半導体層(単結晶シリコン層)に、N型あるいはP型のキャリア不純物(ボロン、リン、アンチモン、ヒ素、ビスマス、アルミニウムなど)を混入(導入)すれば、単結晶半導体層(単結晶シリコン層)の不純物種及び/又はその濃度、すなわちP型/N型等の導電型及び/又はキャリア濃度を任意に制御することができる。 [0019] (F), a semiconductor on material layer (amorphous silicon or polycrystalline silicon) film, or which a single crystal semiconductor layer obtained by laser irradiation process (single crystal silicon layer), N-type or P type carrier impurity (boron, phosphorus, antimony, arsenic, bismuth, aluminum, etc.) if mixed (introduction), impurity species and / or concentration of the single crystal semiconductor layer (monocrystalline silicon layer), i.e. P-type / N it is possible to arbitrarily control the conductivity type and / or the carrier concentration of the mold or the like.

【0020】(G)結晶性サファイア膜などの前記物質層は、様々な原子の拡散バリアになるため、ガラス基板からの不純物の拡散を抑制することができる。 [0020] (G) the material layer, such as crystalline sapphire film to become a diffusion barrier of various atoms, it is possible to suppress the diffusion of impurities from the glass substrate.

【0021】 [0021]

【発明の実施の形態】以下、本発明を詳しく説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, the present invention is described in detail.
本発明においては、単結晶半導体層、特に単結晶シリコン層に所定の処理を施してチャネル領域、ソース領域及びドレイン領域を形成し、さらに、チャネル領域の上部にゲート部を有するトップゲート型の第1の薄膜トランジスタを、前記周辺駆動回路部の少なくとも一部を構成するようにして形成配置するのが好ましい。 In the present invention, the single crystal semiconductor layer, a channel region, a source region and a drain region is formed in particular by performing a predetermined process on a single crystal silicon layer, further, a top gate type having a gate portion at the top of the channel region 1 of the thin film transistor, preferably formed and arranged so as to constitute at least a part of the peripheral driving circuit portion.

【0022】前記第1の薄膜トランジスタを形成する第1の基板としては、絶縁基板が好適に用いられる。 [0022] As the first substrate forming said first thin film transistor, the insulating substrate is preferably used. また、前記物質層については、サファイア(Al In addition, the for the material layer, a sapphire (Al
23 )、スピネル構造体(例えばMgO・Al 2 O 3), spinel structure (e.g., MgO · Al
23 )、フッ化カルシウム(CaF 2 )、フッ化ストロンチウム(SrF 2 )、フッ化バリウム(Ba 2 O 3), calcium fluoride (CaF 2), strontium fluoride (SrF 2), barium fluoride (Ba
2 )、リン化ボロン(BP)、酸化イットリウム((Y 23m )及び酸化ジルコニウム((Zr F 2), phosphide boron (BP), yttrium oxide ((Y 2 O 3) m ) and zirconium oxide ((Zr
21-m )等からなる群より選ばれた物質で形成するのが好ましい。 O 2) 1-m) preferably formed by a material selected from the group consisting like.

【0023】このような物質をシードとして、アモルファスシリコンや多結晶シリコンからなる半導体膜をレーザ照射処理することにより、前記単結晶シリコン層を形成することができる。 [0023] As a seed such materials, a semiconductor film of amorphous silicon or polycrystalline silicon by laser irradiation treatment, it is possible to form the single crystal silicon layer. すなわち、アルゴンレーザやエキシマレーザ等のレーザで半導体膜を照射処理してこれを加熱溶融し、さらにこれを冷却(好ましくは徐冷)することにより、前記物質層(例えばサファイア結晶)をシーズにして半導体(シリコン)をヘテロエピタキシャル成長させ、単結晶シリコン層(5〜100nm厚、好ましくは30〜50nm厚)を形成することができるのである。 That is, by irradiating processing semiconductor film with a laser such as an argon laser or excimer laser melted by heating it, by further which is cooled (preferably gradual cooling), and the material layer (for example, sapphire crystal) in seeds semiconductor (silicon) grown heteroepitaxially, single crystal silicon layer is the (5 to 100 nm thick, preferably 30~50nm thick) can be formed. レーザ照射処理に用いるレーザビームとしては、 As the laser beam used for laser irradiation process,
ラインビーム(例えば275×0.3〜0.4mm 2 Line beam (e.g. 275 × 0.3 to 0.4 mm 2)
およびエリアビーム(例えば100×100mm 2 )のいずれも使用可能である。 And both can be used in the area beam (e.g. 100 × 100mm 2).

【0024】レーザ照射処理に短波長パルレーザ光(例えばエキシマレーザ)を用いる場合、そのレーザ波長を100〜400(nm)、実用範囲を150〜350 In the case of using laser irradiation process on the short wavelength Parureza light (e.g. an excimer laser), the laser wavelength 100 to 400 (nm), the practical range 150 to 350
(nm)(例えばXeCl;308nm波長)、パルス幅を100nsec以下(好ましくは10〜50nse (Nm) (e.g. XeCl; 308 nm wavelength), a pulse width 100nsec or less (preferably 10~50nse
c)、パルスのピーク強度を10 6 W/cm 2 〜10 8 c), 6 and the peak intensity of the pulse 10 W / cm 2 ~10 8
W/cm 2程度、フルーエンス(1回のパルスのエネルギー)を1J/cm 2以下(好ましくは50mJ/cm W / cm 2 or so, fluence (energy of one pulse) 1 J / cm 2 or less (preferably 50 mJ / cm
2 〜500mJ/cm 2 、より好ましくは200mJ/ 2 ~500mJ / cm 2, more preferably 200 mJ /
cm 2 〜500mJ/cm 2 )とする。 cm 2 ~500mJ / cm 2) to. そして、このような短波長パルレーザ光を、95%以上のオーバーラップスキャニングで照射を行うようにするのが好ましい。 Then, such a short wavelength Parureza light, preferable to perform the irradiation with 95% overlap scanning.
なお、このようなレーザ照射処理による単結晶シリコン層の形成については、全体でなく所定の場所のみ、すなわちTFT形成領域のみを局部的にレーザ照射処理してエピタキシャル成長させる、といった方法も採用可能である。 Note that the formation of the single crystal silicon layer by such laser irradiation process, only predetermined location instead of the entire, i.e. only the TFT forming region is locally laser irradiation process is epitaxially grown, it is also possible to employ a method such as . また、このようなレーザ照射処理による単結晶シリコン層の形成に際しては、基板温度を200〜500 In the formation of the single crystal silicon layer by such laser irradiation treatment, the substrate temperature of 200 to 500
℃に加熱するのが好ましい。 ℃ preferably heated to.

【0025】このようなレーザ照射処理にあっては、照射エネルギー、照射時間、照射及びスキャニング方法、 [0025] In such a laser irradiation treatment, the irradiation energy, irradiation time, irradiation and scanning method,
低反射膜の有無、照射時の雰囲気(真空又は不活性ガス中)等の条件によって溶融状態および冷却状態が影響を受け、シリコン結晶性(例えば、電子/正孔移動度、リーク電流等)が変化するので、予め実験等によって目的とするシリコン結晶性を得る条件を決定しておく必要がある。 The presence or absence of the low reflective film, affected molten state and cooled state by conditions such as the atmosphere during irradiation (vacuum or inert gas), the silicon crystallinity (e.g., electron / hole mobility, leakage current, etc.) since changes, it is necessary to determine the conditions for obtaining a silicon crystalline of interest advance by experiment or the like. また、アモルファスシリコンや多結晶シリコンからなる半導体膜に予めN型又はP型キャリア不純物を混入しておくことにより、得られる単結晶シリコン層を任意の濃度のN型又はP型キャリア不純物を含有するものに形成することができる。 Further, by previously mixing a previously N-type or P-type carrier impurity into the semiconductor film made of amorphous silicon or polycrystalline silicon, single crystal silicon layer obtained containing N-type or P-type carrier impurity of any concentration it can be formed to those.

【0026】また、本発明においては、上述したように基板として絶縁基板が好適に用いられ、特に歪点の低いガラス基板や耐熱性有機基板が用いられる。 [0026] In the present invention, the insulating substrate as the substrate as described above is suitably used, a glass substrate and heat-resistant organic substrate is used less otherwise strain point. よって、大型ガラス基板(例えば1m 2以上)上に単結晶シリコン層を作製することが可能であり、また、レーザ照射処理による単結晶シリコン層形成時の基板温度を前記したように200〜500℃程度の低温にすることができるため、ガラス基板として、例えば歪点が470〜670℃ Therefore, it is possible to produce a single crystal silicon layer on a large glass substrate (e.g., 1 m 2 or more), In addition, 200 to 500 ° C. As the substrate temperature in the single crystal silicon layer formed by laser irradiation process described above it is possible to a temperature low enough, as a glass substrate, for example, strain point four hundred and seventy to six hundred seventy ° C.
と低いガラスを用いることができる。 It can be used a low glass when. このような基板は、安価で薄板化が容易であり、長尺ロール化された基板にも作製可能である。 Such substrates are easily thinned inexpensive, it is also possible to produce a substrate which is a long roll of. したがって、このような長尺ロール化ガラス板や耐熱性有機基板上に、前記手法により、ヘテロエピタキシャル成長による単結晶シリコン層を連続して又は非連続に作製することができる。 Therefore, such a long roll of a glass plate or heat resistant organic substrate, by the method, can be manufactured continuously or discontinuously a single crystal silicon layer by heteroepitaxial growth.

【0027】なお、このような歪点が低いガラスの上層へは、このガラス内部からその構成元素が拡散し易いので、これを抑える目的で、拡散バリア層、例えばシリコンナイトライド(SiN)などの膜(厚さ例えば50〜 [0027] Incidentally, to the upper layer of such a glass strain point is low, because it is easy to diffuse its constituent elements from the glass interior, for the purpose of suppressing this, the diffusion barrier layer, for example, silicon nitride (SiN), such as film (thickness of, for example, 50
200nm程度)を形成するのが好ましい。 Preferably form about 200 nm).

【0028】物質層上への半導体(例えばアモルファスシリコン、多結晶シリコン)の成膜方法としては、スパッタ法やプラズマCVD法等の公知の手法が採用可能であり、その際、ターゲットにPやBなどのN型あるいはP型のキャリア不純物を添加しておき、あるいは供給ガス中にPH 3やB 26などのドーピングガスを混合しておけば、単結晶シリコン層をN型あるいはP型化することができる。 [0028] Semiconductor (for example, amorphous silicon, polycrystalline silicon) to the material layer as a deposition method of a known method such as a sputtering method or a plasma CVD method are possible employed, this time, P to the target and B possible to add the N-type or P-type carrier impurity such, or if a mixture of the doping gas such as PH 3 or B 2 H 6 in the feed gas, the single crystal silicon layer N type or P-type can do. そして、このように単結晶シリコン層をN型あるいはP型化しておけば、nMOSTFT又はp Then, thus if the single crystal silicon layer is N-type or P-type, nMOSTFT or p
MOSTFTの作製を容易にすることができ、これによりcMOSTFTの作製も容易にすることができる。 Preparation of MOSTFT can facilitate, thereby manufacturing a cMOSTFT can also be facilitated.

【0029】このように、基板上にヘテロエピタキシャル成長させて形成する単結晶シリコン層を、周辺駆動回路の少なくとも一部を構成するトップゲート型MOST [0029] Thus, the single crystal silicon layer formed by heteroepitaxial growth on the substrate, a top gate type forming at least part of the peripheral driver circuits MOST
FTのチャネル領域、ソース領域、ドレイン領域の形成層とすることにより、これら各領域の不純物種及び/又はその濃度を制御することができる。 FT of the channel region, the source region, by the layer of the drain region, it is possible to control the impurity species and / or concentration of each of these areas.

【0030】前記周辺駆動回路部及び前記表示部の薄膜トランジスタは、nチャネル型、pチャネル型又は相補型の絶縁ゲート電界効果トランジスタを構成し、例えば相補型とnチャネル型との組、相補型とpチャネル型との組、又は相補型とnチャネル型とpチャネル型との組からなっている。 The thin film transistor of the peripheral driving circuit portion and the display unit, the n-channel type, constitute a p-channel type or a complementary insulated gate field effect transistor, for example, a set of complementary type and n-channel type, and complementary set of the p-channel type or has a set of complementary and n-channel and p-channel type. また、前記周辺駆動回路部及び/又は前記表示部の薄膜トランジスタの少なくとも一部は、L Further, at least a portion of the thin film transistor of the peripheral driving circuit portion and / or the display unit, L
DD(Lightly dopeddrain )構造を有しているのが好ましい。 DD preferably has a (Lightly Doped Drain) structure. なお、LDD構造は、ゲート−ドレイン間のみならず、ゲート−ソース間にも、又はゲートソース間及びゲート−ドレイン間の両方に設けてもよい(これをダブルLDDと呼称する)。 Incidentally, LDD structure, the gate - not only between the drain and the gate - between source also, or gate-source and gate - (referred to as double LDD) may be provided on both of the drain.

【0031】特に、前記MOSTFTについては、表示部においてはnMOS又はpMOS又はcMOSのLD [0031] In particular, for the MOSTFT it is, LD of nMOS or pMOS or cMOS in the display unit
D型TFTを構成し、周辺駆動回路部においては、cM Configure the D type TFT, and in the peripheral driving circuit portion, cM
OS又はnMOS又はpMOSTFT又はこれらが混在した状態を構成させるのが好ましい。 Preferably, OS or nMOS or pMOSTFT or these to constitute a mixed state.

【0032】本発明においては、前記基板及び/又はその上の膜に段差を設け、この段差を前記物質層と共に、 [0032] In the present invention, a step is provided on the substrate and / or film thereon, this step together with the material layer,
単結晶シリコン層(単結晶半導体層)のエピタキシャル成長時のシードとしてもよい。 Or as a seed during the epitaxial growth of the monocrystalline silicon layer (single-crystal semiconductor layer). ここで、この段差としては、断面視した状態で底面に対し側面が直角、もしくは下端側へ(望ましくは)90°以下の底角をなす傾斜状となるような凹部として、絶縁基板又はその上のSiN Here, as the step, the side surface is perpendicular to the bottom surface while cross section, or to the lower end (preferably) as a recess such that the inclined forming a base angle of 90 ° or less, an insulating substrate or on its SiN of
などの膜(あるいはこれらの双方)に形成する。 It is formed into a film, such as (or both thereof). また、 Also,
この段差は、前記能動素子、例えば薄膜トランジスタの前記チャネル領域、ソース領域及びドレイン領域で形成される素子領域の少なくとも一辺に沿って形成するのが好ましい。 This step is the active element, for example, the channel region of the thin film transistor is preferably formed along at least one side of the element region formed by the source and drain regions. さらに、前記受動素子、例えば抵抗が形成される素子領域の少なくとも一辺に沿って形成するようにしてもよい。 Furthermore, the passive element, for example may be formed along at least one side of the device region where the resistance is formed.

【0033】この場合、前記基板としての絶縁基板上に、エピタキシャル成長のシードとなる前記段差を所定位置に形成し、この段差を含む前記絶縁基板上に前記物質層を形成するようにしてもよく、あるいは、前記物質層に前記段差を形成し、この段差を含む前記物質層上に前記単結晶シリコン層(単結晶半導体層)を形成してもよい。 [0033] In this case, on an insulating substrate as the substrate, the level difference becomes a seed for epitaxial growth is formed at a predetermined position, may be formed of the material layer on the insulating substrate including the step, Alternatively, the step formed in the material layer may be formed the single-crystal silicon layer on the material layer comprising the step (single-crystal semiconductor layer). いずれの場合においても、下地の結晶方位を受け継いで結晶成長させる、通常のヘテロエピタキシャル成長のシードとなる前記物質層に加え、前記段差が、下地の形状によって結晶成長させる、グラフォエピタキッシャル成長のシードとして作用するため、より結晶性の高い単結晶シリコン層を形成することができる。 In either case, the crystal growth inherited the crystal orientation of the underlying, in addition to the material layer as a seed of conventional heteroepitaxial growth, the step is, crystal growth by the shape of the underlying, Gras Foe pita kit Shall growth to act as seeds, it is possible to form a higher crystallinity single crystal silicon layer.

【0034】前記MOSTFT等からなる第1の薄膜トランジスタを、前記段差によって形成された基板凹部内に設けてもよいが、凹部近傍に位置する凹部外、あるいは凹部内及び凹部外の双方に設けてもよい。 [0034] The first thin film transistor of the MOSTFT like, may be provided on the substrate in the recess formed by the stepped, but recesses outside located near the recess, or be provided both outside and within the recess recesses good. 前記段差については、リアクティブイオンエッチングなどのドライエッチングによって形成することができる。 For the step may be formed by dry etching such as reactive ion etching.

【0035】この場合、前記第1の基板の一方の面上に前記の段差を形成し、さらにこの段差を含む前記基板上に単結晶シリコン層、多結晶シリコン層、又はアモルファスシリコン層を形成する。 [0035] In this case, the level difference is formed on one surface of the first substrate, further monocrystalline silicon layer on the substrate including the step, polycrystalline silicon layer, or an amorphous silicon layer . そして、このようなシリコン層から前記第2の薄膜トランジスタのチャネル領域、 The channel region of the second thin film transistor from such silicon layer,
ソース領域及びドレイン領域をそれぞれ形成し、前記チャネル領域の上部及び/又は下部にゲート部を有する、 A source region and a drain region are formed, respectively, with a gate portion to the upper and / or lower portion of the channel region,
トップゲート型、ボトムゲート型又はデュアルゲート型の薄膜トランジスタを形成してもよい。 Top gate type may be formed a bottom gate type or dual gate type thin film transistor.

【0036】この場合でも、断面視した状態で底面に対し側面が直角、もしくは下端側へ(望ましくは)90° [0036] Even in this case, the side surface is perpendicular to the bottom surface while cross section, or to the lower end (preferably) 90 °
以下の底角をなす傾斜状となるような凹部として前記と同様の前記段差を形成し、この段差を前記単結晶シリコン層のエピタキシャル成長時のシードとすることができる。 The step similar to the above to form a recess such that the inclined forming the following base angle, the step may be a seed at the time of epitaxial growth of the monocrystalline silicon layer.

【0037】前記第2の薄膜トランジスタについては、 [0037] For the second thin film transistor,
前記第1の基板及び/又はその上の膜に形成した前記段差による基板凹部内及び/又は外に設け、前記第1の薄膜トランジスタと同様にグラフォエピタキシャル成長、 The first provided a substrate and / or the outer and / or in the substrate recess by the step formed on the film thereon, similarly graphoepitaxial growth and the first thin film transistor,
さらにはヘテロエピタキシャル成長による単結晶シリコン層を用いて、そのソース、ドレイン、チャネルの各領域を形成することができる。 Furthermore using a single crystal silicon layer by heteroepitaxial growth can be formed a source, a drain, each region of the channel.

【0038】この第2の薄膜トランジスタについても、 [0038] For the second thin film transistor also,
前述した場合と同様に、前記単結晶、多結晶又はアモルファスシリコン層の形成時にN型あるいはP型を混入することにより、これらN型あるいはP型の不純物種及び/又はその濃度を制御することができる。 As with the previous case, the single crystal, by incorporating N-type or P-type in the formation of the polycrystalline or amorphous silicon layer, to control the impurity species and / or concentration of these N-type or P-type it can. また、前記段差を、前記第2の薄膜トランジスタの前記チャネル領域、前記ソース領域及び前記ドレイン領域で形成される素子領域の少なくとも一辺に沿って形成してもよい。 Also, the step, wherein the channel region of the second thin film transistor may be formed along at least one side of the source region and the element region formed in said drain region.

【0039】さらに、前記単結晶、多結晶又はアモルファスシリコン層の下のゲート電極を、その側端部にて台形状にするのが好ましく、また、前記第1の基板と前記単結晶、多結晶又はアモルファスシリコン層との間に拡散バリア層を設けるのが好ましい。 [0039] Further, the single crystal, polycrystal or the gate electrode underneath the amorphous silicon layer, it is preferable to a trapezoidal shape at its lateral ends, also the said first substrate single crystal, polycrystal or it is preferably provided a diffusion barrier layer between the amorphous silicon layer. 前記第1及び/又は第2の薄膜トランジスタのソース又はドレイン電極を、 The source or drain electrode of the first and / or second thin film transistor,
前記段差を含む領域上に形成するのが好ましい。 Preferably formed on a region including the step.

【0040】前記第1の薄膜トランジスタを、チャネル領域の上部及び/又は下部にゲート部を有するトップゲート型、ボトムゲート型又はデュアルゲート型のうちのトップゲート型とするのが好ましい。 [0040] The first thin film transistor, a top-gate type having a gate portion in the upper and / or lower part of the channel region, preferably a top gate type of bottom-gate type or dual gate type. また、表示部において画素電極をスイッチングするスイッチング素子を、 Further, a switching element for switching the pixel electrode in the display unit,
前記トップゲート型、ボトムゲート型又はデュアルゲート型のいずれかによって構成される、第2の薄膜トランジスタとするのが好ましい。 The top gate type, constituted by either bottom gate type or dual gate type, that a second thin film transistor preferred.

【0041】この場合、チャネル領域の下部に設けられたゲート電極を耐熱性材料で形成したり、前記第2の薄膜トランジスタの上部ゲート電極と前記第1の薄膜トランジスタのゲート電極とを共通の材料で形成することができる。 The formation in this case, or to form a gate electrode provided in the lower portion of the channel region in the heat-resistant material and a gate electrode of said second thin film transistor of the top gate electrode and the first thin film transistor in a common material can do.

【0042】前記周辺駆動回路部において、前記第1の薄膜トランジスタ以外に、多結晶又はアモルファスシリコン層をチャネル領域とし、このチャネル領域の上部及び/又は下部にゲート部を有するトップゲート型、ボトムゲート型又はデュアルゲート型の薄膜トランジスタ、 [0042] In the peripheral driving circuit portion, in addition to the first thin film transistor, a polycrystalline or amorphous silicon layer as a channel region, a top gate type having a gate portion in the upper and / or lower part of the channel region, a bottom-gate structure or dual-gate thin film transistor,
あるいは前記単結晶シリコン層又は多結晶シリコン層又はアモルファスシリコン層を用いたダイオード、抵抗、 Alternatively the single crystal silicon layer or polycrystalline silicon layer or amorphous silicon layer diode using, resistor,
キャパシタンス、インダクタンス素子などを設けてよい。 Capacitance may like provided inductance element.

【0043】前記周辺駆動回路部及び/又は前記表示部の薄膜トランジスタを、シングルゲート又はマルチゲートに構成してよい。 [0043] The thin film transistor of the peripheral driving circuit portion and / or the display unit may be configured for single gate or multi-gate. また、前記周辺駆動回路部及び/又は前記表示部のn又はpチャネル型の薄膜トランジスタがデュアルゲート型であるときには、上部又は下部ゲート電極を電気的にオープンとするか或いは任意の負電圧(nチャネル型の場合)又は正電圧(pチャネル型の場合)を印加し。 Further, when n or p-channel type thin film transistor of the peripheral driving circuit portion and / or the display unit is a dual gate type, or any negative voltage to electrically open the upper or the lower gate electrode (n-channel for a type) or a positive voltage (in the case of p-channel type) applied. ボトムゲート型又はトップゲート型の薄膜トランジスタとして動作するのがよい。 It is preferable to operate as a bottom gate or top gate thin film transistor.

【0044】前記周辺駆動回路部の薄膜トランジスタをnチャネル型、pチャネル型又は相補型の前記第1の薄膜トランジスタとする。 [0044] The thin film transistor of the peripheral driving circuit portion n-channel type, a p-channel type or a complementary first thin film transistor. また、前記表示部の薄膜トランジスタを、単結晶シリコン層、多結晶シリコン層、アモルファスシリコン層のいずれをチャネル領域とする場合にも、nチャネル型、pチャネル型又は相補型とする。 Further, a thin film transistor of the display unit, the single crystal silicon layer, polysilicon layer, any of amorphous silicon layer when the channel region, n-channel type, a p-channel type or a complementary.

【0045】本発明において、前記単結晶シリコン層の成長後、この単結晶シリコン層上にゲート絶縁膜とゲート電極とからなる上部ゲート部を形成し、この上部ゲート部をマスクとして前記単結晶シリコン層に周期律表第3族又は第5族の不純物元素、すなわちN型又はP型の不純物を導入し、前記チャネル領域、前記ソース領域及び前記ドレイン領域を形成してよい。 [0045] In the present invention, the after the growth of the single crystal silicon layer, an upper gate portion is formed consisting of a gate insulating film and a gate electrode on the monocrystalline silicon layer, the monocrystalline silicon of the upper gate portion as a mask group 3 or group 5 impurity elements of the periodic table in the layer, i.e. by introducing a N-type or P-type impurity, the channel region may form the source region and the drain region.

【0046】また、前記第2の薄膜トランジスタがボトムゲート型又はデュアルゲート型であるときには、前記チャネル領域の下部に耐熱性材料からなる下部ゲート電極を設け、このゲート電極上にゲート絶縁膜を形成して下部ゲート部を形成した後、前記段差の形成工程を含めて前記第1の薄膜トランジスタと共通の工程を経て前記第2の薄膜トランジスタを形成することができる。 [0046] Further, when the second thin film transistor is a bottom gate type or dual gate type, the bottom of the channel region below the gate electrode provided comprising a heat resistant material, the gate insulating film is formed on the gate electrode after forming a lower gate portion Te, it can be via a common step and the first thin film transistor, including the step of forming the stepped forming said second thin film transistor. この場合、前記第2の薄膜トランジスタの上部ゲート電極と前記第1の薄膜トランジスタのゲート電極とを共通の材料で形成してもよい。 In this case, the gate electrode of said upper gate electrode of the second thin film transistor first thin film transistor may be formed of a common material.

【0047】また、前記下部ゲート部上に前記単結晶シリコン層を形成した後、この単結晶シリコン層に周期律表第3族又は第5族の不純物元素を導入し、ソース及びドレイン領域を形成した後に、活性化処理を行うことができる。 Further, after forming the single crystal silicon layer on the lower gate portion, introducing a periodic table Group 3 or Group 5 impurity element in the single crystal silicon layer, forming source and drain regions after, it is possible to perform activation processing.

【0048】また、前記単結晶シリコン層の形成後、レジストをマスクにして不純物元素をイオン注入することにより前記第1及び第2の薄膜トランジスタの各ソース及びドレイン領域を形成し、さらにイオン注入後活性化処理を行い、ゲート絶縁膜の形成後、前記第1の薄膜トランジスタのゲート電極と、必要であれば前記第2の薄膜トランジスタの上部ゲート構造とを形成するようにしてもよい。 [0048] Further, the rear formation of the single crystal silicon layer, the resist as a mask to the impurity element to form a respective source and drain regions of said first and second thin film transistor by ion implantation, further ion implantation after the active treatment performed after formation of the gate insulating film, a gate electrode of said first thin film transistor, may be formed and an upper gate structure of the if necessary the second thin film transistor.

【0049】前記薄膜トランジスタがトップゲート型のとき、前記単結晶シリコン層の形成後、レジストをマスクにして不純物元素をイオン注入することにより前記第1及び第2の薄膜トランジスタの各ソース及びドレイン領域を形成し、さらにイオン注入後活性化処理を行い、 [0049] When the thin film transistor is a top gate type, forming the source and drain regions of said first and second thin film transistor wherein after the formation of the single crystal silicon layer, by ion implantation of an impurity element using the resist as a mask and further performing ion implantation after the activation process,
その後、前記第1及び第2の薄膜トランジスタのゲート絶縁膜とゲート電極とからなる各ゲート部を形成するようにしてもよい。 Then, it is also possible to form the respective gate portion consisting of a gate insulating film and the gate electrode of the first and the second thin film transistor.

【0050】あるいは、前記薄膜トランジスタがトップゲートのとき、前記単結晶シリコン層の形成後、前記第1及び第2の薄膜トランジスタの各ゲート絶縁膜と耐熱性材料からなる各ゲート電極とを形成して各ゲート部を形成し、さらに、これらのゲート部をマスクにして不純物元素をイオン注入することで各ソース及びドレイン領域を形成し、このイオン注入後に活性化処理を行ってもよい。 [0050] Alternatively, when the thin film transistor is a top gate, the rear formation of the single crystal silicon layer, each to form the gate electrodes made of the gate insulating film and the heat-resistant material of the first and the second thin film transistor the gate portion is formed, further, to those of the gate portion as a mask and an impurity element to form a respective source and drain regions by ion implantation, it may be activated treatment after the ion implantation.

【0051】また、前記LDD構造を形成する際に用いたレジストマスクを残して、これを覆うレジストマスクを用いてソース領域及びドレイン領域形成用のイオン注入を行うこともできる。 [0051] Further, by leaving the resist mask used in forming the LDD structure, it is also possible to perform the ion implantation for forming source and drain regions using a resist mask covering it. また、前記基板を光学的に不透明又は透明とし、反射型、又は透過型の表示部用画素電極を設けてもよい。 Further, the substrate is an optically opaque or transparent, reflective, or a pixel electrode for a transmission of the display unit may be provided.

【0052】前記表示部が前記画素電極とカラーフィルタ層との積層構造を有していると、表示アレイ部上にカラーフィルタを作り込むことにより、表示パネルの開口率、輝度等の改善をはじめ、カラーフィルタ基板の省略、生産性改善等によるコストダウンが実現する。 [0052] Introduction When the display unit has a stacked structure of the pixel electrode and the color filter layer, by build in color filter on the display array portion, the aperture ratio of the display panel, improvement of luminance, etc. , omission of the color filter substrate, cost reduction can be realized by productivity improvement.

【0053】この場合、前記画素電極が反射電極であるときには、樹脂膜に最適な反射特性と視野角特性を得るための凹凸を形成し、この上に画素電極を設け、また前記画素電極が透明電極であるときには、透明平坦化膜によって表面を平坦化し、この平坦化面上に画素電極を設けるのが好ましい。 [0053] In this case, when the pixel electrode is a reflective electrode, forming irregularities for optimal reflection characteristics and viewing angle characteristics in the resin film, a pixel electrode provided thereon, also the pixel electrode is transparent when an electrode is to planarize the surface by a transparent flattening film, preferably provided pixel electrode on the planarization surface.

【0054】前記表示部は、前記MOSTFTによる駆動で発光又は調光を行うように構成し、例えば液晶表示装置(LCD)、エレクトロルミネセンス表示装置(E [0054] The display unit, the MOSTFT by configured to perform light emission or dimming driving, for example, a liquid crystal display (LCD), electroluminescent display (E
L)、電界放出型表示装置(FED)、発光ポリマー表示装置(LEPD)、発光ダイオード表示装置(LE L), a field emission display (FED), light emitting polymer display (LEPD), light emitting diode display device (LE
D)などとして構成してよい。 D) may be configured as such. この場合、前記表示部に複数の前記画素電極をマトリクス状に配列し、これらの画素電極のそれぞれに前記スイッチング素子を接続してよい。 In this case, a plurality of the pixel electrodes in the display unit are arranged in a matrix, may be connected to the switching element in each of the pixel electrodes.

【0055】前記第1の基板上には、前記周辺駆動回路部及び/又は表示部の動作を制御する制御部を設けるようにしてもよい。 [0055] on the first substrate may be provided a control unit for controlling the operation of said peripheral drive circuit portion and / or the display unit. この制御部は、CPU(マイクロプロセッサーを含む)、メモリ(SRAM、DRAM、フラッシュ)、又はこれらを混載してなるシステムLSI等によって形成される。 The control unit (including a microprocessor) CPU, a memory (SRAM, DRAM, flash), or formed by them made by embedded system LSI or the like. また、このような制御部を第1の基板上に設ける場合、前記単結晶半導体層に所定の処理を施し、制御部を構成するための素子、例えばCMOS Moreover, such a case where the control unit is provided on the first substrate, performs a predetermined process on the single crystal semiconductor layer, elements for constituting the control unit, for example, CMOS
TFT、nMOSTFT、pMOSTFT等の能動素子や、抵抗、コンデンサ、インダクタンス等の受動素子を形成する。 TFT, nMOSTFT, and active elements such as pMOSTFT, resistors, to form a capacitor, a passive element inductor and the like. なお、このような制御部については、周辺駆動回路部となる垂直駆動回路や水平駆動回路と同じ領域に形成してもよく、また別の領域に形成してもよい。 Note that such control unit may be formed in the same region as the vertical drive circuit and a horizontal drive circuit comprising a peripheral driver circuit section, or may be formed in another region.

【0056】次に、本発明の好ましい実施の形態についてさらに詳細に説明する。 Next, it will be described in more detail preferred embodiments of the present invention. <第1の実施の形態>図1〜図11を参照して、本発明の第1の実施の形態を説明する。 With reference to <First Embodiment> FIGS. 1-11, illustrating a first embodiment of the present invention.

【0057】本例の実施の形態は、耐熱性基板に設けた上述した段差(凹部)を含む面上に、前記物質層(例えば結晶性サファイア膜)を形成し、この物質層をシードにして、この物質層上に形成したシリコン膜(半導体膜)をレーザ照射処理で加熱溶融しさらに冷却固化することにより単結晶シリコン層(単結晶半導体層)をヘテロエピタキシャル成長させ、これを用いてトップゲート型MOSTFTを構成したアクティブマトリクス反射型液晶表示装置(LCD)に関するものである。 [0057] Embodiments of the present example, on a surface including a step (recess) described above is provided on the heat resistant substrate, wherein forming a material layer (such as crystalline sapphire film), and the material layer on the seed the material layer on the formed silicon film (semiconductor film) single crystal silicon layer by heating and melting and further cooled and solidified by the laser irradiation processing (single-crystal semiconductor layer) was heteroepitaxial growth, a top gate type with this MOSTFT relates an active matrix reflective type liquid crystal display device which constitutes the (LCD).

【0058】まず、この反射型LCDの全体のレイアウトを図9〜図11について説明する。 [0058] First, the overall layout of the reflective LCD 9 to 11 for. このアクティブマトリクス反射型LCDは、図9に示すように、主基板1 The active matrix reflective LCD, as shown in FIG. 9, the main substrate 1
(これはアクティブマトリクス基板、すなわち駆動基板を構成する)と対向基板32とをスペーサ(図示せず) (This is an active matrix substrate, i.e. constitute the drive substrate) and a counter substrate 32 a spacer (not shown)
を介して貼り合わせたフラットパネル構造のもので、これら主基板1と対向基板32との間に液晶(図示せず) But a flat panel structure formed by bonding through a liquid crystal between these main substrate 1 and the counter substrate 32 (not shown)
が封入されてなるものである。 There are those comprising encapsulated. 主基板1の表面には、マトリクス状に配列した画素電極29(又は41)と、この画素電極を駆動するスイッチング素子とからなる表示部、及びこの表示部に接続される周辺駆動回路部とが設けられている。 On the surface of the main substrate 1, the pixel electrodes 29 arranged in a matrix form (or 41), the display unit comprising a switching element for driving the pixel electrode, and a peripheral driving circuit portion connected to the display unit It is provided.

【0059】表示部のスイッチング素子は、本発明に基づくnMOS又はpMOS又はcMOSで、LDD構造のトップゲート型MOSTFTで構成されている。 [0059] The switching element of the display portion, an nMOS or pMOS or cMOS according to the present invention, and a top gate type MOSTFT LDD structure. また、周辺駆動回路部にも、回路要素として、本発明に基づくトップゲート型MOSTFTのcMOS又はnMO Also, the peripheral drive circuit section, as a circuit element, a top gate type MOSTFT according to the present invention cMOS or nMO
S又はpMOSTFTがそれぞれ単一種で、あるいは混在した状態で形成されている。 S or pMOSTFT is formed in a state of a single type, or mixed, respectively.

【0060】なお、一方の周辺駆動回路部は、データ信号を供給して各画素のTFTを水平ライン毎に駆動する水平駆動回路である。 [0060] Note that one of the peripheral driving circuit portion, a horizontal driving circuit for driving and supplying data signals to TFT for each pixel in each horizontal line. また、他方の周辺駆動回路部は、 The other peripheral driving circuit portion,
各画素のTFTのゲートを走査ライン毎に駆動する垂直駆動回路であり、通常は表示部の両辺にそれぞれ設けられるようになっている。 A vertical driving circuit for driving the gate of each pixel TFT for each scanning line, usually is adapted to be respectively provided on both sides of the display unit. これらの駆動回路について、本例においては点順次アナログ方式、線順次デジタル方式のいずれにも構成することができる。 These drive circuits, in the present embodiment may be configured in any of the dot-sequential analog method, a line sequential digital.

【0061】図10に示すように、直交するゲートバスラインとデータバスラインの交差部に上記のTFTが配置され、このTFTを介して液晶容量(C LC )に画像情報を書き込み、次の情報がくるまで電荷を保持する。 [0061] As shown in FIG. 10, is arranged perpendicular to the gate bus lines and data bus lines above the TFT at the intersection of the, writing image information to the liquid crystal capacitor (C LC) via the TFT, the following information to hold the charge to come. この場合、TFTのチャネル抵抗だけで保持させるには十分ではないので、それを補うため液晶容量と並列に蓄積容量(補助容量)(C S )を付加し、リーク電流による液晶電圧の低下を補うようにする。 In this case, since it is not sufficient to hold only the channel resistance of the TFT, by adding the liquid crystal capacitor to supplement and parallel to the storage capacitor (auxiliary capacitor) (C S) which compensates for the lowering of the liquid crystal voltage due to the leakage current so as to.

【0062】こうしたLCD用TFTでは、画素部(表示部)に使用するTFTの特性と周辺駆動回路に使用するTFTの特性とでは要求性能が異なり、特に画素部のTFTではオフ電流の制御、オン電流の確保が重要な問題となる。 [0062] In this LCD TFT, and have different performance requirements in the properties of the TFT to be used for characterization and peripheral driving circuits of TFT used for the pixel portion (display portion), especially the control of the TFT in the off-current of the pixel portion, on ensure the current is an important problem. このため、表示部では、後述するようにLD Therefore, in the display unit, as described later LD
D構造のTFTを設けることによってゲート−ドレイン間に電界がかかりにくい構造とし、チャネル領域にかかる実効的な電界を低減してオフ電流を低減し、特性の変化を小さくしている。 Gate by providing a TFT of D structure - the electric field is applied hard structure drain to reduce the off current by reducing the effective electric field applied to the channel region, and reduce the change in properties. しかしながら、このような構成を得るには、プロセス的に複雑になり、素子サイズも大きくなり、かつオフ電流が低下するなどの問題も発生するため、それぞれの使用目的に合わせた最適設計が必要である。 However, to obtain such a structure, the process to become complicated and large element size, and because the off-state current is problem occurs, such as reduced, it requires optimal design tailored to the respective use purpose is there.

【0063】なお、使用可能な液晶としては、TN液晶(アクティブマトリクス駆動のTNモードに用いられるネマチック液晶)をはじめ、STN(スーパーツイステッドネマチック)、GH(ゲスト・ホスト)、PC(フェーズ・チェンジ)、FLC(強誘電性液晶)、AFL [0063] It should be noted that, as the available liquid crystal, such as TN liquid crystal (nematic liquid crystal used in the TN mode of active matrix drive), STN (super twisted nematic), GH (guest-host), PC (phase change) , FLC (ferroelectric liquid crystal), AFL
C(反強誘電性液晶)、PDLC(ポリマー分散型液晶)等の各種モード用の液晶を用いることができる。 C (antiferroelectric liquid crystal), it is possible to use a liquid crystal for various modes such as PDLC (polymer dispersed liquid crystal).

【0064】次に、周辺駆動回路部の回路方式とその駆動方式の概略を、図11を参照して説明する。 Next, an outline of the circuit system and a driving method of the peripheral driving circuit portion will be described with reference to FIG. 11. 駆動回路は、ゲート側駆動回路とデータ側駆動回路とに分けられ、ゲート側、データ側共に、シフトレジスタを構成する必要がある。 Driving circuit is divided into a gate side driver circuit and the data side drive circuit, the gate side, the data side together, it is necessary to form a shift register. シフトレジスタとしては、pMOSTF The shift register, pMOSTF
TとnMOSTFTとの両方を使用したもの(いわゆるCMOS回路)や、いずれか一方のMOSTFTのみを使用したものがあるが、動作速度、信頼性、低消費電力の面で、cMOSTFT又はCMOS回路が一般的である。 Those with both T and nMOSTFT (so-called CMOS circuits) and, although there is using only one of MOSTFTs, operating speed, reliability, in terms of low power consumption, cMOSTFT or CMOS circuits generally is a basis.

【0065】走査側駆動回路はシフトレジスタとバッファから構成されており、水平走査期間と同期したパルスをシフトレジスタから各ラインに送る。 [0065] scanning side drive circuit sends is composed of a shift register and a buffer, a pulse synchronized with the horizontal scanning period from the shift register to each line. 一方、データ側駆動回路は点順次方式と線順次方式の二つの駆動方法がある。 On the other hand, the data-side driving circuit has two driving methods sequential system and the line sequential system point. 図11に示した点順次方式は、回路の構成が比較的簡単であり、アナログスイッチを通して表示信号をシフトレジスタで制御しながら直接各画素に、一水平走査時間内にて順次書き込むようになっている(図中R、 Sequential system point indicated in FIG. 11 is a relatively simple configuration of the circuit, to each pixel directly while controlling the display signal in the shift register via the analog switch, so as sequentially written in the one horizontal scanning period there (in the figure, R,
G、Bは各色毎に画素を概略的に示している)。 G, B schematically illustrates a pixel for each color).

【0066】次に、本実施の形態のアクティブマトリクス反射型LCDを、図1〜図8を参照してその製造方法(工程)に基づいて説明する。 Next, the active matrix reflective LCD of the present embodiment will be described on the basis of the manufacturing method with reference to FIGS. 1-8 (step). なお、図1〜図5においては、各図の左側は表示部の製造方法(工程)、右側は周辺回路部の製造方法(工程)を示している。 Note that, in FIGS. 1 to 5, the left side of each figure the manufacturing method of the display unit (step), the right side shows the manufacturing method of the peripheral circuit portion (step).

【0067】まず、図1の(1)に示すように、ほうけい酸ガラス、石英ガラス、透明性結晶化ガラスなどの絶縁基板1の一主面において、少なくともそのTFT形成領域にフォトレジスト2を所定パターンに形成し、これをマスクとして例えばCF 4プラズマのF +イオン3によるリアクティブイオンエッチング(RIE)を行うなど、汎用フォトリソグラフィ及びエッチング(フォトエッチング)によって基板1に適当な形状及び寸法の段差4を複数個形成する。 [0067] First, as shown in (1) in FIG. 1, borosilicate glass, quartz glass, in one main surface of the insulating substrate 1 such as transparency crystallized glass, the photoresist 2 to at least the TFT forming region formed in a predetermined pattern, which like performing reactive ion etching (RIE), for example by CF 4 plasma F + ions 3 as a mask, the appropriate shape and dimensions to the substrate 1 by a general purpose photolithography and etching (photoetching) a step 4 for several forms.

【0068】この場合、絶縁基板1として石英ガラス、 [0068] In this case, quartz glass as an insulating substrate 1,
透明性結晶ガラス、セラミックス等(ただし、後述の透過型LCDでは、不透明のセラミックス基板や低透明性の結晶化ガラスは使用できない。)の高耐熱性基板(8 Transparent crystal glass, ceramics, etc. (however, the transmissive LCD will be described later, opaque ceramic substrate or a low transparency of the crystallized glass can not be used.) A high heat resistant substrate (8
〜12インチφ、700〜800μm厚)が使用可能である。 12 inch phi, 700 to 800 thick) can be used. 段差4は、後述の単結晶シリコンのエピタキシャル成長時のシードとなるもので、深さdが0.1μm程度、幅wが5〜10μm程度、長さ(紙面と直交する方向)が10〜20μm程度とされ、また、底面と側面とのなす角(底角)が略直角とされている。 Step 4 serves as a seed during the epitaxial growth of single crystal silicon will be described later, the order of the depth d is 0.1 [mu] m, a width w of about 5 to 10 [mu] m, a length (perpendicular to the paper surface) is about 10~20μm is a Further, the angle between the bottom and side surfaces (base angle) is substantially a right angle. なお、基板1 The substrate 1
の表面には、特に該基板1をガラス基板で構成した場合に、該基板1自体からのNaイオンなどの拡散防止のため、予めSiN膜を例えば50〜200nm程度の厚さに形成し、さらに必要に応じてシリコン酸化膜(以後S On the surface, especially when the substrate 1 is constituted by a glass substrate, for preventing diffusion of such as Na ions from the substrate 1 itself, to form a pre-SiN film with a thickness of, for example, about 50 to 200 nm, further silicon oxide film as required (hereinafter S
iO 2膜と呼称する。 iO 2 film and will be referred to. )を例えば100nm程度の厚さに形成しておくのが好ましい。 ) Preferred and, for example, the preliminarily formed on the order of 100nm in thickness.

【0069】次いで、図1の(2)に示すように、フォトレジスト2の除去後、絶縁基板1の一主面において、 [0069] Then, as shown in (2) in FIG. 1, after removal of the photoresist 2, in one main surface of the insulating substrate 1,
段差4を含むTFT形成領域に結晶性サファイア膜50 Crystalline sapphire film 50 in the TFT forming region including a step 4
を厚さ20〜200nm程度に形成する。 To form a thickness of about 20 to 200 nm. この結晶性サファイア膜50は、高密度プラズマCVD法や、触媒C The crystalline sapphire film 50, and high-density plasma CVD method, the catalyst C
VD法(特開昭63−40314号公報参照)等により、トリメチルアルミニウムガスなどを酸化性ガス(酸素・水分)で酸化し、結晶化させて作製する。 The VD method (see JP-A-63-40314), etc., and trimethyl aluminum gas is oxidized with an oxidizing gas (oxygen and water), to produce and crystallized. なお、この結晶性サファイア膜50はNaイオンストッパの作用を有するので、これの膜厚が十分に暑い場合には、前記のSiN膜、さらにはSiO 2膜の形成を省略することができる。 Since the crystalline sapphire film 50 has the effect of Na ions stopper, if the thickness of this is sufficiently hot, the SiN film, and further it is possible to omit the formation of the SiO 2 film.

【0070】次いで、スパッタ、プラズマCVD法等により、アモルファスシリコン又は多結晶シリコンを10 [0070] Next, sputtering, plasma CVD method or the like, the amorphous silicon or polycrystalline silicon 10
〜100nm程度、好ましくは30〜70nm程度の厚さに成膜し、シリコン膜(図示略)を形成する。 About ~ 100 nm, preferably deposited to a thickness of about 30 to 70 nm, to form a silicon film (not shown). このとき、N型又はP型のキャリア不純物、例えばリン又はボロンを適量(例えば0.1〜1.0ppm)ドーピングした単結晶シリコンをターゲットとし、これを用いてスパッタリングすることにより、キャリア不純物の種類及び/又は濃度を調整したシリコン膜を形成するようにしてもよい。 In this case, N-type or P-type carrier impurity such as phosphorus or boron appropriate amount (e.g. 0.1~1.0Ppm) doped single crystal silicon as a target, by sputtering using this carrier impurity type and / or concentration may be formed a silicon film was adjusted. また、プラズマCVDでは、モノシラン又はジシランガス等に、N型用のPH 3又はAsH 3を適量(例えば0.1〜1.0ppm)混入したり、又はP型用のB 26を適量(例えば0.1〜1.0ppm)混入することにより、キャリア不純物の種類及び/又は濃度を調整したシリコン膜を形成するようにしてもよい。 Further, in the plasma CVD, monosilane or the like disilane gas, a suitable amount (e.g. 0.1~1.0Ppm) the PH 3 or AsH 3 for N-type mixed or, or an appropriate amount of B 2 H 6 of P-type for (e.g. 0.1~1.0Ppm) by mixing, may be formed a silicon film adjusting the type and / or concentration of carrier impurity.

【0071】続いて、前記シリコン膜をレーザ照射処理してこの膜を加熱溶融し、さらに冷却(徐冷)固化することにより、前記結晶性サイファイア薄膜50および段差4を共にシードとしてシリコンをヘテロエピタキシャル成長させ、図1の(3)に示すように段差4を含む全面に単結晶シリコン層7を厚さ5〜100nm程度、好ましくは30〜50nm程度に形成する。 [0071] Then, by the silicon film by laser irradiation treatment was heated to melt the film, further cooling (slow cooling) solidification, the silicon the crystalline site fire film 50 and the step 4 as both a seed hetero is epitaxially grown, the thickness 5~100nm about the single crystal silicon layer 7 on the entire surface including the step 4, as shown in (3) in FIG. 1, is preferably formed about 30 to 50 nm.

【0072】レーザ照射処理として、具体的にはアルゴンレーザやエキシマレーザ等が用いられる。 [0072] As the laser irradiation treatment, in particular argon laser or excimer laser or the like is used. また、エキシマレーザ照射処理としては、例えばXeCl(308 As the excimer laser irradiation process, for example, XeCl (308
nm波長)が用いられ、その場合に95%以上のオーバーラップスキャニングで照射を行うようにする。 nm wavelength) is used to perform the irradiation with 95% overlap scanning that case. なお、 It should be noted that,
このようなレーザ照射処理による単結晶シリコン層7の形成については、前述したように全体でなく所定の場所のみ、すなわちTFT形成領域のみを局部的にレーザ照射処理してヘテロエピタキシャル成長させる、といった方法も採用可能である。 Such laser irradiation treatment form the single crystal silicon layer 7 by only place not the entire as described above, i.e. to heteroepitaxial growth with locally laser irradiation process only TFT forming region, a method such as it is possible to employ. また、このようなレーザ照射処理による単結晶シリコン層7の形成に際しては、基板温度を200〜500℃に加熱調整するのが好ましい。 Further, when such a laser irradiation process by the single crystal silicon layer 7 forming is preferably heated adjusting the substrate temperature to 200 to 500 ° C.. この基板1の加熱は、電気炉を用いて基板全体を均一に加熱する方法の他に、光レーザー、電子ビーム等によって、所定の場所のみ、例えばTFT形成領域のみを局部的に加熱する方法も可能である。 Heating the substrate 1, in addition to the method of uniformly heating the entire substrate using an electric furnace, an optical laser, an electron beam or the like, only the predetermined place, a method, for example, heating only locally TFT forming region possible it is.

【0073】このようなレーザ照射処理にあっては、照射エネルギー、照射時間、照射及びスキャニング方法、 [0073] In such a laser irradiation treatment, the irradiation energy, irradiation time, irradiation and scanning method,
低反射膜の有無、照射時の雰囲気(真空又は不活性ガス中)等の条件によって溶融状態および冷却状態が影響を受け、シリコン結晶性(例えば、電子/正孔移動度、リーク電流等)が変化するので、予め実験等によって目的とするシリコン結晶性を得る条件を決定しておく必要がある。 The presence or absence of the low reflective film, affected molten state and cooled state by conditions such as the atmosphere during irradiation (vacuum or inert gas), the silicon crystallinity (e.g., electron / hole mobility, leakage current, etc.) since changes, it is necessary to determine the conditions for obtaining a silicon crystalline of interest advance by experiment or the like. また、アモルファスシリコンや多結晶シリコンからなる半導体膜に予めN型又はP型キャリア不純物を混入しておくことにより、得られる単結晶シリコン膜4を任意の濃度のN型又はP型キャリア不純物を含有するものに形成することができる。 Further, by previously mixing a previously N-type or P-type carrier impurity into the semiconductor film made of amorphous silicon or polycrystalline silicon, containing N-type or P-type carrier impurity of any concentration of single-crystal silicon film 4 obtained it can be formed to those.

【0074】上記のようにして堆積した単結晶シリコン層7は結晶性サファイア膜50が単結晶シリコンと良好な格子整合を示すため、例えば(100)面が基板上にヘテロエピタキシャル成長する。 [0074] Single crystal silicon layer 7 deposited in the above-described manner for the crystalline sapphire film 50 exhibits a good lattice matching with a single crystal silicon, for example, (100) plane is hetero-epitaxially grown on the substrate. この場合、段差4もグラフォエピタキシャル成長と称される公知の現象を加味したヘテロエピタキシャル成長により、より結晶性の高い単結晶シリコン層7が得られる。 In this case, the step 4 even heteroepitaxial growth consideration the phenomenon known called graphoepitaxial growth, high more crystallinity single crystal silicon layer 7 is obtained. これについては、図7に示すように、非晶質基板(ガラス)1に上記の段差4の如き垂直な壁を作り、この上にエピタキシー層を形成すると、図7(a)のようなランダムな面方位であったものが図7(b)のように(100)面が段差4の面に沿って結晶成長する。 For this, as shown in FIG. 7, the amorphous substrate (glass) 1 to make a such vertical wall of the stepped 4, to form a epitaxy layer thereon, random as shown in FIG. 7 (a) those were a plane orientation as (100) plane in FIG. 7 (b) crystal growth along the surface of the step 4. この単結晶粒の大きさは、温度・時間に比例して大きくなるが、温度・時間を低く、短くするときには、上記段差の間隔を短くしなければならない。 The size of the single crystal grain is increased in proportion to the temperature and time, lower the temperature and time, for shortening must shorten the interval of the step.

【0075】また、上記段差の形状を図8(a)〜 [0075] Further, FIG. 8 (a) ~ the shape of the step
(f)のように種々に変えることによって、成長層の結晶方位を制御することができる。 By varying the various as (f), it is possible to control the crystal orientation of the grown layer. MOSトランジスタを作製する場合には、(100)面が最も多く採用されている。 In the case of manufacturing the MOS transistor is the most frequently adopted is (100) plane. 要するに、段差4の断面視形状は、底面角部の角度(底角)が直角をはじめ、上端から下端にかけて内向き又は外向きに傾斜していてもよく、結晶成長が生じやすい特定方向の面を有していればよい。 In short, cross section shape of the step 4, including the angle of the bottom corner (base angle) is perpendicular, inwardly or may be inclined outwardly, the surface of the crystal growth tends to occur a specific direction from the upper end to the lower end a good as long as it has. 段差4の底角は通常は直角又は90°以下が望ましく、その底面の角部は僅かな曲率を有しているのが好ましい。 Base angle of the step 4 is normally desirable right angle or 90 ° or less, the corners of the bottom surface preferably has a slight curvature.

【0076】このようにしてレーザ照射処理によるヘテロエピタキシャル成長で基板1上に単結晶シリコン層7 [0076] In this way, a single crystal silicon layer on the substrate 1 by heteroepitaxial growth by laser irradiation process 7
を析出させたら、続いて、単結晶シリコン層7をチャネル領域とするトップゲート型MOSTFTの作製を以下のようにして行う。 Once precipitated, followed by performing the fabrication of a top gate type MOSTFT that the single crystal silicon layer 7 and the channel region in the following manner. まず、上記のエピタキシャル成長による単結晶シリコン層7では、その不純物濃度がばらついているので、全面にP型キャリア不純物、例えばボロンイオンを適量ドーピングして比抵抗を調整する。 First, the single crystal silicon layer 7 by the epitaxial growth, because the impurity concentration is varied, adjusted P-type carrier impurity, such as boron ions with an appropriate amount doped resistivity over the entire surface. また、pMOSTFT形成領域のみに選択的にN型キャリア不純物をドーピングし、N型ウエルを形成する。 Moreover, selectively doped with an N-type carrier impurity only pMOSTFT forming region to form an N-type well. 例えば、pMOSTFT部をフォトレジスト(図示せず)でマスクし、P型不純物イオン(例えばB + )を10kV For example, masking the pMOSTFT portion with a photoresist (not shown), 10 kV the P-type impurity ions (e.g., B +)
で2.7×10 11 atoms/cm 2のドーズ量でドーピングし、比抵抗を調整する。 In doping at a dose of 2.7 × 10 11 atoms / cm 2 , to adjust the resistivity. また、図1の(4)に示すように、pMOSTFT形成領域の不純物濃度制御のため、nMOSTFT部をフォトレジスト60でマスクし、N型不純物イオン(例えばP + )65を10kVで1×10 11 atoms/cm 2のドーズ量でドーピングし、N型ウエル7Aを形成する。 Further, as shown in (4) in FIG. 1, for the impurity concentration control of pMOSTFT forming region masked nMOSTFT portion with a photoresist 60, N-type impurity ions (e.g., P +) 1 × 10 11 65 at 10kV doping at a dose of atoms / cm 2, to form the N-type well 7A.

【0077】次いで、図2の(5)に示すように、単結晶シリコン層7の全面上に、プラズマCVD、高密度プラズマCVD、触媒CVD法等でSiO 2 (約100n [0077] Then, as shown in (5) in FIG. 2, on the entire surface of the single crystal silicon layer 7, a plasma CVD, high density plasma CVD, by catalytic CVD method, SiO 2 (about 100n
m厚)とSiN(約200nm厚)とをこの順に連続成膜してゲート絶縁膜8を形成し、さらに、モリブデン・ m thick) and SiN (about 200nm thick) and the continuously formed in this order to form a gate insulating film 8, further molybdenum
タンタル(Mo・Ta)合金のスパッタ膜9を厚さ50 Tantalum (Mo · Ta) thick sputtered film 9 of an alloy of 50
0〜600nm程度に形成する。 To form about 0~600nm.

【0078】次いで、図2の(6)に示すように、汎用のフォトリソグラフィ技術により、表示領域のTFT [0078] Then, as shown in FIG. 2 (6), by a general purpose photolithography, TFT in the display region
部、および周辺駆動領域のTFT部のそれぞれの段差領域(凹部内)にフォトレジストパターン10を形成し、 Parts, and each of the stepped region of the TFT portion of the peripheral drive region (the recess) to form a photoresist pattern 10,
さらにこれをマスクにして連続してエッチングすることにより、Mo・Ta合金のゲート電極11と(SiN/ By sequentially etching further it as a mask, the gate electrode 11 of Mo · Ta alloy (SiN /
SiO 2 )の積層構造からなるゲート絶縁膜12とを形成し、単結晶シリコン層7を露出させる。 Forming a gate insulating film 12 made of a laminated structure of SiO 2), to expose the single crystal silicon layer 7. なお、Mo・ It should be noted, Mo ·
Ta合金からなるスパッタ膜9は酸系エッチング液で処理し、SiNはCF 4ガスのプラズマエッチング、Si Sputtered film 9 made of Ta alloy were treated with acid-based etching solution, SiN is CF 4 gas plasma etching, Si
2はフッ酸系エッチング液で処理する。 O 2 is treated with a hydrofluoric acid based etching solution.

【0079】次いで、図2の(7)に示すように、周辺駆動領域のnMOS及びpMOSTFT全部と、表示領域のnMOSTFTのゲート部とをフォトレジスト13 [0079] Then, as shown in (7) in FIG. 2, a total of nMOS and pMOSTFT peripheral drive region, photo and a gate portion of nMOSTFT display area resist 13
でカバーし、露出したnMOSTFTのソース/ドレイン領域に、リンイオン14を例えば10kVで1×10 In covers, the source / drain regions of exposed nMOSTFT, 1 × 10, phosphorus ions 14, for example at 10kV
13 atoms/cm 2のドーズ量でドーピング(イオン注入)し、N -型層からなるLDD部15を自己整合的(セルフアライン)に形成する。 Doping (ion implantation) in a dose of 13 atoms / cm 2, N - forming the LDD portion 15 consisting of the mold layer in a self-aligned manner.

【0080】次いで、図3の(8)に示すように、周辺駆動領域のpMOSTFT全部と、周辺駆動領域のnM [0080] Then, as shown in (8) in FIG. 3, a total pMOSTFT peripheral drive region, nM peripheral driver region
OSTFTのゲート部と、表示領域のnMOSTFTのゲート及びLDD部とをフォトレジスト16でカバーし、露出した領域にリン又はヒ素イオン17を例えば2 A gate portion of OSTFT, the gate and the LDD portion of nMOSTFT display area covered by the photoresist 16, phosphorus or arsenic ions 17 in exposed regions example 2
0kvで5×10 15 atoms/cm 2のドーズ量でドーピング(イオン注入)し、nMOSTFTのN +型層からなるソース部18及びドレイン部19とLDD部1 At a dose of 5 × 10 15 atoms / cm 2 is doped (ion implantation) in 0 kV, the source 18 and drain region 19 and the LDD portion 1 consisting of N + -type layer of nMOSTFT
5とを形成する。 5 to form the.

【0081】次いで、図3の(9)に示すように、周辺駆動領域のnMOSTFT及び表示領域のnMOSTF [0081] Then, as shown in (9) in FIG. 3, NMOSTF of nMOSTFT and the display region of the peripheral drive region
Tの全部と、pMOSTFTのゲート部とをフォトレジスト20でカバーし、露出した領域にボロンイオン21 And all T, then covering the gate portion with a photoresist 20 of pMOSTFT, boron ions 21 into exposed regions
を、例えば10kvで5×10 15 atoms/cm 2のドーズ量でドーピング(イオン注入)し、pMOSTF The, doped (ion implantation) in a dose of 5 × 10 15 atoms / cm 2, for example 10kv, PMOSTF
TのP +層のソース部22及びドレイン部23を形成する。 Forming a T of P + source 22 and drain 23 of the layer. なお、この工程については、nMOS周辺駆動回路の場合では、pMOSTFTが無いことから不要となる。 Note that this step, in the case of nMOS peripheral drive circuit, becomes unnecessary since there is no pMOSTFT.

【0082】次いで、図3の(10)に示すように、T [0082] Then, as shown in (10) in FIG. 3, T
FT、ダイオードなどの能動素子部や、抵抗、インダクタンスなどの受動素子部をアイランド化するため、フォトレジスト24を形成する。 FT, and the active element portion, such as diodes, resistors, to islands passive element such as an inductance, a photoresist 24. そして、周辺駆動領域及び表示領域のすべての能動素子部及び受動素子部以外の単結晶シリコン層7を、フッ酸系のエッチング液を用いてエッチングし、除去する。 Then, all active element and the passive element portion other than the single crystal silicon layer 7 of the peripheral drive region and the display region is etched by using a hydrofluoric acid based etchant, is removed.

【0083】次いで、図4の(11)に示すように、プラズマCVD、高密度プラズマCVD、触媒CVD法等によって全面に、SiO 2膜(約200nm厚)及びリンシリケートガラス(PSG)膜(約300nm厚)をこの順に連続形成し、保護膜25を形成する。 [0083] Then, as shown in (11) in FIG. 4, the plasma CVD, high density plasma CVD, on the entire surface by a catalytic CVD method or the like, SiO 2 film (about 200nm thick) and phosphosilicate glass (PSG) film (about the 300nm thick) sequentially formed in this order to form a protective film 25.

【0084】そして、この状態で単結晶シリコン層7を活性化処理する。 [0084] Then, activation treatment of the single crystal silicon layer 7 in this state. この活性化については、例えばハロゲン等のランプを用い、そのアニール条件を約1000 This activation may for example using a lamp such as halogen, the annealing conditions about 1000
℃、約10秒程度として行う。 ° C., carried out as about 10 seconds. したがって、ゲート電極材としてはこのようなアニール条件に耐え得るものが要求されるが、前述したMo・Ta合金は高融点であり、 Therefore, although those as the gate electrode material capable of withstanding such annealing conditions are required, Mo · Ta alloy described above is a high melting point,
このようなアニール条件に耐え得るものとなっている。 It has become capable of withstanding such a annealing conditions.
また、このようにMo・Ta合金からなるゲート電極材は高融点でありアニール条件に耐え得ることから、ゲート部のみならず配線として広範囲に亘って引き回して形成することができる。 Moreover, in this way the gate electrode material consisting of Mo · Ta alloy since it can withstand is annealing conditions a high melting point can be formed by routing over a wide range as a wiring not only the gate portion. なお、エキシマレーザを用いてアニール処理する場合には、XeCl(308nm波長) Incidentally, in the case of annealing using an excimer laser, XeCl (308 nm wavelength)
で全面に、又は能動素子部及び受動素子部のみを選択的に、90%以上のオーバーラップスキャニングで照射処理するのが望ましい。 In the entire surface or selectively only active element and the passive element, desirable to irradiation treatment with 90% overlap scanning.

【0085】次いで、図4の(12)に示すように、汎用フォトリソグラフィ及びエッチング技術により、周辺駆動回路の全TFTのソース/ドレイン部、及び表示用TFTのソース部のコンタクト用窓開けを行う。 [0085] Then, as shown in (12) in FIG. 4, carried out by general-purpose photolithography and etching, the source / drain of the entire TFT of the peripheral driving circuits, and the opened contacts window of the source portion of the display TFT .

【0086】そして、全面に、アルミニウム又はアルミニウム合金(例えば1%Si入りアルミニウム又は1〜 [0086] Then, the entire surface, aluminum or an aluminum alloy (e.g., 1% Si containing aluminum or 1
2%銅入りアルミニウム)、銅等のスパッタ膜を厚さ5 2% copper containing aluminum), thickness 5 sputtered film of copper or the like
00〜600nm程度に形成し、さらに、汎用フォトリソグラフィ及びエッチング技術により、周辺駆動回路及び表示部のすべてのTFTのソース電極26と周辺駆動回路部のドレイン電極27とを形成すると同時に、データライン及びゲートラインを形成する。 Formed about 00~600Nm, further by general-purpose photolithography and etching, and at the same time to form the drain electrode 27 of the source electrode 26 and the peripheral drive circuit portion of all of the TFT of the peripheral driving circuits and the display unit, the data line and to form a gate line. その後、フォーミングガス(N 2 +H 2 )中において、約400℃/1 Then, in a forming gas (N 2 + H 2) in about 400 ° C. / 1
hでシンター処理する。 It is sintered in a h.

【0087】次いで、図4の(13)に示すように、プラズマCVD、高密度プラズマCVD、触媒CVD法等により、PSG膜(約300nm厚)及びSiN膜(約300nm厚)からなる絶縁膜36を全面に形成する。 [0087] Then, as shown in (13) in FIG. 4, the plasma CVD, high density plasma CVD, by catalytic CVD method or the like, made of a PSG film (about 300nm thick) and the SiN film (about 300nm thick) insulating film 36 a is formed on the entire surface.
次いで、表示用TFTのドレイン部のコンタクト用窓開けを行う。 Then, do not open contact window of the drain portion of the display for TFT. なお、画素部のSiO 2 、PSG及びSiN Incidentally, SiO 2, PSG and SiN pixel portion
膜は除去する必要はない。 The film does not need to be removed.

【0088】ここで、反射型液晶表示装置の基本的要件としては、液晶パネルの内部に入射光を反射させる機能と散乱させる機能を合わせ持たなければならない。 [0088] Here, the essential requirements of the reflection type liquid crystal display device must have combined function of scattering and functions to reflect incident light in the interior of the liquid crystal panel. これは、ディスプレイに対する観察者の方向はほぼ決まっているが、入射光の方向が一義的に決められないためである。 This is the direction of the viewer relative to the display is being substantially determined, is because the direction of the incident light can not be uniquely determined. このため、任意の方向に点光源が存在することを想定して反射板の設計を行う必要がある。 Therefore, it is necessary to perform a reflector designed on the assumption that there is a point light source in any direction. そこで、図5の(14)に示すように、全面にスピンコート等で厚さ2 Therefore, as shown in (14) in FIG. 5, the whole surface thickness by spin coating or the like of 2
〜3μm程度の感光性樹脂膜28を形成し、続いて、図5の(15)に示すように汎用フォトリソグラフィ及びエッチング技術により、最適な反射特性と視野角特性を得るための凹凸形状パターンを画素部に形成し、リフローさせて凹凸粗面28Aからなる反射面下部を形成する。 Forming a photosensitive resin film 28 of about ~3Myuemu, followed by general-purpose photolithography and etching as shown in (15) in FIG. 5, the uneven pattern for optimum reflection characteristics and viewing angle characteristics formed in the pixel portion, to form a reflective surface lower consisting uneven rough surface 28A is reflowed. 同時に表示用TFTのドレイン部のコンタクト用の樹脂窓開けを行う。 At the same time carry out the open resin window for the contact of the drain portion of the display for TFT.

【0089】次いで、図5の(16)に示すように、全面に厚さ400〜500nm程度のアルミニウム又は1 [0089] Then, as shown in (16) in FIG. 5, an aluminum or a thickness of about 400~500nm on the entire surface
%Si入りアルミニウム等のスパッタ膜を形成し、さらに汎用フォトリソグラフィ及びエッチング技術により、 The% Si containing sputtered film is formed such as aluminum, further general-purpose photolithography and etching,
画素部以外のスパッタ膜を除去し、表示用TFTのドレイン部19と接続した凹凸形状のアルミニウム等からなる反射膜29を形成する。 Removing the sputtered film other than the pixel portion, to form a reflective film 29 made of aluminum or the like of the concave-convex shape which is connected to the drain portion 19 of the display TFT. この反射膜29は、表示用の画素電極としても機能するものとなる。 The reflective film 29 becomes also functions as a pixel electrode for display. その後、フォーミングガス中、約300℃/1hでシンター処理し、コンタクトを十分にする。 Then, in a forming gas, and sintering at about 300 ° C. / 1h, a sufficiently contact. なお、反射率を高めるため、アルミニウム系に代えて銀又は銀合金を使用してもよい。 Incidentally, to increase the reflectance, may be used silver or a silver alloy instead of aluminum-based.

【0090】以上のようにして、レーザ照射処理により結晶性サファイア膜50及び段差4をヘテロエピタキシャル成長のシードとして単結晶シリコン層7を形成し、 [0090] As described above, the crystalline sapphire film 50 and the step 4 to form a single crystal silicon layer 7 as a seed for heteroepitaxial growth by laser irradiation treatment,
この単結晶シリコン層7を用いた表示部及び周辺駆動回路部にそれぞれ、トップゲート型のnMOSLDD−T Each display unit and the peripheral driving circuit portion using the single crystal silicon layer 7, a top gate type nMOSLDD-T
FT、pMOSTFT及びnMOSTFTで構成するC FT, C constituting at pMOSTFT and nMOSTFT
MOS回路を作り込んだ表示部−周辺駆動回路部一体型のアクティブマトリクス基板30を作製することができる。 Display unit elaborate make a MOS circuit - it is possible to fabricate a peripheral drive circuit portion active matrix substrate 30 of the integral.

【0091】次に、このアクティブマトリクス基板(駆動基板)30を用いて反射液晶表示装置(LCD)を製造する方法を、図6を参照して説明する。 [0091] Next, a method of manufacturing a reflective liquid crystal display device (LCD) using the active matrix substrate (drive substrate) 30 will be described with reference to FIG. なお、以降ではこのアクティブマトリクス基板をTFT基板と呼称する。 It should be noted that, in the following referred to as the active matrix substrate and the TFT substrate.

【0092】このLCDの液晶セルを、2インチサイズ以上の中/大型液晶パネルに適している面面組立で作製する場合、まず、TFT基板30および全面ベタのIT [0092] The liquid crystal cell in this LCD, the case of producing in it have every one assembly suitable / large-sized liquid crystal panel in two or more inch, firstly, IT of the TFT substrate 30 and the whole-area solid
O(Indium tin oxide)電極31を設けた対向基板32 O counter substrate 32 having a (Indium tin oxide) electrode 31
の素子形成面に、それぞれポリイミド系配向膜33、3 To the element formation surface, respectively polyimide alignment film 33,3
4を形成する。 4 to form. これらポリイミド系配向膜33、34については、ロールコート、スピンコート等によってポリイミドを厚さ50〜100nm程度に塗布し、その後、 These polyimide alignment films 33 and 34, roll coating, was applied to a thickness of about 50~100nm the polyimide by spin coating or the like, then,
180℃/2hで硬化キュアすることによって形成する。 Formed by curing cured at 180 ° C. / 2h.

【0093】次いで、TFT基板30および対向基板3 [0093] Then, TFT substrate 30 and the counter substrate 3
2のそれぞれのポリイミド系配向膜33、34を、ラビング又は光配向処理する。 Each polyimide orientation film 33, 34 2, a rubbing or photo-alignment treatment. ラビングバフ材にはコットンやレーヨン等があるが、バフかす(ゴミ)やリタデーション等の面からはコットンの方が安定している。 Although the rubbing buff material is cotton, rayon or the like, from the viewpoint of such as buff lees (dust) and the retardation is more cotton is stable. 光配向は非接触の線型偏光紫外線照射による液晶分子の配向技術である。 Optical alignment is the alignment technique of the liquid crystal molecules by linear polarized ultraviolet irradiation of the non-contact. なお、配向膜については、ラビング以外にも、偏光又は非偏光を斜め入射させることにより、高分子配向膜を形成することもできる。 Note that the alignment layer, other than the rubbing, by obliquely incident polarized light or unpolarized light, it is also possible to form the oriented polymer film. このような高分子配向膜を形成することのできる高分子化合物としては、例えばアゾベンゼンを有するポリメチルメタクリレート系高分子が挙げられる。 As the polymer compound capable of forming such a polymer alignment film include polymethyl methacrylate polymers having, for example, azobenzene.

【0094】次いで、ラビングバフかす除去のため、 [0094] Then, for the rubbing buff scum removal,
水、又はIPA(イソプロピルアルコール)洗浄を行い、その後、TFT基板30側にコモン剤を塗布し、一方、対向基板32側にはシール剤を塗布する。 Water, or subjected to IPA (isopropyl alcohol) washing, then the common agent is applied to the TFT substrate 30 side, whereas, on the counter substrate 32 side is coated with a sealant. コモン剤としては、導電性フィラーを含有したアクリル、エポキシアクリレート、又はエポキシ系接着剤が用いられ、シール剤としてはアクリル、エポキシアクリレート、又はエポキシ系接着剤が用いられる。 The common agent, acrylic containing a conductive filler, epoxy acrylate, or an epoxy-based adhesive is used as the sealing agent acrylic, epoxy acrylate, or epoxy adhesive is used. なお、これらコモン剤、シール剤については、加熱硬化型、紫外線照射硬化型、紫外線照射硬化+加熱硬化型のいずれのタイプのものも使用可能であるが、重ね合わせの精度と作業性から、紫外線照射硬化+加熱硬化型のものを用いるのが好ましい。 Note that these common agents, for sealant, heat-curing, ultraviolet radiation curable, but can be used any of those types of ultraviolet radiation curable + thermosetting, the accuracy and operability of superposition, ultraviolet preferably used those radiation curable + thermosetting.

【0095】次いで、対向基板32側に所定のギャップを得るためのスペーサを散布し、TFT基板30と所定の位置で重ね合わせる。 [0095] Then, sprayed with spacers to obtain a predetermined gap on the counter substrate 32 side is superimposed with the TFT substrate 30 and the predetermined position. 対向基板32側のアライメントマークとTFT基板30側のアライメントマークとを精度良く合わせた後に、紫外線照射してシール剤を仮硬化させ、その後に一括して加熱硬化する。 An alignment mark of the alignment mark and the TFT substrate 30 side of the counter substrate 32 side after the combined accurately, and ultraviolet irradiation is temporarily cured sealing agent is heated and cured at once thereafter.

【0096】次いで、スクライブブレークして、TFT [0096] Then, with a scribe break, TFT
基板30と対向基板32とを重ね合わせた単個の液晶パネルを作製する。 Making single pieces liquid crystal panel obtained by superposing the substrate 30 and the counter substrate 32. 次いで、液晶35を両基板30−32 Then, the liquid crystal 35 both substrates 30-32
間のギャップ内に注入し、注入口を紫外線接着剤で封止した後、IPA洗浄する。 It was injected into the gap between the inlet after sealing with an ultraviolet adhesive agent, IPA washing. 液晶の種類については前述したように特に限定されないが、例えばネマスチック液晶を用いた高速応答のTN(ツイストネマティック)モードとするのが一般的である。 It not particularly limited as described above for the type of the liquid crystal. For example Nemasuchikku to a TN (twisted nematic) mode speed response using a liquid crystal is generally used. 次いで、加熱急冷処理して、液晶35を配向させる。 Then heated quenching, orienting the liquid crystal 35. 次いで、TFT基板30のパネル電極取り出し部にフレキシブル配線を異方性導電膜の熱圧着で接続し、さらに対向基板32に位相差板付偏光板を貼り合わせる。 Then, a flexible wiring connected by thermocompression bonding of the anisotropic conductive film to the panel electrode extraction portion of the TFT substrate 30, further bonding the retardation fitted with polarizing plate on the counter substrate 32.

【0097】また、液晶パネル(液晶セル)を、2インチサイズ以下の小型液晶パネルに適している面単組立で作製する場合、前記と同様に、TFT基板30および対向基板32の素子形成面にそれぞれポリイミド系配向膜33、34を形成し、さらにこれらポリイミド系配向膜33、34にラビング、又は非接触の線型偏光紫外線光による配向処理を施す。 [0097] Further, the liquid crystal panel (liquid crystal cell), a case of manufacturing by it has a surface single assembly suitable for the following small-sized liquid crystal panel 2 inch, similar to the above, the element formation surface of the TFT substrate 30 and the counter substrate 32 respectively forming a polyimide-based orientation films 32 and 34, further rubbing these polyimide alignment films 33 and 34, or an alignment process by linearly polarized ultraviolet light of a non-contact performed.

【0098】次いで、TFT基板30および対向基板3 [0098] Then, TFT substrate 30 and the counter substrate 3
2をそれぞれダイシング又はスクライブブレークで単個に分割し、水又はIPA洗浄する。 2 is divided into single pieces by dicing or scribing break respectively, water or IPA wash. 続いて、TFT基板30にはコモン剤を塗布し、対向基板32にはスペーサ含有のシール剤を塗布する。 Then, the TFT substrate 30 coated with a common agent, the counter substrate 32 is coated with a sealing agent containing spacers. そして、両基板を重ね合わせる。 And, overlapping the two substrates. これ以降のプロセスは前記に準ずるので、説明を省略する。 The subsequent process than equivalent to the omitted.

【0099】上記した反射型LCDにおいて、対向基板32はCF(カラーフィルタ)基板であって、カラーフィルタ層46をITO電極31下に設けたものである。 [0099] In the reflective LCD described above, the counter substrate 32 is a CF (color filter) substrate, is provided with a color filter layer 46 on the lower ITO electrode 31.
このような反射型LCDににあっては、対向基板32側からの入射光が反射膜29で効率良く反射され、対向基板32側から出射する。 In the such a reflective LCD, light incident from the counter substrate 32 side is efficiently reflected by the reflective film 29 is emitted from the counter substrate 32 side.

【0100】なお、前記例のように反射膜29を表示用の画素電極としても機能させ、この上に直接ポリイミド系配向膜33を形成した場合、該ポリイミド系配向膜3 [0100] Incidentally, the reflective film 29 also to function as a pixel electrode for display as the example, the case of forming a polyimide alignment film 33 directly on this, the polyimide-based alignment layer 3
3も下地となる反射膜29の凹凸形状を受けることにより、膜厚ムラが生じたり、ラビングムラが生じたり、さらにはラビングによりキズや剥がれ、色ムラが生じるおそれがある。 3 also by receiving an uneven shape of the reflective film 29 serving as a base, or resulting thickness unevenness, or cause Rabingumura, more scratches or peeling by rubbing, there is a possibility that color unevenness.

【0101】そこで、反射膜29をTFTのドレイン部に導通しないように形成してこれを画素電極としては機能しないようにし、画素電極としては別に透明電極(I [0102] Therefore, it was formed so as not to conduct the reflective film 29 to the drain portion of the TFT so as not to function as a pixel electrode, apart from the transparent electrode as the pixel electrode (I
TO電極)を設けるようにしてもよい。 TO electrodes) may be provided. その場合、TF In that case, TF
Tのドレイン部に導通しない反射膜29上に厚さ2〜3 It does not conduct to the drain portion of the T-reflection film 29 thickness on of 2-3
μm程度の透明樹脂平坦化膜を形成し、この上に、厚さ0.13〜0.15μm程度の透明電極(ITO電極) Forming a μm order of the transparent resin flattening film, on the thickness 0.13~0.15μm about the transparent electrode (ITO electrode)
を、TFTのドレイン部に導通した状態に形成する。 And it is formed is electrically connected to the drain portion of the TFT.

【0102】このように、透明樹脂平坦化膜を介して透明電極を形成すれば、当然この透明電極表面も平坦になることにより、これの上に形成されるポリイミド系配向膜33も平坦になり、したがって膜厚ムラやラビングムラ、ラビングによるキズや剥がれ、色ムラなどが生じるのが防止され、品質の向上や歩留向上が可能になる。 [0102] Thus, by forming the transparent electrode through the transparent resin flattening film, of course by this also becomes flat transparent electrode surface, polyimide-based alignment layer 33 formed on top of this becomes flat , therefore the film thickness unevenness and Rabingumura, rubbing by scratches or peeling is prevented from such color unevenness occurs, it is possible to improve and yield improvement in quality.

【0103】また、TFT基板30を、図6に示した基板構造以外に、TFT基板30にカラーフィルタを設けたオンチップカラーフィルタ(OCCF)構造とするときには、対向基板32にはITO電極がベタ付け(又はブラックマスク付きのITO電極がベタ付け)され、T [0103] Further, the TFT substrate 30, in addition to the substrate structure shown in FIG. 6, when the on-chip color filter (OCCF) structure on the TFT substrate 30 provided with the color filter, ITO electrodes solid on the counter substrate 32 with (or ITO electrode with a black mask is solid with) is, T
FT基板30にはカラーフィルタが設けられる。 The color filter is provided in the FT substrate 30.

【0104】そして、この場合にもTFT基板30については、前記の、画素電極として反射膜29とは別に透明電極(ITO電極)を設ける構造を採用することができる。 [0104] Then, the TFT substrate 30 in this case, the above can be adopted a structure provided separately from the transparent electrode (ITO electrode) and the reflective film 29 as a pixel electrode. すなわち、TFTのドレイン部に導通しないように形成した反射膜29上に厚さ2〜3μm程度の透明樹脂平坦化膜を形成し、この上に、厚さ1〜2μm程度のカラーフィルタ層を形成する。 That is, the thickness 2~3μm about the transparent resin flattening film is formed on the reflective film 29 formed so as not to conduct with the drain portion of the TFT, on the, forming a color filter layer having a thickness of about 1~2μm to. そして、さらにこの上に厚さ1〜2μm程度の透明樹脂平坦化膜を形成し、この上に、厚さ0.13〜0.15μm程度の透明電極(I Then, further the thickness 1~2μm about the transparent resin planarizing film on forming, on the thickness 0.13~0.15μm about the transparent electrode (I
TO電極)を、TFTのドレイン部に導通した状態に形成する。 The TO electrodes) are formed is electrically connected to the drain portion of the TFT.

【0105】このように、透明樹脂平坦化膜を介してカラーフィルタ、透明電極を形成すれば、前記した場合と同様にこの透明電極表面も平坦になり、よってポリイミド系配向膜33も平坦になることから、膜厚ムラやラビングムラ、ラビングによるキズや剥がれ、色ムラなどが生じるのが防止され、品質の向上や歩留向上が可能になる。 [0105] Thus, a color filter through the transparent resin flattening film, by forming the transparent electrode, the transparent electrode surface as in the case described above also becomes flat, thus also becomes flat polyimide alignment film 33 it from thickness unevenness and Rabingumura, rubbing by scratches or peeling is prevented from such color unevenness occurs, it is possible to improve and yield improvement in quality. なお、図10に示した補助容量C Sを画素部に組み込む場合には、上記した基板1上に設けた静電体層(図示せず)を単結晶シリコンのドレイン領域19と接続すればよい。 Incidentally, in the case of incorporating an auxiliary capacitance C S shown in FIG. 10 in the pixel portion, electrostatic collector layer provided on the substrate 1 described above (not shown) may be connected to the drain region 19 of monocrystalline silicon .

【0106】以上に説明したように、本実施の形態によれば、次のごとき顕著な作用効果が得られる。 [0106] As described above, according to this embodiment, remarkable operational effects such following is obtained. (a)所定形状/寸法の段差4を設けた基板1に結晶性サファイア膜50を形成し、これをシードとしてレーザ照射処理法によるヘテロエピタキシャル成長(ただし、 (A) forming a crystalline sapphire film 50 on the substrate 1 provided with the step 4 of a predetermined shape / size, which hetero-epitaxial growth by laser irradiation treatment as a seed (provided that
成長時の加熱温度は200〜800℃、好ましくは30 The heating temperature is 200 to 800 ° C. during the growth, preferably 30
0〜400℃と比較的低温)させることにより、540 By the 0 to 400 ° C. to a relatively low temperature) is, 540
cm 2 /v・sec以上の高い電子移動度の単結晶シリコン層7が得られるので、高性能ドライバ内蔵のLCD Because cm 2 / v · sec or more high electron mobility of the single crystal silicon layer 7 is obtained, high-performance driver built LCD
の製造が可能となる。 It is possible to manufacture. また、段差4がこのエピタキシャル成長を促進するため、より結晶性の高い単結晶シリコン層7が得られる。 Moreover, since the step 4 to promote the epitaxial growth, high more crystallinity single crystal silicon layer 7 is obtained.

【0107】(b)この単結晶シリコン層7は、従来のアモルファスシリコン層や多結晶シリコン層に比べて、 [0107] (b) the single crystal silicon layer 7, as compared with the conventional amorphous silicon layer or polycrystalline silicon layer,
単結晶シリコン基板並の高い電子及び正孔移動度を示すので、これから得られる単結晶シリコントップゲート型MOSTFTは、高いスイッチング特性と低リーク電流のLDD構造を有するnMOS又はpMOS又はcMO It exhibits a high electron and hole mobility single crystal silicon substrate parallel, a single crystal silicon top gate type MOSTFT resulting therefrom is, nMOS or pMOS or cMO having an LDD structure of high switching characteristics and low leakage current
STFTの表示部と、高い駆動能力のcMOS、nMO A display unit of the STFT, the high driving capability cMOS, nMO
S、又はpMOSTFT、あるいはこれらの混在からなる周辺駆動回路部と一体化した構成が可能となり、高画質、高精細、狭額縁、大画面、高効率の表示パネルが実現する。 S, or pMOSTFT, or enables configuration integrated with the peripheral drive circuit portion made from mixed thereof, quality, high definition, narrow frame, a large screen, high efficiency display panel realized. また、この単結晶シリコン層7は十分に高い正孔移動度を有するため、電子と正孔とをそれぞれ単独に、あるいは双方を組み合わせて駆動する周辺駆動回路を作製することができ、これをnMOS又はpMOS又はcMOSのLDD構造の表示用TFTと一体化したパネルを実現できる。 Further, since the single crystal silicon layer 7 having a sufficiently high hole mobility, alone electrons and holes, respectively, or can be made a peripheral driver circuit for driving a combination of both, nMOS this or it can be realized panel integrated with the display TFT having the LDD structure of the pMOS or cMOS. また、小型〜中型パネルの場合には、周辺の一対の垂直駆動回路の一方を省略できる可能性がある。 In the case of small-medium size panels may be able to omit one of the pair of vertical driving circuit around.

【0108】(c)レーザ照射処理法を採用することにより、シリコンエピタキシャル成長時の加熱処理温度を800℃以下にすることができるので、絶縁基板上に比較的低温(例えば200〜600℃以下)で単結晶シリコン層7を均一に形成することができる。 [0108] By employing the (c) a laser irradiation treatment, since the heat treatment temperature during silicon epitaxial growth can be 800 ° C. or less, at a relatively low temperature (e.g. 200 to 600 ° C. or less) on an insulating substrate the single crystal silicon layer 7 can be formed uniformly. なお、基板としては、石英ガラスや結晶化ガラス、セラミックス基板などをはじめ、ほうけい酸ガラス(さらには耐熱性有機基板)などのように歪点が低く、低コストで物性も良好な基板材質を任意に選択でき、また、基板の大型化も可能となる。 As the substrate, quartz glass, crystallized glass, including such ceramic substrate, borosilicate glass (more heat resistant organic substrate) low strain point, such as, the physical properties excellent substrate materials at low cost optionally you can choose, also, an increase in the size of the substrate is also possible.

【0109】(d)固相成長法の場合のような中温で長時間のアニールが不要となることから、生産性が高く、 [0109 (d) The Since prolonged annealing at moderate temperatures, such as in the case of solid-phase growth method is not necessary, productivity is high,
また高価な製造設備が不要でコストダウンが可能になる。 The expensive production equipment allowing unnecessary and cost reduction.

【0110】(e)このヘテロエピタキシャル成長では、結晶性サファイア膜等の結晶性、レーザの照射エネルギーや照射時間など、さらには段差の形状及び寸法、 [0110] (e) In this heteroepitaxial growth, crystallinity, such as a laser irradiation energy and irradiation time, further stepped shape and dimensions such as crystalline sapphire film,
基板の加熱温度や冷却速度、添加するN型又はP型キャリア不純物濃度等の調整により、広範囲のN型又はP型等の導電型と高移動度の単結晶シリコン層が容易に得られるので、Vth(しきい値)調整が容易になり、また低抵抗化による高速動作も可能になる。 The heating temperature and the cooling rate of the substrate, the N-type or adjusting such P-type carrier impurity concentration is added, since a wide range of N-type or a single-crystal silicon layer of the conductivity type and the high mobility of the P-type and the like can be easily obtained, Vth (threshold) adjustment is facilitated, also it becomes possible high speed operation with low resistance.

【0111】(f)表示アレイ部上にカラーフィルタを作り込めば、表示パネルの開口率、輝度等の改善をはじめ、カラーフィルタ基板の省略、生産性改善等によるコストダウンが実現する。 [0111] (f) if Kome create a color filter on the display array portion, the aperture ratio of the display panel, including the improvement of luminance, etc., omission of the color filter substrate, cost reduction can be realized by productivity improvement.

【0112】(g)結晶性サファイア膜などの上記物質層は、様々な原子の拡散バリアになるため、ガラス基板からの不純物の拡散を抑制することができる。 [0112] (g) the material layer, such as crystalline sapphire film to become a diffusion barrier of various atoms, it is possible to suppress the diffusion of impurities from the glass substrate.

【0113】<第2の実施の形態>図12〜図14を参照して、本発明の第2の実施の形態を説明する。 [0113] With reference to <Second Embodiment> FIGS. 12 to 14, illustrating a second embodiment of the present invention.

【0114】本例の実施の形態は、前述の第1の実施の形態と同様に、トップゲート型MOSTFTを表示部及び周辺駆動回路部に有するものの、該第1の実施の形態と異なり、透過型LCDに関するものである。 [0114] Embodiments of the present example, as in the first embodiment described above, although having a display unit and a peripheral driving circuit portion a top gate type MOSTFTs, unlike the first embodiment, the transmission it relates type LCD. したがって、その製造工程については、図1の(1)に示す工程から図4の(13)に示す工程までは同様である。 Thus, for the manufacturing process, from the step shown in (1) in FIG. 1 up to the step shown in (13) in FIG. 4 are the same. そして、本例の実施の形態では、これらの工程の後に、図1 Then, in the embodiment of the present embodiment, after these steps, Fig. 1
2の(14)に示すように、保護膜25、絶縁膜36に表示用TFTのドレイン部コンタクト用の窓開けを行うと同時に、透過率向上のため、画素開口部の不要なSi As shown in 2 (14), the protective layer 25, concurrently with providing open window for the drain portion contacts the display TFT in the insulating film 36, for improving the transmittance, requiring no pixel apertures Si
2 、PSG及びSiN膜を除去する。 O 2, to remove the PSG and SiN film.

【0115】次いで、図12の(15)に示すように、 [0115] Then, as shown in (15) in FIG. 12,
全面に、スピンコート等によって感光性アクリル系透明樹脂の平坦化膜28Bを厚さ2〜3μm程度に形成し、 The entire surface, is formed in a thickness of about 2~3μm the planarization film 28B of the photosensitive transparent acrylic resin by spin coating or the like,
さらに汎用フォトリソグラフィ技術によって表示用TF In addition TF for display by a general purpose photolithography technique
Tのドレイン側の平坦化膜28Bの窓開けを行い、所定条件でこれを硬化させる。 It performs open window of the planarization film 28B of the drain side T, then curing it at a predetermined condition.

【0116】次いで、図12の(16)に示すように、 [0116] Then, as shown in (16) in FIG. 12,
全面に厚さ130〜150nm程度のITOスパッタ膜を形成し、さらに汎用フォトリソグラフィ及びエッチング技術によって表示用TFTのドレイン部19とコンタクトしたITOからなる透明電極(画素電極)41を形成する。 To form a thickness of 130~150nm about ITO sputter film on the entire surface, and further forming a drain portion 19 and the transparent electrode (pixel electrode) made of the contact with the ITO 41 of the display TFT by general-purpose photolithography and etching. そして、熱処理(フォーミングガス中、200 Then, heat treatment (in a forming gas, 200
〜250℃/1h)により、表示用TFTのドレインとITOとのコンタクト抵抗の低減化、およびITO透明度の向上を図る。 The ~250 ℃ / 1h), reduction of the contact resistance between the drain and the ITO display TFT, and and improve the ITO transparent.

【0117】そして、図13に示すように対向基板32 [0117] Then, the counter as shown in Figure 13 substrate 32
と組み合わせ、前述の第1の実施の形態と同様にして透過型LCDを組み立てる。 Combined, assembled transmissive LCD in the same manner as in the first embodiment described above. ただし、TFT基板側にも偏光板を貼り合わせる。 However, combining also bond the polarizing plate on the TFT substrate side. この透過型LCDでは、実線の矢印で示すように透過光が得られるが、一点鎖線の矢印で示すように対向基板32側からの透過光が得られるようにも構成することができる。 In the transmission type LCD, but the transmitted light is obtained as shown by the solid arrows, it can also be configured such that the transmission light from the counter substrate 32 side is obtained as indicated by the dashed-line arrow.

【0118】この透過型LCDの場合、次のようにしてオンチップカラーフィルタ(OCCF)構造とオンチップブラック(OCB)構造を作製することができる。 [0118] can be manufactured this case of the transmission type LCD, in the following manner on-chip color filter (OCCF) structure and an on-chip black (OCB) structure.

【0119】すなわち、図1の(1)〜図4の(12) [0119] That is, in FIG. 1 (1) of to 4 (12)
までの工程は前述したのと同様にして行う。 Until the process is carried out in the same manner as mentioned above. そして、この後、図14の(13)に示すように、PSG/SiO After this, as shown in (13) in FIG. 14, PSG / SiO
2の絶縁膜25のドレイン部も窓開けしてドレイン電極用のアルミニウム埋め込み層41Aを形成した後、Si The drain of the second insulating film 25 be opened window after forming an aluminum buried layer 41A for the drain electrode, Si
N/PSGの絶縁膜36を形成する。 Forming an insulating film 36 of the N / PSG.

【0120】次いで、図14の(14)に示すようにR、G、Bの各色を各セグメント毎に顔料分散したフォトレジスト61を、所定厚さ(1〜1.5μm)に形成した後、図14の(15)に示すように、汎用フォトリソグラフィ技術で所定位置(各画素部)のみを残してパターニングし、各カラーフィルタ層61(R)、61 [0120] Next, R as shown in (14) in FIG. 14, G, the photoresist 61 that pigment dispersion of each color B for each segment, after forming a predetermined thickness (1 to 1.5 [mu] m), as shown in (15) in FIG. 14, and patterned to leave only a predetermined position in a general-purpose photolithography (pixel portions), the color filter layer 61 (R), 61
(G)、61(B)を形成する(オンチップカラーフィルタ構造)。 (G), 61 (B) to form the (on-chip color filter structure). この際、ドレイン部の窓開けも行う。 At this time, also performs open window of the drain part. なお、この例では不透明なセラミックス基板や低透過率のガラス、及び耐熱性樹脂基板は使用できない。 The glass of the opaque ceramic substrate or a low transmittance in this case and the heat-resistant resin substrate, can not be used.

【0121】次いで、図14の(15)に示すように、 [0121] Then, as shown in (15) in FIG. 14,
表示用TFTのドレインに連通するコンタクトホールに、カラーフィルタ層上にかけて表示用TFTのブラックマスク層となる遮光層43を金属のパターニングで形成する。 A contact hole communicating with the drain of the display TFT, and a light shielding layer 43 serving as the black mask layer of the display TFT toward the color filter layer formed by patterning the metal. 例えば、スパッタ法によってチタン又はモリブデンを厚さ200〜250nm程度に成膜し、続いて表示用TFTを覆って遮光する所定形状にパターニングする(オンチップブラック構造)。 For example, forming a titanium or molybdenum thickness of about 200~250nm by sputtering, followed by patterning into a predetermined shape to shield covering the display TFT (on-chip black structure).

【0122】次いで、図14の(16)に示すように、 [0122] Then, as shown in (16) in FIG. 14,
透明樹脂の平坦化膜28Bを形成し、さらにこの平坦化膜に設けたスルーホールに、遮光層43に接続した状態となるようにして透明電極41を埋め込み形成する。 Transparent to form a planarizing film 28B of the resin, further through hole provided on the planarizing film, as in a state of being connected to the light-shielding layer 43 is formed embedded transparent electrode 41.

【0123】このように、表示アレイ部上にカラーフィルタ層61や遮光層43を作り込むことにより、液晶表示パネルの開口率を改善し、またバックライトも含めたディスプレイモジュールの低消費電力化を実現することができる。 [0123] By thus fabricated color filter layer 61 and the light blocking layer 43 on the display array portion, to improve the aperture ratio of the liquid crystal display panel, also the power consumption of the display module including the back light it can be realized.

【0124】<第3の実施の形態>図15〜図23を参照して、本発明の第3の実施の形態を説明する。 [0124] With reference to <Third Embodiment> FIGS. 15 to 23, illustrating a third embodiment of the present invention.

【0125】本実施の形態では、周辺駆動回路部を、前述した第1の実施の形態と同様のトップゲート型のpM [0125] In this embodiment, the peripheral drive circuit portion, the first embodiment and the same top gate type described above pM
OSTFTとnMOSTFTとからなるCMOS駆動回路で構成する。 Constituting a CMOS driver circuit comprising a OSTFT and nMOSTFT. また、表示部については反射型とするものの、TFTを各種ゲート構造のものとし、種々の組み合わせにする。 Although the reflection type display portion, it is assumed the TFT various gate structure, and a variety of combinations.

【0126】すなわち、前述した第1の実施の形態では図15(A)に示すように表示部にトップゲート型のn [0126] ie, n top gate type on the display unit as shown in FIG. 15 (A) in the first embodiment described above
MOSLDD−TFTを設けているのに対し、図15 Whereas there is provided a MOSLDD-TFT, 15
(B)に示す例では、表示部にボトムゲート型のnMO In the example (B), the bottom gate type on the display unit nMO
SLDD−TFTを設けており、また、図15(C)に示す例では、表示部にデュアルゲート型のnMOSLD And provided SLDD-TFT, also, in the example shown in FIG. 15 (C), nMOSLD dual gate type on the display unit
D−TFTを設けている。 It is provided with a D-TFT. これらボトムゲート型MOS These bottom-gate-type MOS
TFT、デュアルゲート型MOSTFTは、いずれも、 TFT, dual-gate type MOSTFT, any,
後述するように周辺駆動回路部のトップゲート型MOS Top gate type MOS peripheral driver circuit portion as described later
TFTと共通の工程で作製可能である。 TFT and can be manufactured in a common process. そして、このように表示部のTFTのゲート構造を代えた場合、特にデュアルゲート型の場合では、上下のゲート部によって駆動能力が向上し、高速スイッチングに適し、また上下のゲート部のいずれかを選択的に用いて場合に応じてトップゲート型又はボトムゲート型として動作させることができる。 Then, when changing the gate structure of the TFT in this way display unit, in particular in the case of the dual gate type, the driving capability is improved by the upper and lower gate portions, suitable for high-speed switching, also one of the upper and lower gate portion it can be operated as a top gate type or bottom gate type, as the case using selectively.

【0127】なお、図15(B)のボトムゲート型MO [0127] It should be noted that the bottom-gate type MO shown in FIG. 15 (B)
STFTにおいて、図中の符号71はMo・Ta等からなるゲート電極である。 In STFT, reference numeral 71 in the figure is a gate electrode made of Mo · Ta or the like. また、符号72はSiN膜、7 Further, reference numeral 72 is SiN film, 7
3はSiO 2膜であり、これらSiN膜とSiO 2膜とによってゲート絶縁膜が形成されている。 3 is a SiO 2 film, a gate insulating film is formed by the these SiN film and the SiO 2 film. このゲート絶縁膜上には、トップゲート型MOSTFTと同様の、単結晶シリコン層7を用いたチャネル領域等が形成されている。 This gate insulating film, similar to the top-gate type MOSTFTs, channel region or the like using a single crystal silicon layer 7 is formed. また、図15(C)のデュアルゲート型MOST Further, the dual-gate MOST shown in FIG. 15 (C)
FTでは、下部ゲート部はボトムゲート型MOSTFT In FT, lower gate portion bottom gate type MOSTFT
と同様であるものの、上部ゲート部は、ゲート絶縁膜7 Although to be similar, the upper gate portion, the gate insulating film 7
3をSiO 2膜とSiO 2膜で形成し、この上に上部ゲート電極74を設けている。 3 was formed of SiO 2 film and the SiO 2 film, and an upper gate electrode 74 provided thereon. ただし、いずれにおいても各ゲート部は、ヘテロエピタキシャル成長時のシードであると同時に単結晶シリコン膜の成長を促進し、その結晶性を高める作用を有する段差4の外側に配設されている。 However, each of the gate portions in both is disposed on the outside of the step 4 having an action if there in seed during heteroepitaxial growth and promotes the growth of single-crystal silicon film at the same time, increase its crystallinity.

【0128】次に、前記のボトムゲート型MOSTFT [0128] Next, the bottom-gate type of MOSTFT
の製造方法を図16〜図20を参照して説明し、さらに、前記のデュアルゲート型MOSTFTの製造方法を図21〜図23を参照して説明する。 The method of manufacturing described with reference to FIGS. 16 to 20, further, a method for manufacturing of said dual-gate MOSTFT with reference to FIGS. 21 to 23. なお、周辺駆動回路部におけるトップゲート型MOSTFTの製造方法については、図1〜図5に示した工程と同じであることから、ここでは図示およびその説明を省略する。 Note that the manufacturing method of a top gate type MOSTFT in the peripheral drive circuit part, because it is the same as the steps shown in FIGS. 1 to 5 are not shown and described herein.

【0129】表示部において、ボトムゲート型MOST [0129] In the display portion, a bottom-gate type MOST
FTを製造するには、まず、図16の(1)に示すように、基板1上に、モリブデン/タンタル(Mo・Ta) To produce the FT, first, as shown in (1) in FIG. 16, on a substrate 1, a molybdenum / tantalum (Mo · Ta)
合金のスパッタ膜71Aを厚さ300〜400nm程度に形成する。 To form a sputtered film 71A of an alloy in a thickness of about 300 to 400 nm.

【0130】次いで、図16(2)に示すように、フォトレジスト70を所定パターンに形成し、これをマスクにしてスパッタ膜71Aをテーパエッチングし、側端面71aが20〜45°でなだらかに傾斜した、横断面台形状のゲート電極71を形成する。 [0130] Then, as shown in FIG. 16 (2), a photoresist 70 in a predetermined pattern, which the sputtered film 71A taper etched as a mask, the side end face 71a is gently inclined at 20 to 45 ° It was to form a gate electrode 71 of the cross-sectional trapezoidal shape.

【0131】次いで、フォトレジスト70を除去した後、図16(3)に示すようにスパッタ膜71Aを含む基板1上に、プラズマCVD法等により、SiN膜(約200nm厚)72とSiO 2膜(約100nm厚)7 [0131] Next, after removing the photoresist 70, on the substrate 1 including the sputtered film 71A as shown in FIG. 16 (3), by a plasma CVD method or the like, SiN film (about 200nm thick) 72 and the SiO 2 film (about 100nm thick) 7
3とをこの順に成膜積層し、ゲート絶縁膜を形成する。 3 and deposited laminated in this order, to form a gate insulating film.

【0132】次いで、図1の(1)に示した工程と同様にして、図17の(4)に示すようにTFT形成領域にフォトレジスト2を所定パターンに形成し、これをマスクにして基板1上のゲート絶縁膜に(さらには基板1にも)段差4を適当な形状及び寸法で複数個形成する。 [0132] Then, similarly to the step illustrated in (1) in FIG. 1, the photoresist 2 in the TFT forming region, as shown in (4) in FIG. 17 is formed in a predetermined pattern, which was the mask substrate a gate insulating film on one (further on also the substrate 1) to form a plurality of stepped 4 with a suitable shape and size. この段差4は、前述したように、後述の単結晶シリコンのヘテロエピタキシャル成長時のシードであると同時に結晶性サファイア膜の成長を促進し、その結晶性を高める作用を有するもので、深さdが0.3〜0.4μm程度、幅wが2〜3μm程度、長さ(紙面に直交する方向)が10〜20μm程度とされ、底面と側面とのなす角(底角)が略直角とされる。 The step 4, as described above, as it has the effect of promoting the growth of the is seeded during heteroepitaxial growth of single-crystal silicon later simultaneously crystalline sapphire film, increase its crystallinity, the depth d about 0.3 to 0.4 [mu] m, a width w of about 2 to 3 [mu] m, the length (the direction perpendicular to the paper surface) is about 10 to 20 [mu] m, the angle between the bottom and side surfaces (base angle) is substantially a right angle that.

【0133】次いで、図1の(2)に示した工程と同様にして、図17の(5)に示すようにフォトレジスト2 [0133] Next, in the same manner as the step shown in (2) in FIG. 1, the photoresist 2 as shown in (5) in FIG. 17
を除去した後、絶縁基板1の一主面において、段差4を含むTFT形成領域に結晶性サファイア膜50を、厚さ20〜200nm程度に形成する。 After removal of, in one main surface of the insulating substrate 1, the crystalline sapphire film 50 in the TFT forming region including a step 4 is formed into a thickness of about 20 to 200 nm.

【0134】次いで、スパッタ、プラズマCVD法等により、アモルファスシリコン又は多結晶シリコンを10 [0134] Next, sputtering, plasma CVD method or the like, the amorphous silicon or polycrystalline silicon 10
〜100nm程度の厚さに成膜し、シリコン膜(図示略)を形成する。 It was deposited to a thickness of about ~ 100 nm, to form a silicon film (not shown). 続いて、図1の(3)に示した工程と同様にして、前記シリコン膜をレーザ照射処理してこの膜を加熱溶融し、さらに冷却(徐冷)固化することにより、前記結晶性サイファイア薄膜50および段差4を共にシードとしてシリコンをヘテロエピタキシャル成長させ、図17(6)に示すように段差4を含む全面に単結晶シリコン層7を厚さ5〜100nm程度、好ましくは30〜50nm程度に形成する。 Subsequently, as in the step shown in (3) in FIG. 1, the silicon film by laser irradiation treatment was heated to melt the film, by further cooling (slow cooling) solidification, the crystalline sites Fire the thin film 50 and the step 4 silicon heteroepitaxially grown together as a seed, the thickness 5~100nm about the single crystal silicon layer 7 on the entire surface including the step 4, as shown in FIG. 17 (6), preferably about 30~50nm Form. このとき、下地のゲート電極71の側端面71aがなだらかな傾斜面となっているので、この面上では段差4及び結晶性サファイア膜50によるヘテロエピタキシャル成長が阻害されず、段切れなしに単結晶シリコン層7が成長することになる。 At this time, since the side end face 71a of the gate electrode 71 of the base has a gently inclined surface, heteroepitaxial growth is not inhibited by the step 4 and the crystalline sapphire film 50 on the surface, without disconnection monocrystalline silicon so that the layer 7 is grown.

【0135】次いで、図1の(4)〜図2の(6)に示した工程を経た後、図2の(7)に示した工程と同様にして、図17の(7)に示すように表示部のnMOST [0135] Then, after the process shown in (4) of to 2 (6) of FIG. 1, in a manner similar to the step illustrated in (7) in FIG. 2, as shown in (7) in FIG. 17 nMOST of the display unit to
FTのゲート部をフォトレジスト13でカバーし、露出したnMOSTFTのソース/ドレイン領域にリンイオン14をドーピング(イオン注入)してN -型層からなるLDD部15を自己整合的に形成する。 The gate portion of the FT covered with photoresist 13, phosphorus ions 14 to the source / drain regions of the exposed nMOSTFT by doping (ion implantation) N - the LDD portion 15 consisting of the mold layer in a self-aligned manner. このとき、ボトムゲート電極71の存在により表面高低差(又はパターン)が認識し易くなっており、したがってフォトレジスト13の位置合わせ(マスク合わせ)が行い易く、アライメントずれが生じにくくなっている。 At this time, has become easy to recognize the surface height difference (or pattern) by the presence of the bottom gate electrode 71, thus positioning the photoresist 13 (mask alignment) is easy to perform, misalignment is less likely to occur.

【0136】次いで、図3の(8)に示した工程と同様にして、図18(8)に示すようにnMOSTFTのゲート部及びLDD部をフォトレジスト16でカバーし、 [0136] Next, in the same manner as the step shown in (8) in FIG. 3, and covered with a photoresist 16 of the gate portion and the LDD portion of nMOSTFT as shown in FIG. 18 (8),
露出した領域にリン又はヒ素イオン17をドーピング(イオン注入)し、nMOSTFTのN +型層からなるソース部18及びドレイン部19を形成する。 Phosphorus or arsenic ions 17 in the exposed region doped (ion implantation) to form the source 18 and drain region 19 made of N + -type layer of nMOSTFT.

【0137】次いで、図3の(9)に示した工程と同様にして、図18の(9)に示すようにnMOSTFTの全部をフォトレジスト20でカバーし、ボロンイオン2 [0137] Then, similarly to the step illustrated in (9) in FIG. 3, and covered with photoresist 20 on all the nMOSTFT as shown in (9) in FIG. 18, boron ions 2
1をドーピング(イオン注入)して周辺駆動回路部のp p of the peripheral driving circuit portion by one doping (ion implantation)
MOSTFTのP +層のソース部及びドレイン部を形成する。 Forming a source region and a drain region of the P + layer of MOSTFTs.

【0138】次いで、図3の(10)に示した工程と同様にして、図18の(10)に示すように能動素子部と受動素子部をアイランド化するため、フォトレジスト2 [0138] Then, similarly to the step illustrated in (10) in FIG. 3, for islands active element portion and the passive element as shown in (10) in FIG. 18, the photoresist 2
4を設け、単結晶シリコン層7をエッチングによって選択的に除去する。 4 is provided, the single crystal silicon layer 7 is selectively removed by etching.

【0139】次いで、図4の(11)に示した工程と同様にして、図18の(11)に示すようにプラズマCV [0139] Then, similarly to the step illustrated in (11) in FIG. 4, the plasma CV as shown in (11) in FIG. 18
D、高密度プラズマCVD、触媒CVD法等によって全面に、SiO 2膜53(約300nm厚)及びリンシリケートガラス(PSG)膜54(約300nm厚)をこの順に連続形成する。 D, high-density plasma CVD, on the entire surface by a catalytic CVD method or the like, SiO 2 film 53 (about 300nm thick) and phosphosilicate glass (PSG) film 54 (about 300nm thick) formed continuously in this order. なお、SiO 2膜53とPSG膜54は前述した保護膜25に相当するものである。 Incidentally, SiO 2 film 53 and PSG film 54 is equivalent to the protection film 25 described above. そして、この状態で単結晶シリコン層7を前述したと同様にして活性化処理する。 The activation treatment in the same manner as described above a single-crystal silicon layer 7 in this state.

【0140】次いで、図4の(12)に示した工程と同様にして、図19の(12)に示すように汎用フォトリソグラフィ及びエッチング技術により、ソース部のコンタクト用窓開けを行う。 [0140] Then, in the same manner as the step shown in (12) in FIG. 4, the general-purpose photolithography and etching as shown in (12) in FIG. 19, performs open contact windows for the source unit. そして、全面に厚さ400〜5 Then, the entire surface to a thickness of 400 to 5
00nm程度のアルミニウム合金等のスパッタ膜を形成し、汎用フォトリソグラフィ及びエッチング技術により、TFTのソース電極26を形成すると同時に、データライン及びゲートラインを形成する。 Sputtered film is formed, such as 00nm about aluminum alloy, by general-purpose photolithography and etching, and at the same time to form the source electrode 26 of the TFT, to form a data line and gate line. その後、フォーミングガス中において、約400℃/1hでシンター処理する。 Then, in a forming gas, to sinter at about 400 ° C. / 1h.

【0141】次いで、図4の(13)に示した工程と同様にして、図19の(13)に示すように高密度プラズマCVD、触媒CVD法等により、PSG膜(約300 [0141] Then, similarly to the step illustrated in (13) in FIG. 4, a high-density plasma CVD as shown in (13) in FIG. 19, by catalytic CVD method or the like, PSG film (approximately 300
nm厚)及びSiN膜(約300nm厚)からなる絶縁膜36を全面に形成し、表示用のTFTのドレイン部のコンタクト用窓開けを行う。 The nm thick) and the SiN film (insulating film 36 of about 300nm thick) is formed on the entire surface, performing open contact windows in the drain portion of the TFT for display.

【0142】次いで、図5の(14)に示した工程と同様にして、図19の(14)に示すようにスピンコート等で2〜3μm厚みの感光性樹脂膜28を形成し、続いて、図5の(15)に示した工程と同様にして、図19 [0142] Then, similarly to the step illustrated in (14) in FIG. 5, to form a photosensitive resin film 28 2~3μm thickness by spin coating or the like as shown in (14) in FIG. 19, followed by , in the same manner as the step shown in (15) in FIG. 5, FIG. 19
の(15)に示すように汎用フォトリソグラフィ及びエッチング技術により、最適な反射特性と視野角特性を得るための凹凸形状パターンを画素部に形成し、リフローさせて凹凸粗面28Aからなる反射面下部を形成する。 Of the general-purpose photolithography and etching as shown in (15), optimum reflection characteristics and the uneven pattern to obtain a viewing angle characteristic is formed in the pixel portion, the reflecting surface lower consisting uneven rough surface 28A is reflowed to form.
同時に表示用TFTのドレイン部のコンタクト用の樹脂窓開けを行う。 At the same time carry out the open resin window for the contact of the drain portion of the display for TFT.

【0143】次いで、図5の(16)に示した工程と同様にして、図19の(15)に示すように全面に400 [0143] Then, in the same manner as the step shown in (16) in FIG. 5, on the entire surface as shown in (15) in FIG. 19 400
〜500nm厚のアルミニウム合金等のスパッタ膜を形成し、汎用フォトリソグラフィ及びエッチング技術により、表示用TFTのドレイン部19と接続した凹凸形状のアルミニウム反射膜29を形成する。 Sputtered film is formed such ~500nm thick aluminum alloy, by general-purpose photolithography and etching, to form an aluminum reflection film 29 of the concave-convex shape which is connected to the drain portion 19 of the display TFT.

【0144】以上のようにして、レーザ照射処理により段差4を含む結晶性サファイア膜50をヘテロエピタキシャル成長のシードとして単結晶シリコン層7を形成し、この単結晶シリコン層7を用いた表示部にボトムゲート型のnMOSLDD−TFT(周辺部ではpMOS [0144] As described above, the crystalline sapphire film 50 including the step 4 to form a single crystal silicon layer 7 as a seed for heteroepitaxial growth by laser irradiation treatment, a bottom in the display unit using the single-crystal silicon layer 7 gate type of nMOSLDD-TFT (pMOS in the peripheral part
TFT及びnMOSTFTからなるCMOS駆動回路) CMOS driver circuit comprising a TFT and nMOSTFT)
を作り込んだ表示部−周辺駆動回路部一体型のアクティブマトリクス基板30を作製することができる。 Elaborate make a display - it is possible to produce an active matrix substrate 30 of the peripheral driving circuit portion integrated.

【0145】図20に、表示部に設ける前記のボトムゲート型MOSTFTのゲート絶縁膜を、Mo・Taの陽極酸化法で形成した例を示す。 [0145] Figure 20 shows the gate insulating film of the bottom gate type MOSTFT of providing the display unit, formed by anodic oxidation of Mo · Ta example.

【0146】この例では、図16の(2)に示した工程の後に、図20の(3)に示すようにモリブデン・タンタル合金膜71を公知の陽極酸化処理することによって、その表面にTa 25からなるゲート絶縁膜74を100〜200nm厚に形成する。 [0146] In this example, after the step shown in (2) in FIG. 16, by a known anodizing molybdenum-tantalum alloy film 71 as shown in (3) in FIG. 20, Ta on the surface thereof the gate insulating film 74 consisting of 2 O 5 is formed on 100~200nm thickness.

【0147】その後、図17の(4)〜(6)に示した工程と同様にして、図20の(4)に示すように段差4、さらには結晶性サファイア膜50を形成し、続いてアモルファスシリコン又は多結晶シリコンを成膜してシリコン膜を形成する。 [0147] Then, similarly to the step shown in (4) to (6) in FIG. 17, step 4 as shown in (4) in FIG. 20, further forms a crystalline sapphire film 50, followed by amorphous silicon or polycrystalline silicon is deposited to form a silicon film. 次いで、レーザ照射処理法によって該シリコン膜を加熱溶融し、さらに冷却(徐冷)固化することにより、前記結晶性サファイア膜50をシードとしてヘテロエピタキシャル成長させ、単結晶シリコン層7を形成する。 Then, heating and melting the silicon film by laser irradiation treatment, further by cooling (slow cooling) solidification, the crystalline sapphire film 50 is hetero-epitaxially grown as a seed to form a single crystal silicon layer 7. 次いで、図17の(7)〜図19の(15)に示した工程と同様にして、図20の(5)に示すようにアクティブマトリクス基板30を作製する。 Then, in the same way as the process shown in (15) (7) to 19 in FIG. 17, for manufacturing an active matrix substrate 30 as shown in (5) in FIG. 20.

【0148】表示部において、デュアルゲート型MOS [0148] In the display unit, dual-gate MOS
TFTを製造するには、まず、図16の(1)〜図17 In order to manufacture the TFT, first, in FIG. 16 (1) to 17
の(6)に示した工程と同様の処理を行う。 It performs the same processing as steps shown in (6).

【0149】次いで、図21の(7)に示すように、絶縁膜72、73及び基板1に段差4を形成し、さらに、 [0149] Then, as shown in (7) in FIG. 21, a step 4 is formed on the insulating film 72, 73 and the substrate 1, further
結晶性サファイア膜50及び段差4上にアモルファスシリコン又は多結晶シリコンを成膜し、シリコン膜を(図示略)を形成する。 Amorphous silicon or polycrystalline silicon is deposited on the crystalline sapphire film 50 and the step 4, to form a silicon film (not shown). 次いで、レーザ照射処理によって該シリコン膜を加熱溶融し、さらに冷却(徐冷)固化することにより、結晶性サファイア膜50及び段差4をシードとして単結晶シリコン層7をヘテロエピタキシャル成長させる。 Then, heating and melting the silicon film by laser irradiation treatment, further by cooling (slow cooling) solidification, a single-crystal silicon layer 7 is heteroepitaxial growth of the crystalline sapphire film 50 and the step 4 as a seed. 次いで、図2の(5)に示した工程と同様にして、単結晶シリコン層7上の全面に、プラズマCV Then, in the same way as the process shown in (5) in FIG. 2, the entire surface of the single crystal silicon layer 7, a plasma CV
D、触媒CVD等によりSiO 2膜(約100nm厚) D, SiO 2 film by catalytic CVD or the like (about 100nm thick)
とSiN(約200nm厚)とをこの順に連続して成膜し、絶縁膜80(これは前述のゲート絶縁膜8に相当) And SiN and (about 200nm thick) was formed successively in this order, the insulating film 80 (which corresponds to the gate insulating film 8 above)
を形成し、さらに、Mo・Ta合金からなるスパッタ膜81(これは前述のスパッタ膜9に相当)を300〜4 Forming a further sputtered film 81 made of Mo · Ta alloy (which is equivalent to the sputtering film 9 above) 300-4
00nm程度の厚さに形成する。 Formed to a thickness of about nm.

【0150】次いで、図2の(6)に示した工程と同様にして、図21の(8)に示すようにフォトレジストパターン10を形成し、連続したエッチングによりMo・ [0150] Then, similarly to the step illustrated in (6) in FIG. 2, a photoresist pattern 10 as shown in (8) in FIG. 21, Mo · by consecutive etching
Ta合金のトップゲート電極82と、ゲート絶縁層83 A top gate electrode 82 of Ta alloy, the gate insulating layer 83
を形成し、単結晶シリコン層7を露出させる。 Forming a to expose the single crystal silicon layer 7.

【0151】次いで、図2の(7)に示した工程と同様にして、図21の(9)に示すようにnMOSTFTのトップゲート部をフォトレジスト13でカバーし、露出した表示用のnMOSTFTのソース/ドレイン領域にリンイオン14をドーピング(イオン注入)して、N - [0151] Then, similarly to the step illustrated in (7) in FIG. 2, and covered with a photoresist 13 top gate portion of nMOSTFT as shown in (9) in FIG. 21, the nMOSTFT for display exposed phosphorus ions 14 to the source / drain regions are doped (ion implantation), N -
型層のLDD部15を形成する。 Forming the LDD portion 15 of the mold layer.

【0152】次いで、図3の(8)に示した工程と同様にして、図21(10)に示すようにnMOSTFTのゲート部及びLDD部をフォトレジスト16でカバーし、露出した領域にリン又はヒ素イオン17をドーピング(イオン注入)して、nMOSTFTのN +型層からなるソース部18及びドレイン部19を形成する。 [0152] Next, in the same manner as the step shown in (8) in FIG. 3, and covered with a photoresist 16 of the gate portion and the LDD portion of nMOSTFT as shown in FIG. 21 (10), phosphorus or the exposed area arsenic ions 17 are doped (ion implantation) to form the source 18 and drain region 19 made of N + -type layer of nMOSTFT.

【0153】次いで、図3の(9)に示した工程と同様にして、図22の(11)に示すようにpMOSTFT [0153] Then, similarly to the step illustrated in (9) in FIG. 3, pMOSTFT as shown in (11) in FIG. 22
のゲート部をフォトレジスト20でカバーし、露出した領域にボロンイオン21をドーピング(イオン注入)して周辺駆動回路部のpMOSTFTのP +層のソース部及びドレイン部を形成する。 The gate portion is covered with photoresist 20 to form a source part and a drain part of pMOSTFT of the P + layer of the peripheral driving circuit portion boron ions 21 into exposed regions are doped (ion implantation).

【0154】次いで、図3の(10)に示した工程と同様にして、図22の(12)に示すように能動素子部及び受動素子部をアイランド化するため、フォトレジスト24を設け、能動素子部及び受動素子部以外の単結晶シリコン層を汎用フォトリソグラフィ及びエッチング技術で選択的に除去する。 [0154] Then, similarly to the step illustrated in (10) in FIG. 3, for islands active element and the passive element as shown in (12) in FIG. 22, provided with the photoresist 24, the active selectively removing the element portion and the single crystal silicon layer other than the passive element in the general-purpose photolithography and etching.

【0155】次いで、図4の(11)に示した工程と同様にして、図22の(13)に示すようにプラズマCV [0155] Then, similarly to the step illustrated in (11) in FIG. 4, the plasma CV as shown in (13) in FIG. 22
D、高密度プラズマCVD、触媒CVD法等により、S D, high-density plasma CVD, by catalytic CVD method or the like, S
iO 2膜53(約200nm厚)とリンシリケートガラス(PSG)膜54(約300nm厚)を全面に形成する。 iO 2 film 53 is formed (about 200nm thick) and phosphosilicate glass (PSG) film 54 (about 300nm thick) on the entire surface. これらの膜53、54は前述の保護膜25に相当する。 These films 53 and 54 corresponds to the above-described protective film 25. そして、単結晶シリコン層7を活性化処理する。 Then, the single crystal silicon layer 7 activation treatment.

【0156】次いで、図4の(12)に示した工程と同様にして、図22の(14)に示すようにソース部のコンタクト用窓開けを行う。 [0156] Then, in the same manner as the step shown in (12) in FIG. 4, it performs the open contact windows for the source unit as shown in (14) in FIG. 22. そして、全面に400〜50 Then, from 400 to 50 over the entire surface
0nm程度の厚さのアルミニウム合金等からなるスパッタ膜を形成し、汎用フォトリソグラフィ及びエッチング技術により、ソース電極26を形成すると同時に、データライン及びゲートラインを形成する。 Forming a 0nm thickness of about sputtered film made of aluminum alloy or the like, the general-purpose photolithography and etching, and at the same time to form the source electrode 26, to form a data line and gate line.

【0157】次いで、図4の(13)に示した工程と同様にして、図23の(15)に示すように、PSG膜(約300nm厚)及びSiN膜(約300nm厚)からなる絶縁膜36を全面に形成し、さらに表示用のTF [0157] Then, similarly to the step illustrated in (13) in FIG. 4, as shown in (15) in FIG. 23, PSG film (about 300nm thick) and SiN film insulating film made of (about 300nm thick) 36 was formed on the entire surface, further TF for display
Tのドレイン部のコンタクト用窓開けを行う。 Do not open contact window of the drain part of the T.

【0158】次いで、図23の(16)に示すように、 [0158] Then, as shown in (16) in FIG. 23,
全面に、スピンコート等で厚さ2〜3μm程度の感光性樹脂膜28を形成する。 The entire surface to form a photosensitive resin film 28 having a thickness of about 2~3μm by spin coating or the like. 続いて、図5の(15)、(1 Then, (15) in FIG. 5, (1
6)に示した工程と同様にして、図23の(17)に示すように画素部に凹凸粗面28Aからなる反射面下部を形成し、同時に表示用TFTのドレイン部のコンタクト用の樹脂窓開けを行い、さらに表示用TFTのドレイン部19と接続した、最適な反射特性と視野角特性を得るための凹凸形状のアルミニウム合金等の反射膜29を形成する。 In the same manner as the step shown in 6), to form a reflective surface lower consisting uneven rough surface 28A to the pixel portion as shown in (17) in FIG. 23, at the same time the resin window for the drain contact portion of the display TFT open performed, further connected to the drain portion 19 of the display TFT, and to form the reflective film 29 such as an aluminum alloy of the uneven shape for optimum reflection characteristics and viewing angle characteristics.

【0159】以上のようにして、レーザ照射処理により結晶性サファイア膜50及び段差4をヘテロエピタキシャル成長のシードとして単結晶シリコン層7を形成し、 [0159] As described above, the crystalline sapphire film 50 and the step 4 to form a single crystal silicon layer 7 as a seed for heteroepitaxial growth by laser irradiation treatment,
この単結晶シリコン層7を用いた表示部にデュアルゲート型のnMOSLDDTFTを、周辺駆動回路部にpM The nMOSLDDTFT dual gate type display unit using the single-crystal silicon layer 7, pM in peripheral driving circuit portion
OSTFT及びnMOSTFTからなるCMOS駆動回路をそれぞれ作り込んだ、表示部−周辺駆動回路部一体型のアクティブマトリクス基板30を作製することができる。 Elaborate make each CMOS driver circuit consisting OSTFT and nMOSTFT, display unit - can be manufactured peripheral drive circuit portion active matrix substrate 30 of the integrated.

【0160】<第4の実施の形態>図24〜図29を参照して、本発明の第4の実施の形態を説明する。 [0160] With reference to <Fourth Embodiment> FIGS. 24 29, illustrating a fourth embodiment of the present invention.

【0161】本例の実施の形態では、前述した実施の形態とは異なり、トップゲート部のゲート電極を、アルミニウム等の比較的耐熱性の低い材料で形成している。 [0161] In the embodiment of the present embodiment, unlike the embodiments described above, the gate electrode of the top gate portion, is formed at a relatively low heat resistance material such as aluminum.

【0162】まず、表示部、周辺駆動回路部共に、トップゲート型MOSTFTを設ける場合について説明する。 [0162] First, the display unit, the peripheral drive circuit part together, will be described the case of providing a top-gate type MOSTFTs. この例では、まず、前述した第1の実施の形態における図1の(1)〜(4)に示した工程と同様にして行い、続いて、図24の(4)に示すように周辺駆動回路部のpMOSTFT部にN型ウエル7Aを形成する。 In this example, first, it carried out in the same manner as the steps shown in (1) to (4) in FIG. 1 in the first embodiment described above, followed by, the peripheral driver as shown in (4) in FIG. 24 forming an N-type well 7A in pMOSTFT of circuit portion.

【0163】次いで、図24の(5)に示すように、周辺駆動領域のnMOS及びpMOSTFT全部と、表示領域のnMOSTFTのゲート部とをフォトレジスト1 [0163] Then, as shown in (5) in FIG. 24, photoresist 1 and all nMOS and pMOSTFT peripheral drive region, and a gate portion of nMOSTFT the display region
3でカバーし、露出したnMOSTFTのソース/ドレイン領域にリンイオン14を例えば10kVで1×10 Cover with 3, exposed nMOSTFT source / drain regions in the phosphorus ions 14 1 × 10 In the example 10kV of
13 atoms/cm 2のドーズ量でドーピング(イオン注入)して、N -型層からなるLDD部15を自己整合的に形成する。 13 doping (ion implantation) in a dose of atoms / cm 2 to, N - the LDD portion 15 consisting of the mold layer in a self-aligned manner.

【0164】次いで、図25の(6)に示すように、周辺駆動領域のpMOSTFT全部と、周辺駆動領域のn [0164] Then, as shown in (6) in FIG. 25, the whole pMOSTFT peripheral drive region, n peripheral driver region
MOSTFTのゲート部と、表示領域のnMOSTFT And the gate portion of MOSTFT, nMOSTFT of the display area
のゲート及びLDD部とをフォトレジスト16でカバーし、露出した領域にリン又はヒ素イオン17を例えば2 Covers the gate and the LDD portion of a photoresist 16, phosphorus or arsenic ions 17 in exposed regions example 2
0kVで5×10 15 atoms/cm 2のドーズ量でドーピング(イオン注入)して、nMOSTFTのN +型層からなるソース部18及びドレイン部19とLDD部15とを形成する。 At a dose of 5 × 10 15 atoms / cm 2 by doping (ion implantation) in 0 kV, to form a source 18 and drain region 19 and the LDD portion 15 made of N + -type layer of nMOSTFT. この場合、図中一点鎖線で示すようにレジスト13を残し、これを覆うようにレジスト16 In this case, as leaving the resist 13 as shown by a chain line in the figure, covering the resist 16
を設ければ、レジスト13を目安にしてレジスト16形成時のマスクの位置合わせを行うことができ、これによりマスク合わせが容易となり、アライメントずれも少なくなる。 By providing the resist 13 can be aligned mask during the resist 16 formed by a guide, thereby mask alignment is facilitated, and misalignment is also reduced.

【0165】次いで、図25の(7)に示すように、周辺駆動領域のnMOSTFT及び表示領域のnMOST [0165] Then, as shown in (7) in FIG. 25, nMOST of nMOSTFT and the display region of the peripheral drive region
FTん全部とpMOSTFTのゲート部とをフォトレジスト20でカバーし、露出した領域にボロンイオン21 FT N covers the gate portion of the total and pMOSTFT photoresist 20, boron ions 21 into exposed regions
を例えば10kVで5×10 15 atoms/cm 2のドーズ量でドーピング(イオン注入)し、pMOSTFT Doping (ion implantation) in a dose of 5 × 10 15 atoms / cm 2 in the example 10 kV, pMOSTFT
のP +層のソース部22及びドレイン部23を形成する。 To form a P + source region 22 and drain region 23 of the layer.

【0166】次いで、レジスト20を除去し、続いて、 [0166] Then, the resist 20 is removed, followed by,
図25の(8)に示すように単結晶シリコン層7、7A Single crystal silicon layer 7,7A, as shown in (8) in FIG. 25
を前述したと同様に活性化処理し、さらに表面にゲート絶縁膜12、ゲート電極材料(アルミニウム又は1%S Similarly treated activated and described above, further the gate insulating film 12 on the surface, the gate electrode material (aluminum or 1% S
i入りアルミニウム等)11を形成する。 i containing aluminum) 11 is formed. ゲート電極材料層11は真空蒸着法又はスパッタ法で形成可能である。 The gate electrode material layer 11 can be formed by vacuum deposition or sputtering.

【0167】次いで、前述したのと同様にして各ゲート部をパターニングし、その後、能動素子部と受動素子部とをアイランド化し、さらに図26の(9)に示すように、全面にSiO 2膜(約200nm厚)及びリンシリケートガラス(PSG)膜(約300nm厚)をこの順に連続形成し、保護膜25を形成する。 [0167] Then, by patterning the respective gate portion in the same manner as described above, then, an island and an active element portion and the passive element portion, further as shown in (9) in FIG. 26, SiO 2 film on the entire surface (about 200nm thick) and phosphosilicate glass (PSG) film (about 300nm thick) sequentially formed in this order to form a protective film 25.

【0168】次いで、図26の(10)に示すように、 [0168] Then, as shown in (10) in FIG. 26,
汎用フォトリソグラフィ及びエッチング技術により、周辺駆動回路の全TFTのソース/ドレイン部、及び表示用TFTのソース部のコンタクト用窓開けを行う。 The general-purpose photolithography and etching, the source / drain of the entire TFT of the peripheral driving circuits, and the opened contacts window of the source portion of the display TFT performed.

【0169】そして、全面に500〜600nm厚のアルミニウム又は1%Si入りアルミニウム等のスパッタ膜を形成し、汎用フォトリソグラフィ及びエッチング技術により、周辺駆動回路及び表示部のすべてのTFTのソース電極26と周辺駆動回路部のドレイン電極27を形成すると同時に、データライン及びゲートラインを形成する。 [0169] Then, the entire surface to form a sputtered film such 500~600nm thick aluminum or 1% Si containing aluminum, by general-purpose photolithography and etching, the source electrode 26 of all the TFT of the peripheral driving circuit and a display unit At the same time the drain electrode 27 of the peripheral driving circuit portion, to form a data line and gate line. その後に、フォーミングガス(N 2 +H 2 )中において、約400℃/1hでシンター処理する。 Then, in a forming gas (N 2 + H 2) during the sinter at about 400 ° C. / 1h.

【0170】次いで、図4の(13)〜図5の(16) [0170] Then, in FIG. 4 (13) of the to 5 (16)
に示した工程と同様にして行うことにより、単結晶シリコン層7を用いた表示部及び周辺駆動回路部にそれぞれ、アルミニウム又は1%Si入りアルミニウム等をゲート電極とするトップゲート型のnMOSLDD−TF Process and by performing in the same manner as that shown in, respectively, the display unit and a peripheral driving circuit portion using a single crystal silicon layer 7, a top gate type in which the aluminum or 1% Si containing aluminum as a gate electrode nMOSLDD-TF
T、pMOSTFT及びnMOSTFTで構成するCM T, CM be composed of pMOSTFT and nMOSTFT
OS駆動回路を作り込んだ、表示部−周辺駆動回路部一体型のアクティブマトリクス基板30を作製することができる。 Elaborate make the OS drive circuit, the display unit - it is possible to fabricate a peripheral drive circuit portion active matrix substrate 30 of the integral.

【0171】本実施の形態では、単結晶シリコン層7の活性化処理後にアルミニウム又は1%Si入りアルミニウム等のゲート電極11を形成しているので、その活性化処理時の熱の影響はゲート電極材料の耐熱性とは無関係となるため、トップゲート電極材料として比較的耐熱性が低く、低コストのアルミニウム又は1%Si入りアルミニウム等でも使用可能となり、電極材料の選択の幅も広がる。 [0171] In this embodiment, since after the activation treatment of the single crystal silicon layer 7 is formed of aluminum or 1% Si-containing gate electrode 11 of aluminum or the like, thermal effects gate electrode at the time of activation to become independent of the heat-resistant material, relatively heat-resistant low as a top gate electrode material, also becomes available at a low cost aluminum or 1% Si containing aluminum, extends the width of the electrode material selection. これは、表示部がボトムゲート型MOSTF This is, the display unit is a bottom-gate type MOSTF
Tの場合も同様である。 In the case of T is the same.

【0172】次に、表示部にデュアルゲート型MOST [0172] Next, dual-gate MOST on the display unit
FT、周辺駆動回路にトップゲート型MOSTFTを設ける場合について説明する。 FT, if the providing a top-gate type MOSTFT the peripheral driver circuit is described. この例では、まず、前述した第3の実施の形態における図16の(1)〜図17の(6)に示した工程と同様にして行い、続いて、図27 In this example, first, carried out in the same manner as the step shown in (6) of the third (1) of FIG. 16 in the embodiment to 17 described above, followed by 27
の(6)に示すように、周辺駆動回路部のpMOSTF Of, as shown in (6), pMOSTF peripheral driver circuit portion
T部にN型ウエル7Aを形成する。 Forming an N-type well 7A in the T section.

【0173】次いで、図24の(5)に示した工程と同様にして、図27の(7)に示すように表示部のTFT [0173] Then, similarly to the step illustrated in (5) in FIG. 24, TFT display unit as shown in (7) in FIG. 27
部にリンイオン14をドープし、LDD部15を形成する。 Phosphorus ions 14 doped part, to form the LDD portion 15.

【0174】次いで、図25の(6)に示した工程と同様にして、図28の(8)に示すように表示部及び周辺駆動回路部のnMOSTFT部にリンイオン17をドープし、N +型ソース領域18及びドレイン領域19をそれぞれ形成する。 [0174] Then, similarly to the step illustrated in (6) in FIG. 25, doped with phosphorus ions 17 to nMOSTFT portion of the display portion and a peripheral driver circuit portion as shown in (8) in FIG. 28, N + -type the source region 18 and drain region 19 are formed respectively.

【0175】次いで、図25の(7)に示した工程と同様にして、図28の(9)に示すように周辺駆動回路部のpMOSTFT部にボロンイオン21をドープし、P [0175] Then, similarly to the step illustrated in (7) in FIG. 25, doped with boron ions 21 to pMOSTFT portion of the peripheral drive circuit portion as shown in (9) in FIG. 28, P
+型ソース領域22及びドレイン領域23をそれぞれ形成する。 + -Type source region 22 and drain region 23 are formed respectively.

【0176】次いで、レジスト20を除去し、続いて、 [0176] Then, the resist 20 is removed, followed by,
図28の(10)に示すように単結晶シリコン層7をパターニングして能動素子部と受動素子部をアイランド化し、その後、図29の(11)に示すように、単結晶シリコン層7、7Aを前述したと同様に活性化処理し、さらに表示部においてその表面にゲート絶縁膜80を形成し、一方周辺駆動回路部においてはその表面にゲート絶縁膜12を形成する。 By patterning the monocrystalline silicon layer 7 as shown in (10) in FIG. 28 islands of the active element portion and the passive element part, then, as shown in (11) in FIG. 29, the single crystal silicon layer 7,7A similarly treated activated and described above, further form a gate insulating film 80 on the surface of the display unit, while in the peripheral driving circuit portion to form the gate insulating film 12 on the surface thereof.

【0177】次いで、図29の(12)に示すように、 [0177] Then, as shown in (12) in FIG. 29,
全面にスパッタ法で成膜したアルミニウム合金等をパターニングし、表示部の各上部ゲート電極83、周辺駆動回路部の各ゲート電極11を形成する。 Patterning the aluminum alloy or the like is deposited by sputtering on the entire surface, the upper gate electrode 83 of the display unit, to form the respective gate electrodes 11 of the peripheral driving circuit portion.

【0178】次いで、図29の(13)に示すように、 [0178] Then, as shown in (13) in FIG. 29,
全面にSiO 2膜(約200nm厚)及びリンシリケートガラス(PSG)膜(約300nm厚)をこの順に連続形成し、保護膜25を形成する。 The entire surface of the SiO 2 film (about 200nm thick) and phosphosilicate glass (PSG) film (about 300nm thick) sequentially formed in this order to form a protective film 25.

【0179】次いで、前述したのと同様にして周辺駆動回路及び表示部の全てのTFTのソース電極26と周辺駆動回路部のドレイン電極27とを形成することにより、単結晶シリコン層7を用いた表示部及び周辺駆動回路部に、それぞれアルミニウム合金等をゲート電極とするデュアルゲート型のnMOSLDD−TFT、pMO [0179] Then, by forming the drain electrode 27 of the source electrode 26 and the peripheral drive circuit portion of all of the TFT of the peripheral driving circuit and a display unit in a manner similar to that described above, a single crystal silicon layer 7 the display unit and a peripheral driving circuit portion, dual-gate nMOSLDD-TFT for each of the aluminum alloy and the gate electrode, pMOS
STFT及びnMOSTFTで構成するCMOS駆動回路を作り込んだ、表示部−周辺駆動回路部一体型のアクティブマトリクス基板30を作製することができる。 Elaborate make CMOS driver circuit including at STFT and nMOSTFT, display unit - can be manufactured peripheral drive circuit portion active matrix substrate 30 of the integrated.

【0180】本実施の形態でも、単結晶シリコン層7の活性化処理後にアルミニウム等のゲート電極11、83 [0180] In the present embodiment, the gate electrode of aluminum or the like after the activation treatment of the single crystal silicon layer 7 11,83
を形成しているので、その活性化処理時の熱の影響はゲート電極材料の耐熱性とは無関係になるため、トップゲート電極材料として比較的耐熱性が低く、低コストのアルミニウム合金等でも使用可能となり、電極材料の選択の幅も広がる。 Since forming the use thereof for the effect of activation time of the heat will be independent of the heat resistance of the gate electrode material, relatively heat-resistant low as a top gate electrode material, even at low-cost aluminum alloy possible and will spread the width of choice of the electrode material. なお、図29の(11)の工程でソース電極26を(さらにはドレイン電極も)同時に形成することができるが、この場合には製造工程上有利となる。 Although it is possible to process the source electrode 26 (and the drain electrode as well) formed at the same time (11) in FIG. 29, the manufacturing process advantage in this case.

【0181】なお、前述したいずれの実施の形態においても、例えばボトムゲート型又はトップゲート型MOS [0181] Incidentally, in any of the embodiments described above, for example, a bottom gate-type or top gate-type MOS
TFTを作製するに際して、図30(A)に概略的に示すように、段差4を設けるとこの上に成長する単結晶シリコン膜7が薄いために段切れ(接続不良)や細り(抵抗の増大)を生じることがあるので、ソース電極26 In making the TFT, as shown schematically in FIG. 30 (A), when providing the step 4 disconnection for single crystal silicon film 7 is grown on this thin (connection failure) and thinning (increase in resistance ) because they may cause, a source electrode 26
(又はドレイン電極)との接続を確実に行うためには、 (Or drain electrodes) in order to ensure a connection with the
図30(B)、(C)に示すように、段差4を含む領域上に電極を配置するのが望ましい。 Figure 30 (B), as shown in (C), it is desirable to place an electrode on a region including a step 4.

【0182】なお、図24の(5)に示した工程、又は図27の(7)に示した工程において、単結晶シリコン層7上にトップゲート絶縁膜の形成し、さらにイオン注入、活性化処理を順次行った後、トップゲート電極、ソース、ドレイン電極をアルミニウム合金等で同時に形成してもよい。 [0182] Incidentally, the step shown in (5) in FIG. 24, or in the step shown in (7) in FIG. 27, forming a top-gate insulating film on the single crystal silicon layer 7, further ion implantation, activation after the process sequentially performed, top gate electrode, a source, a drain electrode may be formed simultaneously with an aluminum alloy or the like.

【0183】また、前記段差4については、前述したごとく、図31(A)に示すように基板1に(さらにはその上のSiN等の膜にも)形成したが、例えば、図31 [0183] Further, for the step 4, as described above, (also film such as SiN, thereon further) on the substrate 1 as shown in FIG. 31 (A) was formed, for example, FIG. 31
(B)に示すように基板1上の結晶性サファイア膜50 Crystalline sapphire film 50 on the substrate 1 as shown in (B)
(これはガラス基板1からのイオンの拡散ストッパ機能もある。)に形成することもできる。 (Which is also diffusion stopper function of ions from the glass substrate 1.) It may also be formed. この結晶性サファイア膜50の代わりに、あるいはこの結晶性サファイア膜の下にゲート絶縁膜73を設け、これに段差4を形成してもよい。 Instead of the crystalline sapphire film 50, or the gate insulating film 73 provided under the crystalline sapphire film, this may be formed a step 4. 図31(C)、(D)、(E)に、それぞれ結晶性サファイア膜50に段差4を設けた例を示す。 Figure 31 (C), (D), shows an example in which the step 4 in each crystalline sapphire film 50 (E).

【0184】<第5の実施の形態>図32〜図34を参照して、本発明の第5の実施の形態を説明する。 [0184] With reference to <Fifth Embodiment> FIGS. 32 to 34, a description will be given of a fifth embodiment of the present invention.

【0185】本実施の形態では、前述した段差4の外側に(すなわち、段差以外の基板1上に)各TFTを形成した場合の各種例を示す。 [0185] In this embodiment, showing various examples of the outside of the step 4 described above (i.e., on the substrate 1 other than step) When forming each TFT. なお、単結晶シリコン層7やゲート/ソース/ドレイン電極26、27については簡略に図示している。 Note that illustrated schematically for a single crystal silicon layer 7 and the gate / source / drain electrodes 26 and 27.

【0186】まず、図32にトップゲート型MOSTF [0186] First of all, a top-gate type in Figure 32 MOSTF
Tを示す。 Shows the T. 図32(a)では、段差4による凹部をソース側の一辺にソース領域に沿って形成し、この凹部以外の基板平坦面上において、単結晶シリコン層7上にゲート絶縁膜12及びゲート電極11を形成している。 Figure 32 (a), the recess by the step 4 is formed along the source region to one side of the source-side, on the substrate flat surface other than the recess, the gate on the single crystal silicon layer 7 insulating film 12 and the gate electrode 11 to form a. 同様に、図32(b)では、段差4による凹部をソース領域のみならず、チャネル長方向に沿ってドレイン領域端まで、すなわち2辺に亘ってL字パターンに形成している。 Similarly, in FIG. 32 (b), not the recess by the step 4 the source region only, to the drain region edge along the channel length direction, that is, formed in an L-pattern over the two sides. 図32(c)では、段差4による凹部を、TFT能動領域を囲むように4辺に亘って矩形状に形成している。 In FIG. 32 (c), a recess due to the step 4 are formed in a rectangular shape over the four sides to surround the TFT active region. 図32(d)では、段差4による凹部を、3辺に亘って形成している。 In FIG. 32 (d), a recess due to the step 4, are formed over the three sides. ただし、隣り合う凹部と凹部との間は連続していない。 However, between the recess adjacent the recess are not contiguous. 図32(e)では、段差4による凹部を、2辺に亘ってL字パターンに形成している。 In FIG. 32 (e), a recess due to the step 4 are formed in an L-pattern over the two sides. ただし、隣り合う凹部と凹部との間は連続していない。 However, between the recess adjacent the recess are not contiguous.

【0187】このように、各種パターンの段差4による凹部が形成可能であると共に、TFTを凹部以外の平坦面上に設けているので、TFTの作製自由度が高まり、 [0187] Thus, the recess due to the step 4 of various patterns can be formed, since provided on the flat surface of the other recess the TFT, increased manufacturing flexibility of TFT,
作製自体が容易になる。 Preparation itself is facilitated.

【0188】次に、図33にボトムゲート型MOSTF [0188] Next, the bottom-gate type MOSTF in FIG. 33
Tを示す。 Shows the T. 図33(a)〜(d)に示したように、ボトムゲート型MOSTFTにおいても、図32に示した各種パターンの段差4(又は凹部)を同様に形成することができる。 As shown in FIG. 33 (a) ~ (d), even in the bottom gate type MOSTFTs, can be formed similarly to the step 4 (or recess) of the various patterns shown in FIG. 32. すなわち、図33(a)は図32(a)に対応した例であり、ボトムゲート型MOSTFTを段差4 That is, shown in FIG. 33 (a) shows an example in which corresponding in FIG. 32 (a), step 4 a bottom gate type MOSTFT
による凹部以外の平坦面上に形成したものである。 It is obtained by forming on a flat surface other than the concave portion by. 同様に、図33(b)は図32(b)に対応し、図33 Similarly, FIG. 33 (b) corresponds in FIG. 32 (b), FIG. 33
(c)は図32(c)や(d)に対応した例である。 (C) is an example corresponding to FIG. 32 (c) and (d). また、図33(d)は結晶性サファイア膜50に段差4を設けた場合の例である。 Further, FIG. 33 (d) is an example of a case in which the step 4 in the crystalline sapphire film 50.

【0189】次いで、図34にデュアルゲート型MOS [0189] Then, the dual-gate MOS in FIG. 34
TFTを示す。 It shows the TFT. 図32(a)、(b)に示したように、 Figure 32 (a), as shown (b), the
デュアルゲート型MOSTFTにおいても、図32に示した各種パターンの段差4(又は凹部)を同様に形成することができ、例えば図32(c)に示した段差4の内側領域の平坦面上に、デュアルゲート型MOSTFTを作製することができる。 Also in a dual gate type MOSTFTs, can be similarly formed a step 4 (or recess) of the various patterns shown in FIG. 32, for example on the flat surface of the inner region of the step 4 shown in FIG. 32 (c), it is possible to produce a dual-gate type MOSTFT.

【0190】<第6の実施の形態>図35〜図37を参照して、本発明の第6の実施の形態を説明する。 [0190] With reference to <Sixth Embodiment> FIGS. 35 37, illustrating a sixth embodiment of the present invention.

【0191】本実施の形態において図35に示した例は、自己整合型LDD構造のTFT、例えばトップゲート型LDD−TFTを複数個連ねた、ダブルゲート型M [0191] Examples of the present embodiment shown in FIG. 35, self-aligned LDD structure TFT, for example, had been chosen plurality of top gate type LDD-TFT, double gate M
OSTFTに関するものである。 It relates to OSTFT. すなわち、この例では、図35に示したようにゲート電極11を2つに分岐させ、一方を第1のゲートとしての第1のLDD−TF That is, in this example, is branched into two gate electrodes 11 as shown in FIG. 35, the first LDD-TF of one as the first gate
T用、他方を第2のゲートとしての第2のLDD−TF Second LDD-TF for T, the other as a second gate
T用として用いる(ただし、単結晶シリコン層の中央部においてゲート電極間にN +型領域100を設け、低抵抗化を図っている)。 Used for the T (provided that the N + -type region 100 is provided between the gate electrode in the central portion of the single crystal silicon layer, thereby achieving a low resistance). この場合、各ゲートに異なる電圧を印加してもよいし、また何らかの原因で一方のゲートが動作不能になったとしても、残りのゲートを用いることによってソース/ドレイン間でのキャリアの移動を行うことができ、信頼性の高いデバイスとなる。 In this case, it is possible to apply a different voltage to each gate, also even if one of the gate for some reason becomes inoperative, to move the carriers between the source / drain by using the remaining gate it can become a reliable device.

【0192】また、第1のLDD−TFTと第2のLD [0192] In addition, the first LDD-TFT and the second LD
D−TFTとを直列に2個接続して各画素を駆動する薄膜トランジスタを形成するようにしたので、オフ状態のとき、各薄膜トランジスタのソース−ドレイン間に印加される電圧を大幅に減少することができる。 Since so as to form a thin film transistor and a D-TFT are connected two in series for driving each pixel, the off state, the source of the thin film transistors - to decrease significantly the voltage applied between the drain it can. したがって、オフ時に流れるリーク電流を少なくすることができ、液晶ディスプレイのコントラスト及び画質を良好に改善することができる。 Therefore, it is possible to reduce the leakage current flowing when off, the contrast and image quality of the liquid crystal display can be satisfactorily improved. また、前記LDD−TFTにおける低濃度ドレイン領域と同じ半導体層のみを用いて前記2つのLDD−TFTを接続するようにしているので、各トランジスタ間の接続距離を短くすることができ、LDD−TFTを2個つなげても所要面積が大きくならないようにすることができる。 Moreover, since so as to connect the two LDD-TFT by using only the same semiconductor layer and the low concentration drain region of the LDD-TFT, it is possible to shorten the connection distance between each of the transistors, LDD-TFT the can be linked two so that the required area is not increased. なお、前記の第1、 The first of said,
第2のゲートは互いに完全に分離し、独立して動作させることもできる。 The second gate is completely separate from one another, may be operated independently.

【0193】図36(A)に示した例は、ボトムゲート型MOSTFTをダブルゲート構造としたものであり、 [0193] example shown in FIG. 36 (A), which has a double gate structure bottom gate type MOSTFTs,
図36(B)に示した例は、デュアルゲート型MOST Example shown in FIG. 36 (B) is a dual-gate MOST
FTをダブルゲート構造としたものである。 FT is obtained by a double-gate structure.

【0194】これらのダブルゲート型MOSTFTにあっても、前記のトップゲート型と同様の利点を有する。 [0194] Even in these double gate MOSTFTs, it has the same advantages as the top gate type.
また、特にデュアルゲート型では、上下のゲート部のいずれか一方が動作不能となっても、他方のゲート部を使用できる利点がある。 Further, particularly in the dual-gate, even if either one of the upper and lower gate portion becomes inoperable, there is an advantage that can use other gate portion.

【0195】図37に、前記の各ダブルゲート型MOS [0195] Figure 37, each double gate MOS of
TFTの等価回路図を示す。 It shows an equivalent circuit diagram of a TFT. なお、前記においては、ゲートを2つに分岐したが、3つ又はそれ以上に分岐又は分割することもできる。 In the above, although branched gate into two, it may be branched or divided into three or more. これらのダブルゲート又はマルチゲート構造においても、チャネル領域内に2以上の分岐した同電位のゲート電極を有するか、又は分割された異電位又は同電位のゲート電極を有するように構成することができる。 In these double-gate or multi-gate structure, it can be configured to have two or more branched or have a gate electrode having the same potential, or divided gate electrodes of different potentials or the same potential was in the channel region .

【0196】<第7の実施の形態>図38を参照して、 [0196] With reference to <Seventh Embodiment> FIG. 38,
本発明の第7の実施の形態を説明する。 A description will be given of a seventh embodiment of the present invention. 本実施の形態では、nMOSTFTのデュアルゲート型構造のTFTにおいて、上下のゲート部のいずれか一方をトランジスタ動作させるものの、他方のゲート部は次のように動作させている。 In this embodiment, the TFT of the dual-gate structure nMOSTFT, although either of the upper and lower gate portion to the transistor operation, and the other of the gate portion are operated as follows.

【0197】すなわち、図38(A)に示す例では、n [0197] That is, in the example shown in FIG. 38 (A), n
MOSTFTにおいて、トップゲート側のゲート電極に常に任意の負電圧を印加し、バックチャネルのリーク電流を低減させている。 In MOSTFTs, always applying any negative voltage reduces the leakage current of the back channel to the gate electrode of the top gate side. トップゲート電極をオープンにすることにより、ボトムゲート型として使用することもできる。 By opening the top gate electrode, it can also be used as a bottom gate type. また、図38(B)に示す例では、ボトムゲート電極に常に任意の負電圧を印加し、バックチャネルのリーク電流を低減させている。 Further, in the example shown in FIG. 38 (B), always applying any negative voltage to the bottom gate electrode, thereby reducing the leakage current of the back channel. この場合も、ボトムゲート電極をオープンにすることにより、トップゲート型として使用することができる。 Again, by opening the bottom gate electrode, it can be used as a top gate type. なお、pMOSTFTの場合には、常に任意の正電圧をゲート電極に印加することにより、バックチャネルのリーク電流を減らすことができる。 In the case of pMOSTFT always by applying any positive voltage to the gate electrode, it is possible to reduce the leakage current of the back channel.

【0198】いずれも、単結晶シリコン層7と絶縁膜との界面は結晶性が悪く、リーク電流が流れやすいが、前記のような電極の負電圧印加によってリーク電流を遮断できる。 [0198] Both, the interface between the single crystal silicon layer 7 and the insulating film has poor crystallinity, although the leakage current easily flows, can be cut off the leakage current by applying a negative voltage of the like electrodes. これは、LDD構造の効果と併せて、有利となる。 This, together with the effect of the LDD structure, which is advantageous. また、ガラス基板1側から入射する光でリーク電流が流れることがあるが、ボトムゲート電極で光を遮断するので、リーク電流を低減できる。 Although sometimes in light incident from the glass substrate 1 side leak current flows, so that occludes light in bottom gate electrode, the leakage current can be reduced.

【0199】<第8の実施の形態>図39〜図44を参照して、本発明の第8の実施の形態を説明する。 [0199] With reference to FIGS. 39 to 44 <Eighth Embodiment>, a description will be given of an eighth embodiment of the present invention.

【0200】本例の実施の形態では、基板には前記した段差(凹部)を設けず、基板の平坦面上に前述した物質層(例えば結晶性サファイア膜)を形成し、この物質層をシードとしてレーザ照射処理法によって単結晶シリコン層をヘテロエピタキシャル成長させ、これを用いてトップゲート型MOSTFTを構成したアクティブマトリクス反射型液晶表示装置(LCD)に関するものである。 [0200] In the embodiment of the present embodiment is not provided with a step (recess) described above to the substrate, to form the above-mentioned material layer on a flat surface of a substrate (e.g., crystalline sapphire film), seed the material layer as a single-crystal silicon layer is hetero-epitaxially grown by laser irradiation treatment, the present invention relates to an active matrix reflective type liquid crystal display device which constitutes the top-gate type MOSTFT using this (LCD).

【0201】このアクティブマトリクス反射型LCDについて、その製造工程にしたがって説明する。 [0201] For the active matrix reflective LCD, it will be described in accordance with the manufacturing process. なお、図39〜図43において、各図の左側は表示部の製造方法(工程)、右側は周辺駆動回路部の製造方法(工程)を示している。 Note that, in FIGS. 39 to 43, a manufacturing method of the left side display unit of each figure (step), the right side shows the manufacturing method of the peripheral drive circuit portion (step).

【0202】まず、図39の(1)に示すように、ほうけい酸ガラス、石英ガラス、透明性結晶化ガラス、さらには高耐熱性ガラス(8〜12インチφ、700〜80 [0203] First, as shown in (1) in FIG. 39, borosilicate glass, quartz glass, transparent crystallized glass, more high heat resistant glass (8 to 12 inches phi, 700-80
0μm厚)などからなる絶縁基板1の一主面において、 0μm thickness) in one main surface of the insulating substrate 1 made of,
TFT形成領域に結晶性サファイア膜50を厚さ20〜 Thickness 20 to the crystalline sapphire film 50 in the TFT forming region
200nm程度に形成する。 It is formed on the order of 200nm. この結晶性サファイア膜5 This crystalline sapphire film 5
0は、高密度プラズマCVD法や、触媒CVD法(特開昭63−40314号公報参照)等により、トリメチルアルミニウムガスなどを酸化性ガス(酸素・水分)で酸化し、結晶化させて作製する。 0, and high-density plasma CVD method, a catalyst CVD method (see JP-A-63-40314), etc., and trimethyl aluminum gas is oxidized with an oxidizing gas (oxygen and water), to produce and crystallized .

【0203】次いで、図1の(3)に示した工程と同様にして、図39の(2)に示すようにアモルファスシリコン又は多結晶シリコンを成膜し、続いてこれにレーザ照射処理を施して該シリコン膜を加熱溶融しさらに冷却固化することにより、前記結晶性サファイア膜50をシードとして単結晶シリコン膜7を数μm〜0.005μ [0203] Then, similarly to the step illustrated in (3) in FIG. 1, and forming an amorphous silicon or polycrystalline silicon as shown in (2) of FIG. 39, followed by subjecting to the laser irradiation process which number by further cooling and solidification by heating and melting the silicon film, a single crystal silicon film 7 the crystalline sapphire film 50 as a seed Te μm~0.005μ
m(例えば0.1μm)の厚みにヘテロエピタキシャル成長させる。 The thickness of m (eg 0.1 [mu] m) To heteroepitaxial growth.

【0204】前記のようにして堆積した単結晶シリコン層7は、結晶性サファイア膜50が単結晶シリコンと良好な格子整合を示すため、例えば(100)面が基板上にヘテロエピタキシャル成長する。 [0204] The single crystal silicon layer 7 deposited as, since the crystalline sapphire film 50 exhibits a good lattice matching with a single crystal silicon, for example, (100) plane is hetero-epitaxially grown on the substrate.

【0205】このようにして、レーザ照射処理によるヘテロエピタキシャル成長によって基板1上に単結晶シリコン層7を析出させた後、前述した工程と同様にして、 [0205] Thus, after precipitating the single crystal silicon layer 7 on the substrate 1 by heteroepitaxial growth by laser irradiation treatment, similar to the step described above,
単結晶シリコン層7をチャネル領域とするトップゲート型MOSTFTを以下のようにして作製する。 The single crystal silicon layer 7 a top gate type MOSTFT to the channel region fabricated in the following manner.

【0206】まず、前記のエピタキシャル成長による単結晶シリコン層7の全面にP型キャリア不純物、例えばボロンイオンを適量ドーピングして比抵抗を調整する。 [0206] First, adjusting P-type carrier impurity, such as boron ions with an appropriate amount doped resistivity over the entire surface of the single crystal silicon layer 7 by the epitaxial growth.
また、pMOSTFT形成領域のみ、選択的にN型キャリア不純物をドーピングしてN型ウエルを形成する。 Further, pMOSTFT forming region only, selectively doped with N-type carrier impurity to form an N-type well. 例えば、pMOSTFT部をフォトレジスト(図示せず) For example, photoresist pMOSTFT portion (not shown)
でマスクし、P型不純物イオン(例えばB + )を10k In masks, 10k a P-type impurity ions (e.g., B +)
Vで2.7×10 11 atoms/cm 2のドーズ量でドーピングし、比抵抗を調整する。 Doped with a dose of 2.7 × 10 11 atoms / cm 2 at V, to adjust the resistivity. また、図39の(3) Further, in FIG. 39 (3)
に示すように、pMOSTFT形成領域の不純物濃度制御のため、nMOSTFT部をフォトレジスト60でマスクし、N型不純物イオン(例えばP + )65を10k As shown in, for impurity density control pMOSTFT forming region masked nMOSTFT portion with a photoresist 60, 10k N-type impurity ions (e.g., P +) 65
Vで1×10 11 atoms/cm 2のドーズ量でドーピングし、N型ウエル7Aを形成する。 Doped with a dose of 1 × 10 11 atoms / cm 2 at V, to form the N-type well 7A.

【0207】次いで、図40の(4)に示すように、単結晶シリコン層7の全面上に、プラズマCVD、高密度プラズマCVD、触媒CVD法等でSiO 2 (約100 [0207] Then, as shown in (4) in FIG. 40, on the entire surface of the single crystal silicon layer 7, a plasma CVD, SiO 2 (about 100 in a high-density plasma CVD, catalytic CVD method, or the like
nm厚)とSiN(約200nm厚)をこの順に連続形成してゲート絶縁膜8を形成し、さらに、モリブデン・ nm thick) and SiN (about 200nm thick) formed successively in this order to form a gate insulating film 8, further molybdenum
タンタル(Mo・Ta)合金のスパッタ膜9(300〜 Tantalum sputtering of (Mo · Ta) alloy film 9 (300
400nm厚)を形成する。 To form a 400nm thick).

【0208】次いで、図40の(5)に示すように、汎用のフォトリソグラフィ技術により、表示領域のTFT [0208] Then, as shown in (5) in FIG. 40, the general-purpose photolithography, TFT in the display region
部、および、周辺駆動領域のTFT部のそれぞれの段差領域(凹部内)にフォトレジストパターン10を形成し、さらにこれをマスクにして連続してエッチングすることにより、Mo・Ta合金のゲート電極11と(Si Parts, and, by forming a photoresist pattern 10 on each of the stepped region of the TFT portion of the peripheral drive region (the recess), successively further it as a mask for etching, the gate of Mo · Ta alloy electrode 11 and (Si
N/SiO 2 )の積層構造からなるゲート絶縁膜12とを形成し、単結晶シリコン層7を露出させる。 Forming a gate insulating film 12 made of N / laminated structure of SiO 2), to expose the single crystal silicon layer 7. なお、M In addition, M
o・Ta合金からなるスパッタ膜9は酸系エッチング液で処理し、SiNはCF 4ガスのプラズマエッチング、 sputtered film 9 made of o · Ta alloy is treated with an acid etchant, SiN is CF 4 gas plasma etching,
SiO 2はフッ酸系エッチング液で処理する。 SiO 2 is treated with a hydrofluoric acid based etching solution.

【0209】次いで、図40の(6)に示すように、周辺駆動領域のnMOS及びpMOSTFT全部と、表示領域のnMOSTFTのゲート部とをフォトレジスト1 [0209] Then, as shown in (6) in FIG. 40, photoresist 1 and all nMOS and pMOSTFT peripheral drive region, and a gate portion of nMOSTFT the display region
3でカバーし、露出したnMOSTFTのソース/ドレイン領域に、リンイオン14を例えば20kVで5×1 Cover 3, the source / drain regions of exposed nMOSTFT, 5 × 1, phosphorus ions 14, for example at 20kV
13 atoms/cm 2のドーズ量でドーピング(イオン注入)して、N -型層からなるLDD部15を自己整合的(セルフアライン)に形成する。 0 13 atoms / cm doping (ion implantation) in a dose of 2 to, N - forming the LDD portion 15 consisting of the mold layer in a self-aligned manner.

【0210】次いで、図41の(7)に示すように、周辺駆動領域のpMOSTFT全部と、周辺駆動領域のn [0210] Then, as shown in (7) in FIG. 41, the whole pMOSTFT peripheral drive region, n peripheral driver region
MOSTFTのゲート部と、表示領域のnMOSTFT And the gate portion of MOSTFT, nMOSTFT of the display area
のゲート及びLDD部とをフォトレジスト16でカバーし、露出した領域にリン又はヒ素イオン17を例えば2 Covers the gate and the LDD portion of a photoresist 16, phosphorus or arsenic ions 17 in exposed regions example 2
0kVで5×10 15 atoms/cm 2のドーズ量でドーピング(イオン注入)して、nMOSTFTのN +型層からなるソース部18及びドレイン部19とLDD部15とを形成する。 At a dose of 5 × 10 15 atoms / cm 2 by doping (ion implantation) in 0 kV, to form a source 18 and drain region 19 and the LDD portion 15 made of N + -type layer of nMOSTFT.

【0211】次いで、図41の(8)に示すように、周辺駆動領域のnMOSTFT及び表示領域のnMOST [0211] Then, as shown in (8) in FIG. 41, nMOST of nMOSTFT and the display region of the peripheral drive region
FTの全部と、pMOSTFTのゲート部とをフォトレジスト20でカバーし、露出した領域にボロンイオン2 And all of FT, covering the gate portion with a photoresist 20 of pMOSTFT, boron ions 2 to exposed regions
1を、例えば10kVで5×10 15 atoms/cm 2 1, for example at 10kV 5 × 10 15 atoms / cm 2
のドーズ量をドーピング(イオン注入)してpMOST pMOST the dose by doping (ion implantation)
FTのP +層のソース部22及びドレイン部23を形成する。 Forming a source region 22 and the drain 23 of the FT of the P + layer. なお、この工程については、nMOS周辺駆動回路の場合では、pMOSTFTが無いことから不要となる。 Note that this step, in the case of nMOS peripheral drive circuit, becomes unnecessary since there is no pMOSTFT.

【0212】次いで、図41の(9)に示すように、T [0212] Then, as shown in (9) in FIG. 41, T
FT、ダイオードなどの能動素子部や、抵抗、インダクタンスなどの受動素子部をアイランド化するため、フォトレジスト24を形成する。 FT, and the active element portion, such as diodes, resistors, to islands passive element such as an inductance, a photoresist 24. そして、周辺駆動領域及び表示領域のすべての能動素子部及び受動素子部以外の単結晶シリコン層7を、フッ酸系のエッチング液を用いて除去する。 Then, all active element and passive element other than portions monocrystalline silicon layer 7 near the drive area and the display area, is removed using a hydrofluoric acid etching solution.

【0213】次いで、図42の(10)に示すように、 [0213] Then, as shown in (10) in FIG. 42,
プラズマCVD、高密度プラズマCVD、触媒CVD法等によって全面に、SiO 2膜(約200nm厚)及びリンシリケートガラス(PSG)膜(約300nm厚) Plasma CVD, high density plasma CVD, on the entire surface by a catalytic CVD method or the like, SiO 2 film (about 200nm thick) and phosphosilicate glass (PSG) film (about 300nm thick)
をこの順に連続形成し、保護膜25を形成する。 The continuously formed in this order to form a protective film 25.

【0214】そして、この状態で単結晶シリコン層7を活性化処理する。 [0214] Then, activation treatment of the single crystal silicon layer 7 in this state. この活性化については、例えばハロゲン等のランプを用い、そのアニール条件を約1000 This activation may for example using a lamp such as halogen, the annealing conditions about 1000
℃、約10秒程度として行う。 ° C., carried out as about 10 seconds. したがって、ゲート電極材としてはこのようなアニール条件に耐え得る、高融点のMo・Ta合金が用いられる。 Accordingly, the gate electrode material capable of withstanding such annealing conditions, Mo · Ta alloy having a high melting point is used. また、このゲート電極材は、ゲート部のみならず配線として広範囲に亘って引き回して設けられる。 Further, the gate electrode material is provided routed over a wide range as a wiring not only the gate portion. なお、エキシマレーザを用いてアニール処理する場合には、XeCl(308nm波長) Incidentally, in the case of annealing using an excimer laser, XeCl (308 nm wavelength)
で全面、又は能動素子部及び受動素子部のみを選択的に、90%以上のオーバーラップスキャニングで照射処理するのが望ましい。 In the entire surface or selectively only active element and the passive element, desirable to irradiation treatment with 90% overlap scanning.

【0215】次いで、図42の(11)に示すように、 [0215] Then, as shown in (11) in FIG. 42,
汎用フォトリソグラフィ及びエッチング技術により、周辺駆動回路の全TFTのソース/ドレイン部、及び表示用TFTのソース部のコンタクト用窓開けを行う。 The general-purpose photolithography and etching, the source / drain of the entire TFT of the peripheral driving circuits, and the opened contacts window of the source portion of the display TFT performed.

【0216】そして、全面に、アルミニウム又は1%S [0216] Then, on the entire surface, aluminum or 1% S
i入りアルミニウム等のスパッタ膜を厚さ500〜60 The thickness of the sputtered film of i-filled aluminum 500-60
0nm程度に形成し、さらに、汎用フォトリソグラフィ及びエッチング技術により、周辺駆動回路及び表示部のすべてのTFTのソース電極26と周辺駆動回路部のドレイン電極27とを形成すると同時に、データライン及びゲートラインを形成する。 It formed about 0 nm, further, at the same time by general-purpose photolithography and etching to form a drain electrode 27 of the source electrode 26 and the peripheral drive circuit portion of all of the TFT of the peripheral driving circuits and the display unit, the data lines and gate lines to form. その後、フォーミングガス(N 2 +H 2 )中において、約400℃/1hでシンター処理する。 Then, in a forming gas (N 2 + H 2) during the sinter at about 400 ° C. / 1h.

【0217】次いで、図42の(12)に示すように、 [0217] Then, as shown in (12) in FIG. 42,
プラズマCVD、高密度プラズマCVD、触媒CVD法等により、PSG膜(約300nm厚)及びSiN膜(約300nm厚)からなる絶縁膜36を全面に形成する。 Plasma CVD, high density plasma CVD, by catalytic CVD method or the like, an insulating film 36 made of PSG layer (about 300nm thick) and the SiN film (about 300nm thick) on the entire surface. 次いで、表示用TFTのドレイン部のコンタクト用窓開けを行う。 Then, do not open contact window of the drain portion of the display for TFT. なお、画素部のSiO 2 、PSG及びS Incidentally, SiO 2, PSG and S of the pixel portion
iN膜は除去する必要はない。 iN film it does not need to be removed.

【0218】次いで、図5の(14)で述べたと同様の目的で、図43の(13)に示すように、全面に、スピンコート等で2〜3μm厚みの感光性樹脂膜28を形成し、図43の(14)に示すように、汎用フォトリソグラフィ及びエッチング技術により、少なくとも画素部に最適な反射特性と視野角特性を得るための凹凸形状パターンを形成し、リフローさせて凹凸粗面28Aからなる反射面下部を形成する。 [0218] Then, for the same purpose as mentioned in (14) in FIG. 5, as shown in (13) in FIG. 43, the entire surface to form a photosensitive resin film 28 2~3μm thickness by spin coating or the like , as shown in (14) in FIG. 43, the general-purpose photolithography and etching, to form an uneven shape pattern to obtain optimum reflection characteristics and viewing angle characteristics in at least the pixel portion, uneven rough surface 28A is reflowed forming a reflective surface lower consisting. 同時に表示用TFTのドレイン部のコンタクト用の樹脂窓開けを行う。 At the same time carry out the open resin window for the contact of the drain portion of the display for TFT.

【0219】次いで、図43の(15)に示すように、 [0219] Then, as shown in (15) in FIG. 43,
全面に厚さ400〜500nm程度のアルミニウム又は1%Si入りアルミニウム等のスパッタ膜を形成し、さらに汎用フォトリソグラフィ及びエッチング技術により、画素部以外のスパッタ膜を除去し、表示用TFTのドレイン部19と接続した凹凸形状のアルミニウム反射部29を形成する。 Forming a sputtered film of aluminum or the like 1% Si containing aluminum having a thickness of about 400~500nm on the entire surface by more general-purpose photolithography and etching to remove the sputtered film other than the pixel portion, a drain portion 19 of the display TFT an aluminum reflective portion 29 of the concave-convex shape which is connected with. この反射膜29は、表示用の画素電極としても機能するものとなる。 The reflective film 29 becomes also functions as a pixel electrode for display. その後、フォーミングガス中、約300℃/1hでシンター処理し、コンタクトを十分にする。 Then, in a forming gas, and sintering at about 300 ° C. / 1h, a sufficiently contact. なお、反射率を高めるため、アルミニウム系に代えて銀又は銀合金を使用してもよい。 Incidentally, to increase the reflectance, may be used silver or a silver alloy instead of aluminum-based.

【0220】以上のようにして、レーザ照射処理法により結晶性サファイア膜50をヘテロエピタキシャル成長のシードとして単結晶シリコン層7を形成し、この単結晶シリコン層7を用いた表示部及び周辺駆動回路部にそれぞれ、トップゲート型のnMOSLDD−TFT、p [0220] As described above, the crystalline sapphire film 50 by laser irradiation treatment to form a single crystal silicon layer 7 as a seed for heteroepitaxial growth, a display unit and a peripheral driving circuit portion using the single crystal silicon layer 7 in each, the top-gate type of nMOSLDD-TFT, p
MOSTFT及びnMOSTFTで構成するCMOS回路を作り込んだ表示部−周辺駆動回路部一体型のアクティブマトリクス基板30を作製することができる。 Display elaborate make a CMOS circuit composed of MOSTFT and nMOSTFT - it can be produced peripheral drive circuit portion active matrix substrate 30 of the integrated.

【0221】また、このアクティブマトリクス基板(駆動基板)30を用いて、図6を参照して説明したのと同様にして、反射型液晶表示装置(LCD)を製造する。 [0221] Further, by using the active matrix substrate (drive substrate) 30, in a manner similar to that described with reference to FIG. 6, to manufacture a reflective liquid crystal display device (LCD).

【0222】本実施の形態では、前述した第1の実施の形態で述べた優れた効果が得られることは明らかである。 [0222] In this embodiment, it is clear that excellent effects described in the first embodiment described above is obtained. その上、基板1に段差を設けることなしに結晶性サファイア膜50のみによって単結晶シリコン層7をヘテロエピタキシャル成長させているので、段差の形成工程を省略し、より製造工程を簡略化できると共に、成長する単結晶シリコン層の段切れ等の問題も解消できることになる。 Moreover, since the single crystal silicon layer 7 is heteroepitaxial growth of only the crystalline sapphire film 50 without providing the step on the substrate 1, is omitted a step of forming step, it is possible further to simplify the manufacturing process, growth problems disconnection or the like of the single crystal silicon layer that also would be eliminated.

【0223】<第9の実施の形態>図45〜図47を参照して、本発明の第9の実施の形態を説明する。 [0223] With reference to <Ninth Embodiment> FIGS. 45 47, illustrating the ninth embodiment of the present invention.

【0224】本実施の形態は、前述の第8の実施の形態と同様に、トップゲート型MOSTFTを表示部及び周辺駆動回路部に有するものの、前記第8の実施の形態とは異なり、透過型LCDに関するものである。 [0224] This embodiment, like the eighth embodiment described above, although having a display unit and a peripheral driving circuit portion a top gate type MOSTFTs, unlike the embodiment of the eighth, transmission it relates to LCD. したがって、その製造工程については、図39の(1)に示す工程から図42の(12)に示す工程までは同様である。 Thus, for the manufacturing process, from the step shown in (1) in FIG. 39 to the step shown in (12) in FIG. 42 are the same.
そして、本例の実施の形態では、これらの工程後に、図45の(13)に示すように、保護膜25、絶縁膜36 Then, in the embodiment of the present embodiment, after these steps, as shown in (13) in FIG. 45, the protective film 25, insulating film 36
に表示用TFTのドレイン部コンタクト用の窓開けを行うと同時に、透過率向上のため、画素開口部の不要なS Simultaneously performing opening drain unit window for the contact of the display TFT, since the transmittance increase, unnecessary pixel openings S
iO 2 、PSG及びSiN膜を除去する。 iO 2, to remove the PSG and SiN film.

【0225】次いで、図45の(14)に示すように、 [0225] Then, as shown in (14) in FIG. 45,
全面に、スピンコート等によって感光性アクリル系透明樹脂の平坦化膜28Bを厚さ2〜3μm程度に形成し、 The entire surface, is formed in a thickness of about 2~3μm the planarization film 28B of the photosensitive transparent acrylic resin by spin coating or the like,
さらに汎用フォトリソグラフィ技術によって表示用TF In addition TF for display by a general purpose photolithography technique
Tのドレイン側の平坦化膜28Bの窓開けを行い、所定条件で硬化させる。 It performs open window of the planarization film 28B of the drain side T, then cured under predetermined conditions.

【0226】次いで、図45の(15)に示すように、 [0226] Then, as shown in (15) in FIG. 45,
全面に厚さ130〜150nm程度のITOスパッタ膜を形成し、さらに汎用フォトリソグラフィ及びエッチング技術によって表示用TFTのドレイン部19とコンタクトしたITO透明電極(画素電極)41を形成する。 To form a thickness of 130~150nm about ITO sputter film on the entire surface, and further forming a drain portion 19 and the contact with the ITO transparent electrode (pixel electrode) 41 of the display TFT by general-purpose photolithography and etching.
そして、熱処理(フォーミングガス中、200〜250 Then, heat treatment (in a forming gas, 200-250
℃/1h)により、表示用TFTのドレインとITOのコンタクト抵抗の低減化、およびITO透明度の向上を図る。 ° C. / by 1h), reduction of the contact resistance of the drain and ITO display TFT, and and improve the ITO transparent.

【0227】そして、図46に示すように対向基板32 [0227] Then, the counter substrate 32 as shown in FIG. 46
と組み合わせ、前述の第8の実施の形態と同様にして透過型LCDを組み立てる。 Combined, assembled transmissive LCD in the same manner as the eighth embodiment described above. ただし、TFT基板側にも偏光板を貼り合わせる。 However, combining also bond the polarizing plate on the TFT substrate side. この透過型LCDでは、実線の矢印で示すように透過光が得られるが、一点鎖線の矢印で示すように対向基板32側からの透過光が得られるように構成することができる。 In the transmission type LCD, but the transmitted light is obtained as shown by the solid arrows, can be configured to transmitted light from the counter substrate 32 side is obtained as indicated by the dashed-line arrow.

【0228】この透過型LCDの場合、次のようにしてオンチップカラーフィルタ(OCCF)構造とオンチップブラック(OCB)構造を作製することができる。 [0228] can be manufactured this case of the transmission type LCD, in the following manner on-chip color filter (OCCF) structure and an on-chip black (OCB) structure.

【0229】すなわち、図39の(1)〜図42の(1 [0229] That is, in FIG. 39 (1) of to 42 (1
1)までの工程は前述したのと同様にして行う。 1) until the process is carried out in the same manner as mentioned above. そして、この後、図47の(12)に示すように、PSG/ After this, as shown in (12) in FIG. 47, PSG /
SiO 2の絶縁膜25のドレイン部も窓開けしてドレイン電極用のアルミニウム埋め込み層41Aを形成した後、SiN/PSGの絶縁膜36を形成する。 After the drain portion of the SiO 2 insulating film 25 be opened window to form an aluminum buried layer 41A for the drain electrode, an insulating film 36 of SiN / PSG.

【0230】次いで、図47の(13)に示すように、 [0230] Then, as shown in (13) in FIG. 47,
R、G、Bの各色を各セグメント毎に顔料分散したフォトレジスト61を所定厚さ(1〜1.5μm)で形成した後、図47の(14)に示すように、汎用フォトリソグラフィ技術で所定位置(各画素部)のみを残してパターニングし、各カラーフィルタ層61(R)、61 R, G, after forming a photoresist 61 pigment dispersion of each color B for each segment at a predetermined thickness (1 to 1.5 [mu] m), as shown in (14) in FIG. 47, a general-purpose photolithography position patterned to leave (pixel portion) only, each of the color filters 61 (R), 61
(G)61(B)を形成する(オンチップカラーフィルタ構造)。 (G) 61 (B) to form the (on-chip color filter structure). この際、ドレイン部の窓開けも行う。 At this time, also performs open window of the drain part. なお、 It should be noted that,
この例では不透明なセラミックス基板や低透過率のガラス、及び耐熱性樹脂基板は使用できない。 Glass opaque ceramic substrate or a low transmittance in this example, and the heat-resistant resin substrate can not be used.

【0231】次いで、図47の(14)に示すように、 [0231] Then, as shown in (14) in FIG. 47,
表示用TFTのドレインに連通するコンタクトホールに、カラーフィルタ層上にかけてブラックマスク層となる遮光層43を金属のパターニングで形成する。 A contact hole communicating with the drain of the display TFT, and to form the light-shielding layer 43 toward the color filter layer on the black mask layer patterning of metal. 例えば、スパッタ法によってチタン又はモリブデンを厚さ2 For example, the thickness of the titanium or molybdenum by sputtering of 2
00〜250nm程度に成膜し、続いて表示用TFTを覆って遮光する所定の形状にパターニングする(オンチップブラック構造)。 Deposited about 00~250Nm, followed by patterning into a predetermined shape to shield covering the display TFT (on-chip black structure).

【0232】次いで、図47の(15)に示すように、 [0232] Then, as shown in (15) in FIG. 47,
透明樹脂の平坦化膜28Bを形成し、さらにこの平坦化膜に設けたスルーホールに、遮光層43に接続した状態となるようにして透明電極41を埋め込み形成する。 Transparent to form a planarizing film 28B of the resin, further through hole provided on the planarizing film, as in a state of being connected to the light-shielding layer 43 is formed embedded transparent electrode 41.

【0233】このように、表示アレイ部上に、カラーフィルタ61や遮光層43を作り込むことにより、液晶表示パネルの開口率を改善し、またバックライトも含めたディスプレイモジュールの低消費電力化を実現することができる。 [0233] Thus, on the display array portion, by fabricated color filter 61 and the light-shielding layer 43, to improve the aperture ratio of the liquid crystal display panel, also the power consumption of the display module including the back light it can be realized.

【0234】<第10の実施の形態>図48〜図56を参照して、本発明の第10の実施の形態を説明する。 [0234] With reference to <Tenth Embodiment> FIGS. 48 56, illustrating a tenth embodiment of the present invention.

【0235】本実施の形態では、周辺駆動回路部を、前述した第8の実施の形態と同様のトップゲート型のpM [0235] In this embodiment, the peripheral drive circuit portion, the eighth same top gate type as in the embodiment described above pM
OSTFTとnMOSTFTとからなるCMOS駆動回路で構成する。 Constituting a CMOS driver circuit comprising a OSTFT and nMOSTFT. また、表示部については反射型とするものの、TFTを各種ゲート構造のものとして、種々の組み合わせにしている。 Although the reflection type display portion, as the TFT of the various gate structure, and the various combinations.

【0236】すなわち、前述した第8の実施の形態では図48(A)に示すように表示部にトップゲート型のn [0236] ie, n top gate type on the display unit as shown in FIG. 48 (A) is in the eighth embodiment described above
MOSLDD−TFTを設けているのに対し、図48 Whereas there is provided a MOSLDD-TFT, FIG. 48
(B)に示す例では、表示部にボトムゲート型のnMO In the example (B), the bottom gate type on the display unit nMO
SLDD−TFTを設けており、また、図48(C)に示す例では、表示部にデュアルゲート型のnMOSLD And provided SLDD-TFT, also, in the example shown in FIG. 48 (C), nMOSLD dual gate type on the display unit
D−TFTを設けている。 It is provided with a D-TFT. これらボトムゲート型MOS These bottom-gate-type MOS
TFT、デュアルゲート型MOSTFTは、いずれも、 TFT, dual-gate type MOSTFT, any,
後述するように周辺駆動回路部のトップゲート型MOS Top gate type MOS peripheral driver circuit portion as described later
TFTと共通の工程で作製可能である。 TFT and can be manufactured in a common process. そして、このように表示部のTFTのゲート構造を代えた場合、特にデュアルゲート型の場合では、上下のゲート部によって駆動能力が向上し、高速スイッチングに適し、また上下のゲート部のいずれかを選択的に用いて場合に応じてトップゲート型又はボトムゲート型として動作させることができる。 Then, when changing the gate structure of the TFT in this way display unit, in particular in the case of the dual gate type, the driving capability is improved by the upper and lower gate portions, suitable for high-speed switching, also one of the upper and lower gate portion it can be operated as a top gate type or bottom gate type, as the case using selectively.

【0237】なお、図48(B)のボトムゲート型MO [0237] It should be noted that the bottom-gate type MO of FIG. 48 (B)
STFTにおいて、図中の符号71はMo・Ta等のゲート電極である。 In STFT, reference numeral 71 in the figure is a gate electrode, such as Mo · Ta. また、符号72はSiN膜及び73はSiO 2膜であり、これらSiN膜とSiO 2膜とによってゲート絶縁膜が形成されている。 Further, reference numeral 72 is SiN film and 73 is a SiO 2 film, a gate insulating film is formed by the these SiN film and the SiO 2 film. このゲート絶縁膜上には、トップゲート型MOSTFTと同様の、単結晶シリコン層7を用いたチャネル領域等が形成されている。 This gate insulating film, similar to the top-gate type MOSTFTs, channel region or the like using a single crystal silicon layer 7 is formed. また、図48(C)のデュアルゲート型MOSTF Further, the dual-gate MOSTF in FIG 48 (C)
Tでは、下部ゲート部はボトムゲート型MOSTFTと同様であるものの、上部ゲート部は、ゲート絶縁膜73 In T, although lower gate portion is the same as the bottom-gate type MOSTFTs, the upper gate portion, the gate insulating film 73
をSiO 2膜とSiN膜で形成し、この上に上部ゲート電極74を設けている。 It was formed with SiO 2 film and the SiN film, and an upper gate electrode 74 provided thereon.

【0238】次に、前記のボトムゲート型MOSTFT [0238] Next, the bottom-gate type of MOSTFT
の製造方法を図49〜図53を参照して説明し、さらに、前記のデュアルゲート型MOSTFTの製造方法を図54〜図56を参照して説明する。 The method of manufacturing described with reference to FIGS. 49 53, further, a method for manufacturing of said dual-gate MOSTFT with reference to FIGS. 54 to FIG. 56. なお、周辺駆動回路部におけるトップゲート型MOSTFTの製造方法については、図39〜図43に示した工程と同じであることから、ここでは図示およびその説明を省略する。 Note that the manufacturing method of a top gate type MOSTFT in the peripheral drive circuit part, because it is the same as the steps shown in FIGS. 39 to 43 are not shown and described herein.

【0239】表示部において、ボトムゲート型MOST [0239] In the display portion, a bottom-gate type MOST
FTを製造するには、まず、図49の(1)に示すように、基板1上に、モリブデン/タンタル(Mo・Ta) To produce the FT, first, as shown in (1) in FIG. 49, on a substrate 1, a molybdenum / tantalum (Mo · Ta)
合金のスパッタ膜71Aを厚さ500〜600nm程度に形成する。 To form a sputtered film 71A of an alloy in a thickness of about 500 to 600 nm.

【0240】次いで、図49(2)に示すように、フォトレジスト70を所定パターンに形成し、これをマスクにしてスパッタ膜71Aをテーパエッチングし、側端面71aが20〜45°でなだらかに傾斜した、横断面台形状のゲート電極71を形成する。 [0240] Then, as shown in FIG. 49 (2), a photoresist 70 in a predetermined pattern, which the sputtered film 71A taper etched as a mask, the side end face 71a is gently inclined at 20 to 45 ° It was to form a gate electrode 71 of the cross-sectional trapezoidal shape.

【0241】次いで、フォトレジスト70を除去した後、図49(3)に示すようにスパッタ膜71Aを含む基板1上に、プラズマCVD法等により、SiN膜(約200nm厚)72とSiO 2膜(約100nm厚)7 [0241] Next, after removing the photoresist 70, on the substrate 1 including the sputtered film 71A as shown in FIG. 49 (3), by a plasma CVD method or the like, SiN film (about 200nm thick) 72 and the SiO 2 film (about 100nm thick) 7
3とをこの順に成膜積層し、ゲート絶縁膜を形成する。 3 and deposited laminated in this order, to form a gate insulating film.

【0242】次いで、図39の(1)に示した工程と同様にして、図50の(4)に示すように絶縁基板1の一主面において、TFT形成領域に結晶性サファイア膜5 [0242] Then, similarly to the step illustrated in (1) in FIG. 39, in one main surface of the insulating substrate 1 as shown in (4) in FIG. 50, the crystalline sapphire film on the TFT forming region 5
0を、厚さ20〜200nm程度に形成する。 0, to form a thickness of about 20 to 200 nm.

【0243】次いで、図39の(2)に示した工程と同様にして、図50(5)に示すようにこの結晶性サファイア膜50上にアモルファスシリコン又は多結晶シリコンを成膜してシリコン膜(図示略)を形成する。 [0243] Next, in the same manner as the step shown in (2) of FIG. 39, the silicon by forming an amorphous silicon or polycrystalline silicon as on the crystalline sapphire film 50 as shown in FIG. 50 (5) film to form a (not shown). 続いて、前述したのと同様にレーザ照射処理によって該シリコン膜を加熱溶融し、さらに冷却(徐冷)固化して単結晶シリコンを結晶性サファイア膜50上にヘテロエピタキシャル成長させ、単結晶シリコン層7として析出させる。 Then, heating and melting the silicon film by laser irradiation process in the same manner as described above, further cooling (slow cooling) the solidified single crystal silicon is hetero-epitaxially grown on the crystalline sapphire film 50, monocrystalline silicon layer 7 It is precipitated as. この際、下地のゲート電極71の側端部71aはなだらかな傾斜面となっているので、この面上には、段差4及び結晶性サファイア膜50をシードとするエピタキシャル成長を阻害せず、段切れなしに単結晶シリコン層7が成長することになる。 At this time, since the side end portion 71a of the gate electrode 71 of the base has a gently inclined surface, on the surface, it does not inhibit the epitaxial growth of the step 4 and the crystalline sapphire film 50 as a seed, disconnection single crystal silicon layer 7 is to grow without.

【0244】次いで、図39の(3)〜図40の(5) [0244] Then, in FIG. 39 (3) of to 40 (5)
の工程を経た後、図40の(6)に示した工程と同様にして、図50の(6)に示すように表示部のnMOST After a step, in the same manner as the step shown in (6) in FIG. 40, nMOST the display unit as shown in (6) in FIG. 50
FTのゲート部をフォトレジスト13でカバーし、露出したnMOSTFTのソース/ドレイン領域にリンイオン14をドーピング(イオン注入)してN -型層からなるLDD部15を自己整合的に形成する。 The gate portion of the FT covered with photoresist 13, phosphorus ions 14 to the source / drain regions of the exposed nMOSTFT by doping (ion implantation) N - the LDD portion 15 consisting of the mold layer in a self-aligned manner. このとき、ボトムゲート電極71の存在により表面高低差(又はパターン)が認識し易くなっており、フォトレジスト13の位置合わせ(マスク合わせ)を行い易く、アライメントずれが生じにくくなっている。 At this time, it has become easy to recognize the surface height difference (or pattern) by the presence of the bottom gate electrode 71, facilitated alignment of the photoresist 13 (mask alignment), misalignment does not easily occur.

【0245】次いで、図41の(7)に示した工程と同様にして、図51(7)に示すようにnMOSTFTのゲート部及びLDD部をフォトレジスト16でカバーし、露出した領域にリン又はヒ素イオン17をドーピング(イオン注入)し、nMOSTFTのN +型層からなるソース部18及びドレイン部19を形成する。 [0245] Then, similarly to the step illustrated in (7) in FIG. 41, and covered with a photoresist 16 of the gate portion and the LDD portion of nMOSTFT as shown in FIG. 51 (7), phosphorus or the exposed area arsenic ions 17 is doped (ion implantation) to form the source 18 and drain region 19 made of N + -type layer of nMOSTFT.

【0246】次いで、図41の(8)に示した工程と同様にして、図51の(8)に示すようにnMOSTFT [0246] Next, in the same manner as the step shown in (8) in FIG. 41, nMOSTFT as shown in (8) in FIG. 51
の全部をフォトレジスト20でカバーし、ボロンイオン21をドーピング(イオン注入)して周辺駆動回路部のpMOSTFTのP +層のソース部及びドレイン部を形成する。 Of all covered with photoresist 20 to form a source part and a drain part of the P + layer of pMOSTFT the peripheral drive circuit portion boron ions 21 are doped (ion implantation).

【0247】次いで、図41の(9)に示した工程と同様にして、図51の(9)に示すように能動素子部と受動素子部をアイランド化するため、フォトレジスト24 [0247] Then, similarly to the step illustrated in (9) in FIG. 41, to the island the active element portion and the passive element as shown in (9) in FIG. 51, a photoresist 24
を設け、単結晶シリコン層7をエッチングによって選択的に除去する。 The provided a single crystal silicon layer 7 is selectively removed by etching.

【0248】次いで、図42の(10)に示した工程と同様にして、図51の(10)に示すようにプラズマC [0248] Then, similarly to the step illustrated in (10) in FIG. 42, the plasma C as shown in (10) in FIG. 51
VD、高密度プラズマCVD、触媒CVD法等によって全面に、SiO 2膜53(約300nm厚)及びリンシリケートガラス(PSG)膜54(約300nm厚)をこの順に連続形成する。 VD, high-density plasma CVD, on the entire surface by a catalytic CVD method or the like, SiO 2 film 53 (about 300nm thick) and phosphosilicate glass (PSG) film 54 (about 300nm thick) formed continuously in this order. なお、SiO 2膜53とPSG In addition, SiO 2 film 53 and the PSG
膜54は前述した保護膜25に相当するものである。 Film 54 is equivalent to the protection film 25 described above. そして、この状態で単結晶シリコン層7を前述したのと同様にして活性化処理する。 The activation treatment in the same manner as described above a single-crystal silicon layer 7 in this state.

【0249】次いで、図42の(11)に示した工程と同様にして、図52の(11)に示すように、汎用フォトリソグラフィ及びエッチング技術によってソース部のコンタクト用窓開けを行う。 [0249] Then, similarly to the step illustrated in (11) in FIG. 42, as shown in (11) in FIG. 52, performs open contact windows for the source unit by general-purpose photolithography and etching. そして、全面に厚さ400 Then, the entire surface to a thickness of 400
〜500nm程度のアルミニウム又は1%Si入りアルミニウム等のスパッタ膜を形成し、汎用フォトリソグラフィ及びエッチング技術により、TFTのソース電極2 Forming a ~500nm about aluminum or 1% Si-containing sputter film such as aluminum, by general-purpose photolithography and etching, the source of the TFT electrode 2
6を形成すると同時に、データライン及びゲートラインを形成する。 Simultaneously makes a 6, to form a data line and gate line. その後に、フォーミングガス中において、 After that, during the forming gas,
約400℃/1hでシンター処理する。 Sinter at about 400 ° C. / 1h.

【0250】次いで、図42の(12)に示した工程と同様にして、図52の(12)に示すように高密度プラズマCVD、触媒CVD法等により、PSG膜(約30 [0250] Then, in the same manner as the step shown in (12) in FIG. 42, a high-density plasma CVD, as shown in (12) in FIG. 52, by catalytic CVD method or the like, PSG film (approximately 30
0nm厚)及びSiN膜(約300nm厚)からなる絶縁膜36を全面に形成し、表示用のTFTのドレイン部のコンタクト用窓開けを行う。 0nm thick) and an insulating film 36 is formed on the entire surface of SiN film (about 300nm thick), performs open contact windows in the drain portion of the TFT for display.

【0251】次いで、図43の(13)に示した工程と同様にして、図52の(13)に示すようにスピンコート等で厚さ2〜3μm程度の感光性樹脂膜28を形成し、続いて、図43の(14)に示した工程と同様にして、図52の(14)に示すように汎用フォトリソグラフィ及びエッチング技術により、最適な反射特性と視野角特性を得るための凹凸形状パターンを画素部に形成し、リフローさせて凹凸粗面28Aからなる反射面下部を形成する。 [0251] Then, similarly to the step illustrated in (13) in FIG. 43, to form a photosensitive resin film 28 having a thickness of about 2~3μm by spin coating or the like as shown in (13) in FIG. 52, Subsequently, as in the step shown in (14) in FIG. 43, the general-purpose photolithography and etching as shown in (14) in FIG. 52, concavo-convex shape to obtain optimum reflection characteristics and viewing angle characteristics the pattern is formed in the pixel portion, to form a reflective surface lower consisting uneven rough surface 28A is reflowed. 同時に表示用TFTのドレイン部のコンタクト用の樹脂窓開けを行う。 At the same time carry out the open resin window for the contact of the drain portion of the display for TFT.

【0252】次いで、図43の(15)に示した工程と同様にして、図52の(14)に示すように全面に40 [0252] Then, similarly to the step illustrated in (15) in FIG. 43, the entire surface as shown in (14) in FIG. 52 40
0〜500nm厚のアルミニウム又は1%Si入りアルミニウム等のスパッタ膜を形成し、汎用フォトリソグラフィ及びエッチング技術により、表示用TFTのドレイン部19と接続した凹凸形状のアルミニウム反射部29 Forming a 0~500nm thick aluminum or 1% Si-containing sputter film such as aluminum, by general-purpose photolithography and etching aluminum reflective concave-convex shape which is connected to the drain portion 19 of the display TFT section 29
を形成する。 To form.

【0253】以上のようにして、レーザ照射処理により結晶性サファイア膜50をヘテロエピタキシャル成長のシードとして単結晶シリコン層7を形成し、この単結晶シリコン層7を用いた表示部にボトムゲート型のnMO [0253] As described above, the crystalline sapphire film 50 by laser irradiation process to form a single crystal silicon layer 7 as a seed for heteroepitaxial growth, a bottom gate type display unit using the single-crystal silicon layer 7 NMO
SLDD−TFT(周辺部ではpMOSTFT及びnM SLDD-TFT (pMOSTFT and nM at the periphery
OSTFTからなるCMOS駆動回路)を作り込んだ表示部−周辺駆動回路部一体型のアクティブマトリクス基板30を作製することができる。 Display elaborate make CMOS driver circuit) consisting OSTFT - it can be produced peripheral drive circuit portion active matrix substrate 30 of the integrated.

【0254】図53に、表示部に設ける前記のボトムゲート型MOSTFTのゲート絶縁膜を、Mo・Taの陽極酸化法で形成した例を示す。 [0254] Figure 53 shows the gate insulating film of the bottom gate type MOSTFT of providing the display unit, formed by anodic oxidation of Mo · Ta example.

【0255】この例では、図49の(2)に示した工程の後に、図53の(3)に示すようにモリブデン・タンタル合金膜71を公知の陽極酸化処理することによって、その表面にTa 25からなるゲート絶縁膜74を100〜200nm厚に形成する。 [0255] In this example, after the step shown in (2) of FIG. 49, by a known anodizing molybdenum-tantalum alloy film 71 as shown in (3) in FIG. 53, Ta on the surface thereof the gate insulating film 74 consisting of 2 O 5 is formed on 100~200nm thickness.

【0256】その後、図50の(4)〜(5)の工程と同様にして、図53の(4)に示すように結晶性サファイア膜50を形成し、続いてこれの上にアモルファスシリコン又は多結晶シリコンを成膜し、シリコン膜(図示略)を形成する。 [0256] Then, similarly to the step of FIG. 50 (4) - (5), to form a crystalline sapphire film 50 as shown in (4) in FIG. 53, followed by amorphous silicon or on the this the polycrystalline silicon is deposited to form a silicon film (not shown). 次いで、レーザ照射処理して該シリコン膜を加熱溶融し、さらに冷却(徐冷)固化することにより、前記結晶性サファイア膜50上にヘテロエピタキシャル成長させて単結晶シリコン膜7を形成する。 Then the laser irradiation treatment by heating and melting the silicon film, further by cooling (slow cooling) solidification, to form a single-crystal silicon film 7 by hetero-epitaxially grown on the crystalline sapphire film 50. 次いで、図50の(6)〜図52の(14)に示した工程と同様にして、図53の(5)に示すようにアクティブマトリクス基板30を作製する。 Then, in the same manner as the step shown in (14) (6) to 52 in FIG. 50, for manufacturing an active matrix substrate 30 as shown in (5) in FIG. 53.

【0257】表示部において、デュアルゲート型MOS [0257] In the display unit, dual-gate MOS
TFTを製造するには、まず、図49の(1)〜図50 In order to manufacture the TFT, first, in FIG. 49 (1) through 50
の(5)に示した工程と同様の処理を行う。 It performs the same processing as steps shown in the (5).

【0258】次いで、図54の(6)に示すように、絶縁膜72、73上に結晶性サファイア膜50を形成し、 [0258] Then, as shown in (6) in FIG. 54, to form a crystalline sapphire film 50 on the insulating film 72 and 73,
続いてこの結晶性サファイア膜50上にアモルファスシリコン又は多結晶シリコンを成膜してシリコン膜を形成する。 Then a silicon film is formed by forming an amorphous silicon or polycrystalline silicon on the crystalline sapphire film 50. 次いで、レーザ照射処理によって該シリコン膜を加熱溶融し、さらに冷却(徐冷)することにより、結晶性サファイア膜50をシードとして単結晶シリコン層7 Then, heating and melting the silicon film by laser irradiation treatment, further by cooling (slow cooling), the single crystal silicon layer crystalline sapphire film 50 as a seed 7
をヘテロエピタキシャル成長させる。 It is allowed to hetero-epitaxial growth. 次いで、図40の(4)に示した工程と同様にして、単結晶シリコン層7 Then, in the same manner as the step shown in (4) in FIG. 40, the single crystal silicon layer 7
上の全面に、プラズマCVD、触媒CVD等によりSi Si on the entire surface of the above plasma CVD, by catalytic CVD or the like
2膜(約100nm厚)とSiN膜(約200nm O 2 film (about 100nm thick) and SiN film (about 200nm
厚)とをこの順に連続して成膜し、絶縁膜80(これは前述の絶縁膜8に相当)を形成し、さらに、Mo・Ta And thickness) was formed successively in this order, the insulating film 80 (which forms the equivalent) in the insulating film 8 described above, further, Mo · Ta
合金からなるスパッタ膜81(これは前述のスパッタ膜9に相当)を500〜600nm程度の厚さに形成する。 Sputtered film 81 made of an alloy (which corresponds to the sputtering film 9 above) is formed to a thickness of about 500 to 600 nm.

【0259】次いで、図40の(5)に示した工程と同様にして、図54の(7)に示すようにフォトレジストパターン10を形成し、連続したエッチングによりMo [0259] Then, similarly to the step illustrated in (5) in FIG. 40, a photoresist pattern 10 as shown in (7) in FIG. 54, Mo by continuous etching
・Ta合金のトップゲート電極82と、ゲート絶縁膜8 · A top gate electrode 82 of Ta alloy, the gate insulating film 8
3を形成し、単結晶シリコン層7を露出させる。 3 is formed to expose the single crystal silicon layer 7.

【0260】次いで、図40の(6)に示した工程と同様にして、図54の(8)に示すようにnMOSTFT [0260] Then, similarly to the step illustrated in (6) in FIG. 40, nMOSTFT as shown in (8) in FIG. 54
のトップゲート部をフォトレジスト13でカバーし、露出した表示用のnMOSTFTのソース/ドレイン領域にリンイオン14をドーピング(イオン注入)して、N Top gate part covered by the photoresist 13, the phosphorus ions 14 to the source / drain regions of nMOSTFT for display exposed by doping (ion implantation) of, N
-型層をLDD部15を形成する。 - -type layer to form the LDD portion 15.

【0261】次いで、図41の(7)に示した工程と同様にして、図54(9)に示すようにnMOSTFTのゲート部及びLDD部をフォトレジスト16でカバーし、露出した領域にリン又はヒ素イオン17をドーピング(イオン注入)して、nMOSTFTのN +型層からなるソース部18及びドレイン部19を形成する。 [0261] Then, similarly to the step illustrated in (7) in FIG. 41, and covered with a photoresist 16 of the gate portion and the LDD portion of nMOSTFT as shown in FIG. 54 (9), phosphorus or the exposed area arsenic ions 17 are doped (ion implantation) to form the source 18 and drain region 19 made of N + -type layer of nMOSTFT.

【0262】次いで、図41の(8)に示した工程と同様にして、図55の(10)に示すようにpMOSTF [0262] Next, in the same manner as the step shown in (8) in FIG. 41, PMOSTF as shown in (10) in FIG. 55
Tのゲート部をフォトレジスト20でカバーし、露出した領域にボロンイオン21をドーピング(イオン注入) The gate portion of the T is covered with photoresist 20, doped with boron ions 21 into exposed regions (ion implantation)
して周辺駆動回路部のpMOSTFTのP +層のソース部及びドレイン部を形成する。 And forming a source region and a drain region of the P + layer of pMOSTFT the peripheral drive circuit portion.

【0263】次いで、図41の(9)に示した工程と同様にして、図55の(11)に示すように能動素子部及び受動素子部をアイランド化するため、フォトレジスト24を設け、能動素子部及び受動素子部以外の単結晶シリコン層を汎用フォトリソグラフィ及びエッチング技術で選択的に除去する。 [0263] Then, similarly to the step illustrated in (9) in FIG. 41, to the island the active element portion and the passive element as shown in (11) in FIG. 55, provided with the photoresist 24, the active selectively removing the element portion and the single crystal silicon layer other than the passive element in the general-purpose photolithography and etching.

【0264】次いで、図42の(10)に示した工程と同様にして、図55の(12)に示すようにプラズマC [0264] Then, similarly to the step illustrated in (10) in FIG. 42, the plasma C as shown in (12) in FIG. 55
VD、高密度プラズマCVD、触媒CVD法等により、 VD, high-density plasma CVD, by catalytic CVD method or the like,
SiO 2膜53(約200nm厚)とリンシリケートガラス(PSG)膜54(約300nm厚)を全面に形成する。 SiO 2 film 53 (about 200nm thick) and phosphosilicate glass (PSG) film 54 (about 300nm thick) is formed on the entire surface. これらの膜53、54は前述の保護膜25に相当する。 These films 53 and 54 corresponds to the above-described protective film 25. そして、単結晶シリコン層7を活性化処理する。 Then, the single crystal silicon layer 7 activation treatment.

【0265】次いで、図42の(11)に示した工程と同様にして、図55の(13)に示すようにソース部のコンタクト用窓開けを行う。 [0265] Then, similarly to the step illustrated in (11) in FIG. 42, performs open contact windows for the source unit as shown in (13) in FIG. 55. そして、全面に400〜5 Then, 400-5 on the whole surface
00nm程度の厚さのアルミニウム又は1%Si入りアルミニウム等からなるスパッタ膜を形成し、汎用フォトリソグラフィ及びエッチング技術により、ソース電極2 Forming a 00nm thickness on the order of aluminum or sputtered film made of 1% Si containing aluminum, by general-purpose photolithography and etching, the source electrode 2
6を形成すると同時に、データライン及びゲートラインを形成する。 Simultaneously makes a 6, to form a data line and gate line.

【0266】次いで、図43の(13)に示した工程と同様にして、図56の(14)に示すようにPSG膜(約300nm厚)及びSiN膜(約300nm厚)からなる絶縁膜36を全面に形成し、さらに表示用のTF [0266] Then, similarly to the step illustrated in (13) in FIG. 43, insulating film 36 made of PSG film as shown in (14) in FIG. 56 (about 300nm thick) and the SiN film (about 300nm thick) It was formed on the entire surface, further TF for display
Tのドレイン部のコンタクト用窓開けを行う。 Do not open contact window of the drain part of the T.

【0267】次いで、図56の(15)に示すように、 [0267] Then, as shown in (15) in FIG. 56,
全面に、スピンコート等で厚さ2〜3μm程度の感光性樹脂膜28を形成する。 The entire surface to form a photosensitive resin film 28 having a thickness of about 2~3μm by spin coating or the like. 続いて、図43の(14)、 Subsequently, in FIG. 43 (14),
(15)に示した工程と同様にして、図56の(16) In the same manner as the step shown in (15), in FIG. 56 (16)
に示すように画素部に凹凸粗面28Aからなる反射面下部を形成し、同時に表示用TFTのドレイン部のコンタクト用の樹脂窓開けを行い、さらに表示用TFTのドレイン部19と接続した、最適な反射特性と視野角特性を得るための凹凸形状のアルミニウム合金等の反射部29 Pixel portion to form a reflective surface lower consisting uneven rough surface 28A as shown in, simultaneously performs open resin window for the drain contact portion of the display TFT, and was further connected to the drain portion 19 of the display TFT, and the optimal reflecting portion 29 such as an aluminum alloy of concavo-convex shape to obtain a Do reflection characteristics and viewing angle characteristics
を形成する。 To form.

【0268】以上のようにして、レーザ照射処理により結晶性サファイア膜50をヘテロエピタキシャル成長のシードとして形成された単結晶シリコン層7を形成し、 [0268] As described above, the crystalline sapphire film 50 to form a single crystal silicon layer 7 formed as a seed for heteroepitaxial growth by laser irradiation treatment,
この単結晶シリコン層7を用いた表示部にデュアルゲート型のnMOSLDD−TFTを、周辺駆動回路部にp p on the display unit using the single-crystal silicon layer 7 a dual gate type nMOSLDD-TFT of the peripheral driving circuit portion
MOSTFT及びnMOSTFTからなるCMOS駆動回路をそれぞれ作り込んだ、表示部−周辺駆動回路部一体型のアクティブマトリクス基板30を作製することができる。 Elaborate make each CMOS driver circuit consisting MOSTFT and nMOSTFT, display unit - can be manufactured peripheral drive circuit portion active matrix substrate 30 of the integrated.

【0269】<第11の実施の形態>図57〜図59を参照して、本発明の第11の実施の形態を説明する。 [0269] With reference to <Eleventh Embodiment> FIGS. 57 59, illustrating an eleventh embodiment of the present invention.

【0270】本実施の形態では、前述した実施の形態とは異なり、トップゲート部のゲート電極をアルミニウム合金等の比較的耐熱性の低い材料で形成している。 [0270] In this embodiment, unlike the embodiments described above, to form a gate electrode of the top gate part at a relatively low heat resistance material such as aluminum alloy.

【0271】まず、表示部及び周辺駆動回路部共にトップゲート型MOSTFTを設ける場合について説明する。 [0271] First, a description will be given of a case where the display unit and a peripheral driving circuit portion are both provided with a top gate type MOSTFTs. この例では、まず、前述した第8の実施の形態における図39の(1)〜(3)に示した工程と同様にして行い、続いて、図57の(3)に示すように周辺駆動回路部のpMOSTFT部にN型ウエル7Aを形成する。 In this example, first, it carried out in the same manner as the steps shown in (1) to (3) of FIG. 39 in the eighth embodiment described above, followed by, the peripheral driver as shown in (3) in FIG. 57 forming an N-type well 7A in pMOSTFT of circuit portion.

【0272】次いで、図57の(4)に示すように、周辺駆動領域のnMOS及びpMOSTFT全部と、表示領域のnMOSTFTのゲート部とをフォトレジスト1 [0272] Then, as shown in (4) in FIG. 57, photoresist 1 and all nMOS and pMOSTFT peripheral drive region, and a gate portion of nMOSTFT the display region
3でカバーし、露出したnMOSTFTのソース/ドレイン領域にリンイオン14を例えば20kVで5×10 Cover with 3, phosphorus ions 14 to the source / drain regions of the exposed nMOSTFT example by 20 kV 5 × 10
13 atoms/cm 2のドーズ量でドーピング(イオン注入)して、N -型層からなるLDD部15を自己整合的に形成する。 13 doping (ion implantation) in a dose of atoms / cm 2 to, N - the LDD portion 15 consisting of the mold layer in a self-aligned manner.

【0273】次いで、図58の(5)に示すように、周辺駆動領域のpMOSTFT全部と、周辺駆動領域のn [0273] Then, as shown in (5) in FIG. 58, the whole pMOSTFT peripheral drive region, n peripheral driver region
MOSTFTのゲート部と、表示領域のnMOSTFT And the gate portion of MOSTFT, nMOSTFT of the display area
のゲート及びLDD部とをフォトレジスト16でカバーし、露出した領域にリン又はヒ素イオン17を例えば2 Covers the gate and the LDD portion of a photoresist 16, phosphorus or arsenic ions 17 in exposed regions example 2
0kVで5×10 15 atoms/cm 2のドーズ量でドーピング(イオン注入)して、nMOSTFTのN +型層からなるソース部18及びドレイン部19とLDD部15とを形成する。 At a dose of 5 × 10 15 atoms / cm 2 by doping (ion implantation) in 0 kV, to form a source 18 and drain region 19 and the LDD portion 15 made of N + -type layer of nMOSTFT. この場合、図中一点鎖線で示すようにレジスト13を残し、これを覆うようにレジスト16 In this case, as leaving the resist 13 as shown by a chain line in the figure, covering the resist 16
を設ければ、レジスト13を目安にしてレジスト16形成時のマスクの位置合わせを行うことができ、これによりマスク合わせが容易となり、アライメントずれも少なくなる。 By providing the resist 13 can be aligned mask during the resist 16 formed by a guide, thereby mask alignment is facilitated, and misalignment is also reduced.

【0274】次いで、図58の(6)に示すように、周辺駆動領域のnMOSTFT及び表示領域のnMOST [0274] Then, as shown in (6) in FIG. 58, nMOST of nMOSTFT and the display region of the peripheral drive region
FTの全部とpMOSTFTのゲート部をフォトレジスト20カバーし、露出した領域にボロンイオン21を例えば10kVで5×10 15 atoms/cm 2のドーズ量でドーピング(イオン注入)し、pMOSTFTのP The gate portion of the whole and pMOSTFT of FT photoresist 20 covers, doped (ion implantation) in a dose of 5 × 10 15 atoms / cm 2 of boron ions 21 into exposed regions example in 10 kV, P of pMOSTFT
+層のソース部22及びドレイン部23を形成する。 + To form a source portion 22 and the drain portion 23 of the layer.

【0275】次いで、レジスト20を除去し、続いて、 [0275] Then, the resist 20 is removed, followed by,
図58の(7)に示すように単結晶シリコン層7、7A Single crystal silicon layer 7,7A as shown in (7) in FIG. 58
を前述したと同様に活性化処理し、さらに表面にゲート絶縁膜12、ゲート電極材料(アルミニウム又は1%S Similarly treated activated and described above, further the gate insulating film 12 on the surface, the gate electrode material (aluminum or 1% S
i入りアルミニウム等)11を形成する。 i containing aluminum) 11 is formed. ゲート電極材料層11は真空蒸着法又はスパッタ法で形成可能である。 The gate electrode material layer 11 can be formed by vacuum deposition or sputtering.

【0276】次いで、前述したのと同様にして各ゲート部をパターニングし、その後、能動素子部と受動素子部とをアイランド化し、さらに図59の(8)に示すように、全面にSiO 2膜(約200nm厚)及びリンシリケートガラス(PSG)膜(約300nm)をこの順に連続形成し、保護膜25を形成する。 [0276] Then, by patterning the respective gate portion in the same manner as described above, then, an island and an active element portion and the passive element portion, further as shown in (8) in FIG. 59, SiO 2 film on the entire surface (about 200nm thick) and phosphosilicate glass (PSG) film (about 300 nm) sequentially formed in this order to form a protective film 25.

【0277】次いで、図59の(9)に示すように、汎用フォトリソグラフィ及びエッチング技術により、周辺駆動回路の全TFTのソース/ドレイン部、及び表示用TFTのソース部のコンタクト用窓開けを行う。 [0277] Then, as shown in (9) in FIG. 59 is carried out by general-purpose photolithography and etching, the source / drain of the entire TFT of the peripheral driving circuits, and the opened contacts window of the source portion of the display TFT .

【0278】そして、全面に500〜600nm厚のアルミニウム又は1%Si入りアルミニウム等のスパッタ膜を形成し、汎用フォトリソグラフィ及びエッチング技術により、周辺駆動回路及び表示部のすべてのTFTのソース電極26と周辺駆動回路部のドレイン電極27を形成すると同時に、データライン及びゲートラインを形成する。 [0278] Then, the entire surface to form a sputtered film such 500~600nm thick aluminum or 1% Si containing aluminum, by general-purpose photolithography and etching, the source electrode 26 of all the TFT of the peripheral driving circuit and a display unit At the same time the drain electrode 27 of the peripheral driving circuit portion, to form a data line and gate line. その後に、フォーミングガス(N 2 +H 2 )中において、約400℃/1hでシンター処理する。 Then, in a forming gas (N 2 + H 2) during the sinter at about 400 ° C. / 1h.

【0279】次いで、図42の(12)〜図43の(1 [0279] Then, in FIG. 42 (12) of to 43 (1
5)に示した工程と同様にして行うことにより、単結晶シリコン層7を用いた表示部及び周辺駆動回路部にそれぞれ、アルミニウムをゲート電極とするトップゲート型のnMOSLDD−TFT、pMOSTFT及びnMO By performing in the same manner as the step shown in 5), respectively to the display unit and a peripheral driving circuit portion using a single crystal silicon layer 7, a top gate type nMOSLDD-TFT containing aluminum as the gate electrode, pMOSTFT and nMO
STFTで構成するCMOS駆動回路を作り込んだ、表示部−周辺駆動回路部一体型のアクティブマトリクス基板30を作製することができる。 Elaborate make CMOS driver circuit including at STFT, the display unit - can be manufactured peripheral drive circuit portion active matrix substrate 30 of the integrated.

【0280】本実施の形態では、単結晶シリコン層7の活性化処理後にアルミニウム又は1%Si入りアルミニウム等のゲート電極11を形成しているので、その活性化処理時の熱の影響はゲート電極材料の耐熱性とは無関係となるため、トップゲート電極材料として比較的耐熱性が低く、低コストのアルミニウム又は1%Si入りアルミニウム又は銅等でも使用可能となり、電極材料の選択の幅も広がる。 [0280] In this embodiment, since after the activation treatment of the single crystal silicon layer 7 is formed of aluminum or 1% Si-containing gate electrode 11 of aluminum or the like, thermal effects gate electrode at the time of activation to become independent of the heat-resistant material, relatively heat-resistant low as a top gate electrode material, also becomes available at a low cost aluminum or 1% Si containing aluminum, copper or the like, extends the width of the electrode material selection. これは、表示部がボトムゲート型MO This is, the display unit is a bottom-gate type MO
STFTの場合も同様である。 In the case of STFT it is the same.

【0281】次に、表示部にデュアルゲート型MOST [0281] Next, dual-gate MOST on the display unit
FT、周辺駆動回路にトップゲート型MOSTFTを設ける場合について説明する。 FT, if the providing a top-gate type MOSTFT the peripheral driver circuit is described. この例では、まず、前述した第3の実施の形態における図27の(6)〜図29の(13)に示した工程と同様にして行い、表示部及び周辺駆動回路部にそれぞれ、アルミニウム合金等をゲート電極とするデュアルゲート型のnMOSLDD−TF In this example, first, carried out in the same manner as the step shown in (13) (6) of to 29 27 in the third embodiment described above, each of the display portion and the peripheral driving circuit portion, an aluminum alloy nMOSLDD-TF and the like of the dual gate type having a gate electrode
T、pMOSTFT及びnMOSTFTで構成するCM T, CM be composed of pMOSTFT and nMOSTFT
OS駆動回路を作り込んだ、表示部−周辺駆動回路部一体型のアクティブマトリクス基板30を作製することができる。 Elaborate make the OS drive circuit, the display unit - it is possible to fabricate a peripheral drive circuit portion active matrix substrate 30 of the integral.

【0282】<第12の実施の形態>図60〜図61を参照して、本発明の第12の実施の形態を説明する。 [0282] With reference to <Twelfth Embodiment> FIG 60 FIG 61, illustrating the twelfth embodiment of the present invention.

【0283】図60に示した例は、前述の第8の実施の形態において、自己整合型LDD構造のTFT、例えばトップゲート型LDD−TFTを複数個連ねたダブルゲート型MOSTFTに関するものである。 [0283] example shown in FIG. 60 are those in the eighth embodiment of the foregoing, the self-aligned LDD structure TFT, about double gate MOSTFT for example had been a plurality of top gate type LDD-TFT.

【0284】図61(A)に示した例は、ボトムゲート型MOSTFTをダブルゲート構造としたものであり、 [0284] example shown in FIG. 61 (A), which has a double gate structure bottom gate type MOSTFTs,
図61(B)に示した例は、デュアルゲート型MOST Example shown in FIG. 61 (B) is a dual-gate MOST
FTをダブルゲート構造としたものである。 FT is obtained by a double-gate structure.

【0285】これらのダブルゲート型MOSTFTにあっても、前記の図35〜図37に示したものと同様の利点を有する。 [0285] Even in these double gate MOSTFTs, it has the same advantages as those shown in the aforementioned FIGS. 35 37.

【0286】<第13の実施の形態>図62〜図70を参照して、本発明の第13の実施の形態を説明する。 [0286] With reference to <Thirteenth Embodiment> FIG 62 to FIG 70, illustrating a thirteenth embodiment of the present invention.

【0287】前述したように、トップゲート型、ボトムゲート型、デュアルゲート型の各TFTには、それぞれ構造上、機能上の差異又は特長があることから、これらを表示部と周辺駆動回路部との両方に設ける場合に、これらの各部間でTFTを種々に組み合わせて設けることが有利になることがことがある。 [0287] As described above, a top gate type, a bottom-gate structure, a dual gate type each TFT of the structure on the respective, since there is a functional difference or features, and a display portion and a peripheral drive circuit portion of these when providing both, it is provided by combining a TFT variously between these parts it may be a advantageous.

【0288】例えば、図62に示すように、表示部にトップゲート型、ボトムゲート型、デュアルゲート型のいずれかのMOSTFTを採用した場合、周辺駆動回路にはトップゲート型MOSTFT、ボトムゲート型MOS [0288] For example, as shown in FIG. 62, top gate type on the display unit, a bottom-gate structure, when employing either MOSTFT the dual gate type, a top gate type in the peripheral drive circuit MOSTFT, bottom-gate type MOS
TFT、デュアルゲート型MOSTFTのうち、少なくともトップゲート型を採用するか、あるいはそれらを混在させることも可能である。 TFT, among the dual gate type MOSTFTs, it is also possible to mix or to adopt at least a top-gate type, or them. この組み合わせについては12通り(No.1〜No.12 )挙げられる。 It includes street 12 (No.1~No.12) for this combination. 特に、周辺駆動回路のMOSTFTにデュアルゲート構造を用いると、 In particular, the use of dual-gate structure MOSTFT peripheral driver circuit,
このようなデュアルゲート構造は、上下のゲート部の選択によってトップゲート型にもボトムゲート型にも容易に変更することができ、また、周辺駆動回路の一部に大きな駆動能力のTFTが必要な場合には、デュアルゲート型が必要となる場合もある。 Such dual-gate structure, the upper and lower can also be easily changed in the bottom gate type in a top-gate type by selecting the gate portion, also requires TFT of large driving capability to a part of the peripheral driver circuits case, there is a case where a dual-gate type is required. 例えば、LCD以外の電気光学装置として本発明の有機ELやFED等に適用する場合は必要であると考えられる。 For example, it is believed to be necessary when applied to organic EL or FED, etc. of the present invention as an electro-optical device other than the LCD.

【0289】図63及び図64は表示部のMOSTFT [0289] FIGS. 63 and 64 MOSTFT of the display unit
がLDD構造でないとき、図65及び図66は表示部のMOSTFTがLDD構造であるとき、図67及び図6 When but not the LDD structure, FIGS. 65 and 66 when MOSTFT of the display unit is LDD structure, FIG. 67 and FIG. 6
8は周辺駆動回路部のMOSTFTがLDD構造のTF 8 MOSTFT peripheral driver circuit portion is of an LDD structure TF
Tを含むとき、図69及び図70は周辺駆動回路部と表示部の双方がLDD構造のMOSTFTを含むときのそれぞれにおいて、周辺駆動回路部と表示部の各MOST When including T, in each case 69 and Figure 70 is both a display peripheral driving circuit portion includes a MOSTFT the LDD structure, the MOST between the display section peripheral driving circuit portion
FTの組み合わせを、チャネル導電型別に示した各種の例(No.1〜No.216)を示す図である。 FT combinations, a variety diagram showing an example (No.1~No.216) of that shown in channel conductivity type different.

【0290】このように、図62に示したゲート構造別の組み合わせは、具体的には図63〜図70に示したようになる。 [0290] Thus, another combination gate structure shown in FIG. 62 is as specifically shown in FIGS. 63 to 70. これは、周辺駆動回路部がトップゲート型の他のゲート型との混在したMOSTFTからなっている場合でも、同様の組み合わせが可能である。 This, even when the peripheral drive circuit portion is from Mixed MOSTFT with other gate type top gate type and can be the same combination. なお、図6 It should be noted that, as shown in FIG. 6
2〜図70に示したTFTの各種組み合わせは、TFT Various combinations of the TFT shown in 2 through 70, TFT
のチャネル領域などを単結晶シリコンで形成する場合に限らず、多結晶シリコンやアモルファスシリコン(ただし、表示部のみ)で形成する場合にも同様に適用可能である。 Not only such a channel region in the case of forming a single crystal silicon, polycrystalline silicon and amorphous silicon (provided that the display section only) can be similarly applied to a case of forming by.

【0291】<第14の実施の形態>図71〜図72を参照して、本発明の第14の実施の形態を説明する。 [0291] With reference to <Fourteenth Embodiment> FIG 71 to FIG 72, illustrating a fourteenth embodiment of the present invention.

【0292】本実施の形態では、アクティブマトリクス駆動LCDにおいてその周辺駆動回路部に、駆動能力の向上の点から、本発明に基づいた前述の単結晶シリコン層を用いてなるTFTを設けている。 [0292] In this embodiment, the peripheral driving circuit portion in the active matrix driving LCD, from the viewpoint of improving the driving capability is provided with a TFT formed by using the single crystal silicon layer of the above in accordance with the present invention. ただし、これはトップゲート型に限らず、他のゲート型が混在していてもよく、チャネル導電型も種々であってよく、また単結晶シリコン層以外の多結晶シリコン層を用いたMOSTF However, this is not limited to a top gate type, may be other gate type is a mix may be various well-channel conductivity type, also using a polycrystalline silicon layer other than the single crystal silicon layer MOSTF
Tが含まれていてもよい。 T may also be included. これに対し、表示部のMOS On the other hand, of the display unit MOS
TFTについては、単結晶シリコン層を用いるのが望ましいものの、これに限らず、多結晶シリコンやアモルファスシリコン層を用いたものであってよく、あるいは3 For TFT, but to use a single crystal silicon layer is desired, not limited thereto, it may be those using polycrystalline silicon or amorphous silicon layer, or 3
種のシリコン層のうちの2種が混在したものであってもよい。 Or may be two of the species of the silicon layer are mixed. ただし、表示部をnMOSTFTで形成する場合、アモルファスシリコン層を用いて形成しても実用的なスイッチング速度が得られるものの、単結晶シリコン又は多結晶シリコンの方がTFT面積を小さくすることでき、画素欠陥の低減についてもアモルファスシリコンより有利になる。 However, when forming a display unit in nMOSTFT, but be formed by using an amorphous silicon layer is practical switching speed obtained, it can be towards the monocrystalline silicon or polycrystalline silicon is reduced TFT area, the pixel It becomes advantageous than amorphous silicon also reduces defects. なお、既述したヘテロエピタキシャル成長時に、単結晶シリコンだけでなく多結晶シリコンも同時に生じ、いわゆるCGS(Continuous grain silic Incidentally, during heteroepitaxial growth already described, polycrystalline silicon not only monocrystalline silicon also occur simultaneously, so-called CGS (Continuous grain silic
on)構造も含まれることもあるが、これも能動素子や受動素子の形成に利用することができる。 Sometimes on) structure are also included, which also can be utilized in forming the active elements and passive elements.

【0293】図71に、各部間でのMOSTFTの各種組み合わせ例(A)、(B)、(C)を示し、図72にその具体例を示す。 [0293] Figure 71, various combinations example MOSTFT between each section (A), (B), shows the (C), shows a specific example in FIG. 72. 単結晶シリコンを用いると、電流能力が向上するため素子を小さくでき、高精細下、大画面化が可能となり、表示部では開口率が向上し、輝度が向上する。 The use of single crystal silicon, it is possible to reduce the element for improving the current capability, a high-definition, it is possible to screen size, the display unit improved aperture ratio, thereby improving the luminance.

【0294】なお、周辺駆動回路部では、前記のMOS [0294] It should be noted that, in the peripheral drive circuit section, said of the MOS
TFTだけでなく、ダイオード、キャパシタンス、抵抗、インダクタンス等を集積した電子回路が絶縁基板(ガラス基板等)に一体形成されてよいのはもちろんである。 TFT well, diode, capacitance, resistance, it is of course an electronic circuit with an integrated inductance or the like may be integrally formed on an insulating substrate (glass substrate).

【0295】<第15の実施の形態>図73を参照して、本発明の第15の実施の形態を説明する。 [0295] With reference to <Fifteenth Embodiment> FIG. 73, illustrating a fifteenth embodiment of the present invention.

【0296】本例の実施の形態は、前述した各実施の形態がアクティブマトリクス駆動の例についてのものであるのに対し、本発明をパッシブマトリクス駆動に適用したものである。 [0296] Embodiments of the present example is the embodiments described above is applied while is for example of the active matrix drive, the present invention in a passive matrix driving.

【0297】すなわち、本実施形態においてその表示部は、前述したMOSTFTのようなスイッチング素子を設けず、対向する基板に形成した一対の電極間に印加する電圧による電位差でのみ、表示部の入射光又は反射光が調光されるようになっている。 [0297] That is, the display unit in the present embodiment, without providing a switching element such as a MOSTFT described above, only the potential difference due opposing voltage applied between a pair of electrodes formed on a substrate, the display unit incident light or reflected light is adapted to be dimmed. こうした調光素子には、反射型、透過型のLCDをはじめ、EL(エレクトロルミネセンス表示素子)、FED(電界放出型表示素子)、LEPD(発光ポリマー表示素子)、LED(発光ダイオード表示素子)なども含まれる。 Such dimmer element, a reflection type, including transmission-type LCD, EL (electroluminescent display device), FED (field emission display device), LEPD (light emitting polymer display element), LED (light emitting diode display device) etc. are also included.

【0298】<第16の実施の形態>図74を参照して、本発明の第16の実施の形態を説明する。 [0298] With reference to <Sixteenth Embodiment> FIG. 74, illustrating a sixteenth embodiment of the present invention.

【0299】本例の実施の形態は、本発明をLCD以外の電気光学装置である、有機又は無機EL(エレクトロルミネセンス素子)やFED(電界放出型表示素子)、 [0299] Embodiments of the present example is an electro-optical device other than LCD of the present invention, organic or inorganic EL (electroluminescence element) and FED (field emission display device),
LEPD(発光ポリマー表示素子)、LED(発光ダイオード表示素子)などに適用したものである。 LEPD (light emitting polymer display element), LED (light emitting diode display device) is applied to the like.

【0300】図74(A)には、アクティブマトリクス駆動のEL素子を示す。 [0300] FIG. 74 (A) shows the EL device of active matrix driving. このEL素子は、例えばアモルファス有機化合物を用いた有機EL層(又はZnS:M The EL element, for example an organic EL layer using the amorphous organic compound (or ZnS: M
nを用いた無機EL層)90を基板1上に設け、その下部に既述した透明電極(ITO)41を形成し、上部に陰極91を形成してなるもので、これら両極間の電圧印加によって所定色の発光がカラーフィルタ層61を通して得られるようになっている。 The inorganic EL layer) 90 with n provided on the substrate 1, a transparent electrode (ITO) 41 already described thereunder, those obtained by forming a cathode 91 on top, the voltage applied between the two electrodes emitting a predetermined color so that the resulting through a color filter layer 61 by.

【0301】このEL素子においては、アクティブマトリクス駆動により透明電極41へデータ電圧を印加するため、MOSTFTを基板1上に作り込んでいるが、このMOSTFTは、基板1上のサファイア膜50(及び段差4)をシードとしてレーザ照射処理法によりヘテロエピタキシャル成長させて得られた単結晶シリコン層を用いてなる、本発明による単結晶シリコンMOSTFT [0301] In this EL device, for applying a data voltage by an active matrix drive to the transparent electrode 41, but crowded make MOSTFT on the substrate 1, this MOSTFT is sapphire film 50 on the substrate 1 (and the step 4) heteroepitaxially grown by laser irradiation treatment as seed obtained by using the single crystal silicon layer obtained, single crystal silicon MOSTFT according to the invention
(すなわち、nMOSLDD−TFT)である。 (I.e., nMOSLDD-TFT) is. また、 Also,
同様のTFTは周辺駆動回路にも設けられる。 Similar TFT can be provided in the peripheral drive circuit. このような構成からなるEL素子は、単結晶シリコン層を用いたMOSLDD−TFTで駆動しているので、スイッチング速度が早く、またリーク電流も少ない。 EL element having such a configuration, since the driving in MOSLDD-TFT using a single crystal silicon layer, fast switching speed, and leakage current is small.

【0302】なお、前記のフィルタ61については、E [0302] It should be noted that, for the filter 61, E
L層90が特定色を発光するものであれば省略可能である。 L layer 90 is optional as long as it emits a specific color. また、EL素子の場合、駆動電圧が高いため、周辺駆動回路部には、前記のMOSTFT以外に、高耐圧のドライバ素子(高耐圧cMOSTFTとバイポーラ素子など)を設けるのが有利である。 Further, when the EL element, since the driving voltage is high, the peripheral driving circuit portion, other than said MOSTFTs, it is advantageous to provide a high withstand voltage of the driver element (such as a high breakdown voltage cMOSTFT and bipolar devices).

【0303】図74(B)には、パッシブマトリクス駆動のFEDを示す。 [0303] FIG. 74 (B) shows a FED of the passive matrix driving. このFEDは、対向するガラス基板1−32間の真空部において、両電極92−93間の印加電圧によって冷陰極94から放出された電子をゲートライン95の選択によって対向する蛍光体層96へ入射させ、所定色の発光を得るものである。 The FED is the vacuum portion between the glass substrate 1-32 opposed, incident electrons emitted from the cold cathode 94 by applying a voltage between the electrodes 92-93 to the phosphor layer 96 opposite the selected gate lines 95 it is, thereby obtaining a light-emitting predetermined colors.

【0304】ここで、エミッタライン92は、周辺駆動回路へ導かれ、データ電圧で駆動されるが、その周辺駆動回路には、本発明に基づいて形成された単結晶シリコン層によるMOSTFTが設けられ、エミッタライン9 [0304] Here, the emitter line 92 is led to a peripheral drive circuit, is driven by the data voltage, the peripheral driving circuit, MOSTFTs is provided by the single crystal silicon layer formed in accordance with the present invention , the emitter line 9
2の高速駆動に寄与している。 It has contributed to two of the high-speed driving. なお、このFEDは、各画素に前記のMOSTFTを接続することにより、アクティブマトリクス駆動させることも可能になっている。 In this FED, by connecting said MOSTFT to each pixel, but also made it possible to active matrix driving.

【0305】なお、図74(A)の素子において、EL [0305] Incidentally, the element of FIG. 74 (A), EL
層90の代わりに公知の発光ポリマーを用いれば、パッシブマトリクス又はアクティブマトリクス駆動の発光ポリマー表示装置(LEPD)として構成することができる。 With the known luminescent polymer in place of the layer 90 can be configured as a light emitting polymer display device of a passive matrix or active matrix driving (LEPD). その他、図74(B)の素子において、ダイヤモンド薄膜をカソード側に用いたFEDと類似のデバイスも構成できる。 Other In the element of FIG. 74 (B), a diamond thin film can FED similar device is also configured using the cathode side. また、発光ダイオードにおいて、発光部に本発明によりエピタキシャル成長させた単結晶シリコンのMOSTFTにより、例えばガリウム系(ガリウム・ In the light-emitting diode, the MOSTFT single crystal silicon epitaxially grown by the present invention in a light-emitting unit, for example, gallium (Gallium
アルミニウム・ヒ素など)の膜からなる発光部を駆動できる。 It can drive the light emitting portion composed of film such as aluminum arsenide). あるいは、本発明のエピタキシャル成長法で発光部の膜を単結晶成長させることも考えられる。 Alternatively, it is also conceivable to single crystal growth layer of the light emitting portion in an epitaxial growth method of the present invention.

【0306】以上に述べた本発明の実施の形態は、本発明の技術的思想に基づいて種々の変形が可能である。 [0306] Embodiments of the present invention described above can be variously modified within the spirit of the present invention.

【0307】例えば、ガラス基板からのイオンの拡散防止のために基板表面にSiN膜(例えば50〜200n [0307] eg, SiN film on the substrate surface for preventing diffusion of ions from the glass substrate (e.g. 50~200n
m厚)、さらには必要に応じてSiO 2膜(例えば10 m thick), further optionally SiO 2 film (e.g., 10
0nm厚)を設けてもよく、またこれらの膜に既述した段差4を形成してもよい。 0nm thickness) may be provided, or may be formed a step 4 already described in these films. 前述した段差はRIE以外にもイオンミリンダ法などによっても形成可能である。 Step described above can also be formed by an ion Mirinda method other than RIE. また、前述したように、段差4を基板1に形成する以外にも、結晶性サファイア膜又はサファイア基板自体の厚み内に段差4を形成してもよいことはもちろんである。 Further, as described above, in addition to forming the step 4 to the substrate 1, it is a matter of course that the crystalline sapphire film or sapphire substrate thickness itself may be formed a step 4.

【0308】また、前述したサファイア(Al 23 [0308] In addition, sapphire described above (Al 2 O 3)
に代えて、単結晶シリコンと格子整合の良好なスピネル構造体(例えばマグネシアスピネル)(Mgo・Al 2 Instead, good spinel structure of the single-crystal silicon lattice matched (e.g. magnesia spinel) (MgO · Al 2
3 )や、CaF 2 、SrF 2 、BaF 2 、BP、(Y O 3) and, CaF 2, SrF 2, BaF 2, BP, (Y
23m 、(ZrO 21-m等が使用可能である。 2 O 3) m, is available (ZrO 2) 1-m or the like.

【0309】また、本発明は周辺駆動回路及び表示部のTFTに好適なものであるが、それ以外にもダイオードなどの素子の能動領域や、抵抗、キャパシタンス、インダクタンスなどの受動領域を本発明による単結晶シリコン層で形成することも可能である。 [0309] Further, according to the invention it is preferred for the TFT of the peripheral driving circuit and a display unit, the present invention and the active region of the device, such as the other in the diode, resistor, capacitor, a passive region such as inductance it is also possible to form a single crystal silicon layer.

【0310】 [0310]

【発明の効果】以上説明したように本発明によれば、特に単結晶シリコンと格子整合の良い上記物質層(例えば結晶性サファイア膜)をシードにして、この物質層上に形成した半導体膜をレーザ照射処理で加熱溶融しさらに冷却固化することにより、ヘテロエピタキシャル成長させて単結晶シリコン層などの単結晶半導体層を形成し、 According to the present invention as described in the foregoing, a particularly good the material layer of monocrystalline silicon lattice matching (e.g. crystalline sapphire film) in the seed, the semiconductor film formed on the material layer by heating and melting and further cooled and solidified by the laser irradiation process, forming a single crystal semiconductor layer such as monocrystalline silicon layer by heteroepitaxial growth,
このエピタキシャル成長層を、アクティブマトリクス基板などの駆動基板の周辺駆動回路のトップゲート型MO The epitaxial growth layer, a top gate type MO peripheral driver circuit of the driver board, such as an active matrix substrate
STFTや、表示部−周辺駆動回路一体型のLCDなどの電気光学装置における周辺駆動回路のトップゲート型MOSTFTなどの能動素子、さらには抵抗、インダクタンス、キャパシタンス等の受動素子のうちの少なくとも能動素子に用いているので、以下の(A)〜(G)に示す顕著な効果を有する。 STFT and display unit - active elements such top-gate type MOSTFT peripheral driver circuit in an electro-optical device such as a peripheral driver circuit of the integrated LCD, further resistance, inductance, at least the active element of the passive element capacitance, etc. because of the use, it has a significant effect shown in the following (a) ~ (G).

【0311】(A)単結晶シリコンと格子整合の良い物質層(例えば結晶性サファイア膜)を基板上に形成し、 [0311] The (A) single-crystal silicon lattice matched good material layer (such as crystalline sapphire film) is formed on a substrate,
その物質層をシードとしてヘテロエピタキシャル成長させることにより、540cm 2 /v・sec以上の高い電子移動度の単結晶シリコン層の如き単結晶半導体層が得られるので、高性能ドライバ内蔵の表示用薄膜半導体装置などの電気光学装置の製造が可能となる。 By hetero-epitaxial growth of the material layer as a seed, 540 cm 2 / v since such a single crystal semiconductor layer · sec or more high electron mobility of the single crystal silicon layer is obtained, high-performance driver built indicating thin film semiconductor device it is possible to manufacture the electro-optical device, such as.

【0312】(B)特に単結晶シリコン層は、従来のアモルファスシリコン層や多結晶シリコン層に比べて単結晶シリコン基板並の高い電子及び正孔移動度を有するので、これから得られる単結晶シリコントップゲート型M [0312] (B) in particular single crystal silicon layer has a high electron and hole mobility single crystal silicon substrate parallel compared to conventional amorphous silicon layer or polycrystalline silicon layer, monocrystalline silicon top obtained therefrom gate type M
OSTFTは、高いスイッチング特性〔望ましくはさらに、電界強度を緩和して低リーク電流化するLDD(Li OSTFT is higher switching characteristics [desirably further, LDD of low leakage current reduction to relax the electric field strength (Li
ghtly doped drain )構造〕を有するnMOS又はpM nMOS or pM having ghtly doped drain) structure]
OSTFT又はcMOSTFTからなる表示部と、高い駆動能力のcMOS、nMOS、又はpMOSTFT、 A display unit consisting of OSTFT or cMOSTFT, the high driving capability cMOS, nMOS, or pMOSTFT,
あるいはこれらの混在からなる周辺駆動回路部とを一体化した構成が可能となり、高画質、高精細、狭額縁、高効率、大画面の表示パネルが実現する。 Or configuration becomes possible by integrating a peripheral driving circuit portion comprising a mixture of these, high-quality, high-definition, narrow frame, high efficiency, display panel having a large screen to achieve. 特に、多結晶シリコンでは、LCD用TFTとして高い正孔移動度のp In particular, in the polycrystalline silicon, a high hole mobility as LCD for TFT p
MOSTFTを形成するのは難しいが、本発明による単結晶シリコン層では、正孔でも十分に高い移動度を示すため、電子と正孔とをそれぞれ単独に、あるいは双方を組み合わせて駆動する周辺駆動回路を作製することができ、これをnMOS又はpMOS又はcMOSのLDD Although it is difficult to form the MOSTFTs, the single crystal silicon layer according to the present invention, to show a sufficiently high mobility in the hole, electrons and holes and to singly or peripheral driving circuit for driving a combination of both, it is possible to produce, nMOS or pMOS or cMOS LDD of this
構造の表示部用TFTと一体化したパネルを実現できる。 The panel integrated with TFT display unit of the structure can be realized. また、小型〜中型パネルの場合には、周辺の一対の垂直駆動回路の一方を省略できる可能性がある。 In the case of small-medium size panels may be able to omit one of the pair of vertical driving circuit around.

【0313】(C)そして、前記した物質層をヘテロエピタキシャル成長のシードとして用い、かつこの物質層上に、半導体膜をレーザ照射処理することで単結晶シリコン層などの単結晶半導体層を形成できるから、基板上に低温で単結晶シリコン層などを均一に形成することができる。 [0313] (C) Then, using the above-mentioned material layer as a seed for heteroepitaxial growth, and on the material layer, since the semiconductor film can form a single crystal semiconductor layer such as monocrystalline silicon layer by laser irradiation treatment , it is possible to uniformly form such as a single crystal silicon layer at a low temperature on a substrate. したがって、歪点の比較的低いガラス基板や耐熱性有機基板などの入手し易く、低コストで物性も良好な基板を用いることができ、また基板の大型化も可能となる。 Accordingly, easily available, such as a relatively low glass substrate and heat-resistant organic substrate strain point, the physical properties at low cost can be used a good substrate and a larger substrate also becomes possible.

【0314】(D)固相成長法の場合のような中温で長時間(約600℃、十数時間)のアニールが不要となるから、生産性が高く、高価な製造設備が不要でコストダウンが可能になる。 [0314] (D) the intermediate temperature for a long time (about 600 ° C., ten hours) as in the case of solid-phase growth method from the annealing becomes unnecessary, high productivity, expensive manufacturing equipment is unnecessary cost It becomes possible.

【0315】(E)このヘテロエピタキシャル成長では、結晶性サファイア等の物質層の結晶性、レーザの照射エネルギーや照射時間など、さらには基板の加熱温度や冷却速度等の調整により、広範囲のP型又はN型の導電型と高移動度の単結晶シリコン層が容易に得られるので、Vth(しきい値)調整が容易になり、低抵抗化による高速動作も可能になる。 [0315] (E) In this heteroepitaxial growth, the crystallinity of the material layer, such as crystalline sapphire, such as a laser irradiation energy and irradiation time, further by adjusting such heating temperature and cooling rate of the substrate, a wide range of P-type or since N-type conductivity and the high mobility of the single crystal silicon layer is easily obtained, Vth (threshold) adjustment is facilitated, allowing even high-speed operation with low resistance.

【0316】(F)また、物質層上の半導体(アモルファスシリコン又は多結晶シリコン)膜、あるいはこれをレーザ照射処理することによって得られる単結晶半導体層(単結晶シリコン層)に、N型あるいはP型のキャリア不純物(ボロン、リン、アンチモン、ヒ素、ビスマス、アルミニウムなど)を混入(導入)すれば、単結晶半導体層(単結晶シリコン層)の不純物種及び/又はその濃度、すなわちP型/N型等の導電型及び/又はキャリア濃度を任意に制御することができる。 [0316] In addition (F), a semiconductor on material layer (amorphous silicon or polycrystalline silicon) film, or which a single crystal semiconductor layer obtained by laser irradiation process (single crystal silicon layer), N-type or P type carrier impurity (boron, phosphorus, antimony, arsenic, bismuth, aluminum, etc.) if mixed (introduction), impurity species and / or concentration of the single crystal semiconductor layer (monocrystalline silicon layer), i.e. P-type / N it is possible to arbitrarily control the conductivity type and / or the carrier concentration of the mold or the like.

【0317】(G)結晶性サファイア膜などの上記物質層は、様々な原子の拡散バリアになるため、ガラス基板からの不純物の拡散を抑制することができる。 [0317] (G) the substance layer, such as crystalline sapphire film to become a diffusion barrier of various atoms, it is possible to suppress the diffusion of impurities from the glass substrate.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施の形態によるLCD(液晶表示装置)の製造プロセスを工程順に示す断面図である。 1 is a cross-sectional view showing the manufacturing process in process order of the LCD according to the first embodiment of the present invention (liquid crystal display device).

【図2】同、LCDの製造プロセスを工程順に示す断面図である。 [2] the same, is a cross-sectional view showing the LCD manufacturing process in process order.

【図3】同、LCDの製造プロセスを工程順に示す断面図である。 [3] the cross-sectional views showing the LCD manufacturing process in process order.

【図4】同、LCDの製造プロセスを工程順に示す断面図である。 [4] the cross-sectional views showing the LCD manufacturing process in process order.

【図5】同、LCDの製造プロセスを工程順に示す断面図である。 [5] the cross-sectional views showing the LCD manufacturing process in process order.

【図6】同、LCDの要部断面図である。 [6] the, it is a fragmentary cross-sectional view of the LCD.

【図7】非晶質基板上のシリコン結晶成長の状況を説明するための概略斜視図である。 7 is a schematic perspective view for explaining the state of the silicon crystal growth on amorphous substrates.

【図8】グラフォエピタキシャル成長技術における、各種段差形状とシリコン成長方位を示す概略断面図。 [8] in graphoepitaxial growth technique, schematic cross-sectional view showing various stepped shape and the silicon growth orientation.

【図9】本発明の第1の実施の形態によるLCDの全体の概略レイアウトを示す斜視図である。 Is a perspective view showing the overall schematic layout of an LCD according to a first embodiment of the present invention; FIG.

【図10】同、LCDの等価回路図である。 [10] the is an equivalent circuit diagram of the LCD.

【図11】同、LCDの概略構成図である。 [11] the is a schematic block diagram of the LCD.

【図12】本発明の第2の実施の形態によるLCDの製造プロセスを工程順に示す断面図である。 Is a cross-sectional view showing the LCD manufacturing process in process order according to the second embodiment of the present invention; FIG.

【図13】同、LCDの要部断面図である。 [13] the, it is a fragmentary cross-sectional view of the LCD.

【図14】同、LCDの製造プロセスを工程順に示す断面図である。 [14] the cross-sectional views showing the LCD manufacturing process in process order.

【図15】本発明の第3の実施の形態によるLCDの要部断面図である。 It is a fragmentary cross-sectional view of a LCD according to a third embodiment of the present invention; FIG.

【図16】同、LCDの製造プロセスを工程順に示す断面図である。 [16] the cross-sectional views showing the LCD manufacturing process in process order.

【図17】同、LCDの製造プロセスを工程順に示す断面図である。 [17] the cross-sectional views showing the LCD manufacturing process in process order.

【図18】同、LCDの製造プロセスを工程順に示す断面図である。 [18] the cross-sectional views showing the LCD manufacturing process in process order.

【図19】同、LCDの製造プロセスを工程順に示す断面図である。 [19] the cross-sectional views showing the LCD manufacturing process in process order.

【図20】同、LCDの製造プロセスを工程順に示す断面図である。 [20] the cross-sectional views showing the LCD manufacturing process in process order.

【図21】同、LCDの製造プロセスを工程順に示す断面図である。 [21] the cross-sectional views showing the LCD manufacturing process in process order.

【図22】同、LCDの製造プロセスを工程順に示す断面図である。 [22] the cross-sectional views showing the LCD manufacturing process in process order.

【図23】同、LCDの製造プロセスを工程順に示す断面図である。 [23] the cross-sectional views showing the LCD manufacturing process in process order.

【図24】本発明の第4の実施の形態によるLCDの製造プロセスを工程順に示す断面図である。 Is a cross-sectional view showing the LCD manufacturing process in process order according to the fourth embodiment of FIG. 24 the present invention.

【図25】同、LCDの製造プロセスを工程順に示す断面図である。 [25] the cross-sectional views showing the LCD manufacturing process in process order.

【図26】同、LCDの製造プロセスを工程順に示す断面図である。 [26] the cross-sectional views showing the LCD manufacturing process in process order.

【図27】同、LCDの製造プロセスを工程順に示す断面図である。 [27] the cross-sectional views showing the LCD manufacturing process in process order.

【図28】同、LCDの製造プロセスを工程順に示す断面図である。 [28] the cross-sectional views showing the LCD manufacturing process in process order.

【図29】同、LCDの製造プロセスを工程順に示す断面図である。 [29] the cross-sectional views showing the LCD manufacturing process in process order.

【図30】同、LCDの製造時の要部断面図である。 [Figure 30] same, is a fragmentary cross-sectional view at the time of manufacture of the LCD.

【図31】同、LCDの製造時の要部断面図である。 [31] the sectional views showing the principal part during the manufacture of the LCD.

【図32】本発明の第5の実施の形態によるLCDの各種TFTを示す平面図又は断面図である。 32 is a plan view or cross-sectional view showing an LCD of various TFT according to a fifth embodiment of the present invention.

【図33】同、LCDの製造時の各種TFTを示す断面図である。 [33] the cross-sectional views showing various TFT during LCD manufacturing.

【図34】同、LCDの要部断面図である。 [34] the, it is a fragmentary cross-sectional view of the LCD.

【図35】本発明の第6の実施の形態によるLCDの要部断面図又は平面図である。 35 is a sixth cross sectional view or a plan view of an LCD according to an embodiment of the present invention.

【図36】同、LCDの各種TFTの要部断面図である。 [36] the, it is a fragmentary cross-sectional view of the LCD of various TFT.

【図37】同、LCDのTFTの等価回路図である。 [Figure 37] same, an equivalent circuit diagram of a LCD of a TFT.

【図38】本発明の第7の実施の形態によるLCDのT [Figure 38] LCD of T according to the seventh embodiment of the present invention
FTの要部断面図である。 It is a fragmentary cross-sectional view of FT.

【図39】本発明の第8の実施の形態によるLCDの製造プロセスを工程順に示す断面図である。 39 is a cross-sectional view showing the LCD manufacturing process in process order according to an eighth embodiment of the present invention.

【図40】同、LCDの製造プロセスを工程順に示す断面図である。 [Figure 40] same, is a cross-sectional view showing the LCD manufacturing process in process order.

【図41】同、LCDの製造プロセスを工程順に示す断面図である。 [Figure 41] same, is a cross-sectional view showing the LCD manufacturing process in process order.

【図42】同、LCDの製造プロセスを工程順に示す断面図である。 [Figure 42] same, is a cross-sectional view showing the LCD manufacturing process in process order.

【図43】同、LCDの製造プロセスを工程順に示す断面図である。 [43] the cross-sectional views showing the LCD manufacturing process in process order.

【図44】同、LCDの要部断面図である。 [Figure 44] same, is a fragmentary cross-sectional view of the LCD.

【図45】本発明の第9の実施の形態によるLCDの製造プロセスを工程順に示す断面図である。 It is a cross-sectional view showing the LCD manufacturing process in process order according to a ninth embodiment of Figure 45 the present invention.

【図46】同、LCDの要部断面図である。 [Figure 46] same, is a fragmentary cross-sectional view of the LCD.

【図47】同、LCDの製造プロセスを工程順に示す断面図である。 [Figure 47] same, is a cross-sectional view showing the LCD manufacturing process in process order.

【図48】本発明の第10の実施の形態によるLCDの要部断面図である。 It is a fragmentary cross-sectional view of a LCD according to a tenth embodiment of the FIG. 48 the present invention.

【図49】同、LCDの製造プロセスを工程順に示す断面図である。 [Figure 49] same, is a cross-sectional view showing the LCD manufacturing process in process order.

【図50】同、LCDの製造プロセスを工程順に示す断面図である。 [Figure 50] same, is a cross-sectional view showing the LCD manufacturing process in process order.

【図51】同、LCDの製造プロセスを工程順に示す断面図である。 [Figure 51] same, is a cross-sectional view showing the LCD manufacturing process in process order.

【図52】同、LCDの製造プロセスを工程順に示す断面図である。 [Figure 52] same, is a cross-sectional view showing the LCD manufacturing process in process order.

【図53】同、LCDの製造プロセスを工程順に示す断面図である。 [Figure 53] same, is a cross-sectional view showing the LCD manufacturing process in process order.

【図54】同、LCDの製造プロセスを工程順に示す断面図である。 [Figure 54] same, is a cross-sectional view showing the LCD manufacturing process in process order.

【図55】同、LCDの製造プロセスを工程順に示す断面図である。 [Figure 55] same, is a cross-sectional view showing the LCD manufacturing process in process order.

【図56】同、LCDの製造プロセスを工程順に示す断面図である。 [Figure 56] same, is a cross-sectional view showing the LCD manufacturing process in process order.

【図57】本発明の第11の実施の形態によるLCDの製造プロセスを工程順に示す断面図である。 FIG. 57 is a sectional view showing the LCD manufacturing process in process order according to an eleventh embodiment of the present invention.

【図58】同、LCDの製造プロセスを工程順に示す断面図である。 [Figure 58] same, is a cross-sectional view showing the LCD manufacturing process in process order.

【図59】同、LCDの製造プロセスを工程順に示す断面図である。 [Figure 59] same, is a cross-sectional view showing the LCD manufacturing process in process order.

【図60】本発明の第12の実施の形態によるLCDの要部断面図又は平面図である。 Figure 60 is a fragmentary cross-sectional view or a plan view of a LCD according to a twelfth embodiment of the present invention.

【図61】同、LCDの各種TFTの要部断面図である。 [Figure 61] same, is a fragmentary cross-sectional view of the LCD of various TFT.

【図62】本発明の第13の実施の形態によるLCDの各部TFTの組み合わせを示す図である。 FIG. 62 is a thirteenth diagram showing a combination of a LCD of each unit TFT according to an embodiment of the present invention.

【図63】同、LCDの各部TFTの組み合わせを示す図である。 [Figure 63] same is a diagram showing a combination of a LCD of each unit TFT.

【図64】同、LCDの各部TFTの組み合わせを示す図である。 [Figure 64] same is a diagram showing a combination of a LCD of each unit TFT.

【図65】同、LCDの各部TFTの組み合わせを示す図である。 [Figure 65] same is a diagram showing a combination of a LCD of each unit TFT.

【図66】同、LCDの各部TFTの組み合わせを示す図である。 [Figure 66] same is a diagram showing a combination of a LCD of each unit TFT.

【図67】同、LCDの各部TFTの組み合わせを示す図である。 [Figure 67] same is a diagram showing a combination of a LCD of each unit TFT.

【図68】同、LCDの各部TFTの組み合わせを示す図である。 [Figure 68] same is a diagram showing a combination of a LCD of each unit TFT.

【図69】同、LCDの各部TFTの組み合わせを示す図である。 [Figure 69] same is a diagram showing a combination of a LCD of each unit TFT.

【図70】同、LCDの各部TFTの組み合わせを示す図である。 [Figure 70] same is a diagram showing a combination of a LCD of each unit TFT.

【図71】本発明の第14の実施の形態によるLCDの概略レイアウト図である。 Figure 71 is a fourteenth schematic layout diagram of an LCD according to an embodiment of the present invention.

【図72】同、LCDの各部TFTの組み合わせを示す図である。 [Figure 72] same is a diagram showing a combination of a LCD of each unit TFT.

【図73】本発明の第15の実施の形態によるデバイスの概略レイアウト図である。 Figure 73 is a schematic layout diagram of a device according to a fifteenth embodiment of the present invention.

【図74】本発明の第16の実施の形態によるEL及びFEDの要部断面図である。 Figure 74 is a 16th cross sectional view of the EL and FED according to an embodiment of the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

1…基板、4…段差、7…単結晶シリコン層、9…スパッタ膜、11…ゲート電極、12…ゲート酸化膜、1 1 ... substrate, 4 ... step, 7 ... monocrystalline silicon layer, 9 ... sputtered film, 11 ... gate electrode, 12 ... gate oxide film, 1
4,17…N型不純物イオン、15…LDD部、18, 4, 17 ... N-type impurity ions, 15 ... LDD portion, 18,
19…N +型ソース又はドレイン領域、21…P型不純物イオン、22,23…P +ソース又はドレイン領域、 19 ... N + -type source or drain region, 21 ... P-type impurity ions, 22, 23 ... P + source and drain regions,
25,36…絶縁膜、26,27,31,41…電極、 25, 36 ... insulating film, 26,27,31,41 ... electrode,
29…反射膜、30…LCD(TFT)基板、50…結晶性サファイア膜 29 ... reflecting film, 30 ... LCD (TFT) substrate, 50 ... crystalline sapphire film

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 7識別記号 FI テーマコート゛(参考) H01L 29/786 H01L 29/78 612B 5F110 21/336 613A 616A 616M 617N 627G Fターム(参考) 2H090 HA03 HB03X HB07X HD02 HD03 HD05 HD06 JA02 JB03 JB04 JC01 JD01 KA05 KA06 KA08 KA09 KA11 KA14 KA15 LA04 LA15 2H091 FA02Y FA11Z FA35Y FD04 GA07 GA13 GA16 HA07 HA08 HA10 HA11 HA12 LA11 LA15 2H092 GA59 HA28 JA24 JA25 JA26 JA35 JA36 JA38 JA39 JB03 JB44 JB52 JB56 JB58 KA03 KA04 KA05 KA10 KA12 KA18 KA19 MA04 MA05 MA07 MA08 MA18 MA19 MA24 MA27 MA30 MA37 MA41 NA04 NA07 NA19 NA21 NA27 PA01 PA06 PA08 PA09 PA10 PA11 PA13 2H093 NA16 NA42 NA43 NC22 NC28 NC29 NC33 NC34 NC50 ND17 NE06 NF05 NF06 NF11 NF13 NF14 NF19 NF20 5F052 AA02 BB01 BB07 DA02 GA01 GB06 HA08 JA01 JA10 5F110 AA01 AA06 ────────────────────────────────────────────────── ─── front page of the continuation (51) Int.Cl. 7 identification mark FI theme Court Bu (reference) H01L 29/786 H01L 29/78 612B 5F110 21/336 613A 616A 616M 617N 627G F -term (reference) 2H090 HA03 HB03X HB07X HD02 HD03 HD05 HD06 JA02 JB03 JB04 JC01 JD01 KA05 KA06 KA08 KA09 KA11 KA14 KA15 LA04 LA15 2H091 FA02Y FA11Z FA35Y FD04 GA07 GA13 GA16 HA07 HA08 HA10 HA11 HA12 LA11 LA15 2H092 GA59 HA28 JA24 JA25 JA26 JA35 JA36 JA38 JA39 JB03 JB44 JB52 JB56 JB58 KA03 KA04 KA05 KA10 KA12 KA18 KA19 MA04 MA05 MA07 MA08 MA18 MA19 MA24 MA27 MA30 MA37 MA41 NA04 NA07 NA19 NA21 NA27 PA01 PA06 PA08 PA09 PA10 PA11 PA13 2H093 NA16 NA42 NA43 NC22 NC28 NC29 NC33 NC34 NC50 ND17 NE06 NF05 NF06 NF11 NF13 NF14 NF19 NF20 5F052 AA02 BB01 BB07 DA02 GA01 GB06 HA08 JA01 JA10 5F110 AA01 AA06 AA08 AA17 AA18 BB02 BB04 CC02 CC06 CC08 DD01 DD02 DD04 DD07 DD12 DD13 DD14 DD17 DD21 DD24 EE03 EE04 EE06 EE23 EE28 EE30 EE44 FF01 FF02 FF03 FF09 FF10 FF29 FF30 GG01 GG02 GG04 GG12 GG13 GG15 GG17 GG25 GG32 GG43 GG45 GG52 HJ01 HJ13 HJ23 HL03 HL06 HL07 HL11 HL23 HL27 HM12 HM15 NN03 NN04 NN23 NN24 NN25 NN27 NN35 NN46 NN54 NN71 NN72 NN73 NN78 PP03 PP04 PP06 PP08 PP23 PP27 PP36 QQ04 QQ05 QQ09 QQ11 QQ12 QQ19 AA08 AA17 AA18 BB02 BB04 CC02 CC06 CC08 DD01 DD02 DD04 DD07 DD12 DD13 DD14 DD17 DD21 DD24 EE03 EE04 EE06 EE23 EE28 EE30 EE44 FF01 FF02 FF03 FF09 FF10 FF29 FF30 GG01 GG02 GG04 GG12 GG13 GG15 GG17 GG25 GG32 GG43 GG45 GG52 HJ01 HJ13 HJ23 HL03 HL06 HL07 HL11 HL23 HL27 HM12 HM15 NN03 NN04 NN23 NN24 NN25 NN27 NN35 NN46 NN54 NN71 NN72 NN73 NN78 PP03 PP04 PP06 PP08 PP23 PP27 PP36 QQ04 QQ05 QQ09 QQ11 QQ12 QQ19

Claims (190)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 画素電極が配された表示部と、この表示部の周辺に配された周辺駆動回路部とを第1の基板上に有し、この第1の基板と第2の基板との間に所定の光学材料を介在させてなる電気光学装置において、 前記第1の基板の一方の面上に、単結晶半導体と格子整合の良い物質層が形成され、 この物質層を含む前記第1の基板上に、前記物質層上に形成された半導体からなる膜が、レーザ照射処理によって加熱溶融されさらに冷却固化されることにより、前記物質層をシードとしてヘテロエピタキシャル成長することによってなる単結晶半導体層が形成され、 この単結晶半導体層が能動素子及び受動素子のうちの少なくとも能動素子を構成していることを特徴とする電気光学装置。 And 1. A display unit having a pixel electrode arranged, and a peripheral driving circuit portion disposed on the periphery of the display unit on the first substrate, the first substrate and the second substrate in the electro-optical device in which is interposed a predetermined optical material between, on one surface of said first substrate, good material layer of single-crystal semiconductor lattice matched is formed, the first containing the material layer on one of the substrate, the film made of semiconductor formed on the material layer by being further cooled and solidified is heated and melted by the laser irradiation treatment, a single crystal semiconductor formed by heteroepitaxial growth of the material layer as a seed layer is formed, the electro-optical device characterized in that it constitutes at least an active element of the single crystal semiconductor layer is an active element and a passive element.
  2. 【請求項2】 前記半導体からなる膜がアモルファスシリコン又は多結晶シリコンであり、前記単結晶半導体層が単結晶シリコン層である、請求項1記載の電気光学装置。 2. A film made of the semiconductor is amorphous silicon or polycrystalline silicon, the single crystal semiconductor layer is a single crystal silicon layer, an electro-optical device according to claim 1.
  3. 【請求項3】 前記単結晶半導体層は、N型あるいはP Wherein the single crystal semiconductor layer, N-type or P
    型のキャリア不純物が混入されたことによってその比抵抗が調整されてなる、請求項2記載の電気光学装置。 Type of the specific resistance by the carrier impurity is mixed is formed by adjusting an electro-optical device according to claim 2.
  4. 【請求項4】 前記単結晶半導体層をチャネル領域、ソース領域、及びドレイン領域とし、前記チャネル領域の上部にゲート部を有する、トップゲート型の第1の薄膜トランジスタが前記周辺駆動回路部の少なくとも一部を構成している、請求項2記載の電気光学装置。 Wherein said single crystal semiconductor layer a channel region, a source region and a drain region, wherein a gate portion at the top of the channel region, at least one first thin film transistor is the peripheral driving circuit portion of the top gate type parts constituting the electro-optical device according to claim 2, wherein.
  5. 【請求項5】 前記第1の基板として絶縁基板が用いられ、前記物質層がサファイア、スピネル構造体、フッ化カルシウム、フッ化ストロンチウム、フッ化バリウム、 Wherein the insulating substrate is used as the first substrate, the material layer is sapphire, spinel structure, calcium fluoride, strontium fluoride, barium fluoride,
    リン化ボロン、酸化イットリウム及び酸化ジルコニアからなる群より選ばれた物質で形成されている、請求項2 Phosphide boron, are formed in selected from the group consisting of yttrium oxide and zirconium oxide material, according to claim 2
    記載の電気光学装置。 The electro-optical device according.
  6. 【請求項6】 前記第1の基板と前記単結晶半導体層との間に拡散バリア層が設けられてなる、請求項2記載の電気光学装置。 6. The diffusion barrier layer is provided between said first substrate said single crystal semiconductor layer, an electro-optical device according to claim 2.
  7. 【請求項7】 前記単結晶シリコン層下の前記ゲート部が、その側端部にて台形状になっている、請求項2記載の電気光学装置。 Wherein said said gate portion below the single crystal silicon layer, has a trapezoidal shape at its lateral ends, the electro-optical device according to claim 2.
  8. 【請求項8】 前記周辺駆動回路部において、前記第1 8. The peripheral driving circuit portion, the first
    の薄膜トランジスタ以外に、多結晶又はアモルファスシリコン層をチャネル領域とし、このチャネル領域の上部及び/又は下部にゲート部を有するトップゲート型、ボトムゲート型又はデュアルゲート型の薄膜トランジスタ、あるいは、前記単結晶シリコン層又は多結晶シリコン層又はアモルファスシリコン層を用いたダイオード、 Besides a thin film transistor, a polycrystalline or amorphous silicon layer as a channel region, a top gate type having a gate portion in the upper and / or lower part of the channel region, a bottom gate type or dual gate type thin film transistor or the single crystal silicon layer or polycrystalline silicon layer or amorphous silicon layer diode using,
    抵抗、キャパシタンス、インダクタンス素子などが設けられている、請求項4記載の電気光学装置。 Resistance, capacitance, etc. inductance element is provided, an electro-optical device according to claim 4, wherein.
  9. 【請求項9】 前記表示部において、前記画素電極をスイッチングするためのスイッチング素子が前記第1の基板上に設けられている、請求項4記載の電気光学装置。 9. The display unit, a switching element for switching the pixel electrode is provided on said first substrate, an electro-optical device according to claim 4, wherein.
  10. 【請求項10】 前記第1の薄膜トランジスタが、チャネル領域の上部及び/又は下部にゲート部を有するトップゲート型、ボトムゲート型、又はデュアルゲート型のうちのトップゲート型であり、かつ、前記スイッチング素子が、チャネル領域の上部及び/又は下部にゲート部を有するトップゲート型、ボトムゲート型、又はデュアルゲート型の第2の薄膜トランジスタである、請求項9 Wherein said first thin film transistor is a top gate type having a gate portion in the upper and / or lower part of the channel region, a top gate type of bottom-gate type, or dual gate type, and the switching element, a top gate type having a gate portion in the upper and / or lower part of the channel region, a bottom gate type, or dual gate type second thin film transistor of claim 9,
    記載の電気光学装置。 The electro-optical device according.
  11. 【請求項11】 前記チャネル領域の下部に設けられたゲート電極は耐熱性材料で形成されている、請求項10 11. A gate electrode provided on a lower portion of the channel region is formed of a heat resistant material, according to claim 10
    記載の電気光学装置。 The electro-optical device according.
  12. 【請求項12】 前記周辺駆動回路部及び前記表示部の薄膜トランジスタがnチャネル型、pチャネル型、又は相補型の絶縁ゲート電界効果トランジスタを構成している、請求項10記載の電気光学装置。 12. The peripheral driving circuit portion and the thin film transistor is n-channel type of the display unit, p-channel type, or a complementary insulating constitute a gate field effect transistor, an electro-optical device according to claim 10.
  13. 【請求項13】 前記周辺駆動回路部の前記薄膜トランジスタが相補型とnチャネル型との組、相補型とpチャネル型との組、又は相補型とnチャネル型とpチャネル型との組からなる、請求項12記載の電気光学装置。 Wherein said thin film transistor of the peripheral driving circuit portion is composed of a set of the set, a set of complementary type and p-channel type, or a complementary n-channel type and a p-channel complementary type and n-channel type the electro-optical device according to claim 12.
  14. 【請求項14】 前記周辺駆動回路部及び/又は前記表示部の薄膜トランジスタの少なくとも一部がLDD構造を有し、このLDD構造がゲートとソースあるいはドレインとの間にLDD部を有するシングルタイプ、又はゲートとソース及びドレインとの間にそれぞれLDD部を有するダブルタイプである、請求項10記載の電気光学装置。 14. at least partially LDD structure of a thin film transistor of the peripheral driving circuit portion and / or the display unit, a single type having an LDD portion between the LDD structure gate and the source or drain, or respectively between the gate and the source and drain is a double type having an LDD portion, an electro-optical device according to claim 10.
  15. 【請求項15】 前記周辺駆動回路部及び/又は前記表示部の薄膜トランジスタが、シングルゲート又はマルチゲートに構成され、マルチゲートの場合には、チャネル領域内に2以上の分岐した同電位の、又は分割された異電位又は同電位のゲート電極を有する、請求項10記載の電気光学装置。 15. The peripheral driving circuit portion and / or the thin film transistors of the display unit is configured to the single gate or multi-gate, in the case of multi-gate is of the same potential which is 2 or more branches in the channel region, or divided with the gate electrode of the different potentials or the same potential, electro-optical device according to claim 10.
  16. 【請求項16】 前記周辺駆動回路部及び/又は前記表示部のn又はpチャネル型の薄膜トランジスタがデュアルゲート型であるときには、上部又は下部ゲート電極が電気的にオープンとされるかあるいは任意の負電圧(n When 16. n or p-channel type thin film transistor of the peripheral driving circuit portion and / or the display unit is a dual gate type, or any negative upper or lower gate electrode are electrically open voltage (n
    チャネル型の場合)又は正電圧(pチャネル型の場合) For channel) or a positive voltage (in the case of p-channel type)
    が印加され、ボトムゲート型又はトップゲート型の薄膜トランジスタとして動作される、請求項10記載の電気光学装置。 There is applied, a bottom-gate structure or be operated as a top gate thin film transistor, an electro-optical device according to claim 10.
  17. 【請求項17】 前記周辺駆動回路部の薄膜トランジスタがnチャネル型、pチャネル型、又は相補型の前記第1の薄膜トランジスタであり、前記表示部の薄膜トランジスタが、単結晶シリコン層をチャネル領域とするときにはnチャネル型、pチャネル型、又は相補型であり、 17. The peripheral driving circuit portion TFTs are n-channel type, p-channel type, or a complementary first thin film transistor, the thin film transistor of the display unit, the single-crystal silicon layer when the channel region n-channel type, a p-channel type, or complementary,
    多結晶シリコン層をチャネル領域とするときにはnチャネル型、pチャネル型、又は相補型であり、アモルファスシリコン層をチャネル領域とするときにはnチャネル型、pチャネル型、又は相補型である、請求項12記載の電気光学装置。 n-channel type when the polycrystalline silicon layer as a channel region, p-channel type, or a complementary, an n-channel type, p-channel type, or complementary type when the amorphous silicon layer as a channel region, claim 12 the electro-optical device according.
  18. 【請求項18】 前記第1の基板及び/又はその上の膜に段差が形成され、この段差を形成した第1の基板上に前記物質層が形成され、この物質層上に前記単結晶半導体層が形成されている、請求項2記載の電気光学装置。 18. step on said first substrate and / or film thereon are formed, the said material layer on a first substrate step was formed is formed, the single crystal semiconductor on the material layer layer is formed, the electro-optical device according to claim 2.
  19. 【請求項19】 断面において底面に対し側面が直角状もしくは下端側へ傾斜状となるような凹部として前記段差が形成され、この段差が前記物質層と共に前記単結晶シリコン層のエピタキシャル成長時のシードとなっている、請求項18記載の電気光学装置。 19. The stepped as recesses, such as the bottom surface to the side surface is inclined to the right-angled or lower side in the cross section is formed, and seeds during the epitaxial growth of the step is the single-crystal silicon layer together with the material layer going on, the electro-optical device according to claim 18, wherein.
  20. 【請求項20】 前記第1の基板及び/又はその上の膜に段差が形成され、この段差を形成した第1の基板上に前記物質層が形成され、この物質層上に前記単結晶半導体層が形成されている、請求項4記載の電気光学装置。 20. is film level difference is formed on the first substrate and / or, the said material layer on a first substrate step was formed is formed, the single crystal semiconductor on the material layer layer is formed, the electro-optical device according to claim 4, wherein.
  21. 【請求項21】 前記第1の薄膜トランジスタが、前記第1の基板及び/又はその上の膜に形成された前記段差による基板凹部内及び/又は外に設けられている、請求項20記載の電気光学装置。 21. The first thin film transistor, wherein the first substrate and / or is provided within and / or outside the substrate recess by the step formed on the film thereon, electrical of claim 20, wherein optical device.
  22. 【請求項22】 前記段差が、前記能動素子である薄膜トランジスタのチャネル領域、ソース領域及びドレイン領域で形成される素子領域の少なくとも一辺に沿って形成されている、請求項20記載の電気光学装置。 22. the step of the channel region of the an active element TFT, are formed along at least one side of the element region formed by the source region and the drain region, the electro-optical device according to claim 20, wherein.
  23. 【請求項23】 前記物質層に段差が形成され、この段差を含む前記物質層上に前記単結晶シリコン層が形成されている、請求項2記載の電気光学装置。 23. step is formed on the material layer, wherein on the material layer the single crystal silicon layer is formed comprising the step, an electro-optical device according to claim 2.
  24. 【請求項24】 断面において底面に対し側面が直角状もしくは下端側へ傾斜状となるような凹部として前記段差が形成され、この段差が前記物質層と共に前記単結晶シリコン層のエピタキシャル成長時のシードとなっている、請求項21記載の電気光学装置。 24. The stepped as recesses, such as the bottom surface to the side surface is inclined to the right-angled or lower side in the cross section is formed, and seeds during the epitaxial growth of the step is the single-crystal silicon layer together with the material layer going on, the electro-optical device according to claim 21, wherein.
  25. 【請求項25】 前記物質層に段差が形成され、この段差を含む前記物質層上に前記単結晶シリコン層が形成されている、請求項4記載の電気光学装置。 25. step is formed on the material layer, wherein on the material layer the single crystal silicon layer is formed comprising the step, an electro-optical device according to claim 4, wherein.
  26. 【請求項26】 前記第1の薄膜トランジスタが、前記第1の基板及び/又はその上の膜に形成された前記段差による基板凹部内及び/又は外に設けられている、請求項25記載の電気光学装置。 26. The method of claim 25, wherein the first thin film transistor, wherein the first substrate and / or is provided within and / or outside the substrate recess by the step formed on the film thereon, electrical of claim 25, wherein optical device.
  27. 【請求項27】 前記段差が、前記能動素子である薄膜トランジスタのチャネル領域、ソース領域及びドレイン領域で形成される素子領域の少なくとも一辺に沿って形成されている、請求項23記載の電気光学装置。 27. The method of claim 26, wherein the step of the channel region of the an active element TFT, are formed along at least one side of the element region formed by the source region and the drain region, the electro-optical device according to claim 23, wherein.
  28. 【請求項28】 前記第1の基板及び/又はその上の膜に段差が形成され、この段差を含む前記第1の基板上に単結晶、多結晶又はアモルファスシリコン層が形成され、前記第2の薄膜トランジスタが、前記単結晶、多結晶又はアモルファスシリコン層をチャネル領域、ソース領域及びドレイン領域とし、前記チャネル領域の上部及び/又は下部にゲート部を有する、請求項10記載の電気光学装置。 28. step is formed on the first substrate and / or film thereon, a single crystal on the first substrate including the step, polycrystalline or amorphous silicon layer is formed, the second of the thin film transistor, the single crystal, polycrystalline or amorphous silicon layer as a channel region, a source region and a drain region, having a gate portion upper and / or below the channel region, the electro-optical device according to claim 10.
  29. 【請求項29】 断面において底面に対し側面が直角状もしくは下端側へ傾斜状となるような凹部として前記段差が形成され、この段差が前記物質層と共に前記単結晶半導体層のエピタキシャル成長時のシードとなっている、請求項28記載の電気光学装置。 29. The stepped as recesses, such as the bottom surface to the side surface is inclined to the right-angled or lower side in the cross section is formed, and seeds during the epitaxial growth of the step is the single-crystal semiconductor layer together with the material layer going on, the electro-optical device according to claim 28.
  30. 【請求項30】 前記第1及び/又は第2の薄膜トランジスタのソース又はドレイン電極が前記段差を含む領域上に形成されている、請求項28記載の電気光学装置。 30. The first and / or the source or drain electrode of the second thin film transistor is formed on a region including the step, the electro-optical device according to claim 28.
  31. 【請求項31】 前記第2の薄膜トランジスタが、前記第1の基板及び/又はその上の膜に形成された前記段差による基板凹部内及び/又は外に設けられている、請求項28記載の電気光学装置。 31. The second thin film transistor, wherein the first substrate and / or is provided within and / or outside the substrate recess by the step formed on the film thereon, electrical of claim 28 optical device.
  32. 【請求項32】 前記段差が、前記第2の薄膜トランジスタの前記チャネル領域、前記ソース領域、及び前記ドレイン領域で形成される素子領域の少なくとも一辺に沿って形成されている、請求項28記載の電気光学装置。 32. The level difference, said channel region of the second thin film transistor, the source region, and are formed along at least one side of the drain region element region formed in electrical of claim 28 optical device.
  33. 【請求項33】 前記単結晶、多結晶、又はアモルファスシリコン層下のゲート電極がその側端部にて台形状になっている、請求項28記載の電気光学装置。 33. The single crystal, polycrystalline, or a gate electrode below the amorphous silicon layer is in the trapezoidal shape at its lateral ends, the electro-optical device according to claim 28.
  34. 【請求項34】 前記第1の基板と前記単結晶、多結晶、又はアモルファスシリコン層との間に拡散バリア層が設けられている、請求項28記載の電気光学装置。 34. The single crystal and the first substrate, polycrystalline, or diffusion barrier layer between the amorphous silicon layer is provided, an electro-optical device according to claim 28.
  35. 【請求項35】 前記第1の基板がガラス基板又は耐熱性有機基板である、請求項2記載の電気光学装置。 35. The first substrate is a glass substrate or a heat resistant organic substrate, an electro-optical device according to claim 2.
  36. 【請求項36】 前記第1の基板が光学的に不透明又は透明である、請求項2記載の電気光学装置。 36. The first substrate is optically opaque or transparent, electro-optical device according to claim 2.
  37. 【請求項37】 前記画素電極が反射型又は透過型の表示部用として設けられている、請求項2記載の電気光学装置。 37. The pixel electrode is provided as a display portion of the reflective or transmissive, electro-optical device according to claim 2.
  38. 【請求項38】 前記表示部が前記画素電極とカラーフィルタ層との積層構造を有している、請求項2記載の電気光学装置。 38. The display unit has a stacked structure of the pixel electrode and the color filter layer, an electro-optical device according to claim 2.
  39. 【請求項39】 前記画素電極が反射電極であるときには、樹脂膜に凹凸が形成され、この上に画素電極が設けられ、また前記画素電極が透明電極であるときには、透明平坦化膜によって表面が平坦化され、この平坦化面上に前記画素電極が設けられている、請求項2記載の電気光学装置。 When 39. wherein the pixel electrode is a reflective electrode, unevenness is formed in the resin film, the upper pixel electrode is provided, also when the pixel electrode is a transparent electrode, the surface of a transparent flattening film It is flattened, the said pixel electrode on the planarization surface is provided, an electro-optical device according to claim 2.
  40. 【請求項40】 前記表示部が前記スイッチング素子による駆動で発光又は調光を行うように構成された、請求項9記載の電気光学装置。 40. The display unit is configured to perform light emission or dimming driving by the switching element, an electro-optical device according to claim 9.
  41. 【請求項41】 前記表示部に複数の前記画素電極がマトリクス状に配列され、これらの画素電極のそれぞれに前記スイッチング素子が接続されている、請求項9記載の電気光学装置。 41. plurality of the pixel electrodes on the display unit are arranged in a matrix, wherein the switching element is connected, the electro-optical device according to claim 9, wherein in each of these pixel electrodes.
  42. 【請求項42】 液晶表示装置、エレクトロルミネセンス表示装置、電界放出型表示装置、発光ポリマー表示装置、発光ダイオード表示装置などとして構成された、請求項2記載の電気光学装置。 42. A liquid crystal display device, an electroluminescent display device, a field emission type display device, light emitting polymer display device, light emitting diode display is configured device as such, the electro-optical device according to claim 2.
  43. 【請求項43】 前記第1の基板上には、前記周辺駆動回路部及び/又は表示部の動作を制御する制御部が設けられている、請求項1記載の電気光学装置。 43. on the first substrate, the control unit for controlling the operation of the peripheral drive circuit portion and / or the display unit is provided, an electro-optical device according to claim 1.
  44. 【請求項44】 前記制御部は、CPU、メモリ、又はこれらを混載してなるシステムLSIから構成されてなる、請求項43記載の電気光学装置。 44. the control section, CPU, memory, or formed by constituting them from the system LSI formed by mixed electro-optical device according to claim 43, wherein.
  45. 【請求項45】 画素電極が配された表示部と、この表示部の周辺に配された周辺駆動回路部とを基板上に有する、電気光学装置用の駆動基板において、 前記基板の一方の面上に、単結晶半導体と格子整合の良い物質層が形成され、 この物質層を含む前記基板上に、前記物質層上に形成された半導体からなる膜が、レーザ照射処理によって加熱溶融されさらに冷却固化されることにより、前記物質層をシードとしてヘテロエピタキシャル成長することによってなる単結晶半導体層が形成され、 この単結晶半導体層が能動素子及び受動素子のうちの少なくとも能動素子を構成していることを特徴とする電気光学装置用の駆動基板。 And 45. A display unit having a pixel electrode arranged, and a peripheral driving circuit portion disposed on the periphery of the display portion on the substrate, the drive substrate for an electro-optical device, one surface of the substrate above, it is formed is a single crystal semiconductor lattice matched good material layer, the material layer on the substrate comprising a film made of a semiconductor formed on said material layer further cooled are heated and melted by the laser irradiation process by being solidified, the made by growing heteroepitaxial material layer as a seed single crystal semiconductor layer is formed, that the single crystal semiconductor layer constitutes at least active elements of active and passive elements drive substrate for an electro-optical device according to claim.
  46. 【請求項46】 前記半導体からなる膜がアモルファスシリコン又は多結晶シリコンであり、前記単結晶半導体層が単結晶シリコン層である、請求項45記載の電気光学装置用の駆動基板。 46. ​​A film made of the semiconductor is amorphous silicon or polycrystalline silicon, the single crystal semiconductor layer is a single crystal silicon layer, a driving substrate for an electro-optical device according to claim 45, wherein.
  47. 【請求項47】 前記単結晶半導体層は、N型あるいはP型のキャリア不純物が混入されたことによってその比抵抗が調整されてなる、請求項46記載の電気光学装置用の駆動基板。 47. The single crystal semiconductor layer, N-type or P-type carrier impurity is formed by adjusting its resistivity by being mixed in, the drive substrate for an electro-optical device according to claim 46.
  48. 【請求項48】 前記単結晶半導体層をチャネル領域、 48. the single crystal semiconductor layer channel region,
    ソース領域、及びドレイン領域とし、前記チャネル領域の上部にゲート部を有する、トップゲート型の第1の薄膜トランジスタが前記周辺駆動回路部の少なくとも一部を構成している、請求項46記載の電気光学装置用の駆動基板。 A source region and a drain region, having a gate portion at the top of the channel region, the first thin film transistor of the top gate type constitutes at least a part of the peripheral driving circuit portion, an electro-optical of claim 46 driving substrate for the device.
  49. 【請求項49】 前記基板として絶縁基板が用いられ、 49. The insulating substrate is used as the substrate,
    前記物質層がサファイア、スピネル構造体、フッ化カルシウム、フッ化ストロンチウム、フッ化バリウム、リン化ボロン、酸化イットリウム及び酸化ジルコニアからなる群より選ばれた物質で形成されている、請求項46記載の電気光学装置用の駆動基板。 The material layer is sapphire, spinel structure, calcium fluoride, strontium fluoride, barium fluoride, phosphorus boron, are formed in selected from the group consisting of yttrium oxide and zirconium oxide material, according to claim 46 drive substrate for an electro-optical device.
  50. 【請求項50】 前記基板と前記単結晶半導体層との間に拡散バリア層が設けられてなる、請求項46記載の電気光学装置用の駆動基板。 50. A diffusion barrier layer is provided between the substrate and the single crystal semiconductor layer, a driving substrate for an electro-optical device according to claim 46.
  51. 【請求項51】 前記単結晶シリコン層下の前記ゲート部が、その側端部にて台形状になっている、請求項46 51. The gate portion below the monocrystalline silicon layer, has at its side end portions in a trapezoidal shape, claim 46
    記載の電気光学装置用の駆動基板。 Drive substrate for an electro-optical device according.
  52. 【請求項52】 前記周辺駆動回路部において、前記第1の薄膜トランジスタ以外に、多結晶又はアモルファスシリコン層をチャネル領域とし、このチャネル領域の上部及び/又は下部にゲート部を有するトップゲート型、 In 52. The peripheral driving circuit portion, in addition to the first thin film transistor, a polycrystalline or amorphous silicon layer as a channel region, a top gate type having a gate portion in the upper and / or lower part of the channel region,
    ボトムゲート型又はデュアルゲート型の薄膜トランジスタ、あるいは、前記単結晶シリコン層又は多結晶シリコン層又はアモルファスシリコン層を用いたダイオード、 Bottom gate type or dual gate type thin film transistor or the single crystal silicon layer or polycrystalline silicon layer or amorphous silicon layer diode using,
    抵抗、キャパシタンス、インダクタンス素子などが設けられている、請求項48記載の電気光学装置用の駆動基板。 Resistance, capacitance, etc. inductance element is provided, the drive substrate for an electro-optical device according to claim 48, wherein.
  53. 【請求項53】 前記表示部において、前記画素電極をスイッチングするためのスイッチング素子が前記基板上に設けられている、請求項48記載の電気光学装置用の駆動基板。 In 53. The display unit, a switching element for switching the pixel electrode is provided on the substrate, driving the substrate for an electro-optical device according to claim 48, wherein.
  54. 【請求項54】 前記第1の薄膜トランジスタが、チャネル領域の上部及び/又は下部にゲート部を有するトップゲート型、ボトムゲート型、又はデュアルゲート型のうちのトップゲート型であり、かつ、前記スイッチング素子が、チャネル領域の上部及び/又は下部にゲート部を有するトップゲート型、ボトムゲート型、又はデュアルゲート型の第2の薄膜トランジスタである、請求項5 54. The first thin film transistor is a top gate type having a gate portion in the upper and / or lower part of the channel region, a top gate type of bottom-gate type, or dual gate type, and the switching element, a top gate type having a gate portion in the upper and / or lower part of the channel region, a bottom gate type, or dual gate type second thin film transistor of claim 5
    3記載の電気光学装置用の駆動基板。 3 drive substrate for an electro-optical device according.
  55. 【請求項55】 前記チャネル領域の下部に設けられたゲート電極は耐熱性材料で形成されている、請求項54 55. A gate electrode provided on a lower portion of the channel region is formed of a heat resistant material, according to claim 54
    記載の電気光学装置用の駆動基板。 Drive substrate for an electro-optical device according.
  56. 【請求項56】 前記周辺駆動回路部及び前記表示部の薄膜トランジスタがnチャネル型、pチャネル型、又は相補型の絶縁ゲート電界効果トランジスタを構成している、請求項54記載の電気光学装置用の駆動基板。 56. The peripheral driving circuit portion and the thin film transistor is n-channel type of the display unit, p-channel type, or constitute an insulated gate field effect transistor of the complementary, the electro-optical device according to claim 54 driving substrate.
  57. 【請求項57】 前記周辺駆動回路部の前記薄膜トランジスタが相補型とnチャネル型との組、相補型とpチャネル型との組、又は相補型とnチャネル型とpチャネル型との組からなる、請求項56記載の電気光学装置用の駆動基板。 57. The TFT of the peripheral driving circuit portion is composed of a set of the set, a set of complementary type and p-channel type, or a complementary n-channel type and a p-channel complementary type and n-channel type , driving the substrate for an electro-optical device according to claim 56, wherein.
  58. 【請求項58】 前記周辺駆動回路部及び/又は前記表示部の薄膜トランジスタの少なくとも一部がLDD構造を有し、このLDD構造がゲートとソースあるいはドレインとの間にLDD部を有するシングルタイプ、又はゲートとソース及びドレインとの間にそれぞれLDD部を有するダブルタイプである、請求項54記載の電気光学装置用の駆動基板。 58. at least partially LDD structure of a thin film transistor of the peripheral driving circuit portion and / or the display unit, a single type having an LDD portion between the LDD structure gate and the source or drain, or respectively between the gate and the source and drain is a double type having an LDD portion, the driving substrate for the electro-optical device according to claim 54.
  59. 【請求項59】 前記周辺駆動回路部及び/又は前記表示部の薄膜トランジスタが、シングルゲート又はマルチゲートに構成され、マルチゲートの場合には、チャネル領域内に2以上の分岐した同電位の、又は分割された異電位又は同電位のゲート電極を有する、請求項54記載の電気光学装置用の駆動基板。 59. The peripheral driving circuit portion and / or the thin film transistors of the display unit is configured to the single gate or multi-gate, in the case of multi-gate is of the same potential which is 2 or more branches in the channel region, or divided with the gate electrode of the different potentials or the same potential, the driving substrate for the electro-optical device according to claim 54.
  60. 【請求項60】 前記周辺駆動回路部及び/又は前記表示部のn又はpチャネル型の薄膜トランジスタがデュアルゲート型であるときには、上部又は下部ゲート電極が電気的にオープンとされるかあるいは任意の負電圧(n When 60.] n or p-channel type thin film transistor of the peripheral driving circuit portion and / or the display unit is a dual gate type, or any negative upper or lower gate electrode are electrically open voltage (n
    チャネル型の場合)又は正電圧(pチャネル型の場合) For channel) or a positive voltage (in the case of p-channel type)
    が印加され、ボトムゲート型又はトップゲート型の薄膜トランジスタとして動作される、請求項54記載の電気光学装置用の駆動基板。 There is applied, is operated as a bottom gate-type or top gate thin film transistor, the driving substrate for the electro-optical device according to claim 54.
  61. 【請求項61】 前記周辺駆動回路部の薄膜トランジスタがnチャネル型、pチャネル型、又は相補型の前記第1の薄膜トランジスタであり、前記表示部の薄膜トランジスタが、単結晶シリコン層をチャネル領域とするときにはnチャネル型、pチャネル型、又は相補型であり、 61. The peripheral driving circuit portion TFTs are n-channel type, p-channel type, or a complementary first thin film transistor, the thin film transistor of the display unit, the single-crystal silicon layer when the channel region n-channel type, a p-channel type, or complementary,
    多結晶シリコン層をチャネル領域とするときにはnチャネル型、pチャネル型、又は相補型であり、アモルファスシリコン層をチャネル領域とするときにはnチャネル型、pチャネル型、又は相補型である、請求項56記載の電気光学装置用の駆動基板。 n-channel type when the polycrystalline silicon layer as a channel region, p-channel type, or a complementary, an n-channel type, p-channel type, or complementary type when the amorphous silicon layer as a channel region, claim 56 drive substrate for an electro-optical device according.
  62. 【請求項62】 前記基板及び/又はその上の膜に段差が形成され、この段差を形成した基板上に前記物質層が形成され、この物質層上に前記単結晶半導体層が形成されている、請求項46記載の電気光学装置用の駆動基板。 62.] a step is formed on the substrate and / or film thereon, the said stepped on a substrate to form a material layer is formed, the single crystal semiconductor layer is formed on the material layer , driving the substrate for an electro-optical device according to claim 46.
  63. 【請求項63】 断面において底面に対し側面が直角状もしくは下端側へ傾斜状となるような凹部として前記段差が形成され、この段差が前記物質層と共に前記単結晶シリコン層のエピタキシャル成長時のシードとなっている、請求項62記載の電気光学装置用の駆動基板。 63. The stepped as recesses, such as the bottom surface to the side surface is inclined to the right-angled or lower side in the cross section is formed, and seeds during the epitaxial growth of the step is the single-crystal silicon layer together with the material layer going on, driving the substrate for an electro-optical device according to claim 62, wherein.
  64. 【請求項64】 前記基板及び/又はその上の膜に段差が形成され、この段差を形成した基板上に前記物質層が形成され、この物質層上に前記単結晶半導体層が形成されている、請求項48記載の電気光学装置用の駆動基板。 64. step on the substrate and / or film thereon are formed, the said stepped on a substrate to form a material layer is formed, the single crystal semiconductor layer is formed on the material layer , driving the substrate for an electro-optical device according to claim 48, wherein.
  65. 【請求項65】 前記第1の薄膜トランジスタが、前記基板及び/又はその上の膜に形成された前記段差による基板凹部内及び/又は外に設けられている、請求項64 65. The first thin film transistor, the substrate and / or are provided on the outer and / or in the substrate recess by the step formed on the film thereon, claim 64
    記載の電気光学装置用の駆動基板。 Drive substrate for an electro-optical device according.
  66. 【請求項66】 前記段差が、前記能動素子である薄膜トランジスタのチャネル領域、ソース領域及びドレイン領域で形成される素子領域の少なくとも一辺に沿って形成されている、請求項64記載の電気光学装置用の駆動基板。 66. the step of the channel region of the an active element TFT, are formed along at least one side of the element region formed by the source region and the drain region, for electro-optical device according to claim 64, wherein driving substrate of.
  67. 【請求項67】 前記物質層に段差が形成され、この段差を含む前記物質層上に前記単結晶シリコン層が形成されている、請求項46記載の電気光学装置用の駆動基板。 67. step is formed on the material layer, wherein on the material layer the single crystal silicon layer is formed, a drive substrate for an electro-optical device according to claim 46 including the step.
  68. 【請求項68】 断面において底面に対し側面が直角状もしくは下端側へ傾斜状となるような凹部として前記段差が形成され、この段差が前記物質層と共に前記単結晶シリコン層のエピタキシャル成長時のシードとなっている、請求項65記載の電気光学装置用の駆動基板。 68. The stepped as recesses, such as the bottom surface to the side surface is inclined to the right-angled or lower side in the cross section is formed, and seeds during the epitaxial growth of the step is the single-crystal silicon layer together with the material layer going on, driving the substrate for an electro-optical device according to claim 65, wherein.
  69. 【請求項69】 前記物質層に段差が形成され、この段差を含む前記物質層上に前記単結晶シリコン層が形成されている、請求項48記載の電気光学装置用の駆動基板。 69. A step is formed on the material layer, wherein on the material layer the single crystal silicon layer is formed, a drive substrate for an electro-optical device according to claim 48 further comprising the step.
  70. 【請求項70】 前記第1の薄膜トランジスタが、前記基板及び/又はその上の膜に形成された前記段差による基板凹部内及び/又は外に設けられている、請求項69 Wherein 70 wherein said first thin film transistor, the substrate and / or are provided on the outer and / or in the substrate recess by the step formed on the film thereon, claim 69
    記載の電気光学装置用の駆動基板。 Drive substrate for an electro-optical device according.
  71. 【請求項71】 前記段差が、前記能動素子である薄膜トランジスタのチャネル領域、ソース領域及びドレイン領域で形成される素子領域の少なくとも一辺に沿って形成されている、請求項67記載の電気光学装置用の駆動基板。 71. the step of the channel region of the an active element TFT, are formed along at least one side of the element region formed by the source region and the drain region, for electro-optical device according to claim 67, wherein driving substrate of.
  72. 【請求項72】 前記基板及び/又はその上の膜に段差が形成され、この段差を含む前記基板上に単結晶、多結晶又はアモルファスシリコン層が形成され、前記第2の薄膜トランジスタが、前記単結晶、多結晶又はアモルファスシリコン層をチャネル領域、ソース領域及びドレイン領域とし、前記チャネル領域の上部及び/又は下部にゲート部を有する、請求項54記載の電気光学装置用の駆動基板。 72.] step on the substrate and / or film thereon are formed, a single crystal on the substrate including the step, polycrystalline or amorphous silicon layer is formed, the second thin film transistor, the single crystal, polycrystalline or amorphous silicon layer as a channel region, a source region and a drain region, having a gate portion upper and / or below the channel region, the driving substrate for the electro-optical device according to claim 54.
  73. 【請求項73】 断面において底面に対し側面が直角状もしくは下端側へ傾斜状となるような凹部として前記段差が形成され、この段差が前記物質層と共に前記単結晶半導体層のエピタキシャル成長時のシードとなっている、請求項72記載の電気光学装置用の駆動基板。 73. The stepped as recesses, such as the bottom surface to the side surface is inclined to the right-angled or lower side in the cross section is formed, and seeds during the epitaxial growth of the step is the single-crystal semiconductor layer together with the material layer going on, driving the substrate for an electro-optical device according to claim 72, wherein.
  74. 【請求項74】 前記第1及び/又は第2の薄膜トランジスタのソース又はドレイン電極が前記段差を含む領域上に形成されている、請求項72記載の電気光学装置用の駆動基板。 74. The first and / or second source of the thin film transistor or a drain electrode is formed on a region including the step, driving the substrate for an electro-optical device according to claim 72, wherein.
  75. 【請求項75】 前記第2の薄膜トランジスタが、前記基板及び/又はその上の膜に形成された前記段差による基板凹部内及び/又は外に設けられている、請求項72 75. The second thin film transistor, the substrate and / or are provided on the outer and / or in the substrate recess by the step formed on the film thereon, claim 72
    記載の電気光学装置用の駆動基板。 Drive substrate for an electro-optical device according.
  76. 【請求項76】 前記段差が、前記第2の薄膜トランジスタの前記チャネル領域、前記ソース領域、及び前記ドレイン領域で形成される素子領域の少なくとも一辺に沿って形成されている、請求項72記載の電気光学装置用の駆動基板。 76. The level difference, said channel region of the second thin film transistor, the source region, and are formed along at least one side of the drain region element region formed in electrical of claim 72, wherein drive substrate for an optical device.
  77. 【請求項77】 前記単結晶、多結晶、又はアモルファスシリコン層下のゲート電極がその側端部にて台形状になっている、請求項72記載の電気光学装置用の駆動基板。 77. The single crystal, polycrystalline, or a gate electrode below the amorphous silicon layer is in the trapezoidal shape at its lateral ends, drive substrate for an electro-optical device according to claim 72, wherein.
  78. 【請求項78】 前記基板と前記単結晶、多結晶、又はアモルファスシリコン層との間に拡散バリア層が設けられている、請求項72記載の電気光学装置用の駆動基板。 78. the substrate and the single crystal, polycrystalline, or diffusion barrier layer between the amorphous silicon layer is provided, a drive substrate for an electro-optical device according to claim 72, wherein.
  79. 【請求項79】 前記基板がガラス基板又は耐熱性有機基板である、請求項46記載の電気光学装置用の駆動基板。 79. A wherein the substrate is a glass substrate or a heat resistant organic substrate, a driving substrate for an electro-optical device according to claim 46.
  80. 【請求項80】 前記基板が光学的に不透明又は透明である、請求項46記載の電気光学装置用の駆動基板。 Wherein 80 wherein the substrate is optically opaque or transparent, drive substrate for an electro-optical device according to claim 46.
  81. 【請求項81】 前記画素電極が反射型又は透過型の表示部用として設けられている、請求項46記載の電気光学装置用の駆動基板。 81. The pixel electrode is provided as a display portion of the reflective or transmissive, drive substrate for an electro-optical device according to claim 46.
  82. 【請求項82】 前記表示部が前記画素電極とカラーフィルタ層との積層構造を有している、請求項46記載の電気光学装置用の駆動基板。 [82.] The display unit has a stacked structure of the pixel electrode and the color filter layer, a driving substrate for an electro-optical device according to claim 46.
  83. 【請求項83】 前記画素電極が反射電極であるときには、樹脂膜に凹凸が形成され、この上に画素電極が設けられ、また前記画素電極が透明電極であるときには、透明平坦化膜によって表面が平坦化され、この平坦化面上に前記画素電極が設けられている、請求項46記載の電気光学装置用の駆動基板。 When 83. wherein said pixel electrode is a reflective electrode, unevenness is formed in the resin film, the upper pixel electrode is provided, also when the pixel electrode is a transparent electrode, the surface of a transparent flattening film is flattened, the said pixel electrode on the planarization surface is provided, the drive substrate for an electro-optical device according to claim 46.
  84. 【請求項84】 前記表示部が前記スイッチング素子による駆動で発光又は調光を行うように構成された、請求項53記載の電気光学装置用の駆動基板。 84. The driving substrate of the display unit is configured to perform light emission or dimming driving by the switching element, for an electro-optical device according to claim 53, wherein.
  85. 【請求項85】 前記表示部に複数の前記画素電極がマトリクス状に配列され、これらの画素電極のそれぞれに前記スイッチング素子が接続されている、請求項53記載の電気光学装置用の駆動基板。 85. A plurality of the pixel electrodes on the display unit are arranged in a matrix, the switching elements in each of the pixel electrodes are connected, the drive substrate for an electro-optical device according to claim 53, wherein.
  86. 【請求項86】 液晶表示装置、エレクトロルミネセンス表示装置、電界放出型表示装置、発光ポリマー表示装置、発光ダイオード表示装置などの駆動基板として構成された、請求項46記載の電気光学装置用の駆動基板。 86. A liquid crystal display device, an electroluminescent display device, a field emission type display device, light emitting polymer display device, the light emitting diode is configured as a drive substrate for a display device, driving the electro-optical device according to claim 46 substrate.
  87. 【請求項87】 前記基板上には、前記周辺駆動回路部及び/又は表示部の動作を制御する制御部が設けられている、請求項45記載の電気光学装置用の駆動基板。 The method according to claim 87, wherein the substrate, the control unit for controlling the operation of the peripheral drive circuit portion and / or the display portion is provided, a drive substrate for an electro-optical device according to claim 45, wherein.
  88. 【請求項88】 前記制御部は、CPU、メモリ、又はこれらを混載してなるシステムLSIから構成されてなる、請求項87記載の電気光学装置用の駆動基板。 88. The control unit, CPU, memory, or these become configured from a system LSI formed by mixed, drive substrate for an electro-optical device according to claim 87,.
  89. 【請求項89】 画素電極が配された表示部と、この表示部の周辺に配された周辺駆動回路部とを第1の基板上に有し、この第1の基板と第2の基板との間に所定の光学材料を介在させてなる電気光学装置の製造方法において、 前記第1の基板の一方の面上に、単結晶半導体と格子整合の良い物質層を形成する工程と、 前記物質層上に半導体を成膜する工程と、 前記半導体からなる膜にレーザ照射処理して該膜を加熱溶融しさらに冷却固化することにより、前記物質層をシードとして単結晶半導体層をヘテロエピタキシャル成長させる工程と、 この単結晶半導体層に所定の処理を施して能動素子及び受動素子のうちの少なくとも能動素子を形成する工程と、を有することを特徴とする電気光学装置の製造方法。 And 89. A display unit having a pixel electrode arranged, and a peripheral driving circuit portion disposed on the periphery of the display unit on the first substrate, the first substrate and the second substrate forming in the method of manufacturing an electro-optical device comprising by interposing a predetermined optical material, on one surface of said first substrate, good material layer of single-crystal semiconductor lattice matched between the substance a step of forming a semiconductor on the layer, by further cooling and solidification by heating and melting the film by laser irradiation treatment film made of the semiconductor, the step of heteroepitaxial growth of a single crystal semiconductor layer the material layer as a seed When, a method of manufacturing an electro-optical device characterized by having the steps of forming at least an active element of the single crystal semiconductor layer by performing predetermined processing on the active and passive components.
  90. 【請求項90】 前記半導体からなる膜がアモルファスシリコン又は多結晶シリコンであり、前記単結晶半導体層が単結晶シリコン層である、請求項89記載の電気光学装置の製造方法。 Wherein 90] film made of the semiconductor is amorphous silicon or polycrystalline silicon, the single crystal semiconductor layer is a single crystal silicon layer, method of manufacturing an electro-optical device according to claim 89, wherein.
  91. 【請求項91】 前記半導体の成膜時に、N型あるいはP型のキャリア不純物を混入することによって得られる半導体膜の不純物種及び/又はその濃度を制御する、請求項90記載の電気光学装置の製造方法。 To 91. During the deposition of the semiconductor, for controlling the impurity species and / or concentration of the semiconductor film obtained by the incorporation of N-type or P-type carrier impurity, the electro-optical device according to claim 90, wherein Production method.
  92. 【請求項92】 前記単結晶半導体層をヘテロエピタキシャル成長させる際の、第1の基板の温度を200〜5 [92.] at the time of said hetero-epitaxial growth of a single crystal semiconductor layer, the temperature of the first substrate 200-5
    00℃とする、請求項90記載の電気光学装置の製造方法。 And 00 ° C., method of manufacturing an electro-optical device according to claim 90, wherein.
  93. 【請求項93】 前記単結晶半導体層に前記所定の処理を行うに先立ち、該単結晶半導体層にN型あるいはP型のキャリア不純物を混入してその比抵抗を調整する、請求項90記載の電気光学装置の製造方法。 93. Prior to performing the predetermined processing on the single crystal semiconductor layer, to adjust the resistivity by mixing a N-type or P-type carrier impurity in single crystal semiconductor layer, according to claim 90, wherein method of manufacturing an electro-optical device.
  94. 【請求項94】 前記単結晶半導体層の成長後に、 この単結晶半導体層に所定の処理を施してチャネル領域、ソース領域及びドレイン領域を形成する工程と、 前記チャネル領域の上部にゲート部を有し、前記周辺駆動回路部の少なくとも一部を構成するトップゲート型の第1の薄膜トランジスタを形成する工程と、を有する請求項90記載の電気光学装置の製造方法。 94.] After the growth of the single crystal semiconductor layer, organic and forming a channel region, a source region and a drain region by performing predetermined processing on the single crystal semiconductor layer, a gate portion at the top of the channel region and method of manufacturing the electro-optical device according to claim 90, further comprising a step of forming a first thin film transistor of a top gate type which forms at least part of the peripheral driving circuit portion.
  95. 【請求項95】 前記第1の基板として絶縁基板を用い、前記物質層をサファイア、スピネル構造体、フッ化カルシウム、フッ化ストロンチウム、フッ化バリウム、 95. Using the insulating substrate as the first substrate, a sapphire said material layer, the spinel structure, calcium fluoride, strontium fluoride, barium fluoride,
    リン化ボロン、酸化イットリウム及び酸化ジルコニアからなる群より選ばれた物質で形成する、請求項90記載の電気光学装置の製造方法。 Phosphide boron, formed in selected from the group consisting of yttrium oxide and zirconium oxide material, method of manufacturing an electro-optical device according to claim 90, wherein.
  96. 【請求項96】 前記第1の基板上に拡散バリア層を形成し、この上に前記単結晶半導体層を形成する、請求項90記載の電気光学装置の製造方法。 96.] forming a diffusion barrier layer on said first substrate, to form the single crystal semiconductor layer thereon, the method of manufacturing an electro-optical device according to claim 90, wherein.
  97. 【請求項97】 前記単結晶半導体層下の前記ゲート部をその側端部にて台形状とする、請求項90記載の電気光学装置の製造方法。 97. The method of the said gate portion under the single-crystal semiconductor layer to a trapezoidal shape at its lateral ends, the electro-optical device according to claim 90, wherein.
  98. 【請求項98】 前記周辺駆動回路部において、前記第1の薄膜トランジスタ以外に、多結晶又はアモルファスシリコン層をチャネル領域とし、このチャネル領域の上部及び/又は下部にゲート部を有するトップゲート型、 In claim 98, wherein the peripheral driving circuit portion, in addition to the first thin film transistor, a polycrystalline or amorphous silicon layer as a channel region, a top gate type having a gate portion in the upper and / or lower part of the channel region,
    ボトムゲート型又はデュアルゲート型の薄膜トランジスタ、あるいは、前記単結晶シリコン層又は多結晶シリコン層又はアモルファスシリコン層を用いたダイオード、 Bottom gate type or dual gate type thin film transistor or the single crystal silicon layer or polycrystalline silicon layer or amorphous silicon layer diode using,
    抵抗、キャパシタンス、インダクタンス素子などを設ける、請求項94記載の電気光学装置の製造方法。 Resistance, capacitance, provided such inductance element, method for manufacturing an electro-optical device according to claim 94, wherein.
  99. 【請求項99】 前記表示部において、前記画素電極をスイッチングするためのスイッチング素子を前記第1の基板上に設ける、請求項94記載の電気光学装置の製造方法。 In 99. The display unit is provided with a switching element for switching the pixel electrode on the first substrate, method of manufacturing an electro-optical device according to claim 94, wherein.
  100. 【請求項100】 前記第1の薄膜トランジスタを、チャネル領域の上部及び/又は下部にゲート部を有するトップゲート型、ボトムゲート型、又はデュアルゲート型のうちのトップゲート型とし、 前記スイッチング素子として、チャネル領域の上部及び/又は下部にゲート部を有するトップゲート型、ボトムゲート型、又はデュアルゲート型の第2の薄膜トランジスタを形成する、請求項99記載の電気光学装置の製造方法。 The method according to claim 100, wherein said first thin film transistor, a top-gate type having a gate portion in the upper and / or lower part of the channel region, a bottom-gate structure, or a top-gate type of dual-gate type, as the switching element, top gate type having a gate portion in the upper and / or lower part of the channel region, a bottom-gate structure, or forming a dual gate type second thin film transistor, method of manufacturing an electro-optical device according to claim 99, wherein.
  101. 【請求項101】 前記チャネル領域の下部に設けられたゲート電極を耐熱性材料で形成する、請求項100記載の電気光学装置の製造方法。 Wherein 101] to form a gate electrode provided on a lower portion of the channel region in the heat-resistant material, method of manufacturing an electro-optical device according to claim 100, wherein.
  102. 【請求項102】 前記第2の薄膜トランジスタをボトムゲート型又はデュアルゲート型とするときには、前記チャネル領域の下部に耐熱性材料からなる下部ゲート電極を設け、このゲート電極上にゲート絶縁膜を形成して下部ゲート部を形成した後、前記物質層の形成工程を含めて前記第1の薄膜トランジスタと共通の工程を経て前記第2の薄膜トランジスタを形成する、請求項100記載の電気光学装置の製造方法。 Wherein 102] the second thin film transistor when the bottom gate type or dual gate type, the bottom of the channel region below the gate electrode provided comprising a heat resistant material, the gate insulating film is formed on the gate electrode after forming a lower gate portion Te, the including step of forming the material layer through a common step and the first thin film transistor forming the second thin film transistor, method of manufacturing an electro-optical device according to claim 100, wherein.
  103. 【請求項103】 前記下部ゲート部上に前記単結晶半導体層を形成した後、この単結晶半導体層にN型あるいはP型のキャリア不純物を導入してソース及びドレイン領域を形成し、その後活性化処理を行う、請求項102 Wherein 103] After forming the single crystal semiconductor layer on the lower gate portion, by introducing an N-type or P-type carrier impurity to form the source and drain regions in the single crystal semiconductor layer, then activated performs a process according to claim 102
    記載の電気光学装置の製造方法。 The method of manufacturing an electro-optical device according.
  104. 【請求項104】 前記単結晶半導体層の形成後にレジストをマスクとして前記第2の薄膜トランジスタの各ソース及びドレイン領域を前記不純物のイオン注入で形成し、このイオン注入後に前記活性化を行い、ゲート絶縁膜の形成後に、前記第2の薄膜トランジスタの上部ゲート電極を形成する、請求項103記載の電気光学装置の製造方法。 [Claim 104] forming each source and drain region of the second thin film transistor resist after formation of the single crystal semiconductor layer as a mask in ion implantation of the impurity, performs the activation after the ion implantation, the gate insulating after formation of the membrane, the second to form the upper gate electrode of the thin film transistor, method of manufacturing an electro-optical device according to claim 103, wherein.
  105. 【請求項105】 前記第2の薄膜トランジスタがトップゲート型である場合に、前記単結晶半導体層の形成後にレジストをマスクとして前記第2の薄膜トランジスタの各ソース及びドレイン領域を不純物のイオン注入で形成し、このイオン注入後に活性化処理を行い、その後前記第2の薄膜トランジスタのゲート絶縁膜とゲート電極とからなるゲート部を形成する、請求項100記載の電気光学装置の製造方法。 Wherein 105] When the second thin film transistor is a top gate type, each source and drain region of the second thin film transistor is formed by ion implantation of impurities using the resist as a mask after the formation of the single crystal semiconductor layer performs activation treatment after the ion implantation method of subsequently forming a gate portion consisting of a gate insulating film and the gate electrode of the second thin film transistor, an electro-optical device according to claim 100, wherein.
  106. 【請求項106】 前記第2の薄膜トランジスタがトップゲート型である場合に、前記単結晶半導体層の形成後に前記第2の薄膜トランジスタのゲート絶縁膜と耐熱性材料からなるゲート電極を形成してゲート部を形成し、 When claim 106, wherein the second thin film transistor is a top gate type, the gate electrode made of a gate insulating film and the heat-resistant material of the second thin film transistor after formation of the single crystal semiconductor layer formed by the gate portion to form,
    このゲート部をマスクとして前記第1及び第2の薄膜トランジスタの各ソース及びドレイン領域を不純物元素のイオン注入で形成し、このイオン注入後に活性化処理を行う、請求項100記載の電気光学装置の製造方法。 Each source and drain regions of said gate portion as a mask the first and second thin film transistor is formed by ion implantation of an impurity element, an activation process after the ion implantation, manufacture of an electro-optical device according to claim 100, wherein Method.
  107. 【請求項107】 前記周辺駆動回路部及び前記表示部の薄膜トランジスタとして、nチャネル型、pチャネル型、又は相補型の絶縁ゲート電界効果トランジスタを構成する、請求項100記載の電気光学装置の製造方法。 Wherein 107] as the thin film transistor of the peripheral driving circuit portion and the display portion, n-channel type, p-channel type, or constitute an insulated gate field effect transistor of the complementary, method of manufacturing an electro-optical device according to claim 100, wherein .
  108. 【請求項108】 前記周辺駆動回路部の前記薄膜トランジスタを相補型とnチャネル型との組、相補型とpチャネル型との組、又は相補型とnチャネル型とpチャネル型との組で形成する、請求項107記載の電気光学装置の製造方法。 Wherein 108] set of complementary type and n-channel type of the thin film transistor of the peripheral driving circuit portion, set in the formation of a complementary type and combination of the p-channel type, or a complementary n-channel type and a p-channel type to, method of manufacturing an electro-optical device according to claim 107, wherein.
  109. 【請求項109】 前記周辺駆動回路部及び/又は前記表示部の薄膜トランジスタの少なくとも一部をLDD構造とし、このLDD構造をゲートとソースあるいはドレインとの間にLDD部を有するシングルタイプ、又はゲートとソース及びドレインとの間にそれぞれLDD部を有するダブルタイプとする、請求項102記載の電気光学装置の製造方法。 The method according to claim 109, wherein at least a portion of the thin film transistor of the peripheral driving circuit portion and / or the display unit as a LDD structure, a single type having an LDD portion between the LDD structure gate and the source or drain, or gate and method for producing respectively the double type having a LDD portion, an electro-optical device according to claim 102, wherein between the source and drain.
  110. 【請求項110】 前記LDD構造を形成する際に用いたレジストマスクを残して、これを覆うレジストマスクを用いてソース領域及びドレイン領域形成用のイオン注入を行う、請求項109記載の電気光学装置の製造方法。 Wherein 110], leaving the resist mask used for forming the LDD structure, ion implantation for forming source and drain regions using a resist mask covering the electro-optical device according to claim 109, wherein the method of production.
  111. 【請求項111】 前記第1の基板の一方の面上に単結晶、多結晶又はアモルファスシリコン層を形成し、前記単結晶、多結晶、又はアモルファスシリコン層をチャネル領域、ソース領域及びドレイン領域とし、その上部及び/又は下部にゲート部を有する前記第2の薄膜トランジスタを形成する、請求項107記載の電気光学装置の製造方法。 Wherein 111] single crystal on one surface of the first substrate, forming a polycrystalline or amorphous silicon layer, the single crystal, polycrystalline, or amorphous silicon layer as a channel region, a source region and a drain region , to form the second thin film transistor having a gate portion at its upper and / or lower, method for manufacturing an electro-optical device according to claim 107, wherein.
  112. 【請求項112】 前記周辺駆動回路部の薄膜トランジスタをnチャネル型、pチャネル型、又は相補型の前記第1の薄膜トランジスタとし、前記表示部の薄膜トランジスタを、単結晶シリコン層をチャネル領域とするときにはnチャネル型、pチャネル型、又は相補型とし、多結晶シリコン層をチャネル領域とするときにはnチャネル型、pチャネル型、又は相補型とし、アモルファスシリコン層をチャネル領域とするときにはnチャネル型、 [Claim 112, wherein said peripheral driving circuit portion TFTs the n-channel type, a p-channel type, or a complementary first thin film transistor, the thin film transistors of the display unit, the single-crystal silicon layer when the channel region is n channel type, p-channel type or a complementary, n-channel type when the polycrystalline silicon layer as a channel region, p-channel type or a complementary, an amorphous silicon layer when the channel region is n-channel type,
    pチャネル型、又は相補型とする、請求項111記載の電気光学装置の製造方法。 p-channel type, or the complementary, method for manufacturing an electro-optical device according to claim 111.
  113. 【請求項113】 前記第1の基板及び/又はその上の膜に段差を形成し、この段差を形成した第1の基板上に前記物質層を形成し、この物質層上に前記単結晶半導体層を形成する、請求項90記載の電気光学装置の製造方法。 [Claim 113] to form a step on the first substrate and / or film thereon, forming the material layer on a first substrate formed with the step, the single-crystal semiconductor on the material layer forming a layer, method of manufacturing an electro-optical device according to claim 90, wherein.
  114. 【請求項114】 断面において底面に対し側面が直角状もしくは下端側へ傾斜状となるような凹部として前記段差を形成し、この段差を前記物質層と共に前記単結晶半導体層のエピタキシャル成長時のシードとする、請求項113記載の電気光学装置の製造方法。 Wherein 114] the step is formed as recesses, such as the bottom surface to the side surface is inclined to the right-angled or lower side in the cross section, and the seed during the epitaxial growth of this step the single crystal semiconductor layer together with the material layer to, method of manufacturing an electro-optical device according to claim 113, wherein.
  115. 【請求項115】 前記第1の基板及び/又はその上の膜に段差を形成し、この段差を形成した第1の基板上に前記物質層を形成し、この物質層上に前記単結晶半導体層を形成する、請求項94記載の電気光学装置の製造方法。 [Claim 115] to form a step on the first substrate and / or film thereon, forming the material layer on a first substrate formed with the step, the single-crystal semiconductor on the material layer forming a layer, method of manufacturing an electro-optical device according to claim 94, wherein.
  116. 【請求項116】 前記第1の薄膜トランジスタを、前記第1の基板及び/又はその上の膜に形成された前記段差による基板凹部内及び/又は外に設ける、請求項11 Wherein 116] said first thin film transistor, the first substrate and / or provided within and / or outside the substrate recess by the step formed on the film thereon, claim 11
    5記載の電気光学装置の製造方法。 Method of manufacturing an electro-optical device 5 according.
  117. 【請求項117】 前記段差を、前記能動素子である薄膜トランジスタのチャネル領域、ソース領域、及びドレイン領域で形成される素子領域の少なくとも一辺に沿って形成する、請求項115記載の電気光学装置の製造方法。 Wherein 117] the step, the channel region of the thin film transistor is the active element is formed along at least one side of the element region formed by the source regions, and drain regions, producing an electro-optical device according to claim 115, wherein Method.
  118. 【請求項118】 前記物質層に段差を形成し、この段差を含む前記物質層上に前記単結晶半導体層を形成する、請求項90記載の電気光学装置の製造方法。 [Claim 118] to form a step on the material layer to form the single crystal semiconductor layer on the material layer comprising the step, the method of manufacturing an electro-optical device according to claim 90, wherein.
  119. 【請求項119】 断面において底面に対し側面が直角状もしくは下端側へ傾斜状となるような凹部として前記段差を形成し、この段差を前記物質層と共に前記単結晶半導体層のエピタキシャル成長時のシードとする、請求項118記載の電気光学装置の製造方法。 Wherein 119] the step is formed as recesses, such as the bottom surface to the side surface is inclined to the right-angled or lower side in the cross section, and the seed during the epitaxial growth of this step the single crystal semiconductor layer together with the material layer to, method of manufacturing an electro-optical device according to claim 118.
  120. 【請求項120】 前記物質層に段差を形成し、この段差を含む前記物質層上に前記単結晶半導体層を形成する、請求項94記載の電気光学装置の製造方法。 [Claim 120] to form a step on the material layer to form the single crystal semiconductor layer on the material layer comprising the step, the method of manufacturing an electro-optical device according to claim 94, wherein.
  121. 【請求項121】 前記第1の薄膜トランジスタを、前記第1の基板及び/又はその上の膜に形成された前記段差による基板凹部内及び/又は外に設ける、請求項12 The method according to claim 121, wherein said first thin film transistor, the first substrate and / or provided within and / or outside the substrate recess by the step formed on the film thereon, claim 12
    0記載の電気光学装置の製造方法。 0 The method of manufacturing an electro-optical device according.
  122. 【請求項122】 前記段差を、前記能動素子である薄膜トランジスタのチャネル領域、ソース領域、及びドレイン領域で形成される素子領域の少なくとも一辺に沿って形成する、請求項118記載の電気光学装置の製造方法。 The method according to claim 122, wherein the step, the production of which the channel region of the thin film transistor is an active device, formed along at least one side of the element region formed by the source regions, and drain regions, the electro-optical device according to claim 118 Method.
  123. 【請求項123】 前記第1の基板及び/又はその上の膜に段差を形成し、この段差を形成した第1の基板上に単結晶、多結晶、又はアモルファスシリコン層を形成し、前記単結晶、多結晶、又はアモルファスシリコン層をチャネル領域、ソース領域、及びドレイン領域とし、 [Claim 123] to form a step on the first substrate and / or film thereon, a single crystal on the first substrate formed with the step, polycrystalline, or an amorphous silicon layer, the single crystal, polycrystalline, or amorphous silicon layer as a channel region, a source region and a drain region,
    前記チャネル領域の上部及び/又は下部にゲート部を有する前記第2の薄膜トランジスタを形成する、請求項1 Forming said second thin film transistor having a gate portion in the upper and / or lower portion of said channel region, claim 1
    00記載の電気光学装置の製造方法。 00 The method of manufacturing an electro-optical device according.
  124. 【請求項124】 断面において底面に対し側面が直角状もしくは下端側へ傾斜状となるような凹部として前記段差を形成し、この段差を前記物質層と共に前記単結晶半導体層のエピタキシャル成長時のシードとする、請求項123記載の電気光学装置の製造方法。 Wherein 124] the step is formed as recesses, such as the bottom surface to the side surface is inclined to the right-angled or lower side in the cross section, and the seed during the epitaxial growth of this step the single crystal semiconductor layer together with the material layer to, method of manufacturing an electro-optical device according to claim 123, wherein.
  125. 【請求項125】 前記第1及び/又は第2の薄膜トランジスタのソース又はドレイン電極を前記段差を含む領域上に形成する、請求項123記載の電気光学装置の製造方法。 Wherein 125 The method of the first and / or the source of the second thin film transistor or forming a drain electrode on a region including the step, the electro-optical apparatus of claim 123.
  126. 【請求項126】 前記第2の薄膜トランジスタを、前記第1の基板及び/又はその上の膜に形成された前記段差による基板凹部内及び/又は外に設ける、請求項12 The method according to claim 126, wherein the second thin film transistor, the first substrate and / or provided within and / or outside the substrate recess by the step formed on the film thereon, claim 12
    3記載の電気光学装置の製造方法。 3 The method of manufacturing an electro-optical device according.
  127. 【請求項127】 前記段差を、前記第2の薄膜トランジスタの前記チャネル領域、前記ソース領域、及び前記ドレイン領域で形成される素子領域の少なくとも一辺に沿って形成する、請求項123記載の電気光学装置の製造方法。 Wherein 127] the step, the said channel region of the second thin film transistor, the source region, and formed along at least one side of the element region formed in said drain region, an electro-optical device according to claim 123, wherein the method of production.
  128. 【請求項128】 前記単結晶、多結晶、又はアモルファスシリコン層下のゲート電極をその側端部にて台形状にする、請求項123記載の電気光学装置の製造方法。 Wherein 128 wherein said single crystal, polycrystalline, or a gate electrode below the amorphous silicon layer into a trapezoidal shape at its lateral ends, the method of manufacturing an electro-optical device according to claim 123, wherein.
  129. 【請求項129】 前記第1の基板と前記単結晶、多結晶、又はアモルファスシリコン層との間に拡散バリア層を設ける、請求項123記載の電気光学装置の製造方法。 Wherein 129 wherein said single crystal and said first substrate, polycrystalline, or providing a diffusion barrier layer between the amorphous silicon layer, method of manufacturing an electro-optical device according to claim 123, wherein.
  130. 【請求項130】 前記第1の基板をガラス基板又は耐熱性有機基板とする、請求項90記載の電気光学装置の製造方法。 Wherein 130, wherein the first substrate is a glass substrate or a heat resistant organic substrate, method of manufacturing an electro-optical device according to claim 90, wherein.
  131. 【請求項131】 前記第1の基板を光学的に不透明又は透明とする、請求項90記載の電気光学装置の製造方法。 Wherein 131, wherein the first substrate is optically opaque or transparent, method of manufacturing an electro-optical device according to claim 90, wherein.
  132. 【請求項132】 前記画素電極を反射型又は透過型の表示部用として設ける、請求項90記載の電気光学装置の製造方法。 Wherein 132] providing the pixel electrode for display unit of the reflection type or transmission type, method of manufacturing an electro-optical device according to claim 90, wherein.
  133. 【請求項133】 前記表示部に前記画素電極とカラーフィルタ層との積層構造を設ける、請求項90記載の電気光学装置の製造方法。 Wherein 133] providing a laminated structure of the pixel electrode and the color filter layer on the display unit, the method of manufacturing an electro-optical device according to claim 90, wherein.
  134. 【請求項134】 前記画素電極が反射電極であるときには、樹脂膜に凹凸を形成し、この上に画素電極を設け、また前記画素電極が透明電極であるときには、透明平坦化膜によって表面を平坦化し、この平坦化面上に前記画素電極を設ける、請求項90記載の電気光学装置の製造方法。 When claim 134, wherein the pixel electrode is a reflective electrode, the unevenness is formed on the resin film, a pixel electrode provided thereon, also when the pixel electrode is a transparent electrode, a flat surface by a transparent flattening film However, the manufacturing method of the flattening surface providing the pixel electrode on the electro-optical device according to claim 90, wherein.
  135. 【請求項135】 前記表示部が前記スイッチング素子による駆動で発光又は調光を行うように構成する、請求項99記載の電気光学装置の製造方法。 Wherein 135 The method of the display unit is configured to perform light emission or dimming driving by the switching element, an electro-optical device according to claim 99, wherein.
  136. 【請求項136】 前記表示部に複数の前記画素電極をマトリクス状に配列し、これらの画素電極のそれぞれに前記スイッチング素子を接続する、請求項99記載の電気光学装置の製造方法。 [Claim 136] arranging a plurality of the pixel electrodes in a matrix on the display unit, connecting the switching elements in each of the pixel electrodes, the method of manufacturing an electro-optical device according to claim 99, wherein.
  137. 【請求項137】 液晶表示装置、エレクトロルミネセンス表示装置、電界放出型表示装置、発光ポリマー表示装置、発光ダイオード表示装置などとして構成する、請求項90記載の電気光学装置の製造方法。 Wherein 137 liquid crystal display device, an electroluminescent display device, a field emission type display device, light emitting polymer display device, configured as such as a light emitting diode display device, method of manufacturing an electro-optical device according to claim 90, wherein.
  138. 【請求項138】 前記単結晶半導体層に所定の処理を施し、前記周辺駆動回路部及び/又は表示部の動作を制御する制御部を構成するための素子を形成する工程を有する、請求項89記載の電気光学装置の製造方法。 Wherein 138] performs predetermined processing on the single crystal semiconductor layer, a step of forming an element for a control unit for controlling the operation of said peripheral drive circuit portion and / or the display unit, according to claim 89 the method of manufacturing an electro-optical device according.
  139. 【請求項139】 前記制御部を構成するための素子が、CMOSTFT、nMOSTFT、pMOSTFT Wherein 139] element for constituting the control unit, CMOSTFT, nMOSTFT, pMOSTFT
    等の能動素子や、抵抗、コンデンサ、インダクタンス等の受動素子からなる、請求項138記載の電気光学装置の製造方法。 And active elements like resistors, capacitors, consisting of passive elements of the inductance such as the method of manufacturing an electro-optical device according to claim 138, wherein.
  140. 【請求項140】 画素電極が配された表示部と、この表示部の周辺に配された周辺駆動回路部とを基板上に有する、電気光学装置用の駆動基板の製造方法において、 前記基板の一方の面上に、単結晶半導体と格子整合の良い物質層を形成する工程と、 前記物質層上に半導体を成膜する工程と、 前記半導体からなる膜にレーザ照射処理して該膜を加熱溶融しさらに冷却固化することにより、前記物質層をシードとして単結晶半導体層をヘテロエピタキシャル成長させる工程と、 この単結晶半導体層に所定の処理を施して能動素子及び受動素子のうちの少なくとも能動素子を形成する工程と、を有することを特徴とする電気光学装置用の駆動基板の製造方法。 Further comprising 140 display unit having a pixel electrode arranged, and a peripheral driving circuit portion disposed on the periphery of the display portion on the substrate, in the manufacturing method for driving the substrate for an electro-optical device, of the substrate on one side, forming a good material layer of single-crystal semiconductor lattice matched, a step of forming a semiconductor on said material layer, the film and the laser irradiation process film composed of said semiconductor heating by melting and further cooled and solidified, a step of the single crystal semiconductor layer is hetero-epitaxially growing the material layer as a seed, at least the active element of the active and passive components by performing predetermined processing on the single crystal semiconductor layer electrical manufacturing method for driving the substrate for an optical device characterized by having a step of forming, a.
  141. 【請求項141】 前記半導体からなる膜がアモルファスシリコン又は多結晶シリコンであり、前記単結晶半導体層が単結晶シリコン層である、請求項140記載の電気光学装置用の駆動基板の製造方法。 Wherein 141] film made of the semiconductor is amorphous silicon or polycrystalline silicon, the single crystal semiconductor layer is a single crystal silicon layer, a manufacturing method of a driving substrate for an electro-optical device according to claim 140, wherein.
  142. 【請求項142】 前記半導体の成膜時に、N型あるいはP型のキャリア不純物を混入することによって得られる半導体膜の不純物種及び/又はその濃度を制御する、 To claim 142] during the formation of the semiconductor, for controlling the impurity species and / or concentration of the semiconductor film obtained by the incorporation of N-type or P-type carrier impurity,
    請求項141記載の電気光学装置用の駆動基板の製造方法。 Method for producing a drive substrate for an electro-optical device according to claim 141, wherein.
  143. 【請求項143】 前記単結晶半導体層をヘテロエピタキシャル成長させる際の、基板の温度を200〜500 Wherein 143] at the time of said hetero-epitaxial growth of a single crystal semiconductor layer, the temperature of the substrate 200 to 500
    ℃とする、請求項141記載の電気光学装置用の駆動基板の製造方法。 ℃ to method for driving the substrate for an electro-optical device according to claim 141, wherein.
  144. 【請求項144】 前記単結晶半導体層に前記所定の処理を行うに先立ち、該単結晶半導体層にN型あるいはP Wherein 144] Prior to performing the predetermined processing on the single crystal semiconductor layer, N-type or P in the single crystal semiconductor layer
    型のキャリア不純物を混入してその比抵抗を調整する、 Mixed type of carrier impurity to adjust its resistivity,
    請求項141記載の電気光学装置用の駆動基板の製造方法。 Method for producing a drive substrate for an electro-optical device according to claim 141, wherein.
  145. 【請求項145】 前記単結晶半導体層の成長後に、 この単結晶半導体層に所定の処理を施してチャネル領域、ソース領域及びドレイン領域を形成する工程と、 前記チャネル領域の上部にゲート部を有し、前記周辺駆動回路部の少なくとも一部を構成するトップゲート型の第1の薄膜トランジスタを形成する工程と、を有する請求項141記載の電気光学装置用の駆動基板の製造方法。 Wherein 145] After the growth of the single crystal semiconductor layer, organic and forming a channel region, a source region and a drain region by performing predetermined processing on the single crystal semiconductor layer, a gate portion at the top of the channel region and method for driving the substrate for an electro-optical device according to claim 141, further comprising a step of forming a first thin film transistor of a top gate type which forms at least part of the peripheral driving circuit portion.
  146. 【請求項146】 前記基板として絶縁基板を用い、前記物質層をサファイア、スピネル構造体、フッ化カルシウム、フッ化ストロンチウム、フッ化バリウム、リン化ボロン、酸化イットリウム及び酸化ジルコニアからなる群より選ばれた物質で形成する、請求項141記載の電気光学装置用の駆動基板の製造方法。 Wherein 146] using an insulating substrate as the substrate, a sapphire said material layer, the spinel structure, calcium fluoride, strontium fluoride, barium fluoride, phosphorus boron, selected from the group consisting of yttrium oxide and zirconium oxide It was formed of a material, method for producing a drive substrate for an electro-optical device according to claim 141, wherein.
  147. 【請求項147】 前記基板上に拡散バリア層を形成し、この上に前記単結晶半導体層を形成する、請求項1 [Claim 147] to form a diffusion barrier layer on the substrate to form the single crystal semiconductor layer thereon, claim 1
    41記載の電気光学装置用の駆動基板の製造方法。 Electrical manufacturing method for driving the substrate for an optical device according 41.
  148. 【請求項148】 前記単結晶半導体層下の前記ゲート部をその側端部にて台形状とする、請求項141記載の電気光学装置用の駆動基板の製造方法。 Wherein 148, wherein the gate portion of the lower single-crystal semiconductor layer at its side end portion trapezoidal method for driving the substrate for an electro-optical device according to claim 141, wherein.
  149. 【請求項149】 前記周辺駆動回路部において、前記第1の薄膜トランジスタ以外に、多結晶又はアモルファスシリコン層をチャネル領域とし、このチャネル領域の上部及び/又は下部にゲート部を有するトップゲート型、ボトムゲート型又はデュアルゲート型の薄膜トランジスタ、あるいは、前記単結晶シリコン層又は多結晶シリコン層又はアモルファスシリコン層を用いたダイオード、抵抗、キャパシタンス、インダクタンス素子などを設ける、請求項145記載の電気光学装置用の駆動基板の製造方法。 In claim 149, wherein the peripheral driving circuit portion, in addition to the first thin film transistor, a polycrystalline or amorphous silicon layer as a channel region, a top gate type having a gate portion in the upper and / or lower part of the channel region, the bottom gate type or dual gate type thin film transistor or the single crystal silicon layer or polycrystalline silicon layer or amorphous silicon layer diode using, resistance, capacitance, provided such inductance element, the electro-optical device according to claim 145, wherein method for producing a driving substrate.
  150. 【請求項150】 前記表示部において、前記画素電極をスイッチングするためのスイッチング素子を前記基板上に設ける、請求項145記載の電気光学装置用の駆動基板の製造方法。 In claim 150, wherein the display unit is provided with a switching element for switching the pixel electrode on the substrate, a manufacturing method of a driving substrate for an electro-optical device according to claim 145, wherein.
  151. 【請求項151】 前記第1の薄膜トランジスタを、チャネル領域の上部及び/又は下部にゲート部を有するトップゲート型、ボトムゲート型、又はデュアルゲート型のうちのトップゲート型とし、 前記スイッチング素子として、チャネル領域の上部及び/又は下部にゲート部を有するトップゲート型、ボトムゲート型、又はデュアルゲート型の第2の薄膜トランジスタを形成する、請求項150記載の電気光学装置用の駆動基板の製造方法。 The method according to claim 151, wherein said first thin film transistor, a top-gate type having a gate portion in the upper and / or lower part of the channel region, a bottom-gate structure, or a top-gate type of dual-gate type, as the switching element, top gate type having a gate portion in the upper and / or lower part of the channel region, a bottom-gate structure, or forming a dual gate type second thin film transistor, a manufacturing method of a driving substrate for an electro-optical device according to claim 150, wherein.
  152. 【請求項152】 前記チャネル領域の下部に設けられたゲート電極を耐熱性材料で形成する、請求項151記載の電気光学装置用の駆動基板の製造方法。 Wherein 152] to form a gate electrode provided on a lower portion of the channel region in the heat-resistant material, a manufacturing method of a driving substrate for an electro-optical device according to claim 151, wherein.
  153. 【請求項153】 前記第2の薄膜トランジスタをボトムゲート型又はデュアルゲート型とするときには、前記チャネル領域の下部に耐熱性材料からなる下部ゲート電極を設け、このゲート電極上にゲート絶縁膜を形成して下部ゲート部を形成した後、前記物質層の形成工程を含めて前記第1の薄膜トランジスタと共通の工程を経て前記第2の薄膜トランジスタを形成する、請求項151記載の電気光学装置用の駆動基板の製造方法。 Wherein 153] the second thin film transistor when the bottom gate type or dual gate type, the bottom of the channel region below the gate electrode provided comprising a heat resistant material, the gate insulating film is formed on the gate electrode Te after forming the lower gate portion, forming the second thin film transistor through a common step and the first thin film transistor, including the step of forming the material layer, the drive substrate for an electro-optical device according to claim 151, wherein the method of production.
  154. 【請求項154】 前記下部ゲート部上に前記単結晶半導体層を形成した後、この単結晶半導体層にN型あるいはP型のキャリア不純物を導入してソース及びドレイン領域を形成し、その後活性化処理を行う、請求項153 Wherein 154] After forming the single crystal semiconductor layer on the lower gate portion, by introducing an N-type or P-type carrier impurity to form the source and drain regions in the single crystal semiconductor layer, then activated performs a process according to claim 153
    記載の電気光学装置用の駆動基板の製造方法。 Method for producing a drive substrate for an electro-optical device according.
  155. 【請求項155】 前記単結晶半導体層の形成後にレジストをマスクとして前記第2の薄膜トランジスタの各ソース及びドレイン領域を前記不純物のイオン注入で形成し、このイオン注入後に前記活性化を行い、ゲート絶縁膜の形成後に、前記第2の薄膜トランジスタの上部ゲート電極を形成する、請求項154記載の電気光学装置用の駆動基板の製造方法。 [Claim 155] forming each source and drain region of the second thin film transistor resist after formation of the single crystal semiconductor layer as a mask in ion implantation of the impurity, performs the activation after the ion implantation, the gate insulating after formation of the membrane, the second to form the upper gate electrode of the thin film transistor, a manufacturing method of a driving substrate for an electro-optical device according to claim 154, wherein.
  156. 【請求項156】 前記第2の薄膜トランジスタがトップゲート型である場合に、前記単結晶半導体層の形成後にレジストをマスクとして前記第2の薄膜トランジスタの各ソース及びドレイン領域を不純物のイオン注入で形成し、このイオン注入後に活性化処理を行い、その後前記第2の薄膜トランジスタのゲート絶縁膜とゲート電極とからなるゲート部を形成する、請求項151記載の電気光学装置用の駆動基板の製造方法。 Wherein 156] When the second thin film transistor is a top gate type, each source and drain region of the second thin film transistor is formed by ion implantation of impurities using the resist as a mask after the formation of the single crystal semiconductor layer performs activation treatment after the ion implantation, then the second to form a gate portion consisting of a gate insulating film and the gate electrode of the thin film transistor, a manufacturing method of a driving substrate for an electro-optical device according to claim 151, wherein.
  157. 【請求項157】 前記第2の薄膜トランジスタがトップゲート型である場合に、前記単結晶半導体層の形成後に前記第2の薄膜トランジスタのゲート絶縁膜と耐熱性材料からなるゲート電極を形成してゲート部を形成し、 When claim 157, wherein the second thin film transistor is a top gate type, the gate electrode made of a gate insulating film and the heat-resistant material of the second thin film transistor after formation of the single crystal semiconductor layer formed by the gate portion to form,
    このゲート部をマスクとして前記第1及び第2の薄膜トランジスタの各ソース及びドレイン領域を不純物元素のイオン注入で形成し、このイオン注入後に活性化処理を行う、請求項151記載の電気光学装置用の駆動基板の製造方法。 Each source and drain regions of said first and second thin film transistor using the gate portion as a mask is formed by ion implantation of an impurity element, an activation process after the ion implantation, the electro-optical device according to claim 151, wherein method for producing a driving substrate.
  158. 【請求項158】 前記周辺駆動回路部及び前記表示部の薄膜トランジスタとして、nチャネル型、pチャネル型、又は相補型の絶縁ゲート電界効果トランジスタを構成する、請求項151記載の電気光学装置用の駆動基板の製造方法。 As claimed in claim 158] The thin film transistor of the peripheral driving circuit portion and the display portion, n-channel type, p-channel type, or constitute an insulated gate field effect transistor of the complementary driving of electro-optical apparatus according to claim 151, wherein method of manufacturing a substrate.
  159. 【請求項159】 前記周辺駆動回路部の前記薄膜トランジスタを相補型とnチャネル型との組、相補型とpチャネル型との組、又は相補型とnチャネル型とpチャネル型との組で形成する、請求項158記載の電気光学装置用の駆動基板の製造方法。 Wherein 159] set of complementary type and n-channel type of the thin film transistor of the peripheral driving circuit portion, set in the formation of a complementary type and combination of the p-channel type, or a complementary n-channel type and a p-channel type to method of driving the substrate for an electro-optical device according to claim 158, wherein.
  160. 【請求項160】 前記周辺駆動回路部及び/又は前記表示部の薄膜トランジスタの少なくとも一部をLDD構造とし、このLDD構造をゲートとソースあるいはドレインとの間にLDD部を有するシングルタイプ、又はゲートとソース及びドレインとの間にそれぞれLDD部を有するダブルタイプとする、請求項153記載の電気光学装置用の駆動基板の製造方法。 The method according to claim 160, wherein at least a portion of the thin film transistor of the peripheral driving circuit portion and / or the display unit as a LDD structure, a single type having an LDD portion between the LDD structure gate and the source or drain, or gate and and each double type having a LDD portion between the source and drain, a manufacturing method of a driving substrate for an electro-optical device according to claim 153, wherein.
  161. 【請求項161】 前記LDD構造を形成する際に用いたレジストマスクを残して、これを覆うレジストマスクを用いてソース領域及びドレイン領域形成用のイオン注入を行う、請求項160記載の電気光学装置用の駆動基板の製造方法。 Wherein 161], leaving the resist mask used for forming the LDD structure, which performs the ion implantation for forming source and drain regions using a resist mask covering, electro-optical device according to claim 160, wherein method of manufacturing a driving substrate of use.
  162. 【請求項162】 前記基板の一方の面上に単結晶、多結晶又はアモルファスシリコン層を形成し、前記単結晶、多結晶、又はアモルファスシリコン層をチャネル領域、ソース領域及びドレイン領域とし、その上部及び/ Wherein 162] single crystal on one surface of the substrate, forming a polycrystalline or amorphous silicon layer, the single crystal, polycrystalline, or amorphous silicon layer as a channel region, a source region and a drain region, the upper as well as/
    又は下部にゲート部を有する前記第2の薄膜トランジスタを形成する、請求項161記載の電気光学装置用の駆動基板の製造方法。 Or lower to form the second thin film transistor having a gate portion, a manufacturing method of a driving substrate for an electro-optical device according to claim 161, wherein.
  163. 【請求項163】 前記周辺駆動回路部の薄膜トランジスタをnチャネル型、pチャネル型、又は相補型の前記第1の薄膜トランジスタとし、前記表示部の薄膜トランジスタを、単結晶シリコン層をチャネル領域とするときにはnチャネル型、pチャネル型、又は相補型とし、多結晶シリコン層をチャネル領域とするときにはnチャネル型、pチャネル型、又は相補型とし、アモルファスシリコン層をチャネル領域とするときにはnチャネル型、 Wherein 163 wherein said peripheral driving circuit portion TFTs the n-channel type, a p-channel type, or a complementary first thin film transistor, the thin film transistors of the display unit, the single-crystal silicon layer when the channel region is n channel type, p-channel type or a complementary, n-channel type when the polycrystalline silicon layer as a channel region, p-channel type or a complementary, an amorphous silicon layer when the channel region is n-channel type,
    pチャネル型、又は相補型とする、請求項162記載の電気光学装置用の駆動基板の製造方法。 p-channel type or a complementary method for driving the substrate for an electro-optical device according to claim 162, wherein.
  164. 【請求項164】 前記基板及び/又はその上の膜に段差を形成し、この段差を形成した基板上に前記物質層を形成し、この物質層上に前記単結晶半導体層を形成する、請求項141記載の電気光学装置用の駆動基板の製造方法。 [Claim 164] to form a step on the substrate and / or film thereon, forming the material layer on the substrate formed with the step to form the single crystal semiconductor layer on the material layer, wherein method for producing a drive substrate for an electro-optical device of claim 141, wherein.
  165. 【請求項165】 断面において底面に対し側面が直角状もしくは下端側へ傾斜状となるような凹部として前記段差を形成し、この段差を前記物質層と共に前記単結晶半導体層のエピタキシャル成長時のシードとする、請求項164記載の電気光学装置用の駆動基板の製造方法。 Wherein 165] the step is formed as recesses, such as the bottom surface to the side surface is inclined to the right-angled or lower side in the cross section, and the seed during the epitaxial growth of this step the single crystal semiconductor layer together with the material layer to method of driving the substrate for an electro-optical device according to claim 164, wherein.
  166. 【請求項166】 前記基板及び/又はその上の膜に段差を形成し、この段差を形成した基板上に前記物質層を形成し、この物質層上に前記単結晶半導体層を形成する、請求項145記載の電気光学装置用の駆動基板の製造方法。 [Claim 166] to form a step on the substrate and / or film thereon, forming the material layer on the substrate formed with the step to form the single crystal semiconductor layer on the material layer, wherein method for producing a drive substrate for an electro-optical device of claim 145, wherein.
  167. 【請求項167】 前記第1の薄膜トランジスタを、前記基板及び/又はその上の膜に形成された前記段差による基板凹部内及び/又は外に設ける、請求項166記載の電気光学装置用の駆動基板の製造方法。 Wherein 167, wherein the first thin film transistor, provided in and / or outside the substrate recess by the step formed on the substrate and / or film thereon, drive substrate for an electro-optical device according to claim 166, wherein the method of production.
  168. 【請求項168】 前記段差を、前記能動素子である薄膜トランジスタのチャネル領域、ソース領域、及びドレイン領域で形成される素子領域の少なくとも一辺に沿って形成する、請求項166記載の電気光学装置用の駆動基板の製造方法。 The method according to claim 168, wherein the step, the channel region of the an active element TFT, formed along at least one side of the element region formed in the source region and the drain region, for electro-optical device according to claim 166, wherein method for producing a driving substrate.
  169. 【請求項169】 前記物質層に段差を形成し、この段差を含む前記物質層上に前記単結晶半導体層を形成する、請求項141記載の電気光学装置用の駆動基板の製造方法。 [Claim 169] to form a step on the material layer to form the single crystal semiconductor layer on the material layer comprising the step, a manufacturing method of a driving substrate for an electro-optical device according to claim 141, wherein.
  170. 【請求項170】 断面において底面に対し側面が直角状もしくは下端側へ傾斜状となるような凹部として前記段差を形成し、この段差を前記物質層と共に前記単結晶半導体層のエピタキシャル成長時のシードとする、請求項169記載の電気光学装置用の駆動基板の製造方法。 Wherein 170] the step is formed as recesses, such as the bottom surface to the side surface is inclined to the right-angled or lower side in the cross section, and the seed during the epitaxial growth of this step the single crystal semiconductor layer together with the material layer to method of driving the substrate for an electro-optical device according to claim 169, wherein.
  171. 【請求項171】 前記物質層に段差を形成し、この段差を含む前記物質層上に前記単結晶半導体層を形成する、請求項145記載の電気光学装置用の駆動基板の製造方法。 [Claim 171] to form a step on the material layer to form the single crystal semiconductor layer on the material layer comprising the step, a manufacturing method of a driving substrate for an electro-optical device according to claim 145, wherein.
  172. 【請求項172】 前記第1の薄膜トランジスタを、前記基板及び/又はその上の膜に形成された前記段差による基板凹部内及び/又は外に設ける、請求項171記載の電気光学装置用の駆動基板の製造方法。 Wherein 172, wherein the first thin film transistor, provided in and / or outside the substrate recess by the step formed on the substrate and / or film thereon, drive substrate for an electro-optical device according to claim 171, wherein the method of production.
  173. 【請求項173】 前記段差を、前記能動素子である薄膜トランジスタのチャネル領域、ソース領域、及びドレイン領域で形成される素子領域の少なくとも一辺に沿って形成する、請求項169記載の電気光学装置用の駆動基板の製造方法。 The method according to claim 173, wherein the step, the channel region of the an active element TFT, formed along at least one side of the element region formed in the source region and the drain region, for electro-optical device according to claim 169, wherein method for producing a driving substrate.
  174. 【請求項174】 前記基板及び/又はその上の膜に段差を形成し、この段差を形成した基板上に単結晶、多結晶、又はアモルファスシリコン層を形成し、前記単結晶、多結晶、又はアモルファスシリコン層をチャネル領域、ソース領域、及びドレイン領域とし、前記チャネル領域の上部及び/又は下部にゲート部を有する前記第2 [Claim 174] to form a step on the substrate and / or film thereon, a single crystal on a substrate formed with the step, polycrystalline, or amorphous silicon layer is formed, the single crystal, polycrystalline, or the amorphous silicon layer as a channel region, a source region and a drain region, the second having an upper and / or the gate portion to the lower portion of the channel region
    の薄膜トランジスタを形成する、請求項151記載の電気光学装置用の駆動基板の製造方法。 Method for producing a driving substrate for which the forming a thin film transistor, an electro-optical device according to claim 151, wherein.
  175. 【請求項175】 断面において底面に対し側面が直角状もしくは下端側へ傾斜状となるような凹部として前記段差を形成し、この段差を前記物質層と共に前記単結晶半導体層のエピタキシャル成長時のシードとする、請求項174記載の電気光学装置用の駆動基板の製造方法。 Wherein 175] the step is formed as recesses, such as the bottom surface to the side surface is inclined to the right-angled or lower side in the cross section, and the seed during the epitaxial growth of this step the single crystal semiconductor layer together with the material layer to method of driving the substrate for an electro-optical device according to claim 174, wherein.
  176. 【請求項176】 前記第1及び/又は第2の薄膜トランジスタのソース又はドレイン電極を前記段差を含む領域上に形成する、請求項174記載の電気光学装置用の駆動基板の製造方法。 Wherein 176] to form a source or drain electrode of the first and / or second thin film transistor on a region including the step, a manufacturing method of a driving substrate for an electro-optical device according to claim 174, wherein.
  177. 【請求項177】 前記第2の薄膜トランジスタを、前記基板及び/又はその上の膜に形成された前記段差による基板凹部内及び/又は外に設ける、請求項174記載の電気光学装置用の駆動基板の製造方法。 Wherein 177, wherein the second thin film transistor, provided in and / or outside the substrate recess by the step formed on the substrate and / or film thereon, drive substrate for an electro-optical device according to claim 174, wherein the method of production.
  178. 【請求項178】 前記段差を、前記第2の薄膜トランジスタの前記チャネル領域、前記ソース領域、及び前記ドレイン領域で形成される素子領域の少なくとも一辺に沿って形成する、請求項174記載の電気光学装置用の駆動基板の製造方法。 The method according to claim 178, wherein said step, said channel region of the second thin film transistor, the source region, and formed along at least one side of the drain region element region formed by electro-optical device according to claim 174, wherein method of manufacturing a driving substrate of use.
  179. 【請求項179】 前記単結晶、多結晶、又はアモルファスシリコン層下のゲート電極をその側端部にて台形状にする、請求項174記載の電気光学装置用の駆動基板の製造方法。 Wherein 179 wherein said single crystal, polycrystalline, or a gate electrode below the amorphous silicon layer into a trapezoidal shape at its lateral ends, a manufacturing method of a driving substrate for an electro-optical device according to claim 174, wherein.
  180. 【請求項180】 前記基板と前記単結晶、多結晶、又はアモルファスシリコン層との間に拡散バリア層を設ける、請求項174記載の電気光学装置用の駆動基板の製造方法。 Wherein 180] the substrate and the single crystal, polycrystalline, or providing a diffusion barrier layer between the amorphous silicon layer, a manufacturing method of a driving substrate for an electro-optical device according to claim 174, wherein.
  181. 【請求項181】 前記基板をガラス基板又は耐熱性有機基板とする、請求項141記載の電気光学装置用の駆動基板の製造方法。 Wherein 181] and the glass substrate or a heat resistant organic substrate the substrate, a manufacturing method of a driving substrate for an electro-optical device according to claim 141, wherein.
  182. 【請求項182】 前記基板を光学的に不透明又は透明とする、請求項141記載の電気光学装置用の駆動基板の製造方法。 Wherein 182] and the substrate optically opaque or transparent, the manufacturing method of the driving substrate for an electro-optical device according to claim 141, wherein.
  183. 【請求項183】 前記画素電極を反射型又は透過型の表示部用として設ける、請求項141記載の電気光学装置用の駆動基板の製造方法。 Wherein 183] providing the pixel electrode for display unit of the reflection type or transmission type method for producing a drive substrate for an electro-optical device according to claim 141, wherein.
  184. 【請求項184】 前記表示部に前記画素電極とカラーフィルタ層との積層構造を設ける、請求項141記載の電気光学装置用の駆動基板の製造方法。 Wherein 184] providing a laminated structure of the pixel electrode and the color filter layer on the display unit, a manufacturing method of a driving substrate for an electro-optical device according to claim 141, wherein.
  185. 【請求項185】 前記画素電極が反射電極であるときには、樹脂膜に凹凸を形成し、この上に画素電極を設け、また前記画素電極が透明電極であるときには、透明平坦化膜によって表面を平坦化し、この平坦化面上に前記画素電極を設ける、請求項141記載の電気光学装置用の駆動基板の製造方法。 When claim 185, wherein the pixel electrode is a reflective electrode, the unevenness is formed on the resin film, a pixel electrode provided thereon, also when the pixel electrode is a transparent electrode, a flat surface by a transparent flattening film However, the flattening surface providing the pixel electrode on the method of driving the substrate for an electro-optical device according to claim 141, wherein.
  186. 【請求項186】 前記表示部が前記スイッチング素子による駆動で発光又は調光を行うように構成する、請求項150記載の電気光学装置用の駆動基板の製造方法。 Wherein 186, wherein the display unit is configured to perform light emission or dimming driving by the switching element, a manufacturing method of a driving substrate for an electro-optical device according to claim 150, wherein.
  187. 【請求項187】 前記表示部に複数の前記画素電極をマトリクス状に配列し、これらの画素電極のそれぞれに前記スイッチング素子を接続する、請求項150記載の電気光学装置用の駆動基板の製造方法。 [Claim 187] arranging a plurality of the pixel electrodes on the display unit in a matrix, the switching elements connected to each of these pixel electrodes, the manufacturing method of a driving substrate for an electro-optical device according to claim 150, wherein .
  188. 【請求項188】 液晶表示装置、エレクトロルミネセンス表示装置、電界放出型表示装置、発光ポリマー表示装置、発光ダイオード表示装置などとして構成する、請求項141記載の電気光学装置用の駆動基板の製造方法。 Wherein 188 liquid crystal display device, an electroluminescent display device, a field emission type display device, light emitting polymer display device, configured as such as a light emitting diode display device, a manufacturing method of a driving substrate for an electro-optical device according to claim 141, wherein .
  189. 【請求項189】 前記単結晶半導体層に所定の処理を施し、前記周辺駆動回路部及び/又は表示部の動作を制御する制御部を構成するための素子を形成する工程を有する、請求項140記載の電気光学装置用の駆動基板の製造方法。 Wherein 189] subjecting the predetermined single crystal semiconductor layer process, a step of forming an element for a control unit for controlling the operation of said peripheral drive circuit portion and / or the display unit, according to claim 140 method for producing a drive substrate for an electro-optical device according.
  190. 【請求項190】 前記制御部を構成するための素子が、CMOSTFT、nMOSTFT、pMOSTFT Wherein 190] element for constituting the control unit, CMOSTFT, nMOSTFT, pMOSTFT
    等の能動素子や、抵抗、コンデンサ、インダクタンス等の受動素子からなる、請求項189記載の電気光学装置用の駆動基板の製造方法。 And active elements like resistors, capacitors, consisting of passive elements of the inductance and the like, a manufacturing method of a driving substrate for an electro-optical device according to claim 189, wherein.
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