JP2000150637A - Semiconductor device and manufacture thereof - Google Patents
Semiconductor device and manufacture thereofInfo
- Publication number
- JP2000150637A JP2000150637A JP31372598A JP31372598A JP2000150637A JP 2000150637 A JP2000150637 A JP 2000150637A JP 31372598 A JP31372598 A JP 31372598A JP 31372598 A JP31372598 A JP 31372598A JP 2000150637 A JP2000150637 A JP 2000150637A
- Authority
- JP
- Japan
- Prior art keywords
- silicon oxide
- oxide film
- film
- insulating film
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、素子の微細化と
プロセスの低温化に適した半導体装置とその製造方法に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device suitable for miniaturizing elements and lowering the temperature of a process, and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】ＭＯＳＦＥＴに代表される絶縁ゲート型
ＦＥＴを集積形成したＬＳＩでは、素子分離されたシリ
コン基板にＭＯＳＦＥＴを形成した後、その上を層間絶
縁膜で覆い、この層間絶縁膜上に金属配線層が形成され
る。金属配線層は、ＬＳＩの規模に応じて多層に形成さ
れる場合がある。この場合、第１層の金属配線層とＭＯ
Ｓトランジスタ間の層間絶縁膜は、ＰＭＤ（Pre-Metal
Dielectric）膜と呼ばれる。ＰＭＤ膜としては通常、シ
リコン酸化物膜の一種であるリンシリケートガラスＰＳ
Ｇ（Phosphosilicate Glass）が用いられる。ＰＳＧ膜
に代わって、一部ボロンを含むボロンリンシリケートガ
ラスＢＰＳＧ（Boron-Phosphosilicate Glass）が用い
られることもある。2. Description of the Related Art In an LSI in which an insulated gate type FET typified by a MOSFET is formed in an integrated manner, a MOSFET is formed on a silicon substrate from which an element has been separated, and the MOSFET is covered with an interlayer insulating film. A wiring layer is formed. The metal wiring layer may be formed in multiple layers depending on the scale of the LSI. In this case, the first metal wiring layer and the MO
The interlayer insulating film between S transistors is made of PMD (Pre-Metal
Dielectric) film. Phosphorus silicate glass PS, which is a kind of silicon oxide film, is usually used as the PMD film.
G (Phosphosilicate Glass) is used. Instead of the PSG film, a boron-phosphosilicate glass (BPSG) containing a part of boron may be used.
【０００３】ＰＭＤ膜としてＰＳＧ膜が用いられる理由
は、熱処理によるリフローを利用して狭いゲート電極ス
ペースへの埋め込みと平坦化が同時にできること、含有
されるリンが不純物イオンのゲッタリング作用を有する
こと、等にある。[0003] The reason why the PSG film is used as the PMD film is that embedding into a narrow gate electrode space and flattening can be performed simultaneously by utilizing reflow by heat treatment, that the contained phosphorus has a gettering action of impurity ions, And so on.
【０００４】[0004]
【発明が解決しようとする課題】しかし、素子の微細化
が更に進み、プロセスの低温化が要求されると、ＰＭＤ
膜としてＰＳＧ膜を用いた場合、高温のリフロー処理が
できなくなり、埋め込み性能が悪くなると言う問題が生
じる。具体的に、微細化したＭＯＳＦＥＴでは、ソー
ス、ドレイン拡散層の低抵抗化のため、ソース、ドレイ
ン拡散層の表面に金属シリサイド膜を形成するサリサイ
ド構造が用いられる。この場合、その後の熱工程を８５
０℃程度以上の高温で行うと、金属シリサイド膜の凝集
（アグロメレーション）が起こり、比抵抗が上昇してし
まうため、高温工程が制限される。高温でのリフロー処
理ができないと、ＰＳＧ膜の十分な流動化ができず、狭
いゲート電極間スペースのＰＳＧ膜には空孔（ボイド）
ができてしまう。これは、後の金属配線の工程で配線間
短絡等の原因となる。However, as the miniaturization of elements further progresses and a lower temperature process is required, PMD
When a PSG film is used as the film, there is a problem that high-temperature reflow processing cannot be performed, and the embedding performance deteriorates. Specifically, in a miniaturized MOSFET, a salicide structure in which a metal silicide film is formed on the surfaces of the source and drain diffusion layers is used to reduce the resistance of the source and drain diffusion layers. In this case, the subsequent heating step is 85
If performed at a high temperature of about 0 ° C. or higher, agglomeration (agglomeration) of the metal silicide film occurs, and the specific resistance increases. If the reflow treatment at a high temperature cannot be performed, the PSG film cannot be sufficiently fluidized, and the PSG film in a narrow space between the gate electrodes will have voids.
Can be done. This causes a short circuit between wirings in a later metal wiring process.
【０００５】この発明は、上記事情を考慮してなされた
もので、素子の微細化とプロセスの低温化に適した層間
絶縁膜を持つ半導体装置とその製造方法を提供すること
を目的としている。The present invention has been made in view of the above circumstances, and has as its object to provide a semiconductor device having an interlayer insulating film suitable for miniaturizing elements and lowering the temperature of a process, and a method of manufacturing the same.
【０００６】[0006]
【課題を解決するための手段】この発明は、半導体基板
と、この半導体基板に形成された素子と、前記半導体基
板に層間絶縁膜を介して形成され、前記層間絶縁膜に開
けられたコンタクト孔を介して前記素子に接続された金
属配線層とを有する半導体装置において、前記層間絶縁
膜は、実質的に不純物を含まない第１のシリコン酸化物
膜と、この第１のシリコン酸化物膜上に堆積されたリン
を含む第２のシリコン酸化物膜とを有することを特徴と
する。According to the present invention, there is provided a semiconductor substrate, an element formed on the semiconductor substrate, and a contact hole formed in the semiconductor substrate via an interlayer insulating film and opened in the interlayer insulating film. In a semiconductor device having a metal wiring layer connected to the element via the first silicon oxide film, the interlayer insulating film includes a first silicon oxide film containing substantially no impurities, And a second silicon oxide film containing phosphorus deposited on the second silicon oxide film.
【０００７】この発明において、前記層間絶縁膜に形成
されたコンタクト孔は、好ましくは、前記第２のシリコ
ン酸化物膜を略垂直側壁をもって貫通し、前記第１のシ
リコン酸化物膜を下方に行くほど幅が狭くなるテーパ面
をもって貫通するものとする。この発明において、例え
ば、前記第１のシリコン酸化物膜としては、プラズマＣ
ＶＤによるシリコン酸化物膜が用いられ、前記第２のシ
リコン酸化物膜としては、リンシリケートガラスを主体
とするシリケートガラス膜が用いられる。またこの発明
において、好ましくは、前記素子は、前記半導体基板に
ゲート絶縁膜を介して形成されたゲート電極、ソース、
ドレイン拡散層、及びこれらのソース、ドレイン拡散層
の表面に形成された金属シリサイド膜を有する絶縁ゲー
ト型ＦＥＴである。In the present invention, the contact hole formed in the interlayer insulating film preferably penetrates through the second silicon oxide film with substantially vertical side walls, and goes downward through the first silicon oxide film. It shall penetrate with a taper surface whose width becomes narrower. In the present invention, for example, as the first silicon oxide film, plasma C
A silicon oxide film by VD is used, and a silicate glass film mainly composed of phosphorus silicate glass is used as the second silicon oxide film. In the present invention, preferably, the element includes a gate electrode, a source, and a source formed on the semiconductor substrate via a gate insulating film.
This is an insulated gate FET having a drain diffusion layer and a metal silicide film formed on the surface of the source and drain diffusion layers.
【０００８】この発明に係る半導体装置の製造方法は、
半導体基板に素子を形成する工程と、前記素子が形成さ
れた半導体基板に、実質的に不純物を含まない第１のシ
リコン酸化物膜とこの第１のシリコン酸化物膜上に堆積
されたリンを含む第２のシリコン酸化物膜とを含む層間
絶縁膜を形成する工程と、前記層間絶縁膜にフロロカー
ボン系ガスを用いた反応性イオンエッチングにより、前
記第２のシリコン酸化物膜では略垂直側壁を持ち、前記
第１のシリコン酸化物膜では下方に行くほど幅が狭くな
るテーパ面を持つコンタクト孔を形成する工程と、前記
層間絶縁膜上に前記コンタクト孔を介して前記素子に接
続される金属配線層を形成する工程と、を有することを
特徴とする。A method for manufacturing a semiconductor device according to the present invention comprises:
Forming an element on a semiconductor substrate; and forming a first silicon oxide film substantially free of impurities and phosphorus deposited on the first silicon oxide film on the semiconductor substrate on which the element is formed. A step of forming an interlayer insulating film including a second silicon oxide film including the second silicon oxide film and reactive ion etching using a fluorocarbon-based gas for the interlayer insulating film to form substantially vertical sidewalls in the second silicon oxide film. Forming a contact hole having a tapered surface in which the width of the first silicon oxide film decreases as going downward, and forming a metal connected to the element via the contact hole on the interlayer insulating film. Forming a wiring layer.
【０００９】この発明によると、金属配線層（多層配線
構造の場合には最下層の金属配線層）と素子の間の層間
絶縁膜を、実質的に不純物を含まない第１のシリコン酸
化物膜とリンを含む第２のシリコン酸化物膜の少なくと
も二層構造とすることにより、高温熱工程を要せず、狭
いスペースにもボイドが残らない状態で埋め込むことが
できる。また、第２のシリコン酸化物膜が不純物のゲッ
タリング作用を持つ。また発明によると、上述した少な
くとも二層構造の層間絶縁膜を用いることにより、エッ
チング条件を選択することによって、第２のシリコン酸
化物膜では垂直側壁を持ち、第１のシリコン酸化物膜で
は下方に行くほど幅が狭くなるテーパ面（以下、これを
順テーパ面という）を持つコンタクト孔を形成すること
ができる。これにより、微細化した場合の短絡事故を防
止しながら、微細なコンタクト孔であっても配線金属の
埋め込みを確実に行うことが可能になる。According to the present invention, the interlayer insulating film between the metal wiring layer (the lowermost metal wiring layer in the case of a multilayer wiring structure) and the element is formed by the first silicon oxide film containing substantially no impurities. And a second silicon oxide film containing phosphorus and phosphorus can be buried in a narrow space without a void without requiring a high-temperature heating step. Further, the second silicon oxide film has a gettering action of impurities. According to the invention, the second silicon oxide film has a vertical side wall and the first silicon oxide film has a lower side by selecting the etching condition by using the above-described interlayer insulating film having at least a two-layer structure. , A contact hole having a tapered surface (hereinafter referred to as a forward tapered surface) whose width becomes narrower can be formed. As a result, it is possible to reliably embed the wiring metal even in a fine contact hole, while preventing a short circuit accident caused by miniaturization.
【００１０】特にこの発明は、半導体基板に形成される
素子が、ソース、ドレイン拡散層表面に金属シリサイド
膜を形成してなる絶縁ゲート型ＦＥＴであり、その後の
高温工程が制限される場合に有効である。即ち高温プロ
セスを用いることなく、良好な層間絶縁膜を得ることが
できるため、金属シリサイドの凝集等をもたらすことな
く、微細構造をもって優れたトランジスタ性能を実現す
ることができる。In particular, the present invention is effective when an element formed on a semiconductor substrate is an insulated gate FET in which a metal silicide film is formed on the surface of a source / drain diffusion layer, and the subsequent high-temperature process is restricted. It is. That is, since a favorable interlayer insulating film can be obtained without using a high-temperature process, excellent transistor performance can be realized with a fine structure without causing aggregation of metal silicide or the like.
【００１１】[0011]
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は一実施の形態によるＭ
ＯＳＬＳＩの断面構造を示している。ｐ型シリコン基板
１の素子分離絶縁膜２により区画された素子領域にはｐ
型ウェル３及びｎ型ウェル４が形成され、それぞれにｎ
チャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴが形
成されている。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 illustrates M according to one embodiment.
2 shows a cross-sectional structure of the OSLSI. An element region defined by the element isolation insulating film 2 of the p-type silicon substrate 1 has p
Formed well 3 and n-type well 4 are formed,
A channel MOSFET and a p-channel MOSFET are formed.
【００１２】ｎチャネルＭＯＳＦＥＴは、ゲート絶縁膜
５を介して形成されたゲート電極６ａを有し、ゲート電
極６ａに自己整合的に形成されたｎ型ソース、ドレイン
拡散層７ａを有する。ｐチャネルＭＯＳＦＥＴは同様
に、ゲート絶縁膜５を介して形成されたゲート電極６ｂ
を有し、ゲート電極６ｂに自己整合的に形成されたｐ型
ソース、ドレイン拡散層７ｂを有する。ソース、ドレイ
ン拡散層７ａ，７ｂ及びゲート電極６ａ，６ｂの表面に
はこれらの低抵抗化のために金属シリサイド膜８が形成
されている。The n-channel MOSFET has a gate electrode 6a formed via a gate insulating film 5, and has n-type source / drain diffusion layers 7a formed in a self-aligned manner with the gate electrode 6a. Similarly, the p-channel MOSFET has a gate electrode 6b formed via the gate insulating film 5.
And a p-type source / drain diffusion layer 7b formed in self-alignment with the gate electrode 6b. A metal silicide film 8 is formed on the surfaces of the source / drain diffusion layers 7a, 7b and the gate electrodes 6a, 6b to reduce the resistance.
【００１３】素子形成された基板上には、層間絶縁膜１
０を介して金属配線層１２が形成されている。層間絶縁
膜１０は、第１のシリコン酸化物膜１０ａと第２のシリ
コン酸化物膜１９ｂの二層構造である。下層のシリコン
酸化物膜１０ａは、この実施の形態の場合、プラズマＣ
ＶＤの一種であるＨＤＰ（High-Density Plasma）−Ｃ
ＶＤによるＳｉＯ2膜である。上層のシリコン酸化物膜
１０ｂは、ＰＳＧ膜又はＢＰＳＧ膜である。An interlayer insulating film 1 is formed on the substrate on which the elements are formed.
The metal wiring layer 12 is formed with the interposition of the metal wiring layer 12 therebetween. The interlayer insulating film 10 has a two-layer structure of a first silicon oxide film 10a and a second silicon oxide film 19b. In this embodiment, the lower silicon oxide film 10a is formed by plasma C
HDP (High-Density Plasma) -C, a type of VD
It is a SiO 2 film by VD. The upper silicon oxide film 10b is a PSG film or a BPSG film.
【００１４】金属配線層１２は、層間絶縁膜１０に開け
られたコンタクト孔１１を介して、ソース、ドレイン拡
散層７ａ，７ｂに接続されている。コンタクト孔１１
は、第２のシリコン酸化物膜１０ａを垂直側壁をもって
貫通し、第１のシリコン酸化物膜１０ｂは順テーパ面を
もって貫通している。The metal wiring layer 12 is connected to the source / drain diffusion layers 7a and 7b via contact holes 11 formed in the interlayer insulating film 10. Contact hole 11
Penetrates the second silicon oxide film 10a with vertical side walls, and the first silicon oxide film 10b penetrates with a forward tapered surface.
【００１５】この実施の形態によるＭＯＳＬＳＩの製造
工程を具体的に、図２〜図６を参照して説明する。図２
は、素子が形成された状態の断面である。ｐ型シリコン
基板１にはまず、ＳＴＩ（Shallow Trench Isolation）
法等により素子分離絶縁膜２を埋め込み形成する。但
し、ＬＯＣＯＳ法による素子分離でもよい。その後、各
素子領域に高加速イオン注入によりｐ型ウェル３及びｎ
型ウェル４を形成する。その後ゲート絶縁膜５を介して
ポリシリコン膜の堆積、パターニングによりゲート電極
６ａ，６ｂを形成する。The manufacturing process of the MOS LSI according to this embodiment will be specifically described with reference to FIGS. FIG.
Is a cross section in a state where the element is formed. First, STI (Shallow Trench Isolation) is applied to the p-type silicon substrate 1.
The element isolation insulating film 2 is buried by a method or the like. However, element isolation by the LOCOS method may be used. After that, the p-type well 3 and the n-type
Form a mold well 4. Thereafter, gate electrodes 6a and 6b are formed by depositing and patterning a polysilicon film via the gate insulating film 5.
【００１６】そして、ゲート電極６ａ，６ｂをマスクと
してそれぞれの素子領域に、ソース、ドレイン拡散層７
ａ，７ｂのうち浅い低濃度拡散層を形成する。その後、
ＣＶＤシリコン酸化膜の堆積とＲＩＥにより、ゲート側
壁９を形成した後、各素子領域にイオン注入を行って、
ソース、ドレイン拡散層７ａ，７ｂの深い高濃度拡散層
を形成する。続いて、チタン（Ｔｉ）、コバルト（Ｃ
ｏ）等の金属をスパッタにより堆積し、熱処理を行っ
て、各ソース、ドレイン拡散層７ａ，７ｂの表面及びゲ
ート電極６ａ，６ｂの表面に、ＴｉＳｉ2，ＣｏＳｉ2等
の金属シリサイド膜８を形成する。未反応の金属膜はそ
の後除去する。Then, using the gate electrodes 6a and 6b as masks, source and drain diffusion layers 7 are formed in the respective element regions.
A shallow low-concentration diffusion layer is formed among a and 7b. afterwards,
After forming a gate sidewall 9 by depositing a CVD silicon oxide film and RIE, ion implantation is performed in each element region,
A deep high concentration diffusion layer of the source and drain diffusion layers 7a and 7b is formed. Subsequently, titanium (Ti), cobalt (C
o) and a metal silicide film 8 such as TiSi 2 or CoSi 2 is formed on the surfaces of the source and drain diffusion layers 7a and 7b and the surfaces of the gate electrodes 6a and 6b by heat treatment. I do. Unreacted metal film is then removed.
【００１７】その後、図３に示すように、層間絶縁膜１
０の下層となる第１のシリコン酸化物膜１０ａとして、
ＨＤＰ−ＣＶＤにより、ＳｉＯ2膜を約５００ｎｍ程度
堆積する。ＳｉＯ2膜のＨＤＰ−ＣＶＤには、ＳｉＨ4＋
０2＋Ａｒを用いる。この方法により、８００℃以下の
プロセス温度で狭いゲート電極間のスペースも完全に埋
め込まれる。Thereafter, as shown in FIG.
0 as the first silicon oxide film 10a which is a lower layer
An HDP-CVD is used to deposit a SiO 2 film of about 500 nm. For HDP-CVD of SiO 2 film, SiH 4 +
O 2 + Ar is used. This method completely fills the space between the narrow gate electrodes at a process temperature of 800 ° C. or less.
【００１８】続いて、図４に示すように、層間絶縁膜１
０の上層となる第２のシリコン酸化物膜１０ｂとして、
ＣＶＤによるＰＳＧ膜又はＢＰＳＧ膜を堆積する。堆積
した第２のシリコン酸化物膜１０ｂは、ＣＭＰ（Chemic
al Mechanical Polishing）処理により、図５に示すよ
うに表面を平坦化する。Subsequently, as shown in FIG.
0 as the second silicon oxide film 10b to be an upper layer
A PSG film or a BPSG film is deposited by CVD. The deposited second silicon oxide film 10b is formed by CMP (Chemic
al Mechanical Polishing), the surface is flattened as shown in FIG.
【００１９】その後、図６に示すように、層間絶縁膜１
０にソース、ドレイン拡散層７ａ，７ｂに対するコンタ
クト孔１１を形成する。このコンタクト孔１１のエッチ
ングには、フロロカーボン系ガス例えば、ＣＨＦ3又は
ＣＦ4を用いたＲＩＥ（Reactive Ion Etching）法を利
用する。これにより、ＰＳＧを主体とする第２のシリコ
ン酸化物膜１０ｂは略垂直側壁をもってエッチングさ
れ、第１のシリコン酸化物膜１０ａは順テーパ面をもっ
てエッチングされる。その後、タングステン（Ｗ），ア
ルミニウム（Ａｌ）等の金属膜を堆積し、パターニング
して、図１に示すような金属配線層１２を形成する。Thereafter, as shown in FIG.
At 0, contact holes 11 for the source and drain diffusion layers 7a and 7b are formed. The contact hole 11 is etched by a RIE (Reactive Ion Etching) method using a fluorocarbon-based gas, for example, CHF 3 or CF 4 . Thereby, the second silicon oxide film 10b mainly composed of PSG is etched with substantially vertical side walls, and the first silicon oxide film 10a is etched with a forward tapered surface. Thereafter, a metal film such as tungsten (W) or aluminum (Al) is deposited and patterned to form a metal wiring layer 12 as shown in FIG.
【００２０】以上のようにこの実施の形態によれば、層
間絶縁膜１０を、埋め込み性能の優れた第１のシリコン
酸化物膜１０ａとリンを含む第２のシリコン酸化物膜１
０ｂに二層構造とすることにより、熱リフローを行うこ
となく、ボイドの残らない層間絶縁膜１０が得られる。
しかも層間絶縁膜１０は、第２のシリコン酸化物膜１０
ｂにより不純物ゲッタリング作用を有する。また、層間
絶縁膜１０に形成されるコンタクト孔１１は、第２のシ
リコン酸化物膜１０ｂでは垂直側壁を持ち、第１のシリ
コン酸化物膜１０ａでは順テーパ面をもって形成される
ため、配線金属の埋め込みが良好になる。またコンタク
ト孔１１のリソグラフィ工程で多少位置ずれを生じたと
しても、下方に行くにつれて径が絞られるため、ソー
ス、ドレインとゲート等との短絡等が防止される。As described above, according to this embodiment, the interlayer insulating film 10 is made of the first silicon oxide film 10a having excellent filling performance and the second silicon oxide film 1 containing phosphorus.
By adopting the two-layer structure at 0b, the interlayer insulating film 10 free of voids can be obtained without performing thermal reflow.
Moreover, the interlayer insulating film 10 is formed of the second silicon oxide film 10
b has an impurity gettering effect. The contact hole 11 formed in the interlayer insulating film 10 has a vertical side wall in the second silicon oxide film 10b and a forward tapered surface in the first silicon oxide film 10a. Good embedding. Even if the contact hole 11 is slightly displaced in the lithography process, the diameter is narrowed downward, so that a short circuit between the source, the drain and the gate is prevented.
【００２１】図７は、この発明をＳＡＣ（Self-Align C
ontact）構造のＭＯＳＬＳＩに適用した実施の形態の断
面を、先の実施の形態の図６に対応させて、ｎチャネル
ＭＯＳＦＥＴ部分について示している。先の実施の形態
と対応する部分には同一符号を付して詳細な説明は省
く。この実施の形態では、ゲート電極６ａはシリコン窒
化膜２０をマスクとして用いてパターニングされ、シリ
コン窒化膜２０がそのまま残される。ゲート側壁９ｂと
してもシリコン窒化膜が用いられる。FIG. 7 is a block diagram showing the present invention using SAC (Self-Align C).
A cross section of an embodiment applied to a MOS LSI having an (ontact) structure is shown for an n-channel MOSFET portion, corresponding to FIG. 6 of the above embodiment. Portions corresponding to those in the above embodiment are denoted by the same reference numerals, and detailed description is omitted. In this embodiment, the gate electrode 6a is patterned using the silicon nitride film 20 as a mask, and the silicon nitride film 20 is left as it is. A silicon nitride film is also used as gate side wall 9b.
【００２２】この様な構造とすれば、コンタクト孔１１
の形成に、シリコン窒化膜に対する選択比の大きいエッ
チング方法を用いることにより、ゲート電極６ａ上に一
部かかったとしても、ゲート電極６ａはシリコン窒化膜
２０により保護されて露出することがない。またゲート
電極６ａに挟まれたスペースでのコンタクト孔１１は、
ゲート側壁９ｂに自己整合されて形成される。With such a structure, the contact hole 11
By using an etching method having a large selectivity to the silicon nitride film for forming the gate electrode 6a, the gate electrode 6a is protected by the silicon nitride film 20 and is not exposed even if it partially covers the gate electrode 6a. The contact hole 11 in the space between the gate electrodes 6a is
It is formed so as to be self-aligned with the gate side wall 9b.
【００２３】この発明において、層間絶縁膜は、第１及
び第２のシリコン酸化物膜の少なくとも二層を含むもの
であればよく、例えばエッチングストッパとして極薄の
シリコン窒化膜を最下層に含むような構造を用いる場合
も有効である。また、第１のシリコン酸化物膜は、実質
的にリン等の不純物を含まないもの、言い換えれば意図
的に不純物を導入しないシリコン酸化物膜であればよ
い。更に、第１のシリコン酸化物膜の成膜法について
は、８００℃程度以下で良好な埋め込み特性が得られる
方法であればよく、上述したＨＤＰ−ＣＶＤの他、Ｏ3
−ＴＥＯＳ（Tetraethyloxysilicate）ガスを用いた通
常のプラズマＣＶＤ、同様のガスを用いた減圧ＣＶＤ、
更にＳＯＧ（Spin-On Glass）法等を用いることができ
る。ＳＯＧ法の場合、メチル基が導入されたＳｉＯ2粉
末を有機溶剤により粘性流動体として回転塗布する。更
にまた、実施の形態ではＭＯＳＬＳＩを説明したが、素
子として例えばバイポーラ素子を用いた場合にもこの発
明は有効である。In the present invention, the interlayer insulating film only needs to include at least two layers of the first and second silicon oxide films. For example, an extremely thin silicon nitride film as an etching stopper may be included in the lowermost layer. It is also effective when using a simple structure. In addition, the first silicon oxide film may be any film that does not substantially contain impurities such as phosphorus, in other words, a silicon oxide film to which impurities are not intentionally introduced. Furthermore, for the method of forming the first silicon oxide film may be any method that is excellent burying properties below approximately 800 ° C. obtained, other HDP-CVD as described above, O 3
-Normal plasma CVD using TEOS (Tetraethyloxysilicate) gas, reduced pressure CVD using similar gas,
Further, an SOG (Spin-On Glass) method or the like can be used. In the case of the SOG method, the SiO 2 powder into which a methyl group has been introduced is spin-coated with an organic solvent as a viscous fluid. Furthermore, in the embodiments, the MOS LSI has been described. However, the present invention is also effective when, for example, a bipolar element is used as the element.
【００２４】[0024]
【発明の効果】以上述べたようにこの発明によれば、金
属配線層と素子の間の層間絶縁膜を、実質的に不純物を
含まない第１のシリコン酸化物膜とリンを含む第２のシ
リコン酸化物膜の少なくとも二層構造とすることによ
り、高温熱工程が不要で、ボイドが残こともなく、また
不純物のゲッタリング効果を持つ層間絶縁膜とすること
ができる。また発明による層間絶縁膜では、エッチング
条件を選択することによって、上部では垂直側壁を持
ち、下部では順テーパ面を持つコンタクト孔を形成する
ことができる。これにより、短絡事故を防止しながら、
配線金属の埋め込みを確実に行うことが可能になる。As described above, according to the present invention, the interlayer insulating film between the metal wiring layer and the element is formed by the first silicon oxide film containing substantially no impurities and the second silicon oxide film containing phosphorus. With at least a two-layer structure of a silicon oxide film, an interlayer insulating film which does not require a high-temperature heat step, has no voids, and has an impurity gettering effect can be obtained. Further, in the interlayer insulating film according to the present invention, by selecting an etching condition, it is possible to form a contact hole having a vertical side wall at an upper portion and a forward tapered surface at a lower portion. This prevents short circuit accidents,
It is possible to reliably embed the wiring metal.
【図１】この発明の実施の形態によるＭＯＳＬＳＩの断
面構造を示す。FIG. 1 shows a sectional structure of a MOS LSI according to an embodiment of the present invention.
【図２】同実施の形態による素子形成までの工程を示す
断面図である。FIG. 2 is a cross-sectional view showing a process up to element formation according to the embodiment;
【図３】同実施の形態による第１のシリコン酸化物膜堆
積の工程を示す断面図である。FIG. 3 is a cross-sectional view showing a step of depositing a first silicon oxide film according to the embodiment.
【図４】同実施の形態による第２のシリコン酸化物膜堆
積の工程を示す断面図である。FIG. 4 is a sectional view showing a step of depositing a second silicon oxide film according to the embodiment.
【図５】同実施の形態による第２のシリコン酸化物膜の
平坦化処理の工程を示す断面図である。FIG. 5 is a cross-sectional view showing a step of flattening a second silicon oxide film according to the embodiment.
【図６】同実施の形態によるコンタクト孔形成の工程を
示す断面図である。FIG. 6 is a cross-sectional view showing a step of forming a contact hole according to the embodiment.
【図７】他の実施の形態によるＭＯＳＬＳＩの断面構造
を示す。FIG. 7 shows a cross-sectional structure of a MOS LSI according to another embodiment.
１…ｐ型シリコン基板、２…素子分離絶縁膜、３…ｐ型
ウェル、４…ｎ型ウェル、５…ゲート絶縁膜、６ａ，６
ｂ…ゲート電極、７ａ，７ｂ…ソース、ドレイン拡散
層、８…金属シリサイド膜、９…ゲート側壁、１０…層
間絶縁膜、１０ａ…第１のシリコン酸化物膜、１０ｂ…
第２のシリコン酸化物膜、１１…コンタクト孔、１２…
金属配線層。DESCRIPTION OF SYMBOLS 1 ... p-type silicon substrate, 2 ... element isolation insulating film, 3 ... p-type well, 4 ... n-type well, 5 ... gate insulating film, 6a, 6
b: gate electrode, 7a, 7b: source and drain diffusion layers, 8: metal silicide film, 9: gate side wall, 10: interlayer insulating film, 10a: first silicon oxide film, 10b ...
Second silicon oxide film, 11 contact holes, 12 ...
Metal wiring layer.
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH08 HH19 JJ08 JJ19 KK01 NN31 NN32 QQ13 QQ18 QQ48 RR04 RR14 RR15 SS11 SS15 TT02 VV04 XX02 XX31 5F058 BA09 BD01 BD04 BD06 BF07 BF23 BF25 BF29 BF33 BH20 BJ02 ──────────────────────────────────────────────────続 き Continuing on the front page F term (reference)
Claims (5)
れた素子と、前記半導体基板に層間絶縁膜を介して形成
され、前記層間絶縁膜に開けられたコンタクト孔を介し
て前記素子に接続された金属配線層とを有する半導体装
置において、 前記層間絶縁膜は、 実質的に不純物を含まない第１のシリコン酸化物膜と、 この第１のシリコン酸化物膜上に堆積されたリンを含む
第２のシリコン酸化物膜とを有することを特徴とする半
導体装置。1. A semiconductor substrate, an element formed on the semiconductor substrate, and an element formed on the semiconductor substrate via an interlayer insulating film, and connected to the element via a contact hole formed in the interlayer insulating film. A semiconductor device having a metal wiring layer, wherein the interlayer insulating film includes a first silicon oxide film containing substantially no impurities, and a first silicon oxide film containing phosphorus deposited on the first silicon oxide film. And a silicon oxide film.
孔は、前記第２のシリコン酸化物膜を略垂直側壁をもっ
て貫通し、前記第１のシリコン酸化物膜を下方に行くほ
ど幅が狭くなるテーパ面をもって貫通することを特徴と
する請求項１記載の半導体装置。2. A contact hole formed in the interlayer insulating film penetrates the second silicon oxide film with substantially vertical side walls, and becomes narrower as it goes down the first silicon oxide film. 2. The semiconductor device according to claim 1, wherein the semiconductor device penetrates with a tapered surface.
マＣＶＤによるシリコン酸化物膜であり、前記第２のシ
リコン酸化物膜は、リンシリケートガラスを主体とする
シリケートガラス膜であることを特徴とする請求項１記
載の半導体装置。3. The method according to claim 1, wherein the first silicon oxide film is a silicon oxide film formed by plasma CVD, and the second silicon oxide film is a silicate glass film mainly composed of phosphorus silicate glass. 2. The semiconductor device according to claim 1, wherein
縁膜を介して形成されたゲート電極、ソース、ドレイン
拡散層、及びこれらのソース、ドレイン拡散層の表面に
形成された金属シリサイド膜を有する絶縁ゲート型ＦＥ
Ｔであることを特徴とする請求項１記載の半導体装置。4. The device has a gate electrode, a source and a drain diffusion layer formed on the semiconductor substrate via a gate insulating film, and a metal silicide film formed on the surface of the source and drain diffusion layers. Insulated gate type FE
2. The semiconductor device according to claim 1, wherein T is T.
含まない第１のシリコン酸化物膜とこの第１のシリコン
酸化物膜上に堆積されたリンを含む第２のシリコン酸化
物膜とを含む層間絶縁膜を形成する工程と、 前記層間絶縁膜にフロロカーボン系ガスを用いた反応性
イオンエッチングにより、前記第２のシリコン酸化物膜
では略垂直側壁を持ち、前記第１のシリコン酸化物膜で
は下方に行くほど幅が狭くなるテーパ面を持つコンタク
ト孔を形成する工程と、 前記層間絶縁膜上に前記コンタクト孔を介して前記素子
に接続される金属配線層を形成する工程と、を有するこ
とを特徴とする半導体装置の製造方法。5. A step of forming an element on a semiconductor substrate, a step of forming a first silicon oxide film substantially free of impurities on the semiconductor substrate on which the element is formed, and forming a first silicon oxide film on the first silicon oxide film. Forming an interlayer insulating film including a deposited second silicon oxide film containing phosphorus, and reactive ion etching using a fluorocarbon-based gas for the interlayer insulating film, thereby forming the second silicon oxide film. Forming a contact hole having a substantially vertical side wall and having a tapered surface in the first silicon oxide film, the width of which decreases gradually downward; and a step of forming the element on the interlayer insulating film via the contact hole. Forming a metal wiring layer connected to the semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31372598A JP2000150637A (en) | 1998-11-04 | 1998-11-04 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31372598A JP2000150637A (en) | 1998-11-04 | 1998-11-04 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000150637A true JP2000150637A (en) | 2000-05-30 |
Family
ID=18044775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31372598A Pending JP2000150637A (en) | 1998-11-04 | 1998-11-04 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000150637A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7615819B2 (en) | 2006-06-30 | 2009-11-10 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2010524237A (en) * | 2007-04-05 | 2010-07-15 | フリースケール セミコンダクター インコーポレイテッド | First interlayer dielectric stack of non-volatile memory |
-
1998
- 1998-11-04 JP JP31372598A patent/JP2000150637A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7615819B2 (en) | 2006-06-30 | 2009-11-10 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US7803683B2 (en) | 2006-06-30 | 2010-09-28 | Kabushiki Kaisha Toshiba | Method of fabricating a semiconductor device |
| JP2010524237A (en) * | 2007-04-05 | 2010-07-15 | フリースケール セミコンダクター インコーポレイテッド | First interlayer dielectric stack of non-volatile memory |
| US8435898B2 (en) | 2007-04-05 | 2013-05-07 | Freescale Semiconductor, Inc. | First inter-layer dielectric stack for non-volatile memory |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6812127B2 (en) | Method of forming semiconductor device including silicon oxide with fluorine, embedded wiring layer, via holes, and wiring grooves | |
| US6908801B2 (en) | Method of manufacturing semiconductor device | |
| US5610099A (en) | Process for fabricating transistors using composite nitride structure | |
| US6372569B1 (en) | Selective formation of hydrogen rich PECVD silicon nitride for improved NMOS transistor performance | |
| JP3669919B2 (en) | Manufacturing method of semiconductor device | |
| US7884480B2 (en) | Semiconductor device and method of manufacturing same | |
| JPH11186378A (en) | Semiconductor integrated circuit, manufacture thereof, semiconductor device and manufacture thereof | |
| US6650017B1 (en) | Electrical wiring of semiconductor device enabling increase in electromigration (EM) lifetime | |
| TWI762301B (en) | Integrated circuit device and method of fabrication thereof | |
| US20050200026A1 (en) | Contact structure for nanometer characteristic dimensions | |
| US5518961A (en) | Semiconductor integrated circuit device with wiring microstructure formed on gates and method of manufacturing the same | |
| KR0173458B1 (en) | Semiconductor integrated circuit and its fabrication | |
| JP3215320B2 (en) | Method for manufacturing semiconductor device | |
| JPH10312975A (en) | Semiconductor and its manufacture | |
| JPH1187504A (en) | Manufacturing semiconductor device and method of forming wiring | |
| JP2006339558A (en) | Semiconductor device and its manufacturing method | |
| US11410995B1 (en) | Semiconductor structure and method of forming thereof | |
| US6882017B2 (en) | Field effect transistors and integrated circuitry | |
| JP3394914B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2000150637A (en) | Semiconductor device and manufacture thereof | |
| JPH09153546A (en) | Semiconductor device and its manufacture | |
| US6426263B1 (en) | Method for making a merged contact window in a transistor to electrically connect the gate to either the source or the drain | |
| JPH09312331A (en) | Semiconductor device and manufacture thereof | |
| JP2002050702A (en) | Semiconductor device | |
| KR101005737B1 (en) | Method for forming a metal line in semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Effective date: 20040113 Free format text: JAPANESE INTERMEDIATE CODE: A02 |