JPH09312331A - Semiconductor device and manufacture thereof - Google Patents
Semiconductor device and manufacture thereofInfo
- Publication number
- JPH09312331A JPH09312331A JP8128270A JP12827096A JPH09312331A JP H09312331 A JPH09312331 A JP H09312331A JP 8128270 A JP8128270 A JP 8128270A JP 12827096 A JP12827096 A JP 12827096A JP H09312331 A JPH09312331 A JP H09312331A
- Authority
- JP
- Japan
- Prior art keywords
- silicon nitride
- nitride film
- semiconductor device
- groove
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置及びその
製造方法、更に詳しくいえば、ＬＳＩを構成する半導体
基板に形成される素子間の分離構造及びその製造方法に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to an isolation structure between elements formed on a semiconductor substrate forming an LSI and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】ＬＳＩなどの半導体装置では、集積度及
び動作速度の向上のため、高密度集積化が重要となる。
高密度集積化のなかで素子間の分離構造が一つの重要な
問題となる。例えば、相隣るＭＯＳトランジスタのゲー
ト電極間隔を小さくすることが動作速度の向上、また、
面積を小さくするため重要である。従来、ゲート電極間
の間隔を縮小する方法として、ゲート電極の上面及び側
面にシリコン窒化膜を形成する方法が用いられていた。
この方法においては、配線層と半導体基板に形成された
拡散層との接続を行う配線を通す孔（コンタクトホー
ル）の形成の際に、上記シリコン窒化膜がエッチングス
トッパとして機能するため、コンタクトホールの一部が
ゲート電極に掛かっていても配線層とゲート電極が接触
しないため、コンタクトホールの一部をゲート電極上に
配置することができ、コンタクトホール間隔が縮小で
き、従ってゲート電極間隔を小さくできるという利点が
あった。なお、ゲート電極上面及び側面にのみシリコン
窒化膜を形成し、コンタクトホール間隔を縮小する方法
はＩＥＤＭ９０，ｐ473-476 に記載されている。2. Description of the Related Art In semiconductor devices such as LSIs, high density integration is important in order to improve the degree of integration and operation speed.
One of the important issues in high-density integration is the isolation structure between elements. For example, reducing the gate electrode interval between adjacent MOS transistors improves the operating speed, and
It is important to reduce the area. Conventionally, as a method of reducing the distance between the gate electrodes, a method of forming a silicon nitride film on the upper surface and the side surface of the gate electrode has been used.
In this method, since the silicon nitride film functions as an etching stopper when forming a hole (contact hole) through which a wiring for connecting the wiring layer and the diffusion layer formed on the semiconductor substrate is formed, Since the wiring layer and the gate electrode do not contact with each other even if a part of the gate electrode is overlapped with the gate electrode, a part of the contact hole can be arranged on the gate electrode, and the contact hole interval can be reduced, and thus the gate electrode interval can be reduced. There was an advantage. A method of forming a silicon nitride film only on the upper and side surfaces of the gate electrode to reduce the contact hole interval is described in IEDM 90, p473-476.
【０００３】しかし、コンタクトホール間にゲート電極
が存在する場合は、コンタクトホールの間隔を縮小する
ことはできるが、素子分離領域を構成するフィールド酸
化膜上にはシリコン窒化膜が存在しないため、コンタク
トホール間にフィールド酸化膜がある場合は、配線・基
板接触防止のため、コンタクトホールとフィールド酸化
膜との間に位置合わせ余裕をとらなければならず、コン
タクトホール間隔が縮小できないという問題があった。However, when the gate electrode exists between the contact holes, the contact hole interval can be reduced, but since the silicon nitride film does not exist on the field oxide film forming the element isolation region, the contact can be reduced. If there is a field oxide film between the holes, there is a problem that the contact hole interval cannot be reduced because a positioning allowance must be taken between the contact hole and the field oxide film to prevent wiring / substrate contact. .
【０００４】この問題を解決する方法として、素子分離
のため、素子の分離領域に溝を形成し、その溝内にシリ
コン窒化膜を埋め込む手法が知られているが、シリコン
窒化膜はシリコン酸化膜より誘電率が高いため、上記シ
リコン窒化膜を埋め込んだ溝を介して存在する配線層
（ゲート電極）と基板との間の容量が増大するという問
題がある。As a method for solving this problem, there is known a method of forming a groove in an element isolation region and burying a silicon nitride film in the groove for element isolation. The silicon nitride film is a silicon oxide film. Since the dielectric constant is higher, there is a problem that the capacitance between the wiring layer (gate electrode) existing through the groove in which the silicon nitride film is buried and the substrate is increased.
【０００５】[0005]
【発明が解決しようとする課題】従って、本発明の目的
は、半導体素子の高密度集積化に適した素子分離構造を
もった半導体装置及びその製造方法を実現することであ
る。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to realize a semiconductor device having an element isolation structure suitable for high-density integration of semiconductor elements and a manufacturing method thereof.
【０００６】本発明の他の目的は、ゲート電極・基板間
容量を増大させることなしに、コンタクトホールの一部
がフィールド酸化膜に掛かってもフィールド酸化膜の削
れを防止でき、配線層と基板との接触を防止することが
できる半導体装置及びその製造方法を実現することであ
る。Another object of the present invention is to prevent the field oxide film from being scraped even if a part of the contact hole is covered with the field oxide film without increasing the capacitance between the gate electrode and the substrate, and to prevent the wiring layer and the substrate from being scraped. It is an object of the present invention to realize a semiconductor device and a manufacturing method thereof that can prevent contact with the semiconductor device.
【０００７】[0007]
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置では、半導体基板に溝で構成し
た素子分離領域を設け、複数の半導体素子を形成した半
導体装置において、上記素子分離領域の上面にシリコン
窒化膜を形成し、上記溝の内部にシリコン窒化膜より誘
電率の低い絶縁体を埋め込む構造とした。To achieve the above object, in a semiconductor device of the present invention, an element isolation region formed of a groove is provided in a semiconductor substrate to form a plurality of semiconductor elements. A silicon nitride film is formed on the upper surface of the region, and an insulator having a lower dielectric constant than the silicon nitride film is embedded in the groove.
【０００８】本発明の好ましい実施形態としては、上記
半導体素子は、ＭＯＳトランジスタを含み、上記素子分
離領域の上面にシリコン窒化膜を形成すると共にゲート
電極の上面及び側面にシリコン窒化膜を形成する。ま
た、誘電率の低い絶縁体としては、酸化シリコンが製造
上好ましい。In a preferred embodiment of the present invention, the semiconductor element includes a MOS transistor, and a silicon nitride film is formed on an upper surface of the element isolation region and a silicon nitride film is formed on an upper surface and a side surface of the gate electrode. Further, as the insulator having a low dielectric constant, silicon oxide is preferable in manufacturing.
【０００９】上記半導体装置を製造するため、特に、上
記素子分離領域の製造工程として、半導体基板に素子分
離領域なる溝を形成した後、溝内にシリコン酸化膜を埋
込み、その後上記シリコン酸化膜を深さ方向の途中まで
エッチングし、その後シリコン窒化膜を埋め込む工程を
もうけた。In order to manufacture the above-mentioned semiconductor device, in particular, as a step of manufacturing the above-mentioned element isolation region, after forming a groove to be an element isolation region in a semiconductor substrate, a silicon oxide film is buried in the groove, and then the silicon oxide film is formed. Etching was performed halfway in the depth direction, and then a step of burying a silicon nitride film was provided.
【００１０】本発明の半導体装置及びその製造方法によ
れば、ゲート電極上面に形成されたシリコン窒化膜がシ
リコン酸化膜の研磨の際のエッチングストッパ膜として
働くので、素子を破壊することなくチャンネルストッパ
として働く溝をシリコン酸化膜及びシリコン窒化膜で埋
めることができる。また、素子分離領域を形成する溝に
は、シリコン酸化膜が埋め込まれるので、従来の、シリ
コン窒化膜のみを埋め込むものに比べ、ＭＯＳトランジ
スタのゲート電極・基板間容量を増大させることなし
に、コンタクトホールの一部がフィールド酸化膜に掛か
ってもフィールド酸化膜の削れを防止でき、配線層と基
板との接触を防止することができる。According to the semiconductor device and the method of manufacturing the same of the present invention, since the silicon nitride film formed on the upper surface of the gate electrode acts as an etching stopper film when polishing the silicon oxide film, the channel stopper is not destroyed. It is possible to fill the groove serving as the silicon oxide film and the silicon nitride film. In addition, since the silicon oxide film is embedded in the trench forming the element isolation region, the contact can be formed without increasing the gate electrode-substrate capacitance of the MOS transistor as compared with the conventional one in which only the silicon nitride film is embedded. Even if a part of the hole reaches the field oxide film, the field oxide film can be prevented from being scraped off, and the contact between the wiring layer and the substrate can be prevented.
【００１１】なお、以下の実施の形態においては、本発
明の最も好ましいＭＯＳトランジスタの実施例について
説明するが、他の半導体装置に適用できくることは明ら
かである。In the following embodiments, the most preferred embodiment of the MOS transistor of the present invention will be described, but it is obvious that it can be applied to other semiconductor devices.
【００１２】[0012]
＜実施例１＞図１ないし図９は、本発明による半導体装
置の製造方法の一実施例の製造工程を示す図である。本
実施例は、ＣＭＯＳトランジスタ（以下、ＣＭＯＳと略
称する）のｐＭＯＳとｎＭＯＳの素子分離領域の製造工
程に実施したものである。<Embodiment 1> FIGS. 1 to 9 are views showing a manufacturing process of an embodiment of a method of manufacturing a semiconductor device according to the present invention. This embodiment is carried out in the manufacturing process of the pMOS and nMOS element isolation regions of a CMOS transistor (hereinafter abbreviated as CMOS).
【００１３】シリコン基板１内にＰ型ウエル２及びｎ型
ウエル３を形成した後、ゲート酸化膜４を形成後し、そ
の上に、ポリシリコン（Ｐｏｌｙ−Ｓｉ）膜５、タング
ステン（Ｗ）膜６、シリコン窒化（Ｓｉ3Ｎ4）膜７を順
次各々１００ｎｍ積層する（図１、工程ａ）。After the P-type well 2 and the n-type well 3 are formed in the silicon substrate 1, the gate oxide film 4 is formed, and a polysilicon (Poly-Si) film 5 and a tungsten (W) film are formed thereon. 6, and a silicon nitride (Si 3 N 4 ) film 7 is sequentially laminated to a thickness of 100 nm (FIG. 1, step a).
【００１４】この後、Ｓｉ基板１のｐ型ウエル２内及び
Ｎ型ウエル３内、及びｐウエルとｎウエルとの境界部
に、深さ０．３５μｍの素子分離のための溝８を形成す
る。この後、シリコン酸化（ＳｉＯ2）膜９、シリコン
窒化膜１０を、シリコン酸化膜の上面及び溝８の内面に
順次１０ｎｍづつ形成する（図２、工程ｂ）。Thereafter, a groove 8 having a depth of 0.35 μm for element isolation is formed in the p-type well 2 and the n-type well 3 of the Si substrate 1 and in the boundary portion between the p-well and the n-well. . Thereafter, a silicon oxide (SiO 2 ) film 9 and a silicon nitride film 10 are sequentially formed on the upper surface of the silicon oxide film and the inner surface of the groove 10 by 10 nm (FIG. 2, step b).
【００１５】次に、シリコン酸化膜を溝及び素子形成領
域全面に堆積し、その後化学的機械研磨（chemical mec
hanical polishing 以下ＣＭＰと略称）でシリコン酸
化膜を研磨する（図３、工程ｃ）。このとき、シリコン
窒化膜１０がＣＭＰのストッパ膜として働くため、溝内
はシリコン酸化膜１１で満たされ、その上面はシリコン
窒化膜１０の上面と同じ高さになる。Next, a silicon oxide film is deposited on the entire surface of the groove and the element formation region, and then chemical mechanical polishing is performed.
The silicon oxide film is polished by hanical polishing (hereinafter abbreviated as CMP) (FIG. 3, step c). At this time, since the silicon nitride film 10 functions as a CMP stopper film, the inside of the groove is filled with the silicon oxide film 11, and the upper surface thereof has the same height as the upper surface of the silicon nitride film 10.
【００１６】次に、シリコン酸化膜１１をウエットエッ
チで後退させる。ウエットエッチによるシリコン酸化膜
１１の後退は、Ｓｉ基板１のＰ型２及びＮ型ウエル３の
上面程度とする。この時、溝８内に形成されたシリコン
窒化膜１０がエッチングストッパとして働く（図４、工
程ｄ）。Next, the silicon oxide film 11 is retracted by wet etching. The receding of the silicon oxide film 11 due to the wet etching is performed on the upper surfaces of the P-type well 2 and the N-type well 3 of the Si substrate 1. At this time, the silicon nitride film 10 formed in the groove 8 acts as an etching stopper (FIG. 4, step d).
【００１７】続いて、シリコン窒化膜１２を沈積させ
て、ＣＭＰ法で、シリコン窒化膜１２を研磨する。この
ＣＭＰにおいて、タングステン膜６がエッチングストッ
パ膜として働くので、上記溝のシリコン窒化膜１２の上
面はタングステン膜１３の上面と同じ高さに形成される
（図５、工程ｅ）。Subsequently, the silicon nitride film 12 is deposited and the silicon nitride film 12 is polished by the CMP method. In this CMP, since the tungsten film 6 acts as an etching stopper film, the upper surface of the silicon nitride film 12 in the groove is formed at the same height as the upper surface of the tungsten film 13 (FIG. 5, step e).
【００１８】次に、さらに、タングステン膜１３を５０
ｎｍないし１００ｎｍ積層し、続いて、シリコン窒化膜
１４を１００ｎｍ積層する（図６、工程ｆ）。タングス
テン膜１３はフィールド上に形成される配線層として働
く。また、シリコン窒化膜１４は上部に形成される配線
と基板１を接続するためのコンタクトホールを開口する
際のエッチングストッパとして働く。Next, a tungsten film 13 is further formed to 50
Then, the silicon nitride film 14 is laminated to a thickness of 100 nm (FIG. 6, step f). The tungsten film 13 functions as a wiring layer formed on the field. Further, the silicon nitride film 14 functions as an etching stopper when opening a contact hole for connecting the wiring formed on the upper part and the substrate 1.
【００１９】次に、レジストマスクを用いてシリコン窒
化膜１４、タングステン膜１３、６、ポリシリコン膜５
をマスクパターン状にエッチングし、ＣＭＯＳのゲート
電極１５を形成する（図７、工程ｇ）。Next, using the resist mask, the silicon nitride film 14, the tungsten films 13 and 6, and the polysilicon film 5 are formed.
Is etched into a mask pattern to form a CMOS gate electrode 15 (FIG. 7, step g).
【００２０】この後、ＣＭＯＳのソース、ドレインとな
る拡散層１６を形成した後、シリコン窒化窒化膜を全
面、すなわちゲート電極部１５、分離領域部８、拡散層
分上面に形成した後、異方性エッチングを行い、ゲート
電極及びフィールド上に形成されたシリコン窒化膜層の
側面に窒化シリコンのサイドウオール１８を形成する。
次いで、ソース・ドレイン領域の低抵抗化のため、高濃
度拡散層１６を形成する（図８、工程ｈ）。After that, after forming the diffusion layer 16 serving as the source and drain of the CMOS, a silicon nitride film is formed over the entire surface, that is, the gate electrode portion 15, the isolation region portion 8 and the upper surface of the diffusion layer, and then anisotropically formed. Etching is performed to form a silicon nitride sidewall 18 on the side surface of the silicon nitride film layer formed on the gate electrode and the field.
Then, a high-concentration diffusion layer 16 is formed to reduce the resistance of the source / drain regions (step h in FIG. 8).
【００２１】次に、ＰＳＧで層間絶縁膜１９を形成しコ
ンタクトホールを開口し、配線層２０を形成する（図
９、工程ｉ）。コンタクトホールを開口する際に、窒化
シリコンのサイドウオール２０は、コンタクトホールが
ゲートもしくはフィールドに掛かった場合のエッチスト
ッパ膜として働く。Next, an interlayer insulating film 19 is formed by PSG, a contact hole is opened, and a wiring layer 20 is formed (FIG. 9, step i). When the contact hole is opened, the silicon nitride sidewall 20 functions as an etch stopper film when the contact hole reaches the gate or the field.
【００２２】上記実施例１の製造工程は本発明の範囲内
で、種々変更できる。例えば、工程ｂ（図２）におい
て、溝内８にシリコン酸化膜９を積層後にシリコン窒化
膜１０を形成したが、窒化シリコン１０を直接溝８内に
形成してもよい。また、工程ａ（図１）において、ポリ
シリコン膜５とＷ膜６の密着性を向上させるために境界
面にチタン窒化（ＴｉＮ）膜を形成してもよい。さら
に、工程ｇ（図７）において、フィールド上のシリコン
窒化膜膜の側面にタングステンのサイドウォールが形成
される場合は、ゲート加工直後又は工程ｈ（図８）のサ
イドウォール２０形成後にタングステンを除去するステ
ップを追加してもよい。The manufacturing process of the first embodiment can be variously modified within the scope of the present invention. For example, in step b (FIG. 2), the silicon nitride film 10 is formed after laminating the silicon oxide film 9 in the groove 8, but the silicon nitride 10 may be directly formed in the groove 8. Further, in step a (FIG. 1), a titanium nitride (TiN) film may be formed on the boundary surface in order to improve the adhesion between the polysilicon film 5 and the W film 6. Further, in step g (FIG. 7), if a sidewall of tungsten is formed on the side surface of the silicon nitride film on the field, the tungsten is removed immediately after the gate processing or after the sidewall 20 is formed in step h (FIG. 8). You may add the step to do.
【００２３】＜実施例２＞図１０ないし図１３は、本発
明による半導体装置の製造方法の他の実施例の製造工程
の一部を示す図である。本実施例は、ＭＯＳ等の半導体
素子を形成する前に、溝構造の素子分離領域を形成した
もある。半導体素子の製造工程は従来のものと同じであ
るので、素子分離領域の形成工程のみについて説明す
る。<Embodiment 2> FIGS. 10 to 13 are views showing a part of the manufacturing process of another embodiment of the method for manufacturing a semiconductor device according to the present invention. In this embodiment, an element isolation region having a groove structure is formed before forming a semiconductor element such as MOS. Since the manufacturing process of the semiconductor element is the same as the conventional one, only the step of forming the element isolation region will be described.
【００２４】実施例１の工程ａと同様に、基板１上にゲ
ート酸化膜４を形成後、タングステン６、窒化シリコン
７を各々１００ｎｍ積層する(図１０、工程２-a)。Similar to step a of Example 1, after forming the gate oxide film 4 on the substrate 1, tungsten 6 and silicon nitride 7 are laminated to a thickness of 100 nm (FIG. 10, step 2-a).
【００２５】次に、シリコン基板１をエッチングし、
０．３５μｍの溝８を形成した後、窒化シリコン膜１０
を１０ｎｍ積層した後、シリコン酸化膜１１を溝内に沈
積し、ＣＭＰで研磨する（図１１、工程２−ｂ）。この
時シリコン窒化膜１０がストッパ膜として働く。Next, the silicon substrate 1 is etched,
After forming the groove 8 of 0.35 μm, the silicon nitride film 10 is formed.
Of 10 nm, a silicon oxide film 11 is deposited in the groove and polished by CMP (FIG. 11, step 2-b). At this time, the silicon nitride film 10 functions as a stopper film.
【００２６】続いてシリコン酸化膜１１をウエットエッ
チで後退させ、溝の上部にＳｉＮ膜１２を形成し、ＣＭ
Ｐで研磨する。この時、タングステン膜６がエッチング
ストッパとして働く。さらに、シリコン酸化膜１１をウ
エットエッチで後退させる（図１２、以上工程２−
ｃ）。次に、タングステン膜をエッチングし、素子分離
領域アイソレーションを完成させる（図１３、工程２−
ｄ）。この方法により、素子分離領域を構成する溝の上
面に形成されるシリコン窒化膜の上面が、ゲート酸化膜
４の上面と同じでとなるので、以後行われる光を使用し
たリソグラフィーによるゲート電極形成時の光のハレー
ション、エッチ残りが低減される。Then, the silicon oxide film 11 is made to recede by wet etching to form a SiN film 12 on the groove, and CM
Polish with P. At this time, the tungsten film 6 functions as an etching stopper. Further, the silicon oxide film 11 is made to recede by wet etching (FIG. 12, step 2 above).
c). Next, the tungsten film is etched to complete the isolation region isolation (FIG. 13, step 2-).
d). According to this method, the upper surface of the silicon nitride film formed on the upper surface of the trench forming the element isolation region becomes the same as the upper surface of the gate oxide film 4, so that the subsequent gate electrode formation by lithography using light is performed. The light halation and etching residue are reduced.
【００２７】[0027]
【発明の効果】電源配線と拡散層とを接続するためのコ
ンタクトホールを下層のゲート電極及びフィールドに対
して位置合わせずれを許容して配置することができるの
で、コンタクトホール間隔が縮小でき。このため半導体
装置の集積度が向上する。Since the contact holes for connecting the power supply wiring and the diffusion layer can be arranged with the positional deviation with respect to the gate electrode and the field in the lower layer, the contact hole interval can be reduced. Therefore, the degree of integration of the semiconductor device is improved.
【図１】本発明による半導体装置の製造方法の第１の実
施例の一製造工程を示す図である。FIG. 1 is a diagram showing one manufacturing process of a first embodiment of a method of manufacturing a semiconductor device according to the present invention.
【図２】本発明による半導体装置の製造方法の第１の実
施例の一製造工程を示す図である。FIG. 2 is a diagram showing one manufacturing process of the first embodiment of the method of manufacturing a semiconductor device according to the present invention.
【図３】本発明による半導体装置の製造方法の第１の実
施例の一製造工程を示す部分断面図である。FIG. 3 is a partial cross-sectional view showing a manufacturing step of the first embodiment of the method for manufacturing a semiconductor device according to the present invention.
【図４】本発明による半導体装置の製造方法の第１の実
施例の一製造工程を示す部分断面図である。FIG. 4 is a partial cross-sectional view showing a manufacturing step of the first embodiment of the method of manufacturing a semiconductor device according to the present invention.
【図５】本発明による半導体装置の製造方法の第１の実
施例の一製造工程を示す部分断面図である。FIG. 5 is a partial cross-sectional view showing a manufacturing step of the first embodiment of the method of manufacturing a semiconductor device according to the present invention.
【図６】本発明による半導体装置の製造方法の第１の実
施例の一製造工程を示す部分断面図である。FIG. 6 is a partial cross-sectional view showing a manufacturing step of the first embodiment of the method of manufacturing a semiconductor device according to the present invention.
【図７】本発明による半導体装置の製造方法の第１の実
施例の一製造工程を示す部分断面図である。FIG. 7 is a partial cross sectional view showing a manufacturing step of the first embodiment of the method for manufacturing the semiconductor device according to the present invention.
【図８】本発明による半導体装置の製造方法の第１の実
施例の一製造工程を示す部分断面図である。FIG. 8 is a partial cross sectional view showing a manufacturing step of the first embodiment of the method for manufacturing the semiconductor device according to the present invention.
【図９】本発明による半導体装置の製造方法の第１の実
施例の一製造工程を示す部分断面図である。FIG. 9 is a partial cross sectional view showing a manufacturing step of the first embodiment of the method for manufacturing the semiconductor device according to the present invention.
【図１０】本発明による半導体装置の製造方法の第２の
実施例の一製造工程を示す部分断面図である。FIG. 10 is a partial cross-sectional view showing one manufacturing step of the second embodiment of the method of manufacturing a semiconductor device according to the present invention.
【図１１】本発明による半導体装置の製造方法の第２の
実施例の一製造工程を示す部分断面図である。FIG. 11 is a partial cross-sectional view showing one manufacturing step of the second embodiment of the method of manufacturing a semiconductor device according to the present invention.
【図１２】本発明による半導体装置の製造方法の第２の
実施例の一製造工程を示す部分断面図である。FIG. 12 is a partial cross-sectional view showing a manufacturing step of the second embodiment of the method of manufacturing a semiconductor device according to the present invention.
【図１３】本発明による半導体装置の製造方法の第２の
実施例の一製造工程を示す部分断面図である。FIG. 13 is a partial cross-sectional view showing one manufacturing step of the second embodiment of the method of manufacturing a semiconductor device according to the present invention.
１：半導体基板、２：Ｐ型ウエル、５、タングステン
（Ｗ）膜、３：ｎ型ウエル、４：ゲート酸化膜、５：ポ
リシリコン（Ｐｏｌｙ−Ｓｉ）膜、６：タングステン
（Ｗ）膜、７：シリコン窒化（Ｓｉ3Ｎ4）膜、８：溝、
９：シリコン酸化（ＳｉＯ2）膜、１０：シリコン窒化
膜、１１：シリコン酸化膜、１２：シリコン窒化膜、１
３：タングステン膜、１４：シリコン窒化膜、１５：電
極１６：拡散層、１８：サイドウオール、１９：層間絶
縁膜、２０：配線層。1: semiconductor substrate, 2: P-type well, 5, tungsten (W) film, 3: n-type well, 4: gate oxide film, 5: polysilicon (Poly-Si) film, 6: tungsten (W) film, 7: Silicon nitride (Si 3 N 4 ) film, 8: Groove,
9: Silicon oxide (SiO 2 ) film, 10: Silicon nitride film, 11: Silicon oxide film, 12: Silicon nitride film, 1
3: tungsten film, 14: silicon nitride film, 15: electrode 16: diffusion layer, 18: sidewall, 19: interlayer insulating film, 20: wiring layer.
Claims (7)
体装置において、上記素子分離領域の上面にシリコン窒
化膜を形成し、上記溝の内部にシリコン窒化膜より誘電
率の低い絶縁体を埋め込む構造としたことを特徴とする
半導体装置。1. In a semiconductor device having a groove of an element isolation region on a semiconductor substrate, a silicon nitride film is formed on an upper surface of the element isolation region, and an insulator having a dielectric constant lower than that of the silicon nitride film is embedded in the groove. A semiconductor device having a structure.
によって分離されたＭＯＳトランジスタが形成された半
導体装置において、上記素子分離領域の上面にシリコン
窒化膜を形成し、上記溝の内部にシリコン窒化膜より誘
電率の低い絶縁体を埋め込むんだ構造をもち、上記ＭＯ
Ｓトランジスタのゲート電極の上面及び側面にシリコン
窒化膜が形成されたことを特徴とする半導体装置。2. In a semiconductor device in which a groove of an element isolation region and a MOS transistor isolated by the groove are formed on a semiconductor substrate, a silicon nitride film is formed on an upper surface of the element isolation region, and silicon is formed inside the groove. It has a structure in which an insulator having a lower dielectric constant than the nitride film is embedded,
A semiconductor device having a silicon nitride film formed on an upper surface and a side surface of a gate electrode of an S transistor.
記絶縁体が酸化シリコンであることを特徴とする請求項
２記載の半導体装置。3. The semiconductor device according to claim 2, wherein the gate electrode is tungsten and the insulator is silicon oxide.
体装置の製造において、上記半導体基板に溝を形成した
後、シリコン酸化膜を上記溝内に埋込み、この後上記シ
リコン酸化膜を上記溝の途中までエッチングし、この後
シリコン窒化膜を上記溝内に埋め込むことで素子分離領
域を形成することを特徴とする半導体装置の製造方法。4. In manufacturing a semiconductor device having a groove of an element isolation region in a semiconductor substrate, after forming a groove in the semiconductor substrate, a silicon oxide film is embedded in the groove, and then the silicon oxide film is formed in the groove. A method of manufacturing a semiconductor device, characterized in that an element isolation region is formed by etching the trench to a middle point and then burying a silicon nitride film in the groove.
によって分離されたＭＯＳトランジスタが形成された半
導体装置の製造において、上記半導体基板に上記ＭＯＳ
トランジスタのゲート電極となるタングステン層および
上部に窒化シリコン膜が形成された溝を形成し、マスク
パターンを用いてゲート電極を形成後上記ゲート電極及
び上記溝の上面を含む全面に第２のシリコン窒化膜を形
成し、上記第２のシリコン窒化膜を異方性エッチングし
て上記ゲート電極及び上記素子分離領域の側面にサイド
ウォールを形成する工程を含むことを特徴とする半導体
装置の製造方法。5. In manufacturing a semiconductor device in which a groove of an element isolation region and a MOS transistor separated by the groove are formed in a semiconductor substrate, the MOS is formed in the semiconductor substrate.
A tungsten layer serving as a gate electrode of the transistor and a groove in which a silicon nitride film is formed are formed on the upper portion, and the gate electrode is formed using a mask pattern. A method of manufacturing a semiconductor device, comprising: forming a film; and anisotropically etching the second silicon nitride film to form a sidewall on a side surface of the gate electrode and the element isolation region.
いて、さらに、上記サイドウォールを形成後、層間絶縁
膜を形成し、上記層間絶縁膜にコンタクトホールを形成
する工程を含むことを特徴とする半導体装置の製造方
法。6. The method of manufacturing a semiconductor device according to claim 5, further comprising the steps of forming an interlayer insulating film after forming the sidewall and forming a contact hole in the interlayer insulating film. Of manufacturing a semiconductor device.
法において、上記タングステン層および上部に窒化シリ
コン膜が形成された溝を形成する工程が、上記半導体基
板にタングステン層及びシリコン窒化膜を順次積層後、
上記溝を形成しする工程、上記溝内に酸化シリコンを沈
積する工程、上記酸化シリコンをウエットエッチによっ
て後退させる工程、後退した溝内に窒化シリコンを沈積
する工程、上記タングステン層をストッパとして上記窒
化シリコンを化学的機械研磨により研磨する工程とを含
むことを特徴とする半導体装置の製造方法。7. The method of manufacturing a semiconductor device according to claim 5, wherein the step of forming the trench in which the silicon nitride film is formed on the tungsten layer and the upper portion includes forming the tungsten layer and the silicon nitride film on the semiconductor substrate. After sequentially stacking,
Forming the trench, depositing silicon oxide in the trench, retracting the silicon oxide by wet etching, depositing silicon nitride in the recessed trench, nitriding using the tungsten layer as a stopper And a step of polishing silicon by chemical mechanical polishing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8128270A JPH09312331A (en) | 1996-05-23 | 1996-05-23 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8128270A JPH09312331A (en) | 1996-05-23 | 1996-05-23 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09312331A true JPH09312331A (en) | 1997-12-02 |
Family
ID=14980693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8128270A Pending JPH09312331A (en) | 1996-05-23 | 1996-05-23 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09312331A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390903B1 (en) * | 2000-12-29 | 2003-07-12 | 주식회사 하이닉스반도체 | method for manufacturing of SRAM of semiconductor device |
| WO2003015159A3 (en) * | 2001-08-06 | 2003-10-09 | Infineon Technologies Ag | Trench isolation having a self-adjusting surface seal and method for producing one such trench isolation |
| JP2004266291A (en) * | 2004-05-06 | 2004-09-24 | Toshiba Corp | Semiconductor device |
| JP2005347565A (en) * | 2004-06-03 | 2005-12-15 | Fuji Electric Device Technology Co Ltd | Semiconductor device and method for manufacturing the same |
| JP2006303530A (en) * | 1998-12-24 | 2006-11-02 | Renesas Technology Corp | Semiconductor device, method of manufacturing the same, and method of designing semiconductor device |
| US7772671B2 (en) | 1999-06-30 | 2010-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device having an element isolating insulating film |
| JP2011243802A (en) * | 2010-05-19 | 2011-12-01 | Elpida Memory Inc | Semiconductor device, manufacturing method thereof, and data processing system |
-
1996
- 1996-05-23 JP JP8128270A patent/JPH09312331A/en active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006303530A (en) * | 1998-12-24 | 2006-11-02 | Renesas Technology Corp | Semiconductor device, method of manufacturing the same, and method of designing semiconductor device |
| US7772671B2 (en) | 1999-06-30 | 2010-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device having an element isolating insulating film |
| KR100390903B1 (en) * | 2000-12-29 | 2003-07-12 | 주식회사 하이닉스반도체 | method for manufacturing of SRAM of semiconductor device |
| WO2003015159A3 (en) * | 2001-08-06 | 2003-10-09 | Infineon Technologies Ag | Trench isolation having a self-adjusting surface seal and method for producing one such trench isolation |
| US7294902B2 (en) | 2001-08-06 | 2007-11-13 | Infineon Technologies Ag | Trench isolation having a self-adjusting surface seal and method for producing one such trench isolation |
| JP2004266291A (en) * | 2004-05-06 | 2004-09-24 | Toshiba Corp | Semiconductor device |
| JP2005347565A (en) * | 2004-06-03 | 2005-12-15 | Fuji Electric Device Technology Co Ltd | Semiconductor device and method for manufacturing the same |
| JP2011243802A (en) * | 2010-05-19 | 2011-12-01 | Elpida Memory Inc | Semiconductor device, manufacturing method thereof, and data processing system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100189966B1 (en) | Mos transistor of soi structure and method for manufacturing the same | |
| JP2002237575A (en) | Semiconductor device and its manufacturing method | |
| US6958520B2 (en) | Semiconductor apparatus which comprises at least two kinds of semiconductor devices operable by voltages of different values | |
| KR100413830B1 (en) | Semiconductor device having trench isolation structure and method of fabricating the same | |
| JP2001127169A (en) | Semiconductor device and its manufacturing method | |
| JPH0927599A (en) | Semiconductor memory device and its manufacture | |
| JP2001077209A (en) | Manufacture of semiconductor device | |
| US6300178B1 (en) | Semiconductor device with self-aligned contact and manufacturing method thereof | |
| US20050205938A1 (en) | Semiconductor device and method of manufacture the same | |
| US6300667B1 (en) | Semiconductor structure with air gaps formed between metal leads | |
| JPH09312331A (en) | Semiconductor device and manufacture thereof | |
| KR100318458B1 (en) | Method of isolation in SOI device | |
| US6204128B1 (en) | Method for fabricating semiconductor device | |
| JP2008244229A (en) | Semiconductor device manufacturing method and semiconductor device | |
| JP4360413B2 (en) | Manufacturing method of semiconductor device | |
| JP2000223699A (en) | Fabrication of semiconductor device | |
| US20050142780A1 (en) | Method of fabricating a fin transistor | |
| JP2001111051A (en) | Semiconductor device and manufacturing method thereof | |
| JPH1197529A (en) | Manufacture of semiconductor device | |
| US6013931A (en) | Semiconductor device and method for producing the same | |
| JP3068439B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6200905B1 (en) | Method to form sidewall polysilicon capacitors | |
| US20220416048A1 (en) | Semiconductor structure having stacked gates and method of manufacture thereof | |
| JPH10326896A (en) | Semiconductor device and manufacture thereof | |
| KR19990087996A (en) | A semiconductor device and a manufacturing process therefor |