JP2000150292A - Layered ceramic capacitor - Google Patents
Layered ceramic capacitorInfo
- Publication number
- JP2000150292A JP2000150292A JP10327060A JP32706098A JP2000150292A JP 2000150292 A JP2000150292 A JP 2000150292A JP 10327060 A JP10327060 A JP 10327060A JP 32706098 A JP32706098 A JP 32706098A JP 2000150292 A JP2000150292 A JP 2000150292A
- Authority
- JP
- Japan
- Prior art keywords
- internal electrode
- ceramic capacitor
- multilayer ceramic
- internal
- electrodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000003985 ceramic capacitor Substances 0.000 title claims abstract description 70
- 238000004519 manufacturing process Methods 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims abstract description 9
- 238000000605 extraction Methods 0.000 claims description 44
- 238000003475 lamination Methods 0.000 claims description 6
- 239000003990 capacitor Substances 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 43
- 239000000919 ceramic Substances 0.000 description 33
- 239000000843 powder Substances 0.000 description 14
- 229920005989 resin Polymers 0.000 description 9
- 239000011347 resin Substances 0.000 description 9
- 238000006073 displacement reaction Methods 0.000 description 7
- 238000012360 testing method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 239000011230 binding agent Substances 0.000 description 4
- 230000032798 delamination Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000002003 electrode paste Substances 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 239000002994 raw material Substances 0.000 description 4
- 239000002002 slurry Substances 0.000 description 3
- ZNQVEEAIQZEUHB-UHFFFAOYSA-N 2-ethoxyethanol Chemical compound CCOCCO ZNQVEEAIQZEUHB-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000007606 doctor blade method Methods 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 229920002037 poly(vinyl butyral) polymer Polymers 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- NDVLTYZPCACLMA-UHFFFAOYSA-N silver oxide Chemical compound [O-2].[Ag+].[Ag+] NDVLTYZPCACLMA-UHFFFAOYSA-N 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 229910002112 ferroelectric ceramic material Inorganic materials 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 239000011812 mixed powder Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 229910003445 palladium oxide Inorganic materials 0.000 description 1
- JQPTYAILLJKUCY-UHFFFAOYSA-N palladium(ii) oxide Chemical compound [O-2].[Pd+2] JQPTYAILLJKUCY-UHFFFAOYSA-N 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 229910001923 silver oxide Inorganic materials 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Landscapes
- Ceramic Capacitors (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、積層セラミック部
品とその製造方法に関し、特に積層セラミックコンデン
サの内部に積層する内部電極の構造とその製造方法に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer ceramic component and a method of manufacturing the same, and more particularly, to a structure of an internal electrode laminated inside a multilayer ceramic capacitor and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】積層セラミックコンデンサは、極性が
ない、共振点付近の周波数領域でインピーダンスが小
さい、半永久的な寿命を示す、など他の電解コンデン
サに比べ優れた特長を有することから、様々な電気電子
機器に使用されている。2. Description of the Related Art Multilayer ceramic capacitors have various characteristics, such as non-polarity, low impedance in the frequency region near the resonance point, and a semi-permanent life, as compared with other electrolytic capacitors. Used in electronic devices.
【０００３】近年では、電子機器の小型化が進みリード
線を有するディップタイプから表面実装が可能なチップ
タイプへの移行が急速に進んでいる。[0003] In recent years, the miniaturization of electronic devices has progressed, and the shift from a dip type having lead wires to a chip type capable of surface mounting has rapidly progressed.
【０００４】これら積層セラミックコンデンサを製造す
る方法は、大別して原料粉末を作製する粉末作製工程
と、粉末から素子を作製する素子作製工程の２工程に分
けられる。[0004] Methods of manufacturing these multilayer ceramic capacitors are roughly classified into two processes, a powder manufacturing process for manufacturing a raw material powder and an element manufacturing process for manufacturing an element from the powder.
【０００５】粉末作製工程は、高誘電体セラミック粉末
を作製するため、各種原料を必要とする分量だけ秤量体
セラミック粉末を得る工程である。[0005] The powder preparation step is a step of obtaining a weighed ceramic powder in an amount required for various raw materials in order to prepare a high dielectric ceramic powder.
【０００６】また、素子作製工程では、前述の高誘電体
セラミック粉末を有機樹脂と溶媒中に分散，混合するこ
とでセラミックスラリーを作製し、それをドクターブレ
ード法などで一定の厚みで成膜しグリーンシートと呼ば
れるセラミックシートを作製することが行われている。
また一方で、銀やパラジウム、ニッケルなどの低抵抗金
属の粉末と有機樹脂からなる内部電極ぺーストを作製し
ておき、得られたグリーンシート上へ内部電極ぺ−スト
の転写，印刷を行い対向する内部電極を作製することが
行われている。ここで、内部電極の作製にあたつては、
後に得られる積層体から複数個の積層セラミックコンデ
ンサが得られるように複数個の内部電極パターンを設け
るのが一般的である。In the element manufacturing process, a ceramic slurry is manufactured by dispersing and mixing the above-mentioned high dielectric ceramic powder in an organic resin and a solvent, and then forming a ceramic slurry with a certain thickness by a doctor blade method or the like. 2. Description of the Related Art A ceramic sheet called a green sheet is manufactured.
On the other hand, an internal electrode paste made of a powder of a low-resistance metal such as silver, palladium or nickel and an organic resin is prepared, and the internal electrode paste is transferred and printed on the obtained green sheet. The production of an internal electrode is performed. Here, when manufacturing the internal electrode,
In general, a plurality of internal electrode patterns are provided so that a plurality of multilayer ceramic capacitors can be obtained from a laminate obtained later.
【０００７】内部電極を転写，印刷したグリーンシート
は、内部電極が極性の異なる端子電極に交互に取り出さ
れるように、位置合わせを行いながら積層を行った後、
積層されたグリーンシートを圧着させて積層体を得る。
この積層体は、個々の積層セラミックコンデンサの形状
に切断される。このようにして得られた積層セラミック
コンデンサの生素子は、脱バインダの後、焼成され、角
取り等の後、銀や銅などの低抵抗金属粉末とガラスフリ
ット及び有機樹脂成分からなる外部端子電極用ぺ−ス卜
塗布、焼き付けて外部端子電極を形成することで積層セ
ラミックコンデンサが得られる。The green sheets to which the internal electrodes have been transferred and printed are laminated while performing alignment so that the internal electrodes are alternately taken out to terminal electrodes having different polarities.
The laminated green sheets are pressed to obtain a laminate.
This laminate is cut into the shape of individual multilayer ceramic capacitors. The green element of the multilayer ceramic capacitor thus obtained is fired after binder removal, squaring and the like, and then external terminal electrodes made of a low-resistance metal powder such as silver or copper, a glass frit, and an organic resin component. A multilayer ceramic capacitor can be obtained by forming an external terminal electrode by coating and baking the paste.
【０００８】図４は従来技術による積層セラミックコン
デンサの構造を示す図で、（ａ）は平面図、（ｂ）は
（ａ）のIVB-IVB 線に沿う断面図、（ｃ）は（ａ）のIV
C-IVC線に沿う断面図、（ｄ）は（ａ）の積層セラミッ
クコンデンサの組み立てを示す図であり、積層セラミッ
クコンデンサ分解して積層順に並べた平面図である。FIGS. 4A and 4B are views showing the structure of a multilayer ceramic capacitor according to the prior art, wherein FIG. 4A is a plan view, FIG. 4B is a sectional view taken along the line IVB-IVB of FIG. IV
FIG. 3D is a cross-sectional view taken along the line C-IVC, and FIG. 4D is a diagram showing the assembly of the multilayer ceramic capacitor of FIG.
【０００９】図４（ａ），（ｂ），（ｃ）及び（ｄ）を
参照すると，積層セラミックコンデンサ５０は、内部電
極５１ａ，５１ｂの形成されたグリーンシートの積層方
向つまり高さ方向（Ｔ方向）の上下層に内部電極５１
ａ，５１ｂが存在しないグリーンシート１１のみからな
る保護膜層６，７を設けている。Referring to FIGS. 4 (a), 4 (b), 4 (c), and 4 (d), the laminated ceramic capacitor 50 is arranged in the direction of lamination of the green sheets on which the internal electrodes 51a, 51b are formed, ie, in the height direction (T Internal electrodes 51 in the upper and lower layers
Protective film layers 6 and 7 composed of only green sheet 11 without a and 51b are provided.
【００１０】一方、幅方向（Ｗ方向）にも積層した内部
電極５１ａ，５１ｂがむき出しにならないように、サイ
ドマージン部４を設けている。また、長さ方向（Ｌ方
向）については内部に、一端が交互に両側に露出させて
積層される内部電極層５１ａ，５１ｂを取り出すよう
に、素子の両端に夫々外部端子電極５４を形成する。積
層される内部電極５１ａ，５１ｂは、一般的に極性の異
なる電圧印加を行う外部端子電極５４，５４で取り出さ
れるように並列構造となっており、積層される内部電極
５１ａ，５１ｂの一層おきに（上下交互に）相対する外
部端子電極５４，５４との絶縁部分であるセラミック層
が存在するように、内部電極の取り出しマージン部５を
設けて構成されている。On the other hand, a side margin portion 4 is provided so that the internal electrodes 51a and 51b stacked in the width direction (W direction) are not exposed. Also, in the length direction (L direction), external terminal electrodes 54 are formed at both ends of the element, respectively, so that the internal electrode layers 51a and 51b, one end of which is alternately exposed on both sides, are taken out. The laminated internal electrodes 51a and 51b have a parallel structure so that they are generally taken out by external terminal electrodes 54 and 54 that apply voltages having different polarities, and are disposed every other one of the laminated internal electrodes 51a and 51b. The internal electrode extraction margin portion 5 is provided so that a ceramic layer which is an insulating portion with the external terminal electrodes 54 (alternating up and down) is present.
【００１１】[0011]
【発明が解決しようとする課題】前述した従来技術によ
る積層セラミックコンデンサ５０は、その誘電体材料と
して強誘電体セラミック材料を用いるため、電圧印加の
際に電歪現象が発生する。この場合、強誘電体セラミッ
クの分極方向である積層方向（Ｔ方向）について膨張変
位が発生し、Ｌ及びＷ方向は収縮変位が発生する。The multilayer ceramic capacitor 50 according to the prior art described above uses a ferroelectric ceramic material as its dielectric material, so that electrostriction occurs when a voltage is applied. In this case, expansion displacement occurs in the laminating direction (T direction), which is the polarization direction of the ferroelectric ceramic, and contraction displacement occurs in the L and W directions.
【００１２】電歪効果による変位は、静電容量を獲得す
る極性の異なる内部電極５１ａ，５１ｂが積層された有
効層５３部分で生じるが、それを取り囲むサイドマージ
ン部４及び内部電極の取り出しマージン部５では変位を
生じないため、極端な場合、内部電極５１ａ，５１ｂの
積層部分とサイドマージン部４及び内部電極取り出し部
との境界で、内部電極層５１ａ，５１ｂと誘電体セラミ
ック層１１の剥離であるデラミネーションやクラックな
どが発生し、デラミネーションやクラックを起因とする
ショート不良が発生する恐れがある。そのため、積層セ
ラミックコンデンサの定格電圧設定は十分に余裕のある
設計をしなければならない。The displacement due to the electrostrictive effect occurs in the effective layer 53 where the internal electrodes 51a and 51b having different polarities for obtaining the capacitance are stacked, and the side margin portion 4 surrounding it and the extraction margin portion of the internal electrode. 5, no displacement occurs. In an extreme case, the internal electrode layers 51a, 51b and the dielectric ceramic layer 11 may be separated at the boundary between the laminated portion of the internal electrodes 51a, 51b and the side margin portion 4 and the internal electrode extraction portion. Certain delaminations or cracks may occur, and short-circuit failures due to the delaminations or cracks may occur. Therefore, it is necessary to design the multilayer ceramic capacitor so that the rated voltage can be sufficiently set.
【００１３】ここで、本発明者らは、検証実験として、
積層セラミックコンデンサヘ定格電圧を越える電圧を積
層セラミックコンデンサヘ印加する耐電圧試験を行った
ところ、積層セラミックコンデンサの破壊には特長があ
り構造的に弱い部分から破壊に至ることがわかった。そ
れはＷ方向の内部電極が存在しないサイドマージン部４
よりも、内部電極５１ａ，５１ｂが存在する内部電極取
り出しマージン部５のほうが比較的故障しやすい傾向が
あった。この結果からＷ方向に存在するセラミック層か
らなるサイドマージン部４よりも、Ｌ方向の内部電極の
取り出しマージン部５に存在する内部電極層５１ａ，５
１ｂとセラミック層１１の界面の方が変位差による機械
的なストレスに弱いことが推定され、内部電極５１ａ，
５１ｂの取り出しマージン部５を改善することで、耐電
圧性の向上が可能となることが判明した。Here, the present inventors conducted a verification experiment as follows.
A withstand voltage test in which a voltage exceeding the rated voltage was applied to the multilayer ceramic capacitor was performed. As a result, it was found that the multilayer ceramic capacitor had a characteristic of destruction, and that it started from a structurally weak portion. It is the side margin part 4 where the W direction internal electrode does not exist.
The internal electrode extraction margin portion 5 where the internal electrodes 51a and 51b are present tends to be relatively easily broken down. From this result, the internal electrode layers 51a, 5 existing in the extraction margin portion 5 of the internal electrode in the L direction are more than the side margin portion 4 made of the ceramic layer existing in the W direction.
It is presumed that the interface between the first electrode 1b and the ceramic layer 11 is weaker to mechanical stress due to the difference in displacement.
It has been found that the withstand voltage 5 can be improved by improving the take-out margin portion 5 of 51b.
【００１４】そこで、本発明の技術的課題は、前述した
通り積層セラミックコンデンサの構造上機械的なストレ
スに弱いと椎測される内部電極取り出し部の構造を改善
して、耐電圧性に優れる積層セラミックコンデンサとそ
の製造方法を提供することにある。Accordingly, the technical problem of the present invention is to improve the structure of the internal electrode lead-out portion, which is determined to be weak against mechanical stress due to the structure of the multilayer ceramic capacitor as described above, and to improve the voltage resistance of the multilayer ceramic capacitor. An object of the present invention is to provide a ceramic capacitor and a method for manufacturing the same.
【００１５】[0015]
【課題を解決するための手段】本発明によれば、積層セ
ラミックコンデンサにおいて、同じ電圧極性を印加する
外部端子電極へ接続する内部電極の取り出しマージン部
の構造で、任意の内部電極取り出し部について、セラミ
ック層を介した上下層の内部電極取り出し部が、先の内
部電極取り出し部と重ならないように配置されているこ
とを特徴とする積層セラミックコンデンサが得られる。According to the present invention, there is provided a multilayer ceramic capacitor having a structure of a margin for taking out an internal electrode connected to an external terminal electrode to which the same voltage polarity is applied. The multilayer ceramic capacitor is characterized in that the internal electrode extraction portions of the upper and lower layers via the ceramic layer are arranged so as not to overlap with the previous internal electrode extraction portions.
【００１６】即ち、本発明では、前述の耐電圧性の向上
のため内部電極取り出しマージン部分の強度を改善する
ように、端子電極へ接続される内部電極取り出し部の幅
を静電容量を得る有効内部電極幅の１／２以下とし、同
じ端子電極に接続される任意の内部電極取り出し部につ
いて、そのセラミック層を介した上下層の内部電極取り
出し部が、先の内部電極取り出し部と重ならないように
配置したものである。That is, in the present invention, the width of the internal electrode lead-out portion connected to the terminal electrode is effectively obtained by obtaining the capacitance so as to improve the strength of the internal electrode lead-out margin portion for improving the withstand voltage described above. The internal electrode width is set to be equal to or less than の of the internal electrode width, and for an internal electrode extraction portion connected to the same terminal electrode, the internal electrode extraction portions of the upper and lower layers via the ceramic layer do not overlap with the previous internal electrode extraction portion. It is arranged in.
【００１７】また、本発明によれば、積層セラミックコ
ンデンサにおいて、任意の内部電極取り出し部について
上下層の内部電極取り出し部が、先の内部電極取り出し
部と重ならないように配置するように、２種類以上の異
なる内部電極パターンを用いて積層を行うことを特徴と
する積層セラミックコンデンサの製造方法が得られる。Further, according to the present invention, in the multilayer ceramic capacitor, two types of internal electrode take-out portions are arranged so that the internal electrode take-out portions of the upper and lower layers are arranged so as not to overlap the previous internal electrode take-out portions. A method for manufacturing a multilayer ceramic capacitor characterized by performing lamination using the above different internal electrode patterns is obtained.
【００１８】即ち、具体的に本発明では、比較的クラッ
クやデラミネーションの入りにくかった積層セラミック
コンデンサのサイドマージン部分を構成するセラミック
単体からなる構造部位を、内部電極の取り出し部部分に
も設けられるように内部電極取り出し部の構造について
発明したものである。そのために、内部電極取り出し部
の幅を静電容量を得る有効内部電極の幅よりも１／２以
下にすることで、かつ任意の内部電極取り出し部につい
て、セラミック層を介した上下層の内部電極取り出し部
を先の内部電極取り出し部と重ならないように配置する
ことで、従来内部電極取り出し部の層が存在するために
その上下層との接続がなされていなかったセラミック層
が、内部電極取り出し部が存在するにも関わらず厚み方
向でも接続することが可能となり、積層セラミックコン
デンサのサイドマージン部分を構成するセラミック単体
の柱が内部電極取り出し部にも形成できるものである。That is, in the present invention, specifically, a structural portion made of a single ceramic material constituting a side margin portion of a multilayer ceramic capacitor which is relatively hard to crack or delamination is provided also in a portion where an internal electrode is taken out. As described above, the invention of the structure of the internal electrode extraction portion has been invented. For this purpose, the width of the internal electrode extraction portion is set to be less than or equal to 1/2 of the width of the effective internal electrode for obtaining the capacitance. By arranging the extraction section so as not to overlap with the internal electrode extraction section, the ceramic layer, which had not been connected to the upper and lower layers due to the existence of the internal electrode extraction section in the past, can be replaced by the internal electrode extraction section. Can be connected even in the thickness direction in spite of the existence of the above, and a column of a ceramic single body constituting a side margin portion of the multilayer ceramic capacitor can be formed also in the internal electrode extraction portion.
【００１９】[0019]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００２０】図１は本発明の第１の実施の形態による積
層セラミックコンデンサを示す図で、（ａ）は平面図、
（ｂ）は（ａ）のIB−IB線断面図で内部電極構造を示
し、（ｃ）は（ａ）のIC−IC線断面図で同じく内部電極
構造を示し、（ｄ）は（ａ）の積層セラミックコンデン
サの組み立てを示す図であり、積層セラミックコンデン
サ分解して積層順に並べた平面図である。FIG. 1 is a view showing a multilayer ceramic capacitor according to a first embodiment of the present invention, wherein FIG.
(B) shows the internal electrode structure in the IB-IB line sectional view of (a), (c) shows the same internal electrode structure in the IC-IC line sectional view of (a), and (d) shows (a) FIG. 2 is a plan view showing an assembly of the multilayer ceramic capacitor of FIG.
【００２１】図１（ａ），（ｂ），（ｃ），及び（ｄ）
を参照すると、積層セラミックコンデンサ１０は、有効
層８部分として高誘電体セラミックのグリーンシート１
１の表面に夫々形状の異なる内部電極１をそれぞれ形成
して、有効層８部分の上下に保護層６，７部分として、
グリーンシート１１の表面に内部電極を形成しないで、
積層方向つまり高さ方向（Ｔ方向）積層することによっ
て形成されている。FIGS. 1 (a), (b), (c) and (d)
Referring to FIG. 1, the multilayer ceramic capacitor 10 includes a high dielectric ceramic green sheet 1 as an effective layer 8 portion.
Internal electrodes 1 having different shapes are respectively formed on the surface of the active layer 1, and protective layers 6 and 7 are formed above and below the effective layer 8.
Without forming an internal electrode on the surface of the green sheet 11,
It is formed by stacking in the stacking direction, that is, in the height direction (T direction).
【００２２】図１（ｂ）に示すように、幅方向（Ｗ方
向）にも積層した内部電極１がむき出しにならないよう
に、サイドマージン部４を設けている。As shown in FIG. 1B, a side margin portion 4 is provided so that the internal electrodes 1 stacked in the width direction (W direction) are not exposed.
【００２３】また、図１（ｃ）に示すように、長さ方向
（Ｌ方向）については内部に積層される内部電極１を取
り出すように、内部電極の取り出し部１ａ，１ｂ，１
ｃ，１ｄを積層セラミックコンデンサ（素子）の両端の
外部端子電極１３，１３を夫々のグリーンシートに形成
している。また、積層される内部電極１は、一般的に極
性の異なる電圧印加を行う外部端子電極１３，１３で夫
々取り出されるように並列構造となっており、積層され
る内部電極１一層おきに（上下交互に）相対する外部端
子電極１３，１３との絶縁部分であるセラミック層が存
在するように、内部電極の取り出しのマージン部５を設
けて構成されている。Also, as shown in FIG. 1 (c), in the length direction (L direction), the internal electrode take-out portions 1a, 1b, 1 are taken out so as to take out the internal electrode 1 laminated inside.
For c and 1d, external terminal electrodes 13 at both ends of a multilayer ceramic capacitor (element) are formed on respective green sheets. The internal electrodes 1 to be laminated have a parallel structure so that they are generally taken out by external terminal electrodes 13 and 13 for applying voltages having different polarities, respectively. A margin portion 5 for taking out internal electrodes is provided so that a ceramic layer which is an insulating portion between the external terminal electrodes 13 and 13 (alternately) is present.
【００２４】また、内部電極取り出し部１ａ，１ｂ，１
ｃ，１ｄの幅を静電容量を得る内部電極１の幅の１／２
以下に形成されている。また、内部電極取り出し部１
ａ，１ｂ，１ｃ，１ｄについて、セラミック層（グリー
ンシート）１１を介した上下層の内部電極取り出し部１
ａ，１ｂを先の内部電極取り出し部１ｃ，１ｄと重なら
ないように配置されている。The internal electrode take-out portions 1a, 1b, 1
The widths of c and 1d are １ ／ of the width of the internal electrode 1 for obtaining the capacitance.
It is formed as follows. Also, the internal electrode take-out part 1
For a, 1b, 1c, 1d, the internal electrode extraction portions 1 of the upper and lower layers via the ceramic layer (green sheet) 11
a and 1b are arranged so as not to overlap with the internal electrode extraction portions 1c and 1d.
【００２５】図１（ｄ）に示すように、内部電極１が夫
々異なる位置に内部電極取り出し部１ａ，１ｂ，１ｃ，
１ｄを形成するように、転写，印刷したグリーンシート
１１は、内部電極１が、極性の異なる外部端子電極１
３，１３（図１（ａ）参照）に交互に取り出されるよう
に、位置合わせを行いながら積層を行う。積層後、積層
されたグリーンシート１１を圧着させて積層体を得る。
積層体は個々の積層セラミックコンデンサの形状に切断
する。このようにして得られた積層セラミックコンデン
サの生素子は、脱バインダの後、焼成されて生素子と同
形状の焼成体が得られ、角取り等の後、この焼成体に銀
や銅などの低抵抗金属粉末とガラスフリット及び有機樹
脂成分からなる端子電極用ぺース卜塗布、焼き付けし
て、図１（ａ）に示すように外部電極１３を形成するこ
とで、積層セラミックコンデンサ１０が得られる。As shown in FIG. 1D, the internal electrodes 1 are located at different positions from the internal electrode extraction portions 1a, 1b, 1c, and 1c.
The green sheet 11 transferred and printed so as to form the first electrode 1d has an internal electrode 1 which has an external terminal electrode 1 having a different polarity.
Lamination is performed while performing positioning so as to be alternately taken out to 3, 13 (see FIG. 1A). After lamination, the laminated green sheets 11 are pressed to obtain a laminate.
The laminate is cut into the shape of individual multilayer ceramic capacitors. The green element of the multilayer ceramic capacitor obtained in this way is fired after removing the binder to obtain a fired body having the same shape as the green element. By applying and baking a paste for a terminal electrode composed of a low-resistance metal powder, a glass frit, and an organic resin component to form an external electrode 13 as shown in FIG. 1A, a multilayer ceramic capacitor 10 is obtained. .
【００２６】図２は本発明の第２の実施の形態による積
層セラミックコンデンサを示す図で、（ａ）は平面図、
（ｂ）は（ａ）のIIB −IIB 線断面図で内部電極構造を
示し、（ｃ）は（ａ）のIIC −IIC 線断面図で同じく内
部電極構造を示し、（ｄ）は（ａ）の積層セラミックコ
ンデンサの組み立てを示す図であり、積層セラミックコ
ンデンサ分解して積層順に並べた平面図である。FIGS. 2A and 2B are views showing a multilayer ceramic capacitor according to a second embodiment of the present invention, wherein FIG.
(B) shows the internal electrode structure in the IIB-IIB line sectional view of (a), (c) shows the same internal electrode structure in the IIC-IIC line sectional view of (a), and (d) shows the internal electrode structure. FIG. 2 is a plan view showing an assembly of the multilayer ceramic capacitor of FIG.
【００２７】図２（ａ），（ｂ），（ｃ）及び（ｄ）を
参照すると、積層セラミックコンデンサ２０は、第１の
実施の形態によるものと同様に、グリーンシート１１を
保護層６，７部分においては、表面に内部電極２を形成
しないで、有効層１６部分のグリーンシート１１の表面
に夫々形状の異なる内部電極２をそれぞれ形成して、積
層方向つまり高さ方向（Ｔ方向）積層することによって
形成されている。Referring to FIGS. 2 (a), 2 (b), 2 (c) and 2 (d), the multilayer ceramic capacitor 20 is similar to that of the first embodiment, except that the green sheet 11 is In the portion 7, the internal electrodes 2 having different shapes are respectively formed on the surface of the green sheet 11 in the effective layer 16 portion without forming the internal electrodes 2 on the surface, and the stacking direction, that is, the height direction (T direction) is stacked. It is formed by doing.
【００２８】図２（ｂ）に示すように、幅方向（Ｗ方
向）にも積層した内部電極２がむき出しにならないよう
に、サイドマージン部４を設けている。As shown in FIG. 2B, a side margin portion 4 is provided so that the laminated internal electrodes 2 are not exposed in the width direction (W direction).
【００２９】また、図２（ｃ）に示すように、長さ方向
（Ｌ方向）については内部に積層される内部電極層２を
取り出すように、形成される素子の両端まで夫々延在す
る内部電極取り出し部２ａ，２ｂ，２ｃ，２ｄを夫々の
グリーンシートに形成している。さらに、素子の両端に
外部端子電極１３，１３を内部電極取り出し部２ａ，２
ｂ，２ｃ，２ｄに夫々接続されるように形成されてい
る。ここで、積層される内部電極２は、一般的に極性の
異なる電圧印加を行う外部端子電極１３，１３で取り出
されるように並列構造となっており、積層される内部電
極２の一層おきに（上下交互に）相対する外部端子電極
１３，１３との絶縁部分であるセラミック層が存在する
ように、内部電極の取り出し用のマージン部５を設けて
構成されている。As shown in FIG. 2 (c), in the longitudinal direction (L direction), the internal electrodes 2 extending to both ends of the element to be formed are taken out so as to take out the internal electrode layer 2 laminated inside. The electrode extraction portions 2a, 2b, 2c, 2d are formed on the respective green sheets. Further, external terminal electrodes 13, 13 are provided at both ends of the element with internal electrode extraction portions 2a, 2a.
b, 2c, and 2d, respectively. Here, the laminated internal electrodes 2 generally have a parallel structure so as to be taken out by external terminal electrodes 13 and 13 for applying voltages having different polarities. A margin portion 5 for taking out the internal electrode is provided so that a ceramic layer which is an insulating portion between the external terminal electrodes 13 and 13 (alternating from the upper and lower sides) is present.
【００３０】また、内部電極の取り出し部２ａ，２ｂ，
２ｃ，２ｄの幅が静電容量を得る内部電極の幅よりも１
／２以下となるように形成されている。また、内部電極
の取り出し部２ａ，２ｂ，２ｃ，２ｄについて、セラミ
ック層（グリーンシート）１１を介した上下層の内部電
極の取り出し部２ａ，２ｂを先の内部電極の取り出し部
２ｃ，２ｄと重ならないように配置されている。The internal electrode extraction portions 2a, 2b,
The width of 2c, 2d is 1 more than the width of the internal electrode for obtaining the capacitance.
/ 2 or less. Further, with respect to the internal electrode extraction portions 2a, 2b, 2c and 2d, the upper and lower internal electrode extraction portions 2a and 2b via the ceramic layer (green sheet) 11 overlap with the previous internal electrode extraction portions 2c and 2d. It is arranged so that it does not become.
【００３１】図２（ｄ）に示すように、内部電極２が夫
々異なる位置に内部電極取り出し部２ａ，２ｂ，２ｃ，
２ｄを形成するように、転写，印刷したグリーンシート
１１は内部電極２が、極性の異なる外部端子電極１３，
１３に交互に取り出されるように、位置合わせを行いな
がら積層を行う。As shown in FIG. 2D, the internal electrodes 2 are located at different positions from the internal electrode extraction portions 2a, 2b, 2c, 2c.
The green sheet 11 transferred and printed so as to form 2d has an internal electrode 2 having external terminal electrodes 13 having different polarities.
The stacking is performed while performing the alignment so as to be alternately taken out to the position 13.
【００３２】第２の実施の形態においても、第１の実施
の形態と同様に、この積層したグリーンシート１１を圧
着させて積層体を得る。積層体は個々の積層セラミック
コンデンサの形状に切断する。このようにして得られた
積層セラミックコンデンサの生素子は、脱バインダの
後、焼成されて生素子と同形状の焼成体が得られ、この
焼成体は、角取り等の後、銀や銅などの低抵抗金属粉末
とガラスフリット及び有機樹脂成分からなる端子電極用
ぺ−ス卜塗布、焼き付けして、図２（ａ）に示すように
外部電極１３を形成することで、積層セラミックコンデ
ンサ２０が得られる。In the second embodiment, similarly to the first embodiment, the laminated green sheets 11 are pressed to obtain a laminate. The laminate is cut into the shape of individual multilayer ceramic capacitors. The green element of the multilayer ceramic capacitor obtained in this way is fired after removing the binder to obtain a fired body having the same shape as the green element. By applying and baking a paste for a terminal electrode made of a low-resistance metal powder, a glass frit and an organic resin component as shown in FIG. 2A, the external electrode 13 is formed as shown in FIG. can get.
【００３３】図３は本発明の第３の実施の形態による積
層セラミックコンデンサを示す図で、（ａ）は平面図、
（ｂ）は（ａ）のIIIB−IIIB線断面図で内部電極構造を
示し、（ｃ）は（ａ）のIIIC−IIIC線断面図で同じく内
部電極構造を示し、（ｄ）は（ａ）の積層セラミックコ
ンデンサの組み立てを示す図であり、積層セラミックコ
ンデンサ分解して積層順に並べた平面図である。FIGS. 3A and 3B show a multilayer ceramic capacitor according to a third embodiment of the present invention. FIG.
(B) shows the internal electrode structure in the cross-sectional view taken along the line IIIB-IIIB of (a), (c) shows the internal electrode structure in the cross-sectional view taken along the line IIIC-IIIC in (a), and (d) shows (a) FIG. 2 is a plan view showing an assembly of the multilayer ceramic capacitor of FIG.
【００３４】図３（ａ），（ｂ），（ｃ）及び（ｄ）を
参照すると、積層セラミックコンデンサ３０は、第１及
び第２の実施の形態によるものと同様に、グリーンシー
ト１１を保護層６，７部分においては、表面に内部電極
３を形成しないで、有効層１７部分のグリーンシート１
１の表面に夫々形状の異なる内部電極３をそれぞれ形成
して、積層方向つまり高さ方向（Ｔ方向）積層すること
によって形成されている。Referring to FIGS. 3 (a), 3 (b), 3 (c) and 3 (d), the multilayer ceramic capacitor 30 protects the green sheet 11 in the same manner as in the first and second embodiments. In the layers 6 and 7, the green sheet 1 of the effective layer 17 was formed without forming the internal electrode 3 on the surface.
Internal electrodes 3 having different shapes are respectively formed on the surface of the substrate 1 and laminated in the laminating direction, that is, the height direction (T direction).
【００３５】図３（ｂ）に示すように、幅方向（Ｗ方
向）にも積層した内部電極３がむき出しにならないよう
に、サイドマージン部４を設けている。As shown in FIG. 3B, a side margin portion 4 is provided so that the internal electrodes 3 stacked in the width direction (W direction) are not exposed.
【００３６】また、図３（ｃ）に示すように、長さ方向
（Ｌ方向）については内部に積層される内部電極層２を
取り出すように、素子の両端に端子電極３ａ，３ｂ，３
ｃ，３ｄを夫々のグリーンシート１１に形成している。
また、積層される内部電極３は、一般的に極性の異なる
電圧印加を行う外部端子電極１３，１３で取り出される
ように並列構造となっており、積層される内部電極３の
一層おきに（上下交互に）相対する外部端子電極１３，
１３との絶縁部分であるセラミック層が存在するよう
に、内部電極の取り出しマージン部５を設けて構成され
ている。As shown in FIG. 3 (c), terminal electrodes 3a, 3b, 3 are provided at both ends of the element so that the internal electrode layer 2 laminated inside is taken out in the length direction (L direction).
c and 3d are formed on the respective green sheets 11.
Further, the laminated internal electrodes 3 have a parallel structure so as to be generally taken out by external terminal electrodes 13 and 13 for applying voltages of different polarities, and are arranged every other one of the laminated internal electrodes 3 (up and down). Alternately) opposing external terminal electrodes 13,
The internal electrode is provided with an extraction margin portion 5 so that a ceramic layer which is an insulating portion with the internal electrode 13 exists.
【００３７】また、内部電極の取り出し部３ａ，３ｂ，
３ｃ，３ｄの幅は、静電容量を得る内部電極の幅よりも
１／２以下となるように形成されている。また、内部電
極の取り出し部３ａ，３ｂ，３ｃ，３ｄについて、セラ
ミック層（グリーンシート）１１を介した上下層の内部
電極取り出し部３ａ，３ｂを先の内部電極の取り出し部
３ｃ，３ｄと重ならないように配置されている。The internal electrode take-out portions 3a, 3b,
The width of 3c and 3d is formed to be １ ／ or less than the width of the internal electrode for obtaining the capacitance. The internal electrode extraction portions 3a, 3b, 3c, 3d do not overlap the upper and lower internal electrode extraction portions 3a, 3b via the ceramic layer (green sheet) 11 with the previous internal electrode extraction portions 3c, 3d. Are arranged as follows.
【００３８】図３（ｄ）に示すように、内部電極３が夫
々異なる位置に内部電極の取り出し部３ａ，３ｂ，３
ｃ，３ｄを形成するように、転写，印刷したグリーンシ
ート１１は内部電極３が、極性の異なる外部端子電極１
３，１３に交互に取り出されるように、位置合わせを行
いながら積層を行う。As shown in FIG. 3D, the internal electrodes 3 are located at different positions from the internal electrode extraction portions 3a, 3b, 3b.
The green sheet 11 transferred and printed so as to form c and 3d has the internal electrode 3 as the external terminal electrode 1 having a different polarity.
Lamination is performed while performing alignment so that the substrates are alternately taken out into 3 and 13.
【００３９】第３の実施の形態においても、第１及び第
２の実施の形態と同様に、この積層したグリーンシート
１１を圧着させて積層体を得る。積層体は個々の積層セ
ラミックコンデンサの形状に切断する。このようにして
得られた積層セラミックコンデンサの生素子は、脱バイ
ンダの後、焼成されて生素子と同形状の焼成体が得ら
れ、この焼成体を角取り等の後、銀や銅などの低抵抗金
属粉末とガラスフリット及び有機樹脂成分からなる端子
電極用ぺース卜塗布、焼き付けして、図３（ａ）に示す
ように外部電極１３を形成することで、積層セラミック
コンデンサ３０が得られる。In the third embodiment, similarly to the first and second embodiments, the laminated green sheet 11 is pressed to obtain a laminate. The laminate is cut into the shape of individual multilayer ceramic capacitors. The green element of the multilayer ceramic capacitor obtained in this way is fired after removing the binder to obtain a fired body having the same shape as the green element. By applying and baking a paste for a terminal electrode composed of a low-resistance metal powder, a glass frit, and an organic resin component, and forming the external electrodes 13 as shown in FIG. 3A, the multilayer ceramic capacitor 30 is obtained. .
【００４０】次に、本発明の第１乃至第３実施の形態に
よる積層セラミックコンデンサを製造して、夫々の評価
を行った。また、比較のために従来技術に積層セラミッ
クコンデンサも製造して同様の評価を行った。その方法
は次の通りである。Next, the multilayer ceramic capacitors according to the first to third embodiments of the present invention were manufactured and evaluated. For comparison, a multilayer ceramic capacitor was manufactured according to the conventional technique, and the same evaluation was performed. The method is as follows.
【００４１】まず、誘電体セラミックに、ＰｂＴｉＯ2
を主成分とし、ほか３成分からなる複合ぺロブスカイト
構造を有する緩和型強誘電体セラミックを用いた。First, PbTiO 2 was added to the dielectric ceramic.
And a relaxed ferroelectric ceramic having a composite perovskite structure composed of three other components.
【００４２】また、内部電極１，２，及び３には、酸化
銀７０部、酸化パラジウム３０部からなる混合粉末のペ
ーストを用いた。For the internal electrodes 1, 2, and 3, a paste of a mixed powder comprising 70 parts of silver oxide and 30 parts of palladium oxide was used.
【００４３】原料であるＰｂＯ，ＴｉＯ2 、その他原料
をボールミルにて混合し、７００℃で仮焼き後、ボール
ミルにて粉砕し、誘電体セラミック粉末を得た。その粉
末を有機樹脂であるポリビニールブチラール樹脂（ＰＶ
Ｂ）と、溶剤であるエチルセルソルブ（ＥＣ）中に分散
混合してセラミックスラリーを作製し、ドクターブレー
ド法にて乾燥上がりの厚みが８０μｍになるように成膜
を行いグリーンシート１１を作製した。そのグリーンシ
ート１１に、内部電極ぺ−ストを図１から図３に示す内
部電極パターンでスクリーン印刷し、図１から図３に示
すそれぞれの構造となるよう積層し、積層したグリーン
シートを熱圧着することで積層セラミックコンデンサの
生積層体を得た。また、従来技術に積層セラミックコン
デンサも同様に図４の構造となるように製造して、同様
の生積層体を得た。The raw materials PbO, TiO 2 and other raw materials were mixed in a ball mill, calcined at 700 ° C., and pulverized in a ball mill to obtain a dielectric ceramic powder. The powder is converted into an organic resin, polyvinyl butyral resin (PV
B) and a dispersion were mixed in ethylcellosolve (EC) as a solvent to prepare a ceramic slurry, and a film was formed by a doctor blade method so that the thickness after drying was 80 μm to prepare a green sheet 11. . An internal electrode paste is screen-printed on the green sheet 11 with the internal electrode pattern shown in FIGS. 1 to 3 and laminated so as to have the respective structures shown in FIGS. 1 to 3. As a result, a green laminate of a multilayer ceramic capacitor was obtained. A multilayer ceramic capacitor according to the prior art was similarly manufactured to have the structure shown in FIG. 4 to obtain a similar green laminate.
【００４４】尚、グリーンシートの積層にあたっては印
刷された内部電極取り出し部の構造による耐圧性の向上
を確認するために図１〜図４に示す４水準ともに同じ形
状及び積層構成とし、積層セラミックコンデンサで５．
５×５．１ｍｍの寸法で、内部電極の積層枚数を４０
層、積層セラミックコンデンサの上下保護膜の厚みを
０．４ｍｍサイドマージン部及び内部電極取り出し部の
長さも０．４ｍｍとなるように構成した。In order to confirm the improvement of the pressure resistance due to the structure of the printed internal electrode take-out portion, the same shape and laminated structure as shown in FIGS. 5.
5 × 5.1 mm size and 40 internal electrodes
The thickness of the upper and lower protective films of the layer and the multilayer ceramic capacitor was 0.4 mm, and the length of the side margin part and the internal electrode lead-out part was 0.4 mm.
【００４５】得られた生積層体を個々の積層セラミック
コンデンサ素子に切断し、成形にあたって使用した有機
樹脂（ＰＶＢ）を脱脂後、１０００℃にて焼成し、素子
の角取り後、端子電極を形成して積層セラミックコンデ
ンサを作製した。The obtained green laminate is cut into individual multilayer ceramic capacitor elements, the organic resin (PVB) used for molding is degreased, baked at 1000 ° C., the elements are squared, and terminal electrodes are formed. Thus, a multilayer ceramic capacitor was manufactured.
【００４６】こうして得られた積層セラミックコンデン
サについて耐圧試験を行った。耐圧試験は積層セラミッ
クコンデンサが破壊されショート状態になるまで昇圧を
行う試験と、ある一定の電圧を印加し一定の時間放置す
る試験を行った。With respect to the multilayer ceramic capacitor thus obtained, a withstand voltage test was performed. The withstand voltage test includes a test in which the voltage is increased until the multilayer ceramic capacitor is broken and a short-circuit state occurs, and a test in which a certain voltage is applied and left for a certain time.
【００４７】耐圧試験後、破壊されショートした素子、
及び破壊によりショートに至らなかった素子について、
クラックやデラミネーションの検査を超音波を用いた非
接触内部観察装置を用いて観察した。その結果を下記表
１に示す。なお、表１には、図１乃至図３に示す積層セ
ラミックコンデンサを例１乃至例３とし、図４に示すも
のを従来構造として示した。また、表１中の発生率は不
良発生率を示すがショートに至らなくてもクラックが発
生したところで不良発生と見なした。After the withstand voltage test, the broken and short-circuited element
And for the element that did not lead to a short circuit due to destruction,
Crack and delamination inspection was observed using a non-contact internal observation device using ultrasonic waves. The results are shown in Table 1 below. Table 1 shows the multilayer ceramic capacitors shown in FIGS. 1 to 3 as Examples 1 to 3, and those shown in FIG. 4 as conventional structures. Further, the occurrence rate in Table 1 indicates the occurrence rate of defects, but when a crack occurs even if a short circuit does not occur, it is regarded as occurrence of a defect.
【００４８】[0048]
【表１】 [Table 1]
【００４９】上記表１からわかるように、破壊電圧の絶
対値に対しては、小さいが改善効果が確認されクラック
の発生電圧については、従来技術によるものに比べて大
きく改善されたことがわかる。As can be seen from Table 1, the absolute value of the breakdown voltage is small but an improvement effect is confirmed, and it can be seen that the crack generation voltage is greatly improved as compared with the prior art.
【００５０】即ち、本発明の第１乃至第３の実施の形態
によれば、内部電極取り出し部の幅を静電容量を得る内
部電極の幅よりも１／２以下にすること、かつ任意の内
部電極取り出し部について、セラミック層を介した上下
層の内部電極取り出し部を先の内部電極取り出し部と重
ならないように配置することで、電歪効果による有効積
層部分とサイドマージン及び内部電極の取り出しマージ
ン部との変位差から生じる機械的ストレスを、その構造
上許容しにくく、かつセラミック層と内部電極層の界面
が存在し各々単体の接合強度よりも弱い部分が存在する
内部電極取り出し部に、セラミックのみの焼結部分が内
部電極を介在しながら設けることが可能となった。That is, according to the first to third embodiments of the present invention, the width of the internal electrode extraction portion is set to be 以下 or less the width of the internal electrode for obtaining the capacitance, and With regard to the internal electrode extraction portion, by arranging the internal electrode extraction portion of the upper and lower layers via the ceramic layer so as not to overlap with the previous internal electrode extraction portion, extraction of the effective laminated portion due to the electrostrictive effect, side margin and internal electrode The mechanical stress generated from the displacement difference from the margin part is hardly tolerated due to its structure, and the internal electrode extraction part where the interface between the ceramic layer and the internal electrode layer exists and there is a part weaker than the bonding strength of each unit, It has become possible to provide a sintered portion of only ceramic with an internal electrode interposed.
【００５１】[0051]
【発明の効果】以上、説明したように、本発明によれ
ば、電歪効果による有効層部分とサイドマージン部及び
内部電極取り出しマージン部との変位差から生じる機械
的ストレスを、その構造上許容しにくく、かつセラミッ
ク層と内部電極層の界面が存在し各々単体の接合強度よ
りも弱い部分が存在する内部電極取り出し部に、セラミ
ックのみの焼結部分が内部電極を介在しながら設けるこ
とが可能となり、耐電圧性の向上した積層セラミックコ
ンデンサ及びその製造方法の提供が可能となった。As described above, according to the present invention, the mechanical stress caused by the displacement difference between the effective layer portion and the side margin portion and the internal electrode extraction margin portion due to the electrostriction effect is allowed in the structure. It is possible to provide a ceramic-only sintered part with an internal electrode interposed at the internal electrode take-out part where there is an interface between the ceramic layer and the internal electrode layer, which is weaker than the bonding strength of the single unit. As a result, a multilayer ceramic capacitor with improved withstand voltage and a method for manufacturing the same can be provided.
【図１】本発明の第１の実施の形態による積層セラミッ
クコンデンサを示す図で、（ａ）は平面図、（ｂ）は
（ａ）のIB−IB線断面図で内部電極構造を示し、（ｃ）
は（ａ）のIC−IC線断面図で同じく内部電極構造を示
し、（ｄ）は（ａ）の積層セラミックコンデンサの組み
立てを示す図であり、積層セラミックコンデンサ分解し
て積層順に並べた平面図である。1A and 1B are diagrams showing a multilayer ceramic capacitor according to a first embodiment of the present invention, wherein FIG. 1A is a plan view, FIG. 1B is a cross-sectional view taken along line IB-IB of FIG. (C)
FIG. 3A is a cross-sectional view of the IC-IC line of FIG. 3A, showing the same internal electrode structure. FIG. 4D is a diagram showing the assembly of the multilayer ceramic capacitor of FIG. It is.
【図２】本発明の第２の実施の形態による積層セラミッ
クコンデンサを示す図で、（ａ）は平面図、（ｂ）は
（ａ）のIIB −IIB 線断面図で内部電極構造を示し、
（ｃ）は（ａ）のIIC −IIC 線断面図で同じく内部電極
構造を示し、（ｄ）は（ａ）の積層セラミックコンデン
サの組み立てを示す図であり、積層セラミックコンデン
サ分解して積層順に並べた平面図である。2A and 2B are diagrams showing a multilayer ceramic capacitor according to a second embodiment of the present invention, wherein FIG. 2A is a plan view, FIG. 2B is a cross-sectional view taken along line IIB-IIB of FIG.
(C) is a sectional view taken along the line IIC-IIC of (a), showing the same internal electrode structure, and (d) is a view showing the assembly of the multilayer ceramic capacitor of (a). FIG.
【図３】本発明の第３の実施の形態による積層セラミッ
クコンデンサを示す図で、（ａ）は平面図、（ｂ）は
（ａ）のIIIB−IIIB線断面図で内部電極構造を示し、
（ｃ）は（ａ）のIIIC−IIIC線断面図で同じく内部電極
構造を示し、（ｄ）は（ａ）の積層セラミックコンデン
サの組み立てを示す図であり、積層セラミックコンデン
サ分解して積層順に並べた平面図である。3A and 3B are views showing a multilayer ceramic capacitor according to a third embodiment of the present invention, wherein FIG. 3A is a plan view, FIG. 3B is a cross-sectional view taken along line IIIB-IIIB of FIG.
(C) is a sectional view taken along the line IIIC-IIIC of (a), showing the same internal electrode structure, and (d) is a view showing the assembly of the multilayer ceramic capacitor of (a). FIG.
【図４】従来技術による積層セラミックコンデンサの構
造を示す図で、（ａ）は平面図、（ｂ）は（ａ）のIVB-
IVB 線に沿う断面図、（ｃ）は（ａ）のIVC-IVC 線に沿
う断面図、（ｄ）は（ａ）の積層セラミックコンデンサ
の組み立てを示す図であり、積層セラミックコンデンサ
分解して積層順に一列に並べた平面図である。4A and 4B are diagrams showing a structure of a multilayer ceramic capacitor according to a conventional technique, wherein FIG. 4A is a plan view and FIG.
FIG. 4C is a cross-sectional view taken along the line IVB, FIG. 5C is a cross-sectional view taken along the line IVC-IVC in FIG. 5A, and FIG. 5D is a view showing the assembly of the multilayer ceramic capacitor in FIG. It is a top view arranged in a line in order.
１，２，３，５１ 内部電極層 １ａ，１ｂ，１ｃ，１ｄ，２ａ，２ｂ，２ｃ，２ｄ，３
ａ，３ｂ，３ｃ，３ｄ 取り出し部 ４ サイドマージン部 ５ 内部電極取り出しマージン部 ６，７ 保護層 ８，１６，１７，５３ 有効層 １０，２０，３０，５０ 積層セラミックコンデンサ １１ グリーンシート（セラミック層） １２ 内部電極ペーストを印刷したグリーンシート ５１ａ，５１ｂ 内部電極1, 2, 3, 51 Internal electrode layers 1a, 1b, 1c, 1d, 2a, 2b, 2c, 2d, 3
a, 3b, 3c, 3d Extraction portion 4 Side margin portion 5 Internal electrode extraction margin portion 6, 7 Protective layer 8, 16, 17, 53 Effective layer 10, 20, 30, 50 Multilayer ceramic capacitor 11 Green sheet (ceramic layer) 12 Green sheets 51a, 51b printed with internal electrode paste Internal electrodes
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5E001 AB03 AC02 AC03 AD03 AE00 AE03 AF06 AH01 AH05 AH06 AH09 AJ01 5E082 AA01 AB03 BC33 BC35 EE04 EE16 EE27 EE35 FG06 FG26 FG27 FG54 GG10 GG11 GG28 HH43 JJ03 JJ12 JJ23 LL01 LL02 MM22 MM24 PP09 ──────────────────────────────────────────────────続 き Continued from the front page F term (reference)
Claims (3)
じ電圧極性を印加する外部端子電極へ接続する内部電極
の取り出しマージン部の構造で、任意の内部電極取り出
し部について、セラミック層を介した上下層の内部電極
取り出し部が、先の内部電極取り出し部と重ならないよ
うに配置されていることを特徴とする積層セラミックコ
ンデンサ。1. A multilayer ceramic capacitor having a structure of a margin portion for taking out an internal electrode connected to an external terminal electrode to which the same voltage polarity is applied. A multilayer ceramic capacitor, wherein a take-out portion is arranged so as not to overlap with the internal electrode take-out portion.
サにおいて、前記内部電極の取り出しマージン部の幅
が、静電容量を得る有効層部の内部電極幅の１／２以下
の幅であることを特徴とする積層セラミックコンデン
サ。2. The multilayer ceramic capacitor according to claim 1, wherein the width of the margin for taking out the internal electrode is equal to or less than half the width of the internal electrode of the effective layer for obtaining the capacitance. To be a multilayer ceramic capacitor.
意の内部電極取り出し部について上下層の内部電極取り
出し部が、先の内部電極取り出し部と重ならないように
配置するように、２種類以上の異なる内部電極パターン
を用いて積層を行うことを特徴とする積層セラミックコ
ンデンサの製造方法。3. In a multilayer ceramic capacitor, two or more different internal electrode patterns are arranged such that internal electrode extraction portions of upper and lower layers are arranged so as not to overlap with the internal electrode extraction portions with respect to arbitrary internal electrode extraction portions. A method for manufacturing a multilayer ceramic capacitor, characterized by performing lamination using the method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10327060A JP2000150292A (en) | 1998-11-17 | 1998-11-17 | Layered ceramic capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10327060A JP2000150292A (en) | 1998-11-17 | 1998-11-17 | Layered ceramic capacitor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000150292A true JP2000150292A (en) | 2000-05-30 |
Family
ID=18194861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10327060A Withdrawn JP2000150292A (en) | 1998-11-17 | 1998-11-17 | Layered ceramic capacitor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000150292A (en) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009027148A (en) * | 2007-06-18 | 2009-02-05 | Murata Mfg Co Ltd | Laminated ceramic capacitor |
| US7663862B2 (en) | 2006-05-24 | 2010-02-16 | Tdk Corporation | Multilayer capacitor |
| CN101510463B (en) * | 2008-02-14 | 2011-03-23 | Tdk株式会社 | Multilayer capacitor |
| JP2013222912A (en) * | 2012-04-19 | 2013-10-28 | Murata Mfg Co Ltd | Multilayer ceramic electronic component |
| JP2013222913A (en) * | 2012-04-19 | 2013-10-28 | Murata Mfg Co Ltd | Multilayer ceramic electronic component |
| JP2013225679A (en) * | 2013-05-22 | 2013-10-31 | Murata Mfg Co Ltd | Multilayer ceramic capacitor |
| CN103854850A (en) * | 2012-12-03 | 2014-06-11 | 三星电机株式会社 | Multilayered ceramic capacitor and board for mounting the same |
| CN103871741A (en) * | 2012-12-18 | 2014-06-18 | 三星电机株式会社 | Multilayer ceramic capacitor and circuit board for mounting the same |
| KR101421424B1 (en) | 2007-01-23 | 2014-07-22 | 티디케이가부시기가이샤 | Multilayer capacitor |
| CN105023750A (en) * | 2014-04-21 | 2015-11-04 | 三星电机株式会社 | Multi-layered ceramic capacitor |
| WO2024111210A1 (en) * | 2022-11-24 | 2024-05-30 | 株式会社村田製作所 | D-class amplification circuit |
| EP4443456A1 (en) * | 2023-03-10 | 2024-10-09 | Samsung Electro-Mechanics Co., Ltd. | Electronic component |
-
1998
- 1998-11-17 JP JP10327060A patent/JP2000150292A/en not_active Withdrawn
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7663862B2 (en) | 2006-05-24 | 2010-02-16 | Tdk Corporation | Multilayer capacitor |
| KR101421424B1 (en) | 2007-01-23 | 2014-07-22 | 티디케이가부시기가이샤 | Multilayer capacitor |
| JP2009027148A (en) * | 2007-06-18 | 2009-02-05 | Murata Mfg Co Ltd | Laminated ceramic capacitor |
| CN101510463B (en) * | 2008-02-14 | 2011-03-23 | Tdk株式会社 | Multilayer capacitor |
| JP2013222912A (en) * | 2012-04-19 | 2013-10-28 | Murata Mfg Co Ltd | Multilayer ceramic electronic component |
| JP2013222913A (en) * | 2012-04-19 | 2013-10-28 | Murata Mfg Co Ltd | Multilayer ceramic electronic component |
| US9460858B2 (en) * | 2012-04-19 | 2016-10-04 | Murata Manufacturing Co., Ltd. | Monolithic ceramic electronic component |
| US9269494B2 (en) | 2012-04-19 | 2016-02-23 | Murata Manufacturing Co., Ltd. | Monolithic ceramic electronic component |
| TWI490899B (en) * | 2012-12-03 | 2015-07-01 | Samsung Electro Mech | Multilayered ceramic capacitor and board for mounting the same |
| US9627139B2 (en) | 2012-12-03 | 2017-04-18 | Samsung Electro-Mechanics Co., Ltd. | Multilayered ceramic capacitor and board for mounting the same |
| CN103854850A (en) * | 2012-12-03 | 2014-06-11 | 三星电机株式会社 | Multilayered ceramic capacitor and board for mounting the same |
| JP2014110416A (en) * | 2012-12-03 | 2014-06-12 | Samsung Electro-Mechanics Co Ltd | Multilayer ceramic capacitor and board for mounting the same |
| US9263185B2 (en) | 2012-12-18 | 2016-02-16 | Samsung Electro-Mechanics Co., Ltd. | Multilayer ceramic capacitor and circuit board for mounting the same |
| TWI486980B (en) * | 2012-12-18 | 2015-06-01 | Samsung Electro Mech | Multilayer ceramic capacitor and circuit board for mounting the same |
| JP2014120751A (en) * | 2012-12-18 | 2014-06-30 | Samsung Electro-Mechanics Co Ltd | Multilayer ceramic capacitor and circuit board mounted with the same |
| CN103871741A (en) * | 2012-12-18 | 2014-06-18 | 三星电机株式会社 | Multilayer ceramic capacitor and circuit board for mounting the same |
| CN107103995A (en) * | 2012-12-18 | 2017-08-29 | 三星电机株式会社 | Multilayer ceramic capacitor and the circuit board for installing the multilayer ceramic capacitor |
| JP2013225679A (en) * | 2013-05-22 | 2013-10-31 | Murata Mfg Co Ltd | Multilayer ceramic capacitor |
| CN105023750A (en) * | 2014-04-21 | 2015-11-04 | 三星电机株式会社 | Multi-layered ceramic capacitor |
| JP2015207749A (en) * | 2014-04-21 | 2015-11-19 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | multilayer ceramic capacitor |
| WO2024111210A1 (en) * | 2022-11-24 | 2024-05-30 | 株式会社村田製作所 | D-class amplification circuit |
| EP4443456A1 (en) * | 2023-03-10 | 2024-10-09 | Samsung Electro-Mechanics Co., Ltd. | Electronic component |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5551296B1 (en) | Multilayer ceramic capacitor and manufacturing method thereof | |
| US6829134B2 (en) | Laminated ceramic electronic component and method for manufacturing the same | |
| KR101843182B1 (en) | Multilayer ceramic electronic component | |
| KR102029469B1 (en) | Multilayered ceramic electronic component and fabricating method thereof | |
| KR101983129B1 (en) | Multi-layered ceramic electronic parts and method of manufacturing the same | |
| KR101681358B1 (en) | A multilayer ceramic capacitor and a method for manufactuaring the same | |
| CN102683017B (en) | Multilayer ceramic capacitor and the method manufacturing this multilayer ceramic capacitor | |
| KR20150125335A (en) | Multi-layered ceramic electronic component | |
| US11682524B2 (en) | Multilayer ceramic capacitor including side margin portion having dielectric composition different than cover portion | |
| US11145464B2 (en) | Multilayer ceramic capacitor and method of manufacturing the same | |
| JP2000150292A (en) | Layered ceramic capacitor | |
| TWI490897B (en) | Multilayered ceramic capacitor and method of manufacturing the same | |
| KR20180065917A (en) | Method for manufacturing multilayer ceramic electronic component | |
| CN110853921B (en) | Multilayer ceramic capacitor and method of manufacturing the same | |
| US20120151763A1 (en) | Method of manufacturing multilayer ceramic electronic component and multilayer ceramic electronic component using the same | |
| JPH10335168A (en) | Laminated ceramic capacitor | |
| JP2006128283A (en) | Laminated ceramic capacitor | |
| KR101933426B1 (en) | Multilayer ceramic electronic component | |
| KR102067172B1 (en) | Laminated ceramic electronic device and manufacturing method thereof | |
| JP2000150291A (en) | Layered ceramic capacitor and manufacture thereof | |
| JPH08181032A (en) | Laminated ceramic capacitor | |
| JP2003338427A (en) | Manufacturing method of layered ceramic capacitor | |
| KR101761945B1 (en) | Multilayer capacitor | |
| JP2007266115A (en) | Multilayer capacitor | |
| JP2001155958A (en) | Laminated electronic component and manufacturing method therefor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060207 |