KR102067172B1 - Laminated ceramic electronic device and manufacturing method thereof - Google Patents
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Abstract
적층 세라믹 전자부품 및 그 제조방법이 개시된다. 버퍼(buffer)용 세라믹층과; 상기 버퍼용 세라믹층의 하층에 적층되며, 제1 방향으로 대향되는 하부 전극층과; 상기 버퍼용 세라믹층의 상층에 적층되며, 제1 방향으로 대향되는 상부 전극층을 포함하되, 상기 하부 전극층 및 상기 상부 전극층은 상기 버퍼용 세라믹층 부근에서 발생되는 크랙(crack)을 방지하는 크랙 방지층으로서 기능하는 적층 세라믹 전자부품은, 고압용 적층 세라믹 콘덴서의 제조를 위한 적층 과정에 크랙 방지층을 추가함으로써 버퍼용 세라믹층 부근에서 발생하는 크랙 발생을 억제할 수 있다.Disclosed are a multilayer ceramic component and a method of manufacturing the same. A ceramic layer for a buffer; A lower electrode layer stacked on the buffer ceramic layer and facing in the first direction; The upper electrode layer stacked on an upper layer of the ceramic layer for the buffer and facing in a first direction, wherein the lower electrode layer and the upper electrode layer are crack prevention layers for preventing cracks generated in the vicinity of the ceramic layer for the buffer. The functional multilayer ceramic electronic component can suppress the occurrence of cracks generated in the vicinity of the buffer ceramic layer by adding a crack prevention layer to a lamination process for manufacturing a high pressure multilayer ceramic capacitor.
Description
본 발명은 적층 세라믹 전자부품 및 그 제조방법에 관한 것이다.
The present invention relates to a multilayer ceramic electronic component and a method of manufacturing the same.
적층 세라믹 전자부품, 특히 고압 적층 세라믹 캐패시터의 제조를 위해서는, 세라믹 그린시트 위에 도전성 페이스트로 내부 전극 인쇄 막을 형성한 후, 그린시트를 수십에서 수백 층 겹쳐 쌓아 올려 만들게 된다.In order to manufacture multilayer ceramic electronic components, particularly high voltage multilayer ceramic capacitors, an internal electrode printing film is formed of a conductive paste on a ceramic green sheet, and then the green sheets are piled up from tens to hundreds of layers.
최근, 전자 제품들의 고기능, 복합화에 따라 적층 세라믹 전자 부품 역시 고용량, 고신뢰성 및 우수한 내전압 특성이 요구되고 있다. 이에 따라 적층 방식의 변경, 유전체층의 내부 삽입 등 다양한 방법으로 시도되고 있으며, 근래에는 3,225 size에서 정격전압이 100V 이상인 적층 세라믹 전자 부품들도 제조되고 있다.Recently, due to the high functionality and complexity of electronic products, multilayer ceramic electronic components also require high capacity, high reliability, and excellent withstand voltage characteristics. Accordingly, various methods have been attempted, such as changing the lamination method and inserting a dielectric layer. Recently, multilayer ceramic electronic components having a rated voltage of 100 V or more at 3,225 sizes have also been manufactured.
이러한 정격 용량의 고압화, 고신뢰성화를 구현하기 위해서 유전체층의 두께를 증가시켜 적층 세라믹 캐패시터의 중앙부에 두꺼운 유전체층을 삽입하는 방법이 적용되고 있으나, 이러한 방법은 유전체층의 사이에 전압이 인가되면서 크랙 불량의 발생 확률을 증가시킨다는 문제가 있다.In order to realize high pressure and high reliability of the rated capacity, a method of inserting a thick dielectric layer in the center of the multilayer ceramic capacitor by increasing the thickness of the dielectric layer is applied. There is a problem of increasing the probability of occurrence.
또한, 크랙과 같은 구조적 결함 형성과 쇼트 불량, 플래쉬 불량 및 고온 IR(hot IR) 열화 등과 같은 전기적 특성의 열화에 심각한 영향을 주어, 적층 세라믹 캐패시터의 신뢰성 및 수율을 저하시키는 요소로도 작용하게 되는 문제가 있다.In addition, structural defects such as cracks and electrical characteristics such as short defects, flash defects, and hot IR deterioration are severely affected, which also acts as a factor in reducing the reliability and yield of the multilayer ceramic capacitor. there is a problem.
종래의 적층 세라믹 캐패시터는 스크린 패턴의 A/B간격에 따라서 A층과 B층을 반복하여 적층하는 구조로 이루어지며, 반복된 내부 전극층의 중앙에 버퍼(Buffer)용 세라믹층을 삽입하는 구조로 만들어지게 된다.The conventional multilayer ceramic capacitor has a structure in which layers A and B are repeatedly stacked according to the A / B interval of the screen pattern, and the structure is inserted into a buffer ceramic layer in the center of the repeated internal electrode layer. You lose.
즉, 종래의 세라믹 제품의 경우, 소결 및 측정 공정 등에서 발생하는 크랙(Crack) 불량을 억제하고, 신뢰성이 높은 적층 세라믹 전자부품을 제조하기 위한 방법으로서, 내부 전극층의 중앙에 버퍼용 세라믹층을 삽입하는 구조를 채용하였다.That is, in the case of a conventional ceramic product, as a method for suppressing crack defects generated in a sintering and measuring process and manufacturing a highly reliable multilayer ceramic electronic component, a buffer ceramic layer is inserted in the center of the internal electrode layer. A structure was adopted.
그러나, 이러한 종래의 적층 세라믹 캐패시터 구조는, 전계가 인계된 상태에서 서로 다른 방향으로 대향된 내부 전극층 사이의 버퍼용 세라믹층 부근에 크랙을 유발시킨다는 문제가 있다.However, such a conventional multilayer ceramic capacitor structure has a problem of causing cracks in the vicinity of the ceramic layer for the buffer between the inner electrode layers opposed in different directions while the electric field is turned over.
유사특허1(한국특허)에는 내부전극의 산화로 인한 불량 방지 및 크랙 발생과 같은 불량을 저감하기 위해, 제1 및 제2 내부전극이 형성된 세라믹층과 세라믹층이 적층된 세라믹 소결본체부, 산화방지용 전극층을 포함하여 용량 신뢰성이 높고, 전기적 쇼트 및 크랙 발생과 같은 불량을 저감시킬 수 있는 적층 세라믹 캐패시터가 개시되어 있으며, 유사특허2(한국특허)에는 쇼트 및 층 구성 밸런스의 약화를 억제하면서 크랙의 발생을 방지하기 위해, 복수의 내부전극 및 유전체층이 구비된 내층부분과 그 상하에 설치된 한 쌍의 외층부분, 내부전극과 같은 극으로 대향되게 형성된 더미전극을 포함하는 적층 전자부품이 개시되어 있다.
Similar patent 1 (Korean patent) has a ceramic sintered body portion in which ceramic layers and ceramic layers are laminated and ceramic layers on which first and second internal electrodes are formed, in order to prevent defects due to oxidation of internal electrodes and to reduce defects such as cracks. Including a prevention electrode layer, a multilayer ceramic capacitor is disclosed, which has high capacity reliability and can reduce defects such as electrical shorts and cracks. Similar patent 2 (Korean Patent) discloses cracks while suppressing weakening of short and layer composition balances. In order to prevent the occurrence of the present invention, a multilayer electronic component including an inner layer portion having a plurality of inner electrodes and a dielectric layer, a pair of outer layer portions disposed above and below, and a dummy electrode formed to face a pole such as an inner electrode is disclosed. .
본 발명이 해결하고자 하는 과제는, 버퍼용 세라믹층 사이의 전극층이 서로 다른 방향으로 대향되지 않도록 동일한 방향으로 복수의 전극층을 추가함으로써, 절연 파괴에 의한 크랙 발생을 개선할 수 있는 적층 세라믹 전자부품 및 그 제조방법을 제공하는 것에 있다.
SUMMARY OF THE INVENTION Problems to be solved by the present invention include a multilayer ceramic electronic component capable of improving crack generation due to dielectric breakdown by adding a plurality of electrode layers in the same direction so that the electrode layers between the buffer ceramic layers do not face each other. It is providing the manufacturing method.
본 발명의 일 측면에 따르면, 버퍼(buffer)용 세라믹층과; 상기 버퍼용 세라믹층의 하층에 적층되며, 제1 방향으로 대향되는 하부 전극층과; 상기 버퍼용 세라믹층의 상층에 적층되며, 제1 방향으로 대향되는 상부 전극층을 포함하되, 상기 하부 전극층 및 상기 상부 전극층은 상기 버퍼용 세라믹층 부근에서 발생되는 크랙(crack)을 방지하는 크랙 방지층으로서 기능하는 적층 세라믹 전자부품이 제공된다.According to an aspect of the invention, the buffer (buffer) ceramic layer; A lower electrode layer stacked on the buffer ceramic layer and facing in the first direction; The upper electrode layer stacked on an upper layer of the ceramic layer for the buffer and facing in a first direction, wherein the lower electrode layer and the upper electrode layer are crack prevention layers for preventing cracks generated in the vicinity of the ceramic layer for the buffer. A functional multilayer ceramic electronic component is provided.
상기 하부 전극층의 하층에 적층되며, 서로 엇갈리도록 대향되는 복수의 전극층을 포함하는 제1 내부 전극층과; 상기 상부 전극층의 상층에 적층되며, 서로 엇갈리도록 대향되는 복수의 전극층을 포함하는 제2 내부 전극층을 더 포함할 수 있다.A first internal electrode layer stacked on a lower layer of the lower electrode layer, the first internal electrode layer including a plurality of electrode layers opposed to each other; The semiconductor device may further include a second internal electrode layer stacked on an upper layer of the upper electrode layer and including a plurality of electrode layers opposed to each other.
상기 제1 내부 전극층의 하층에 적층되는 제1 커버용 세라믹층과; 상기 제2 내부 전극층의 상층에 적층되는 제2 커버용 세라믹층을 더 포함할 수 있다.A first cover ceramic layer laminated on the lower layer of the first internal electrode layer; The display apparatus may further include a second cover ceramic layer stacked on the second internal electrode layer.
상기 적층체의 양측에 외부 전극용 도금층이 형성될 수 있다.Plating layers for external electrodes may be formed on both sides of the laminate.
한편, 본 발명의 다른 측면에 따르면, 제1 세라믹 그린 시트에 제1 방향으로 대향되도록 전극을 인쇄하여 하부 전극층을 형성하는 단계; 제2 세라믹 그린 시트에 제1 방향으로 대향되도록 전극을 인쇄하여 상부 전극층을 형성하는 단계; 상기 제1 세라믹 그린 시트에 버퍼용 세라믹층이 적층되고, 상기 버퍼용 세라믹층에 상기 제2 세라믹 그린 시트가 적층되도록 하여 적층체를 형성하는 단계; 및 상기 적층체를 압착하고, 소정의 크기로 절단하는 단계를 포함하는 적층 세라믹 전자부품 제조방법이 제공된다.On the other hand, according to another aspect of the present invention, forming a lower electrode layer by printing an electrode to face the first ceramic green sheet in a first direction; Forming an upper electrode layer by printing an electrode to face the second ceramic green sheet in a first direction; Forming a laminate by stacking a buffer ceramic layer on the first ceramic green sheet and stacking the second ceramic green sheet on the buffer ceramic layer; And compressing the laminate and cutting the laminate into a predetermined size.
상기 세라믹 그린 시트는, 세라믹 파우더, 폴리머 및 용제를 혼합하여 슬러리(slurry)를 제조하고, 상기 슬러리를 캐리어 필름(carrier film)에 도포한 후 건조시켜 제조될 수 있다.The ceramic green sheet may be prepared by mixing a ceramic powder, a polymer, and a solvent to prepare a slurry, applying the slurry to a carrier film, and then drying the slurry.
상기 전극층 형성 단계는, 상기 세라믹 그린 시트 위에 도전성 페이스트를 선택적으로 도포함으로써 수행될 수 있다.The electrode layer forming step may be performed by selectively applying a conductive paste on the ceramic green sheet.
복수의 제3 세라믹 그린 시트 각각에 서로 엇갈리는 방향으로 대향되도록 복수의 전극을 각각 인쇄하여 제1 내부 전극층을 형성하는 단계; 및 복수의 제4 세라믹 그린 시트 각각에 서로 엇갈리는 방향으로 대향되도록 복수의 전극을 각각 인쇄하여 제2 내부 전극층을 형성하는 단계를 더 포함하되, 상기 적층체 형성단계는, 상기 하부 전극층의 하층에 상기 제1 내부 전극층이 적층되고, 상기 상부 전극층의 상층에 상기 제2 내부 전극층이 적층되도록 하는 단계를 포함할 수 있다.Forming a first internal electrode layer by printing a plurality of electrodes on the third ceramic green sheets so as to face each other in a staggered direction; And forming a second internal electrode layer by printing a plurality of electrodes, respectively, on the fourth ceramic green sheets so as to face each other in a staggered direction, wherein the forming of the laminate comprises: forming the second electrode layer on the lower layer of the lower electrode layer. The first internal electrode layer may be stacked, and the second internal electrode layer may be stacked on the upper electrode layer.
상기 적층체 형성단계는, 상기 제1 내부 전극층의 하층에 제1 커버용 세라믹층이 적층되고, 상기 제2 내부 전극층의 상층에 제2 커버용 세라믹층이 적층되도록 하는 단계를 포함할 수 있다.The forming of the laminate may include forming a first cover ceramic layer on a lower layer of the first internal electrode layer, and stacking a second cover ceramic layer on an upper layer of the second internal electrode layer.
상기 절단 단계 이후에, 상기 적층체의 양측에 외부 전극용 도금층을 형성하는 단계를 더 포함할 수 있다.
After the cutting step, the method may further include forming plating layers for external electrodes on both sides of the laminate.
본 발명에 따른 적층 세라믹 전자부품 및 그 제조방법에 의하면, 고압용 적층 세라믹 콘덴서의 제조를 위한 적층 과정에 크랙 방지층을 추가함으로써 버퍼용 세라믹층 부근에서 발생하는 크랙 발생을 억제할 수 있다. 이처럼, 크랙 개선에 의한 플래쉬(Flash)불량 등과 같은 고질 불량을 감소시킴으로써 고온 IR 특성이 향상되고 수율이 향상될 수 있다.
According to the multilayer ceramic electronic component and the method for manufacturing the same according to the present invention, crack generation occurring near the ceramic layer for the buffer can be suppressed by adding a crack prevention layer to the lamination process for manufacturing the multilayer ceramic capacitor for high pressure. As such, the high temperature IR characteristics may be improved and the yield may be improved by reducing high quality defects such as a flash failure due to crack improvement.
도 1은 본 발명의 실시예에 따른 적층 세라믹 전자부품의 구조를 나타낸 단면도이다.
도 2는 본 발명의 실시예에 따른 버퍼용 세라믹층 및 크랙 방지층을 촬영한 사진이다.
도 3은 본 발명의 실시예에 따른 적층 세라믹 전자부품 제조방법을 나타낸 순서도이다.
도 4는 본 발명의 실시예에 따른 적층 세라믹 전자부품의 고온 IR 특성을 종래와 비교하여 나타낸 그래프이다.1 is a cross-sectional view illustrating a structure of a multilayer ceramic electronic component according to an exemplary embodiment of the present invention.
2 is a photograph of a ceramic buffer layer and a crack prevention layer according to an embodiment of the present invention.
3 is a flowchart illustrating a method of manufacturing a multilayer ceramic electronic component according to an exemplary embodiment of the present invention.
4 is a graph illustrating high-temperature IR characteristics of a multilayer ceramic electronic component according to an exemplary embodiment of the present invention as compared with the related art.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다Advantages and features of the present invention, and methods for achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms. The embodiments may be provided to make the disclosure of the present invention complete, and to fully inform the scope of the invention to those skilled in the art. Like reference numerals refer to like elements throughout the specification.
본 명세서에서 사용된 용어들은 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 단계는 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. In this specification, the singular also includes the plural unless specifically stated otherwise in the phrase. As used herein, 'comprise' and / or 'comprising' refers to a component, step, operation and / or element that is mentioned in the presence of one or more other components, steps, operations and / or elements. Or does not exclude additions.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다.
In addition, the embodiments described herein will be described with reference to cross-sectional and / or plan views, which are ideal exemplary views of the present invention. In the drawings, the thicknesses of films and regions are exaggerated for effective explanation of technical content. The shape of the exemplary diagram can be modified accordingly and / or by tolerances. Accordingly, the embodiments of the present invention are not limited to the specific forms shown, but also include variations in forms generated by the manufacturing process. For example, the etched regions shown at right angles may be rounded or have a predetermined curvature.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예에 따른 적층 세라믹 전자부품 및 그 제조방법에 대해 상세히 설명한다.Hereinafter, a multilayer ceramic component and a method of manufacturing the same according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 실시예에 따른 적층 세라믹 전자부품의 구조를 나타낸 단면도이고, 도 2는 본 발명의 실시예에 따른 버퍼용 세라믹층 및 크랙 방지층을 촬영한 사진이고, 도 3은 본 발명의 실시예에 따른 적층 세라믹 전자부품 제조방법을 나타낸 순서도이고, 도 4는 본 발명의 실시예에 따른 적층 세라믹 전자부품의 고온 IR 특성을 종래와 비교하여 나타낸 그래프이다. 도 1 내지 도 4를 참조하면, 버퍼용 세라믹층(10), 크랙 방지층(20), 하부 전극층(22), 상부 전극층(24), 내부 전극층(30), 커버용 세라믹층(40), 외부 전극용 도금층(50)이 도시되어 있다.1 is a cross-sectional view showing a structure of a multilayer ceramic component according to an embodiment of the present invention, Figure 2 is a photograph of the ceramic layer and the crack prevention layer for buffers according to an embodiment of the present invention, Figure 3 is a view of the present invention 4 is a flowchart illustrating a method of manufacturing a multilayer ceramic component according to an embodiment, and FIG. 4 is a graph illustrating high-temperature IR characteristics of the multilayer ceramic component according to an embodiment of the present invention. 1 to 4, the buffer
본 실시예는 고압 적층 세라믹 전자부품(예를 들면, 적층 세라믹 캐패시터)의 제조 과정에 있어서, 크랙 방지층(20), 즉 버퍼용 세라믹층(10)의 상하부에 인접하는 내부 전극과 동일한 방향으로 크랙 방지층(20)을 형성함으로써 크랙을 방지한 것을 특징으로 한다.In this embodiment, the
적층 세라믹 캐패시터의 제조방법을 살펴보면, 먼저 세라믹 파우더, 폴리머, 용제를 혼합하여 슬러리(Slurry)를 제조하고, 슬러리를 캐리어 필름(Carrier film) 위에 도포, 건조시켜 수 ㎛의 두께로 세라믹 그린 시트를 제조한다.Looking at the method of manufacturing a laminated ceramic capacitor, first, a ceramic powder, a polymer, and a solvent are mixed to prepare a slurry, and the slurry is coated on a carrier film and dried to prepare a ceramic green sheet having a thickness of several μm. do.
다음으로, 세라믹 그린 시트 위에 0.5㎛ 내지 1㎛의 두께로 도전성 페이스트를 인쇄하여 내부 전극막을 형성시키고, 세라믹 시트를 캐리어 필름에서 분리하여 겹쳐 쌓아 올리는데, 수십 내지 수백 층까지 겹쳐 쌓아 올려 그린 세라믹 적층체를 만든다.Next, a conductive paste is printed on the ceramic green sheet 로 with a thickness of 0.5 μm to 1 μm to form an internal electrode film, and the ceramic sheets are separated from the carrier film and stacked up. The ceramic ceramic laminate is stacked up to tens to hundreds of layers. Make
이 그린 세라믹 적층체를 고온, 고압으로 압착하여 딱딱한 그린 적층체(Bar)로 만들고, 절단 공정을 거쳐 그린 칩을 제조한다. 이후, 가소, 소성, 연마, 외부 전극, 도금 공정을 거쳐 적층 세라믹 캐패시터가 완성된다.The green ceramic laminate is pressed at high temperature and high pressure into a hard green laminate (Bar), and a green chip is manufactured through a cutting process. Subsequently, the multilayer ceramic capacitor is completed through calcination, firing, polishing, external electrodes, and plating processes.
본 실시예에 따른 적층 세라믹 전자부품의 제조방법은, 전술한 바와 마찬가지로 내부 전극막(전극층)을 형성하되 서로 동일한 방향으로 대향되도록 하부 전극층(22)과 상부 전극층(24)을 형성하고, 커버용 세라믹층(40), 버퍼용 세라믹층(10)을, 준비한다(S100).In the manufacturing method of the multilayer ceramic electronic component according to the present embodiment, as described above, the inner electrode layer (electrode layer) is formed, but the
다음으로, 버퍼용 세라믹층(10)을 중심으로 상부 전극층(24)과 하부 전극층(22)이 각각 상하부에 적층되도록 하고, 그 상하부에 내부 전극층(30)이 각각 적층되도록 하고, 그 상하부에 커버용 세라믹층(40)이 각각 적층되도록 한다.Next, the
이에 따라, 본 실시예에 따른 적층체는 커버용 세라믹층(40), 내부 전극층(30), 하부 전극층(22), 버퍼용 세라믹층(10), 상부 전극층(24), 내부 전극층(30), 커버용 세라믹층(40)의 순으로 적층된 구조를 이루게 된다(S200).Accordingly, the laminate according to the present embodiment may include the
다음으로, 적층체를 압착 및 절단하고(S300), 양측에 외부 전극용 도금층(50)을 형성하여 적층 세라믹 전자부품이 완성되게 된다(S400).Next, the laminate is pressed and cut (S300), and the plating layers 50 for external electrodes are formed on both sides thereof, thereby completing the multilayer ceramic electronic component (S400).
이와 같이 제조된 적층 세라믹 전자부품은 도 1 및 도 2에 도시된 것처럼, 버퍼용 세라믹층(10)을 사이에 둔 전극층(상부 전극층(24), 하부 전극층(22))이 서로 다른 방향으로 대향되지 않고, 동일한 방향으로 대향되도록 복수의 전극층을 형성하여 제작될 수 있다.In the multilayer ceramic electronic component manufactured as described above, as illustrated in FIGS. 1 and 2, the electrode layers (the
도 1에 예시된 것처럼 상부 전극층(24)이나 하부 전극층(22)은 동일한 방향으로 대향된 복수의 전극층으로 이루어질 수 있는데, 복수의 전극층은 동일한 방향으로 추가되므로 전기적 특성에 영향을 주지 않으며, 절연 파괴에 의한 크랙의 형성을 방지하는 역할을 할 수 있다.As illustrated in FIG. 1, the
본 실시예에 따른 적층 세라믹 전자부품은, 버퍼용 세라믹층(10)을 기준으로, 하층에 하부 전극층(22)이 적층되고, 상층에 상부 전극층(24)이 적층되는 구조로 이루어지는데, 하부 전극층(22)과 상부 전극층(24)은 동일한 방향으로 대향되는 것을 특징으로 한다.The multilayer ceramic electronic component according to the present exemplary embodiment has a structure in which a
이처럼, 버퍼용 세라믹층(10)의 상하부에 서로 동일한 방향으로 대향되는 하부 전극층(22)과 상부 전극층(24)을 각각 적층시킴으로써, 버퍼용 세라믹층(10) 부근에서 크랙이 발생하는 것을 방지할 수 있다.As such, by stacking the
즉, 본 실시예에 따른 하부 전극층(22)과 상부 전극층(24)은 크랙 방지층(20)으로서 기능할 수 있다.That is, the
도 1에 도시된 것처럼, 하부 전극층(22)의 하층 및 상부 전극층(24)의 상층에는 내부 전극층(30)이 더 적층될 수 있다. 내부 전극층(30)은 서로 엇갈리도록 대향되는 복수의 전극층으로 이루어질 수 있다.As illustrated in FIG. 1, an
하부에 적층된 내부 전극층(30)의 하층, 그리고 상부에 적층된 내부 전극층(30)의 상층에는 각각 커버용 세라믹층(40)이 적층될 수 있다. 즉, 전극층 적층체의 상하부는 각각 커버용 세라믹층(40)으로 커버될 수 있다.The
이와 같은 적층체의 양측에는 전극층에 전원을 공급하기 위한 외부 전극용 도금층(50)이 형성될 수 있다.Both sides of the laminate may be formed with an external
본 실시예에 따른 적층형 세라믹 캐패시터에 대해서, 각각 용량을 측정하고, 각종 불량률(내전압, 플래쉬 발생률, 센터 크랙 발생률)에 대해서 평가를 실시한 결과는 아래 표 1과 같다.The capacitance of the multilayer ceramic capacitor according to the present embodiment was measured, and the results of evaluation of various failure rates (breakdown voltage, flash occurrence rate, and center crack occurrence rate) are shown in Table 1 below.
표 1에 나타난 바와 같이, 본 실시예에 따른 적층형 세라믹 캐패시터의 내전압, 플래쉬 발생률 및 센터 크랙 발생률이 모두 뚜렷하게 개선된 것을 볼 수 있다.
As shown in Table 1, it can be seen that the withstand voltage, the flash generation rate and the center crack generation rate of the multilayer ceramic capacitor according to the present embodiment are all significantly improved.
이상으로 살펴본 바와 같이, 본 실시예에 따르면 버퍼용 유전체층(세라믹층)의 양면에 복수의 전극층을 교차로 적층하되, 정전 용량에 기여하지 않는 크랙 방지용 전극층을 인접하도록 배치함으로써, 크랙 불량 발생율이 종래의 30%에서 3%로 개선될 수 있으며, 내전압이 향상되고 신뢰성 고장률이 낮아질 수 있다.As described above, according to the present embodiment, a plurality of electrode layers are alternately stacked on both sides of the buffer dielectric layer (ceramic layer), and the crack preventing electrode layers that do not contribute to the capacitance are disposed adjacent to each other, thereby resulting in a conventional crack failure rate. It can be improved from 30% to 3%, withstand voltage can be improved and reliability failure rate can be lowered.
즉, 본 실시예는 센터 버퍼를 중심으로 내부 전극이 동일한 방향으로 대향되도록 한 크랙 방지층(20)을 추가함으로써, 센터 버퍼에 전압이 인가되지 않아 크랙이 발생하지 않도록 억제하는 것을 핵심적인 특징으로 한다.
That is, the present embodiment is a key feature of suppressing the occurrence of cracks because no voltage is applied to the center buffer by adding the
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예는 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
The foregoing detailed description illustrates the present invention. In addition, the foregoing description merely shows and describes preferred embodiments of the present invention, the present invention is the scope of the concept of the invention disclosed in the present specification, the scope equivalent to the described disclosure and / or the skill or knowledge of the art Changes or modifications can be made within the scope. The above-described embodiments are for explaining the best state in carrying out the present invention, the use of other inventions such as the present invention in other states known in the art, and the specific fields of application and uses of the invention are required. Various changes are also possible. Accordingly, the detailed description of the invention is not intended to limit the invention to the disclosed embodiments. Also, the appended claims should be construed to include other embodiments.
10 : 버퍼용 세라믹층
20 : 크랙 방지층
22 : 하부 전극층
24 : 상부 전극층
30 : 내부 전극층
40 : 커버용 세라믹층
50 : 외부 전극용 도금층10: ceramic layer for buffer
20: crack prevention layer
22: lower electrode layer
24: upper electrode layer
30: internal electrode layer
40: ceramic layer for cover
50: plating layer for external electrode
Claims (10)
상기 제1 내부 전극층의 상부에 적층된 제2 내부 전극층;
상기 제1 내부 전극층과 상기 제2 내부 전극층 사이에 배치된 버퍼(buffer)용 세라믹층;
상기 제1 내부 전극층의 상측중에서 상기 버퍼용 세라믹층의 하층에 적층되며, 제1 방향으로 대향되는 하부 전극층;
상기 제2 내부 전극층의 하측중에서 상기 버퍼용 세라믹층의 상층에 적층되며, 제1 방향으로 대향되는 상부 전극층;
을 포함하는 적층 세라믹 전자부품.
A first internal electrode layer;
A second internal electrode layer stacked on the first internal electrode layer;
A buffer ceramic layer disposed between the first internal electrode layer and the second internal electrode layer;
A lower electrode layer laminated on a lower layer of the buffer ceramic layer on an upper side of the first internal electrode layer and facing in a first direction;
An upper electrode layer stacked on an upper layer of the ceramic layer for the buffer under the second internal electrode layer and facing in a first direction;
Laminated ceramic electronic component comprising a.
상기 제1 내부 전극층은, 상기 하부 전극층의 하층에 적층되며, 서로 엇갈리도록 대향되는 복수의 전극층을 포함하고,
상기 제2 내부 전극층은, 상기 상부 전극층의 상층에 적층되며, 서로 엇갈리도록 대향되는 복수의 전극층을 포함하는 적층 세라믹 전자부품.
The method of claim 1,
The first internal electrode layer is stacked on the lower layer of the lower electrode layer, and includes a plurality of electrode layers opposed to each other,
The second internal electrode layer is laminated on the upper electrode layer, the multilayer ceramic electronic component including a plurality of electrode layers opposed to each other.
상기 제1 내부 전극층의 하층에 적층되는 제1 커버용 세라믹층과;
상기 제2 내부 전극층의 상층에 적층되는 제2 커버용 세라믹층을 더 포함하는 적층 세라믹 전자부품.
The method of claim 2,
A first cover ceramic layer laminated on the lower layer of the first internal electrode layer;
The multilayer ceramic electronic component further comprising a second cover ceramic layer stacked on the second inner electrode layer.
상기 버퍼용 세라믹층, 상기 하부 전극층, 상기 상부 전극층, 상기 제1 및 제2 내부 전극층, 그리고, 상기 제1 및 제2 커버용 세라믹층을 포함하는 적층체의 양측에 외부 전극용 도금층이 형성된 적층 세라믹 전자부품.
The method of claim 3, wherein
A laminate in which plating layers for external electrodes are formed on both sides of the laminate including the buffer ceramic layer, the lower electrode layer, the upper electrode layer, the first and second internal electrode layers, and the first and second cover ceramic layers. Ceramic electronic components.
제2 세라믹 그린 시트에 제1 방향으로 대향되도록 전극을 인쇄하여 상부 전극층을 형성하는 단계;
복수의 제3 세라믹 그린 시트 각각에 서로 엇갈리는 방향으로 대향되도록 복수의 전극을 각각 인쇄하여 제1 내부 전극층을 형성하는 단계;
복수의 제4 세라믹 그린 시트 각각에 서로 엇갈리는 방향으로 대향되도록 복수의 전극을 각각 인쇄하여 제2 내부 전극층을 형성하는 단계;
상기 복수의 제3 세라믹 그린 시트에 상기 제1 세라믹 그린 시트 및 버퍼용 세라믹층이 적층되고, 상기 버퍼용 세라믹층에 상기 제2 세라믹 그린 시트 및 상기 복수의 제4 세라믹 그린 시트가 적층되도록 하여 적층체를 형성하는 단계; 및
상기 적층체를 압착하고, 소정의 크기로 절단하는 단계;
를 포함하는 적층 세라믹 전자부품 제조방법.
Printing an electrode to face the first ceramic green sheet in a first direction to form a lower electrode layer;
Forming an upper electrode layer by printing an electrode to face the second ceramic green sheet in a first direction;
Forming a first internal electrode layer by printing a plurality of electrodes on the third ceramic green sheets so as to face each other in a staggered direction;
Forming a second internal electrode layer by printing a plurality of electrodes, respectively, on the plurality of fourth ceramic green sheets so as to face each other in a staggered direction;
The first ceramic green sheet and the buffer ceramic layer are laminated on the plurality of third ceramic green sheets, and the second ceramic green sheet and the plurality of fourth ceramic green sheets are laminated on the buffer ceramic layer. Forming a sieve; And
Compressing the laminate and cutting it to a predetermined size;
Laminated ceramic electronic component manufacturing method comprising a.
상기 세라믹 그린 시트는, 세라믹 파우더, 폴리머 및 용제를 혼합하여 슬러리(slurry)를 제조하고, 상기 슬러리를 캐리어 필름(carrier film)에 도포한 후 건조시켜 제조되는 적층 세라믹 전자부품 제조방법.
The method of claim 5,
The ceramic green sheet is manufactured by mixing a ceramic powder, a polymer, and a solvent to prepare a slurry, applying the slurry to a carrier film, and then drying the ceramic green sheet.
상기 전극층 형성 단계는, 상기 세라믹 그린 시트 위에 도전성 페이스트를 선택적으로 도포함으로써 수행되는 적층 세라믹 전자부품 제조방법.
The method of claim 5,
The electrode layer forming step is performed by selectively applying a conductive paste on the ceramic green sheet.
상기 적층체 형성단계는,
상기 하부 전극층의 하층에 상기 제1 내부 전극층이 적층되고, 상기 상부 전극층의 상층에 상기 제2 내부 전극층이 적층되도록 하는 단계를 포함하는 적층 세라믹 전자부품 제조방법.
The method of claim 5,
The laminate forming step,
And stacking the first internal electrode layer under the lower electrode layer, and stacking the second internal electrode layer on the upper electrode layer.
상기 적층체 형성단계는,
상기 제1 내부 전극층의 하층에 제1 커버용 세라믹층이 적층되고, 상기 제2 내부 전극층의 상층에 제2 커버용 세라믹층이 적층되도록 하는 단계를 포함하는 적층 세라믹 전자부품 제조방법.
The method of claim 8,
The laminate forming step,
And stacking a first cover ceramic layer on a lower layer of the first internal electrode layer, and stacking a second cover ceramic layer on an upper layer of the second internal electrode layer.
상기 적층체의 양측에 외부 전극용 도금층을 형성하는 단계를 더 포함하는 적층 세라믹 전자부품 제조방법.The method of claim 9, wherein after the cutting step,
The method of manufacturing a multilayer ceramic electronic component further comprising forming plating layers for external electrodes on both sides of the laminate.
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