JP2000148082A - プラズマディスプレイパネル用駆動回路及びプラズマディスプレイ装置 - Google Patents
プラズマディスプレイパネル用駆動回路及びプラズマディスプレイ装置Info
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- JP2000148082A JP2000148082A JP32339198A JP32339198A JP2000148082A JP 2000148082 A JP2000148082 A JP 2000148082A JP 32339198 A JP32339198 A JP 32339198A JP 32339198 A JP32339198 A JP 32339198A JP 2000148082 A JP2000148082 A JP 2000148082A
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Abstract
(57)【要約】
【課題】 プラズマディスプレイ装置の不具合発生時
に、高電圧の供給を停止し且つ回収コンデンサに蓄積し
ている電荷を放出させて、不具合の波及を回避する。 【解決手段】 PDPの容量成分CLに接続されたX共
通ドライバ21は無効電力回収回路22を備え、回路2
2内の回収コンデンサC1に並列にスイッチング素子S
Wが接続されている。スイッチング素子SWの制御端子
23に高電圧低下検出回路CHHからの状態信号CON
THが入力される。回路CHHが高電圧VHの内の少な
くとも1つが所定の電圧値よりも低下している状態であ
ると判定して、その判定結果に基づく状態信号CONT
Hを生成・出力するときには、高電圧電源供給部SPH
の駆動回路は適切に制御されて各表示回路への高電圧電
源の供給を停止し、且つ、スイッチング素子SWはON
状態に制御されて回収コンデンサC1に蓄積されている
電荷を放出する。
に、高電圧の供給を停止し且つ回収コンデンサに蓄積し
ている電荷を放出させて、不具合の波及を回避する。 【解決手段】 PDPの容量成分CLに接続されたX共
通ドライバ21は無効電力回収回路22を備え、回路2
2内の回収コンデンサC1に並列にスイッチング素子S
Wが接続されている。スイッチング素子SWの制御端子
23に高電圧低下検出回路CHHからの状態信号CON
THが入力される。回路CHHが高電圧VHの内の少な
くとも1つが所定の電圧値よりも低下している状態であ
ると判定して、その判定結果に基づく状態信号CONT
Hを生成・出力するときには、高電圧電源供給部SPH
の駆動回路は適切に制御されて各表示回路への高電圧電
源の供給を停止し、且つ、スイッチング素子SWはON
状態に制御されて回収コンデンサC1に蓄積されている
電荷を放出する。
Description
【0001】
【発明の属する技術分野】この発明は、プラズマディス
プレイ装置の駆動回路に関するものであり、特に、駆動
回路内に設けられる無効電力回収回路に関する。
プレイ装置の駆動回路に関するものであり、特に、駆動
回路内に設けられる無効電力回収回路に関する。
【0002】
【従来の技術】図10は、従来のプラズマディスプレイ
装置20の全体の構成を示すブロック図である。かかる
構成は例えば特開平9−97034号公報の図6におい
て従来技術として開示される。図10において、プラズ
マディスプレイ装置が備えるプラズマディスプレイパネ
ル(以下、「PDP」とも呼ぶ)30は、平行に配置さ
れたn本の行電極X1〜Xn(以下、「行電極Xi」
(i:1〜n)とも呼ぶ)と、当該行電極X1〜Xnの
それぞれと対を成して互いに平行に配置された行電極Y
1〜Yn(以下、「行電極Yi」(i:1〜n)とも呼
ぶ)と、上記行電極Xi,Yiと所定の間隔を保って垂
直を成す方向に配置されたm本のアドレス電極A1〜A
m(以下、「アドレス電極Aj」(j:1〜m)とも呼
ぶ)とを有する交流型PDPである。このとき、行電極
Xi,Yi及びアドレス電極Ajとの立体交差にする箇
所において1つの発光セルないしは放電セル30Cを形
成している。
装置20の全体の構成を示すブロック図である。かかる
構成は例えば特開平9−97034号公報の図6におい
て従来技術として開示される。図10において、プラズ
マディスプレイ装置が備えるプラズマディスプレイパネ
ル(以下、「PDP」とも呼ぶ)30は、平行に配置さ
れたn本の行電極X1〜Xn(以下、「行電極Xi」
(i:1〜n)とも呼ぶ)と、当該行電極X1〜Xnの
それぞれと対を成して互いに平行に配置された行電極Y
1〜Yn(以下、「行電極Yi」(i:1〜n)とも呼
ぶ)と、上記行電極Xi,Yiと所定の間隔を保って垂
直を成す方向に配置されたm本のアドレス電極A1〜A
m(以下、「アドレス電極Aj」(j:1〜m)とも呼
ぶ)とを有する交流型PDPである。このとき、行電極
Xi,Yi及びアドレス電極Ajとの立体交差にする箇
所において1つの発光セルないしは放電セル30Cを形
成している。
【0003】更に、図10において、電源回路10は、
それぞれが所定の電圧値を有する電圧Vw,Va,V
d,Vcc,Vs,(−Vy),(−Vsc)を生成し
て各回路又は部品に出力する。なお、電圧Vccは論理
回路用の低電圧であり、電源回路10中の低電圧電源供
給部(図示せず)から供給される。また、例えば、対を
成す行電極Xi,Yi間及びアドレス電極Ajと行電極
Yiとの間の各放電開始電圧が290V,180Vであ
る場合、電圧(維持放電電圧)Vs=180V,電圧V
a=50V,電圧Vsc=100V,電圧Vcc=5
V,電圧Vd=15Vである(上記の特開平9−970
34号公報参照)。制御回路27は、アナログの複合映
像信号から分離されてデジタル変換された表示データD
ATAをアドレスドライバ23に供給すると共に、ドッ
トクロックCLK及び上記アナログの複合映像信号から
分離されてデジタル変換された垂直同期信号VSYN
C,水平同期信号HSYNCに基づいて所定の制御信号
を生成して、Y共通ドライバ24A,走査ドライバ25
及びX共通ドライバ101に出力する。アドレスドライ
バ23,Y共通ドライバ24A,走査ドライバ25及び
X共通ドライバ101のそれぞれは制御回路27から入
力される制御信号又は表示データと電源回路10から入
力される上記各電圧とに基づいて、アドレス電極Aj,
行電極Xi,Yiに所定の電圧を供給する。
それぞれが所定の電圧値を有する電圧Vw,Va,V
d,Vcc,Vs,(−Vy),(−Vsc)を生成し
て各回路又は部品に出力する。なお、電圧Vccは論理
回路用の低電圧であり、電源回路10中の低電圧電源供
給部(図示せず)から供給される。また、例えば、対を
成す行電極Xi,Yi間及びアドレス電極Ajと行電極
Yiとの間の各放電開始電圧が290V,180Vであ
る場合、電圧(維持放電電圧)Vs=180V,電圧V
a=50V,電圧Vsc=100V,電圧Vcc=5
V,電圧Vd=15Vである(上記の特開平9−970
34号公報参照)。制御回路27は、アナログの複合映
像信号から分離されてデジタル変換された表示データD
ATAをアドレスドライバ23に供給すると共に、ドッ
トクロックCLK及び上記アナログの複合映像信号から
分離されてデジタル変換された垂直同期信号VSYN
C,水平同期信号HSYNCに基づいて所定の制御信号
を生成して、Y共通ドライバ24A,走査ドライバ25
及びX共通ドライバ101に出力する。アドレスドライ
バ23,Y共通ドライバ24A,走査ドライバ25及び
X共通ドライバ101のそれぞれは制御回路27から入
力される制御信号又は表示データと電源回路10から入
力される上記各電圧とに基づいて、アドレス電極Aj,
行電極Xi,Yiに所定の電圧を供給する。
【0004】アドレスドライバ40は、m本のアドレス
電極Ajのそれぞれに接続されたm個の出力端を有する
Aドライバ43と、当該m個のAドライバ43のそれぞ
れに対する、互いに同一の構成を有するシフトレジスタ
41及びラッチ回路42とを備えており、アドレス電極
AjにはA共通ドライバ39によって、所定の電圧が供
給される。
電極Ajのそれぞれに接続されたm個の出力端を有する
Aドライバ43と、当該m個のAドライバ43のそれぞ
れに対する、互いに同一の構成を有するシフトレジスタ
41及びラッチ回路42とを備えており、アドレス電極
AjにはA共通ドライバ39によって、所定の電圧が供
給される。
【0005】他方、n本の行電極Yiのそれぞれに接続
され、互いに同一の構成のn個のドライバから成るYド
ライバ252及び当該n個のドライバに対応した構成を
有するシフトレジスタ251から成る走査ドライバ25
と、Y共通ドライバ24Aとによって、行電極Yiに所
定の電圧が供給される。
され、互いに同一の構成のn個のドライバから成るYド
ライバ252及び当該n個のドライバに対応した構成を
有するシフトレジスタ251から成る走査ドライバ25
と、Y共通ドライバ24Aとによって、行電極Yiに所
定の電圧が供給される。
【0006】また、X共通ドライバ101は、上記電圧
Vd,Vcc,Vs,Vw,Va及び制御回路27から
の所定の制御信号に基づいて、n本が共通に接続された
行電極Xi(このため、n本の行電極Xiを総称して
「行電極X」とも呼ぶ)に所定の電圧を一括に供給す
る。ここで、X共通ドライバ101のより具体的な構成
を図11を用いて説明する。なお、図11では、PDP
30をその容量成分ないしは負荷容量CLとして図示し
ている。また、図11に示す構成と同等の構成は、特開
平6−130914号公報中の図6ないしはエネルギー
・リカバリー・サステイン・サーキット・フォア・ザ・
ACプラズマディスプレイ(Energy Recovery Sustain
Circuit for the AC Plasma Display,L・F・Weber,SID
87 DIGEST,P92-95,1987)又は上記特開平9−9703
4号公報に開示されている。
Vd,Vcc,Vs,Vw,Va及び制御回路27から
の所定の制御信号に基づいて、n本が共通に接続された
行電極Xi(このため、n本の行電極Xiを総称して
「行電極X」とも呼ぶ)に所定の電圧を一括に供給す
る。ここで、X共通ドライバ101のより具体的な構成
を図11を用いて説明する。なお、図11では、PDP
30をその容量成分ないしは負荷容量CLとして図示し
ている。また、図11に示す構成と同等の構成は、特開
平6−130914号公報中の図6ないしはエネルギー
・リカバリー・サステイン・サーキット・フォア・ザ・
ACプラズマディスプレイ(Energy Recovery Sustain
Circuit for the AC Plasma Display,L・F・Weber,SID
87 DIGEST,P92-95,1987)又は上記特開平9−9703
4号公報に開示されている。
【0007】図11において、X共通ドライバ101は
接続点PLを介して負荷容量CLに接続されている。X
共通ドライバ101は、上記接続点PLに接続された維
持電圧回路103と、当該維持電圧回路103に接続点
P2を介して接続された無効電力回収回路(以下、「回
収回路」とも呼ぶ)102とを備える。
接続点PLを介して負荷容量CLに接続されている。X
共通ドライバ101は、上記接続点PLに接続された維
持電圧回路103と、当該維持電圧回路103に接続点
P2を介して接続された無効電力回収回路(以下、「回
収回路」とも呼ぶ)102とを備える。
【0008】図11に示すように、維持電圧回路103
は、そのソース端子が電圧Vsを出力する電源(図10
の電源回路10中に備えられた出力端に相当)に接続さ
れたPチャネルM0SFET3(以下、「MOSFET
3」とも呼ぶ)と、そのソース端子が接地されたNチャ
ネルMOSFET4(以下、「MOSFET4」とも呼
ぶ)とを備え、両MOSFET3,4の各ドレイン端子
は共通に2つの接続点PL及びP2に接続されている。
は、そのソース端子が電圧Vsを出力する電源(図10
の電源回路10中に備えられた出力端に相当)に接続さ
れたPチャネルM0SFET3(以下、「MOSFET
3」とも呼ぶ)と、そのソース端子が接地されたNチャ
ネルMOSFET4(以下、「MOSFET4」とも呼
ぶ)とを備え、両MOSFET3,4の各ドレイン端子
は共通に2つの接続点PL及びP2に接続されている。
【0009】また、無効電力回収回路102において、
その一端が上記接続点P2に接続されたインダクタL1
の他端は、ダイオードD1のカソード端子及びダイオー
ドD2のアノード端子に共通に接続されている(節点N
102参照)。ダイオードD2のカソード端子はNチャ
ネルMOSFET2(以下、「MOSFET2」とも呼
ぶ)のドレイン端子に接続されている。当該MOSFE
T2のソース端子はPチャネルMOSFET1(以下、
「MOSFET1」とも呼ぶ)のソース端子並びに接続
点P1に接続され、接続点P1はコンデンサC1を介し
て接地されている(節点N101参照)。かかるコンデ
ンサC1の容量は負荷容量CLと比べて充分大きい。そ
して、MOSFET1のドレイン端子は上記ダイオード
D1のアノード端子に接続されている。また、上記MO
SFET1〜4は、各々のゲート端子に入力される制御
回路27からの制御信号によってスイッチとして機能す
る。なお、以下の説明では、図11において、回収回路
102内のコンデンサC1を除いて破線で囲んだ構成を
「(無効電力)回収回路用駆動回路102A」と呼ぶ。
その一端が上記接続点P2に接続されたインダクタL1
の他端は、ダイオードD1のカソード端子及びダイオー
ドD2のアノード端子に共通に接続されている(節点N
102参照)。ダイオードD2のカソード端子はNチャ
ネルMOSFET2(以下、「MOSFET2」とも呼
ぶ)のドレイン端子に接続されている。当該MOSFE
T2のソース端子はPチャネルMOSFET1(以下、
「MOSFET1」とも呼ぶ)のソース端子並びに接続
点P1に接続され、接続点P1はコンデンサC1を介し
て接地されている(節点N101参照)。かかるコンデ
ンサC1の容量は負荷容量CLと比べて充分大きい。そ
して、MOSFET1のドレイン端子は上記ダイオード
D1のアノード端子に接続されている。また、上記MO
SFET1〜4は、各々のゲート端子に入力される制御
回路27からの制御信号によってスイッチとして機能す
る。なお、以下の説明では、図11において、回収回路
102内のコンデンサC1を除いて破線で囲んだ構成を
「(無効電力)回収回路用駆動回路102A」と呼ぶ。
【0010】回収回路102では、放電セル30C(図
10参照)における放電の終了後に、MOSFET1,
3及び4をOFF状態に制御し且つMOSFET2をO
N状態に制御することによって負荷容量CLとコンデン
サC1との間にインダクタL1,ダイオードD1,MO
SFET2を介した導通経路を形成して、負荷容量CL
に蓄積された電荷ないしはエネルギーをコンデンサC1
に回収する。このとき、コンデンサC1とインダクタL
1とにより構成される共振回路によって、接続点P1の
電圧VP1(即ち、コンデンサC1の両端間の電圧)は
上昇する一方、接続点PLの電圧VPL(即ち、負荷容
量CLの両端間の電圧)は接地電位(0V)近くまで下
降する。そして、電圧VPLが最も低くなった時点(換
言すれば、電圧VP1が最大値になった時点)において
MOSFET4をON状態に制御して、電圧VPLを接
地電位に固定すると共に電圧VP1をその最大値に固定
する。
10参照)における放電の終了後に、MOSFET1,
3及び4をOFF状態に制御し且つMOSFET2をO
N状態に制御することによって負荷容量CLとコンデン
サC1との間にインダクタL1,ダイオードD1,MO
SFET2を介した導通経路を形成して、負荷容量CL
に蓄積された電荷ないしはエネルギーをコンデンサC1
に回収する。このとき、コンデンサC1とインダクタL
1とにより構成される共振回路によって、接続点P1の
電圧VP1(即ち、コンデンサC1の両端間の電圧)は
上昇する一方、接続点PLの電圧VPL(即ち、負荷容
量CLの両端間の電圧)は接地電位(0V)近くまで下
降する。そして、電圧VPLが最も低くなった時点(換
言すれば、電圧VP1が最大値になった時点)において
MOSFET4をON状態に制御して、電圧VPLを接
地電位に固定すると共に電圧VP1をその最大値に固定
する。
【0011】その後、MOSFET2,3及び4をOF
F状態に制御し且つMOSFET1をON状態に制御す
ることによってコンデンサC1と負荷容量CLとの間に
MOSFET1,ダイオードD1,インダクタL1を介
した導通経路を形成して、コンデンサC1に蓄積された
電荷ないしはエネルギーを負荷容量CLに対して放出す
る。このとき、コンデンサC1とインダクタL1とによ
り構成される共振回路によって、接続点P1の電圧VP
1は減少する一方、接続点PLの電圧VPLは上述の電
圧VP1の最大値に略等しい電圧値にまで上昇する。そ
して、電圧VPLが最も高くなった時点においてMOS
FET3をON状態に制御して、電圧VPLを電圧値V
sに固定する。かかる動作により、放電セル30C(図
10参照)において放電が発生する。
F状態に制御し且つMOSFET1をON状態に制御す
ることによってコンデンサC1と負荷容量CLとの間に
MOSFET1,ダイオードD1,インダクタL1を介
した導通経路を形成して、コンデンサC1に蓄積された
電荷ないしはエネルギーを負荷容量CLに対して放出す
る。このとき、コンデンサC1とインダクタL1とによ
り構成される共振回路によって、接続点P1の電圧VP
1は減少する一方、接続点PLの電圧VPLは上述の電
圧VP1の最大値に略等しい電圧値にまで上昇する。そ
して、電圧VPLが最も高くなった時点においてMOS
FET3をON状態に制御して、電圧VPLを電圧値V
sに固定する。かかる動作により、放電セル30C(図
10参照)において放電が発生する。
【0012】以上の一連の動作は、コンデンサC1及び
インダクタL1より成る共振回路に基づく動作であり、
かかる一連の動作が継続されることによってコンデンサ
C1は負荷容量CLに対してエネルギーないしは電荷の
回収・放出を繰り返す(このため、コンデンサC1を
「(無効電力)回収コンデンサC1」とも呼ぶ)。この
とき、接続点P1の電位VP1は自動的にVs/2に固
定される。例えば電圧Vs=180Vのときには、電圧
VP1=90Vになる。
インダクタL1より成る共振回路に基づく動作であり、
かかる一連の動作が継続されることによってコンデンサ
C1は負荷容量CLに対してエネルギーないしは電荷の
回収・放出を繰り返す(このため、コンデンサC1を
「(無効電力)回収コンデンサC1」とも呼ぶ)。この
とき、接続点P1の電位VP1は自動的にVs/2に固
定される。例えば電圧Vs=180Vのときには、電圧
VP1=90Vになる。
【0013】
【発明が解決しようとする課題】従来の無効電力回収回
路102では、PDPの画像表示を停止した後あるいは
プラズマディスプレイ装置の電源を切った後であって
も、回収コンデンサC1に大量の電荷が蓄積されてその
両端の電圧が100V近い高電圧を保持する場合があ
る。他方、上述のPDPの表示停止中等の場合におい
て、図11中のMOSFET1〜4はOFF状態にあ
り、制御されていない。このため、かかる状態におい
て、例えばMOSFET1のゲート端子にそのソース・
ドレイン間を導通しうる程のノイズが印加されると、回
収コンデンサC1に蓄積されている電荷が上記MOSF
ET1,ダイオードD1,インダクタL1を介して負荷
容量CLに移動する場合がある。かかる電荷の移動によ
りPDPの各放電セルでは意図しない放電(異常放電)
が生じ、その結果として、PDPの画像表示を再開した
際に全面書き込み放電や維持放電等が正常に放電を開始
しないあるいは放電が継続しないという事態が生じうる
(問題点(i))。
路102では、PDPの画像表示を停止した後あるいは
プラズマディスプレイ装置の電源を切った後であって
も、回収コンデンサC1に大量の電荷が蓄積されてその
両端の電圧が100V近い高電圧を保持する場合があ
る。他方、上述のPDPの表示停止中等の場合におい
て、図11中のMOSFET1〜4はOFF状態にあ
り、制御されていない。このため、かかる状態におい
て、例えばMOSFET1のゲート端子にそのソース・
ドレイン間を導通しうる程のノイズが印加されると、回
収コンデンサC1に蓄積されている電荷が上記MOSF
ET1,ダイオードD1,インダクタL1を介して負荷
容量CLに移動する場合がある。かかる電荷の移動によ
りPDPの各放電セルでは意図しない放電(異常放電)
が生じ、その結果として、PDPの画像表示を再開した
際に全面書き込み放電や維持放電等が正常に放電を開始
しないあるいは放電が継続しないという事態が生じうる
(問題点(i))。
【0014】また、上述の電荷の移動後に、ノイズによ
ってMOSFET1〜4がON状態(導通状態)になる
と、耐圧以上の電圧がMOSFETに印加されることに
なり、MOSFETの故障が発生する場合がある(問題
点(ii))。
ってMOSFET1〜4がON状態(導通状態)になる
と、耐圧以上の電圧がMOSFETに印加されることに
なり、MOSFETの故障が発生する場合がある(問題
点(ii))。
【0015】加えて、上述の画像表示停止中等において
回収コンデンサC1が高い電圧を保持しているときに
は、回収コンデンサC1自体は勿論プラズマディスプレ
イ装置内の他の構成部品に不必要に電気的なストレスを
与え続けてしまう(問題点(iii))。
回収コンデンサC1が高い電圧を保持しているときに
は、回収コンデンサC1自体は勿論プラズマディスプレ
イ装置内の他の構成部品に不必要に電気的なストレスを
与え続けてしまう(問題点(iii))。
【0016】また、プラズマディスプレイ装置の検査や
修理は、回収コンデンサC1の両端の電圧を十分に下げ
た後に行う必要があるため、回収コンデンサC1に蓄積
された電荷を放電又は放出させるための治具を別途に準
備しなければならない(問題点(iv))。
修理は、回収コンデンサC1の両端の電圧を十分に下げ
た後に行う必要があるため、回収コンデンサC1に蓄積
された電荷を放電又は放出させるための治具を別途に準
備しなければならない(問題点(iv))。
【0017】本発明は、上記の問題点(i)〜(iv)
に鑑みてなされたものであり、必要性が低い又は無い場
合に回収コンデンサが高い電圧を保持することを有効に
回避しうるPDP用駆動回路を提供することを第1の目
的とする。
に鑑みてなされたものであり、必要性が低い又は無い場
合に回収コンデンサが高い電圧を保持することを有効に
回避しうるPDP用駆動回路を提供することを第1の目
的とする。
【0018】更に、上記第1の目的を簡略且つ安価な構
成で以て実現可能であり、しかも信頼性に富むPDP用
駆動回路を提供することを第2の目的とする。
成で以て実現可能であり、しかも信頼性に富むPDP用
駆動回路を提供することを第2の目的とする。
【0019】加えて、上記第1及び第2の目的を実現し
うるPDP用駆動回路を備えるプラズマディスプレイ装
置を提供することを第3の目的とする。
うるPDP用駆動回路を備えるプラズマディスプレイ装
置を提供することを第3の目的とする。
【0020】
【課題を解決するための手段】(1)請求項1に記載の
発明に係るプラズマディスプレイパネル用駆動回路は、
所定の間隔を保って互いに平行に配設された一対の第1
電極及び第2電極を有し、前記第1電極及び前記第2電
極に直交する方向に配設された第3電極を有するプラズ
マディスプレイパネルを駆動するための駆動回路であっ
て、その一端が前記第1電極乃至第3電極の内の少なく
ともいずれか一つの電極側に接続されると共に、その他
端が接地されて、前記プラズマディスプレイパネルの容
量成分との間でエネルギーの回収及び放出を行うコンデ
ンサと、前記コンデンサに並列に接続され、その主経路
の導通又は非導通を制御する制御端子を有するスイッチ
ング素子とを備えることを特徴とする。
発明に係るプラズマディスプレイパネル用駆動回路は、
所定の間隔を保って互いに平行に配設された一対の第1
電極及び第2電極を有し、前記第1電極及び前記第2電
極に直交する方向に配設された第3電極を有するプラズ
マディスプレイパネルを駆動するための駆動回路であっ
て、その一端が前記第1電極乃至第3電極の内の少なく
ともいずれか一つの電極側に接続されると共に、その他
端が接地されて、前記プラズマディスプレイパネルの容
量成分との間でエネルギーの回収及び放出を行うコンデ
ンサと、前記コンデンサに並列に接続され、その主経路
の導通又は非導通を制御する制御端子を有するスイッチ
ング素子とを備えることを特徴とする。
【0021】(2)請求項2に記載の発明に係るプラズ
マディスプレイパネル用駆動回路は、請求項1に記載の
プラズマディスプレイパネル用駆動回路であって、前記
スイッチング素子に直列に接続されて、前記スイッチン
グ素子と共に前記コンデンサの両端子間に並列に接続さ
れた電流制限素子を更に備えることを特徴とする。
マディスプレイパネル用駆動回路は、請求項1に記載の
プラズマディスプレイパネル用駆動回路であって、前記
スイッチング素子に直列に接続されて、前記スイッチン
グ素子と共に前記コンデンサの両端子間に並列に接続さ
れた電流制限素子を更に備えることを特徴とする。
【0022】(3)請求項3に記載の発明に係るプラズ
マディスプレイパネル用駆動回路は、請求項2に記載の
プラズマディスプレイパネル用駆動回路であって、前記
電流制御素子は抵抗であることを特徴とする。
マディスプレイパネル用駆動回路は、請求項2に記載の
プラズマディスプレイパネル用駆動回路であって、前記
電流制御素子は抵抗であることを特徴とする。
【0023】(4)請求項4に記載の発明に係るプラズ
マディスプレイパネル用駆動回路は、請求項1乃至3の
いずれかに記載のプラズマディスプレイパネル用駆動回
路であって、前記スイッチング素子は半導体装置で構成
されることを特徴とする。
マディスプレイパネル用駆動回路は、請求項1乃至3の
いずれかに記載のプラズマディスプレイパネル用駆動回
路であって、前記スイッチング素子は半導体装置で構成
されることを特徴とする。
【0024】(5)請求項5に記載の発明に係るプラズ
マディスプレイパネル用駆動回路は、請求項1乃至3の
いずれかに記載のプラズマディスプレイパネル用駆動回
路であって、前記スイッチング素子は電磁開閉器である
ことを特徴とする。
マディスプレイパネル用駆動回路は、請求項1乃至3の
いずれかに記載のプラズマディスプレイパネル用駆動回
路であって、前記スイッチング素子は電磁開閉器である
ことを特徴とする。
【0025】(6)請求項6に記載の発明に係るプラズ
マディスプレイ装置は、請求項1乃至5のいずれかに記
載の前記プラズマディスプレイパネル用駆動回路と、少
なくとも所定の間隔を保って配置された一対の第1電極
及び第2電極を有するプラズマディスプレイパネルと、
高電圧電源供給部と低電圧電源供給部とから成る電源回
路と、所定の信号に基づいて制御信号を生成して、当該
制御信号を前記スイッチング素子の前記制御端子と前記
高電圧電源供給部の駆動回路とに出力する制御回路とを
備えることを特徴とする。
マディスプレイ装置は、請求項1乃至5のいずれかに記
載の前記プラズマディスプレイパネル用駆動回路と、少
なくとも所定の間隔を保って配置された一対の第1電極
及び第2電極を有するプラズマディスプレイパネルと、
高電圧電源供給部と低電圧電源供給部とから成る電源回
路と、所定の信号に基づいて制御信号を生成して、当該
制御信号を前記スイッチング素子の前記制御端子と前記
高電圧電源供給部の駆動回路とに出力する制御回路とを
備えることを特徴とする。
【0026】(7)請求項7に記載の発明に係るプラズ
マディスプレイ装置は、請求項6に記載のプラズマディ
スプレイ装置であって、前記所定の信号とは高電圧電源
供給部からの出力電圧であり、前記制御回路は、前記出
力電圧が正常値であるか否かを判定して、当該判定に基
づく前記制御信号を生成して出力することを特徴とす
る。
マディスプレイ装置は、請求項6に記載のプラズマディ
スプレイ装置であって、前記所定の信号とは高電圧電源
供給部からの出力電圧であり、前記制御回路は、前記出
力電圧が正常値であるか否かを判定して、当該判定に基
づく前記制御信号を生成して出力することを特徴とす
る。
【0027】(8)請求項8に記載の発明に係るプラズ
マディスプレイ装置は、請求項6に記載のプラズマディ
スプレイ装置であって、前記所定の信号とは低電圧電源
供給部からの出力電圧であり、前記制御回路は、前記出
力電圧が正常値であるか否かを判定して、当該判定に基
づく前記制御信号を生成して出力することを特徴とす
る。
マディスプレイ装置は、請求項6に記載のプラズマディ
スプレイ装置であって、前記所定の信号とは低電圧電源
供給部からの出力電圧であり、前記制御回路は、前記出
力電圧が正常値であるか否かを判定して、当該判定に基
づく前記制御信号を生成して出力することを特徴とす
る。
【0028】(9)請求項9に記載の発明に係るプラズ
マディスプレイ装置は、請求項6に記載のプラズマディ
スプレイ装置であって、前記所定の信号とは入力映像信
号及び入力同期信号であり、前記制御回路は、前記入力
映像信号と前記入力同期信号との少なくとも一方が欠落
しているか否かを判定して、当該判定に基づく前記制御
信号を生成して出力することを特徴とする。
マディスプレイ装置は、請求項6に記載のプラズマディ
スプレイ装置であって、前記所定の信号とは入力映像信
号及び入力同期信号であり、前記制御回路は、前記入力
映像信号と前記入力同期信号との少なくとも一方が欠落
しているか否かを判定して、当該判定に基づく前記制御
信号を生成して出力することを特徴とする。
【0029】(10)請求項10に記載の発明に係るプ
ラズマディスプレイ装置は、請求項6乃至9のいずれか
に記載のプラズマディスプレイ装置であって、前記制御
回路から出力される前記制御信号に基づいて、前記高電
圧電源供給部からの前記出力電圧の供給が停止されると
共に前記スイッチング素子が導通状態に制御されること
を特徴とする。
ラズマディスプレイ装置は、請求項6乃至9のいずれか
に記載のプラズマディスプレイ装置であって、前記制御
回路から出力される前記制御信号に基づいて、前記高電
圧電源供給部からの前記出力電圧の供給が停止されると
共に前記スイッチング素子が導通状態に制御されること
を特徴とする。
【0030】
【発明の実施の形態】以下に説明する実施の形態1乃至
3では、従来のX共通ドライバ101(図10及び図1
1参照)に相当するX共通ドライバ中に設けられた、P
DP用駆動回路である(無効電力)回収回路に特徴があ
る。このため、かかる点を中心に説明するものとし、図
10又は図11中の構成要素と同等のものには同一の符
号を付して、既述の説明を援用する(この場合、行電極
Xiが「第1電極」に該当する)。また、実施の形態1
乃至3に係る回収回路を図10に示した従来のY共通ド
ライバ24A中に設けても良い(この場合、行電極Yi
が「第2電極」に該当する)。さらに、以下に説明する
実施の形態1乃至3に係る回収回路を、図10に示すA
共通ドライバ39中に設けても良い(この場合、アドレ
ス電極Ajが「第3電極」に該当する。実施の形態1乃
至3に係る各回収回路は、X共通ドライバ中、Y共通ド
ライバ中、A共通ドライバ中のいずれか1つ、すなわち
第1電極、第2電極、第3電極の少なくともいずれか1
つの電極に対応して接続される点に特徴を有する。な
お、図7を除く図1〜図9では、図11中の破線で囲ん
だ「回収回路用駆動回路102A」,「維持電圧回路1
03」はブロック化して図示している。
3では、従来のX共通ドライバ101(図10及び図1
1参照)に相当するX共通ドライバ中に設けられた、P
DP用駆動回路である(無効電力)回収回路に特徴があ
る。このため、かかる点を中心に説明するものとし、図
10又は図11中の構成要素と同等のものには同一の符
号を付して、既述の説明を援用する(この場合、行電極
Xiが「第1電極」に該当する)。また、実施の形態1
乃至3に係る回収回路を図10に示した従来のY共通ド
ライバ24A中に設けても良い(この場合、行電極Yi
が「第2電極」に該当する)。さらに、以下に説明する
実施の形態1乃至3に係る回収回路を、図10に示すA
共通ドライバ39中に設けても良い(この場合、アドレ
ス電極Ajが「第3電極」に該当する。実施の形態1乃
至3に係る各回収回路は、X共通ドライバ中、Y共通ド
ライバ中、A共通ドライバ中のいずれか1つ、すなわち
第1電極、第2電極、第3電極の少なくともいずれか1
つの電極に対応して接続される点に特徴を有する。な
お、図7を除く図1〜図9では、図11中の破線で囲ん
だ「回収回路用駆動回路102A」,「維持電圧回路1
03」はブロック化して図示している。
【0031】(実施の形態1)図1は実施の形態1に係
る回収回路22を備えるX共通ドライバ21とPDPの
容量成分(以下、「負荷容量」とも呼ぶ)CLとの接続
形態を示す回路図であり、図11に示す従来の接続形態
に対応する。
る回収回路22を備えるX共通ドライバ21とPDPの
容量成分(以下、「負荷容量」とも呼ぶ)CLとの接続
形態を示す回路図であり、図11に示す従来の接続形態
に対応する。
【0032】図1に示すように、負荷容量CLの一端が
(図10に示すようにn本の行電極Xi(第1電極)が
共通に)接続点PLを介してX共通ドライバ21の出力
端ないしは維持電圧回路103の出力端である一端(図
11の節点N103参照)に接続されている。そして、
維持電圧回路103の他端(図11の節点N103参
照)は接続点P2を介して無効電力回収回路22ないし
は回収回路用駆動回路102Aの一端(図11のインダ
クタL1の一端)に接続されている。更に、回収回路用
駆動回路102Aの他端は接続点P1を介して無効電力
回収コンデンサ(以下、「(無効電力)回収コンデン
サ」とも呼ぶ)C1の一端に接続され、当該回収コンデ
ンサC1の他端は接地されている。
(図10に示すようにn本の行電極Xi(第1電極)が
共通に)接続点PLを介してX共通ドライバ21の出力
端ないしは維持電圧回路103の出力端である一端(図
11の節点N103参照)に接続されている。そして、
維持電圧回路103の他端(図11の節点N103参
照)は接続点P2を介して無効電力回収回路22ないし
は回収回路用駆動回路102Aの一端(図11のインダ
クタL1の一端)に接続されている。更に、回収回路用
駆動回路102Aの他端は接続点P1を介して無効電力
回収コンデンサ(以下、「(無効電力)回収コンデン
サ」とも呼ぶ)C1の一端に接続され、当該回収コンデ
ンサC1の他端は接地されている。
【0033】特に、実施の形態1に係る回収回路22で
は、回収コンデンサC1の上記一端にスイッチング素子
SWの主経路の一端が接続され、その他端は回収コンデ
ンサC1の上記他端に接続されている。即ち、回収コン
デンサC1に並列にスイッチング素子SWが接続されて
いる。スイッチング素子SWは制御端子23を備えてお
り、かかる制御端子23に入力される制御信号に基づい
て同スイッチング素子SWの主経路の導通状態(ON状
態)あるいは非導通状態(OFF状態)の制御が可能で
ある。なお、以下の説明では、図1に示すように、スイ
ッチング素子SWと回収コンデンサC1との2つの節点
について、接続点P1側のそれを「節点N1」と呼び、
接地側のそれを「節点N2」と呼ぶ。
は、回収コンデンサC1の上記一端にスイッチング素子
SWの主経路の一端が接続され、その他端は回収コンデ
ンサC1の上記他端に接続されている。即ち、回収コン
デンサC1に並列にスイッチング素子SWが接続されて
いる。スイッチング素子SWは制御端子23を備えてお
り、かかる制御端子23に入力される制御信号に基づい
て同スイッチング素子SWの主経路の導通状態(ON状
態)あるいは非導通状態(OFF状態)の制御が可能で
ある。なお、以下の説明では、図1に示すように、スイ
ッチング素子SWと回収コンデンサC1との2つの節点
について、接続点P1側のそれを「節点N1」と呼び、
接地側のそれを「節点N2」と呼ぶ。
【0034】このとき、制御端子23に入力する制御信
号によってスイッチング素子SWをOFF状態にすると
きには、回収コンデンサC1は負荷容量CLとの間でイ
ンダクタL1(図11参照)を介してエネルギーの回収
・放出ないしは電荷の充放電を行うことができる。これ
に対して、スイッチング素子SWをON状態にするとき
には、回収コンデンサC1に蓄積されているエネルギー
ないしは電荷をスイッチング素子SWの主経路を介して
放出させて、回収コンデンサC1の両端間の電圧を電圧
値0Vにまで下げることができる。
号によってスイッチング素子SWをOFF状態にすると
きには、回収コンデンサC1は負荷容量CLとの間でイ
ンダクタL1(図11参照)を介してエネルギーの回収
・放出ないしは電荷の充放電を行うことができる。これ
に対して、スイッチング素子SWをON状態にするとき
には、回収コンデンサC1に蓄積されているエネルギー
ないしは電荷をスイッチング素子SWの主経路を介して
放出させて、回収コンデンサC1の両端間の電圧を電圧
値0Vにまで下げることができる。
【0035】このため、実施の形態1に係る回収回路2
2ないしはX共通ドライバ21では、例えばPDPの画
像表示が停止した場合に制御端子23にスイッチング素
子SWをON状態にするための制御信号を入力すれば、
回収コンデンサC1の両端間の電圧を確実に下げること
ができる。これによって、画像表示動作の停止中のPD
Pにおいて回収コンデンサC1からPDP側への電荷の
移動を無くすることができるため、異常放電等のPDP
ないしはプラズマディスプレイ装置の動作時の不具合を
生じることが全く無い。更に、従来の回収回路102と
は異なり、上述の画像表示停止中やプラズマディスプレ
イ装置の不具合発生時にスイッチング素子をON状態に
するときには、回収コンデンサC1に保持された高電圧
に起因して他の構成部品に与える電気的なストレスを格
段に低減することができる。また、スイッチング素子S
Wはプラズマディスプレイ装置内に備えられているの
で、従来のプラズマディスプレイ装置のように回収コン
デンサC1に蓄積された電荷を放出させるための治具を
別途に準備する必要が全くない。
2ないしはX共通ドライバ21では、例えばPDPの画
像表示が停止した場合に制御端子23にスイッチング素
子SWをON状態にするための制御信号を入力すれば、
回収コンデンサC1の両端間の電圧を確実に下げること
ができる。これによって、画像表示動作の停止中のPD
Pにおいて回収コンデンサC1からPDP側への電荷の
移動を無くすることができるため、異常放電等のPDP
ないしはプラズマディスプレイ装置の動作時の不具合を
生じることが全く無い。更に、従来の回収回路102と
は異なり、上述の画像表示停止中やプラズマディスプレ
イ装置の不具合発生時にスイッチング素子をON状態に
するときには、回収コンデンサC1に保持された高電圧
に起因して他の構成部品に与える電気的なストレスを格
段に低減することができる。また、スイッチング素子S
Wはプラズマディスプレイ装置内に備えられているの
で、従来のプラズマディスプレイ装置のように回収コン
デンサC1に蓄積された電荷を放出させるための治具を
別途に準備する必要が全くない。
【0036】以下に、スイッチング素子SWの具体的な
構成を説明する。図2は、スイッチング素子SWの一例
としてNチャネルMOSFETを適用した場合の無効電
力回収回路221及びX共通ドライバ211の回路図で
ある。図2に示すように、特に、回収コンデンサC1の
上記一端ないしは節点N1にNチャネルMOSFET5
(以下、単に「MOSFET5」とも呼ぶ)のドレイン
端子が接続され、MOSFET5のドレイン端子は回収
コンデンサC1の上記他端ないしは節点N2に接続され
て接地されている。
構成を説明する。図2は、スイッチング素子SWの一例
としてNチャネルMOSFETを適用した場合の無効電
力回収回路221及びX共通ドライバ211の回路図で
ある。図2に示すように、特に、回収コンデンサC1の
上記一端ないしは節点N1にNチャネルMOSFET5
(以下、単に「MOSFET5」とも呼ぶ)のドレイン
端子が接続され、MOSFET5のドレイン端子は回収
コンデンサC1の上記他端ないしは節点N2に接続され
て接地されている。
【0037】このとき、MOSFET5のゲート端子2
31が図1中の制御端子23に該当し、ゲート端子23
1に所定の電圧を印加してドレイン−ソース間を導通状
態にすることによって図1のスイッチング素子SWのO
N状態が実現され、ゲート端子231の電圧を接地電位
にして上記ドレイン−ソース間を非導通状態にすること
によってスイッチング素子SWのOFF状態が実現され
る。
31が図1中の制御端子23に該当し、ゲート端子23
1に所定の電圧を印加してドレイン−ソース間を導通状
態にすることによって図1のスイッチング素子SWのO
N状態が実現され、ゲート端子231の電圧を接地電位
にして上記ドレイン−ソース間を非導通状態にすること
によってスイッチング素子SWのOFF状態が実現され
る。
【0038】また、例えばプラズマディスプレイ装置内
に電源として動作する大容量のコンデンサを準備すると
きには、プラズマディスプレイ装置の電源がOFF状態
になった後でも上記大容量コンデンサを電源として用い
ることによってMOSFET5を駆動させて、回収コン
デンサC1の電圧を下げることが可能である。
に電源として動作する大容量のコンデンサを準備すると
きには、プラズマディスプレイ装置の電源がOFF状態
になった後でも上記大容量コンデンサを電源として用い
ることによってMOSFET5を駆動させて、回収コン
デンサC1の電圧を下げることが可能である。
【0039】このようにスイッチング素子SWとしてM
OSFET5を適用した場合には、小型化され且つ信頼
性の高いスイッチング素子SWを低コストで実現するこ
とができるという利点がある。なお、NチャネルMOS
FET5の代わりに、PチャネルMOSFETやそのベ
ース端子が制御端子23に該当するバイポーラ型トラン
ジスタ等のように制御端子を有し、当該制御端子に入力
する信号によってスイッチング動作を実行可能な半導体
装置を用いても良い。
OSFET5を適用した場合には、小型化され且つ信頼
性の高いスイッチング素子SWを低コストで実現するこ
とができるという利点がある。なお、NチャネルMOS
FET5の代わりに、PチャネルMOSFETやそのベ
ース端子が制御端子23に該当するバイポーラ型トラン
ジスタ等のように制御端子を有し、当該制御端子に入力
する信号によってスイッチング動作を実行可能な半導体
装置を用いても良い。
【0040】次に、スイッチング素子SWの他の一例と
して電磁開閉器であるリレーを適用した場合について、
図3に示す無効電力回収回路222及びX共通ドライバ
212を用いて説明する。図3に示すように、回収コン
デンサC1の上記一端ないしは節点N1にリレーKの主
経路の一端が接続され、リレーKの上記主経路の他端は
回収コンデンサC1の上記他端ないしは節点N2に接続
されて接地されている。
して電磁開閉器であるリレーを適用した場合について、
図3に示す無効電力回収回路222及びX共通ドライバ
212を用いて説明する。図3に示すように、回収コン
デンサC1の上記一端ないしは節点N1にリレーKの主
経路の一端が接続され、リレーKの上記主経路の他端は
回収コンデンサC1の上記他端ないしは節点N2に接続
されて接地されている。
【0041】このとき、リレーKの電磁石を励起して上
記主経路の導通状態/非導通状態を制御するための制御
端子232が図1中のスイッチング素子SWの制御端子
23に該当する。かかる回収回路222では、制御端子
232に所定の電流を与えることにより電磁石を励起し
て上記主経路を導通状態にするときには図1のスイッチ
ング素子SWのON状態が実現され、制御端子232に
与えている電流を切ってリレーKの上記主経路を非導通
状態にするときにはスイッチング素子SWのOFF状態
が実現される。
記主経路の導通状態/非導通状態を制御するための制御
端子232が図1中のスイッチング素子SWの制御端子
23に該当する。かかる回収回路222では、制御端子
232に所定の電流を与えることにより電磁石を励起し
て上記主経路を導通状態にするときには図1のスイッチ
ング素子SWのON状態が実現され、制御端子232に
与えている電流を切ってリレーKの上記主経路を非導通
状態にするときにはスイッチング素子SWのOFF状態
が実現される。
【0042】このようにスイッチング素子SWとしてリ
レーのような電磁開閉器を適用するときには、特に、回
収コンデンサが大容量の場合や回収コンデンサに蓄積さ
れた電荷を当該スイッチング素子を介して放電ないしは
放出する際の電流が大きい場合にも対応可能な回収回路
を実現でき、安定的に回収コンデンサC1の電圧を下げ
ることができるという利点がある。
レーのような電磁開閉器を適用するときには、特に、回
収コンデンサが大容量の場合や回収コンデンサに蓄積さ
れた電荷を当該スイッチング素子を介して放電ないしは
放出する際の電流が大きい場合にも対応可能な回収回路
を実現でき、安定的に回収コンデンサC1の電圧を下げ
ることができるという利点がある。
【0043】また、上述の動作とは逆に制御端子232
に所定の電流が与えられた時に主経路が非導通状態にな
り、上記所定の電流の供給が断たれたときに主経路が導
通状態になるリレーを用いる場合には、例えばプラズマ
ディスプレイ装置の電源がOFF状態になり、リレーK
の制御端子に電源の供給が無くなった時点において、回
収コンデンサC1の電圧を下げることが可能である。
に所定の電流が与えられた時に主経路が非導通状態にな
り、上記所定の電流の供給が断たれたときに主経路が導
通状態になるリレーを用いる場合には、例えばプラズマ
ディスプレイ装置の電源がOFF状態になり、リレーK
の制御端子に電源の供給が無くなった時点において、回
収コンデンサC1の電圧を下げることが可能である。
【0044】(実施の形態2)図4は、実施の形態2に
係る回収回路32を備えるX共通ドライバ31を示す回
路図である。なお、既述の図1〜図3中の構成要素と同
等のものには同一の符号を付して、その詳細な説明は既
述の説明を援用するに留める。
係る回収回路32を備えるX共通ドライバ31を示す回
路図である。なお、既述の図1〜図3中の構成要素と同
等のものには同一の符号を付して、その詳細な説明は既
述の説明を援用するに留める。
【0045】図4に示すように、特に、回収回路32
は、図1の回収回路22に対して、節点N1とスイッチ
ング素子SWとの間に挿入された電流制限素子LMを更
に備える。詳細には、回収コンデンサC1の上記一端な
いしは節点N1に電流制限素子LMの一端が接続され、
当該電流制限素子LMの他端はスイッチング素子SWを
介して回収コンデンサの上記他端ないしは節点N2に接
続されている。即ち、スイッチング素子SWと電流制限
素子LMとから成る直列回路が回収コンデンサC1と並
列に接続されている。
は、図1の回収回路22に対して、節点N1とスイッチ
ング素子SWとの間に挿入された電流制限素子LMを更
に備える。詳細には、回収コンデンサC1の上記一端な
いしは節点N1に電流制限素子LMの一端が接続され、
当該電流制限素子LMの他端はスイッチング素子SWを
介して回収コンデンサの上記他端ないしは節点N2に接
続されている。即ち、スイッチング素子SWと電流制限
素子LMとから成る直列回路が回収コンデンサC1と並
列に接続されている。
【0046】回収回路32によれば、スイッチング素子
SWに流れる電流値を電流制限素子LMの電流制限量以
内の値に制限することが可能であるので、スイッチング
素子SWとして大電流用ないしは耐電力的に大きいスイ
ッチング素子を用いる必要性を低くするあるいはその必
要を全く無くすることができる。このため、実施の形態
1に係る回収回路22と比較して、スイッチング素子S
W(結果的に、回収回路32)の小型化,低コスト化を
図ることができるという利点がある。
SWに流れる電流値を電流制限素子LMの電流制限量以
内の値に制限することが可能であるので、スイッチング
素子SWとして大電流用ないしは耐電力的に大きいスイ
ッチング素子を用いる必要性を低くするあるいはその必
要を全く無くすることができる。このため、実施の形態
1に係る回収回路22と比較して、スイッチング素子S
W(結果的に、回収回路32)の小型化,低コスト化を
図ることができるという利点がある。
【0047】ここで、電流制限素子LMの一例として抵
抗を適用し且つスイッチング素子SWとして既述のMO
SFET5を用いた場合の無効電力回収回路321及び
X共通ドライバ311を図5を用いて説明する。図5に
示すように、回収回路321では、抵抗R(抵抗値r)
とMOSFET5との直列回路が回収コンデンサC1に
並列に接続されている。即ち、回収コンデンサC1の上
記一端ないしは節点N1に抵抗Rの一端が接続され、当
該抵抗Rの他端はMOSFET5のドレイン端子に接続
され、そのソース端子は回収コンデンサC1の上記他端
ないしは節点N2に接続されて接地されている。
抗を適用し且つスイッチング素子SWとして既述のMO
SFET5を用いた場合の無効電力回収回路321及び
X共通ドライバ311を図5を用いて説明する。図5に
示すように、回収回路321では、抵抗R(抵抗値r)
とMOSFET5との直列回路が回収コンデンサC1に
並列に接続されている。即ち、回収コンデンサC1の上
記一端ないしは節点N1に抵抗Rの一端が接続され、当
該抵抗Rの他端はMOSFET5のドレイン端子に接続
され、そのソース端子は回収コンデンサC1の上記他端
ないしは節点N2に接続されて接地されている。
【0048】回収回路321では、MOSFET5のゲ
ート端子231の電圧を接地電位にしてドレイン−ソー
ス間を非導通状態にする(スイッチング素子SWをOF
F状態にする)ときには、回収コンデンサC1と負荷容
量CLとの間で電荷ないしはエネルギーの充放電を行う
ことができる。これに対して、MOSFET5のゲート
端子231に所定の電圧を印加してドレイン−ソース間
を導通状態にする(スイッチング素子SWをON状態に
する)と、回収コンデンサC1に蓄積されいる電荷が抵
抗を介して放電ないしは放出される。このとき、既述の
ようにPDPの動作時における接続点P1の電圧VP1
は電圧値(Vs/2)となることから、スイッチング素
子SWであるMOSFET5のドレイン−ソース間に流
れる電流は、最大値で電流値{Vs/(2r)}を超え
ることはない。
ート端子231の電圧を接地電位にしてドレイン−ソー
ス間を非導通状態にする(スイッチング素子SWをOF
F状態にする)ときには、回収コンデンサC1と負荷容
量CLとの間で電荷ないしはエネルギーの充放電を行う
ことができる。これに対して、MOSFET5のゲート
端子231に所定の電圧を印加してドレイン−ソース間
を導通状態にする(スイッチング素子SWをON状態に
する)と、回収コンデンサC1に蓄積されいる電荷が抵
抗を介して放電ないしは放出される。このとき、既述の
ようにPDPの動作時における接続点P1の電圧VP1
は電圧値(Vs/2)となることから、スイッチング素
子SWであるMOSFET5のドレイン−ソース間に流
れる電流は、最大値で電流値{Vs/(2r)}を超え
ることはない。
【0049】ここで、抵抗Rの抵抗値rが小さい場合に
は、電荷の放電ないしは放出の速度を速くすることがで
きるが、スイッチング素子SWとして耐電力的に大きな
ものを使用する必要性が生じるので、上述の小型化及び
低コスト化という利点を得られなくなる。他方、抵抗R
の抵抗値rが大きい場合には、電荷の放電ないしは放出
に時間がかかってしまうので、PDPの画像表示停止中
等において回収コンデンサC1からPDPへの電荷の移
動の防止や他の構成部品に与える電気的なストレスの低
減という既述の効果が希釈化されてしまう。このため、
抵抗Rの抵抗値rは、かかる観点に基づいて個々のプラ
ズマディスプレイ装置あるいは回収回路に対して個別具
体的に最適値が選択される。
は、電荷の放電ないしは放出の速度を速くすることがで
きるが、スイッチング素子SWとして耐電力的に大きな
ものを使用する必要性が生じるので、上述の小型化及び
低コスト化という利点を得られなくなる。他方、抵抗R
の抵抗値rが大きい場合には、電荷の放電ないしは放出
に時間がかかってしまうので、PDPの画像表示停止中
等において回収コンデンサC1からPDPへの電荷の移
動の防止や他の構成部品に与える電気的なストレスの低
減という既述の効果が希釈化されてしまう。このため、
抵抗Rの抵抗値rは、かかる観点に基づいて個々のプラ
ズマディスプレイ装置あるいは回収回路に対して個別具
体的に最適値が選択される。
【0050】更に、図5に示す回路構成の代わりに既述
の図2の構成においても、MOSFET5において、ゲ
ート−ソース間電圧を一定値になるように制御すれば、
ドレインーソース間に流れる電流はドレイン−ソース間
電圧に依存しない一定値とすることが可能である。かか
る場合には、MOSFET5のみによってスイッチング
素子SW及び電流制限素子LMの両方の機能を実現可能
である。
の図2の構成においても、MOSFET5において、ゲ
ート−ソース間電圧を一定値になるように制御すれば、
ドレインーソース間に流れる電流はドレイン−ソース間
電圧に依存しない一定値とすることが可能である。かか
る場合には、MOSFET5のみによってスイッチング
素子SW及び電流制限素子LMの両方の機能を実現可能
である。
【0051】(実施の形態3)実施の形態3では、上述
の実施の形態1及び2で説明したスイッチング素子SW
の具体的な制御方法を説明する。
の実施の形態1及び2で説明したスイッチング素子SW
の具体的な制御方法を説明する。
【0052】図6は、実施の形態3に係るプラズマディ
スプレイ装置11の構成を模式的に示す図である。な
お、図6並びに後述の図8及び図9ではその説明に必要
な構成要素のみを抽出して図示しており、Y共通ドライ
バ,走査ドライバやアドレスドライバ等の他の構成要素
は図10の従来の要素を用いることができる。なお、図
6では、電源回路10を、プラズマディスプレイ装置内
の各制御回路に対して供給する複数の所定の低電圧、例
えば論理回路用の電圧値である5V等(以下、上記複数
の所定の低電圧を総称して「低電圧VL」と呼ぶ)を生
成して出力する制御用低電圧電源供給部(以下、「低電
圧電源供給部」とも呼ぶ)SPLと、X共通ドライバ等
の各表示回路を介してPDPの各電極に対して供給する
複数の所定の高電圧、例えば維持放電電圧Vs=180
V等(以下、上記複数の所定の高電圧を総称して「高電
圧VH」と呼ぶ)を供給する表示用高電圧電源供給部
(以下、「高電圧電源供給部」とも呼ぶ)SPHとに分
類して図示している。
スプレイ装置11の構成を模式的に示す図である。な
お、図6並びに後述の図8及び図9ではその説明に必要
な構成要素のみを抽出して図示しており、Y共通ドライ
バ,走査ドライバやアドレスドライバ等の他の構成要素
は図10の従来の要素を用いることができる。なお、図
6では、電源回路10を、プラズマディスプレイ装置内
の各制御回路に対して供給する複数の所定の低電圧、例
えば論理回路用の電圧値である5V等(以下、上記複数
の所定の低電圧を総称して「低電圧VL」と呼ぶ)を生
成して出力する制御用低電圧電源供給部(以下、「低電
圧電源供給部」とも呼ぶ)SPLと、X共通ドライバ等
の各表示回路を介してPDPの各電極に対して供給する
複数の所定の高電圧、例えば維持放電電圧Vs=180
V等(以下、上記複数の所定の高電圧を総称して「高電
圧VH」と呼ぶ)を供給する表示用高電圧電源供給部
(以下、「高電圧電源供給部」とも呼ぶ)SPHとに分
類して図示している。
【0053】また、実施の形態3乃至後述の実施の形態
5では、X共通ドライバとして実施の形態1に係るX共
通ドライバ21を用いた場合を挙げて説明するが、勿
論、実施の形態2に係る、電流制限素子LMを備えたX
共通ドライバ31を用いても良い。
5では、X共通ドライバとして実施の形態1に係るX共
通ドライバ21を用いた場合を挙げて説明するが、勿
論、実施の形態2に係る、電流制限素子LMを備えたX
共通ドライバ31を用いても良い。
【0054】図6に示すように、実施の形態3に係るプ
ラズマディスプレイ装置11は、図10の従来のプラズ
マディスプレイ装置20に対して既述のスイッチング素
子SWと共に高電圧低下検出回路(制御回路)CHHを
更に備えている。特に、高電圧低下検出回路CHHは、
高電圧電源供給部SPHで生成された全ての出力電圧、
即ち、高電圧VHが入力され、当該電圧VHの状態に応
じた所定の制御信号ないしは状態信号CONTHを生成
して、高電圧電源供給部SPH及びスイッチング素子S
Wの制御端子23に対して出力する。詳細には、高電圧
低下検出回路CHHは、入力された高電圧VHに対し
て、(a)高電圧VHの全ての電圧が所定の電圧値(正
常値)である状態又は(b)高電圧VHの内の少なくと
も1つが所定の電圧値よりも低下している状態のいずれ
の状態にあるかを判定し、その判定結果に基づく上記状
態信号CONTHを生成して出力する。
ラズマディスプレイ装置11は、図10の従来のプラズ
マディスプレイ装置20に対して既述のスイッチング素
子SWと共に高電圧低下検出回路(制御回路)CHHを
更に備えている。特に、高電圧低下検出回路CHHは、
高電圧電源供給部SPHで生成された全ての出力電圧、
即ち、高電圧VHが入力され、当該電圧VHの状態に応
じた所定の制御信号ないしは状態信号CONTHを生成
して、高電圧電源供給部SPH及びスイッチング素子S
Wの制御端子23に対して出力する。詳細には、高電圧
低下検出回路CHHは、入力された高電圧VHに対し
て、(a)高電圧VHの全ての電圧が所定の電圧値(正
常値)である状態又は(b)高電圧VHの内の少なくと
も1つが所定の電圧値よりも低下している状態のいずれ
の状態にあるかを判定し、その判定結果に基づく上記状
態信号CONTHを生成して出力する。
【0055】高電圧低下検出回路CHHとして、図7に
示すように、例えば高電圧VHの内の1つである高電圧
V1について、当該高電圧V1を抵抗R1,R2により
分圧して得られる低電圧V2をA/D変換器15におい
てデジタル変換し、当該デジタル量に対して論理回路な
いしはマイクロコンピュータ16において上述の判定処
理を行う。このとき、例えば電圧V1=90Vの場合に
は抵抗R1と抵抗R2の各抵抗値を19:1の比率に設
定すれば、電圧V2=4.5Vとすることができる。勿
論、上述の判定処理及び状態信号CONTHの生成・出
力を実現しうる限り、高電圧低下検出回路CHHとして
他の構成を用いても良い。
示すように、例えば高電圧VHの内の1つである高電圧
V1について、当該高電圧V1を抵抗R1,R2により
分圧して得られる低電圧V2をA/D変換器15におい
てデジタル変換し、当該デジタル量に対して論理回路な
いしはマイクロコンピュータ16において上述の判定処
理を行う。このとき、例えば電圧V1=90Vの場合に
は抵抗R1と抵抗R2の各抵抗値を19:1の比率に設
定すれば、電圧V2=4.5Vとすることができる。勿
論、上述の判定処理及び状態信号CONTHの生成・出
力を実現しうる限り、高電圧低下検出回路CHHとして
他の構成を用いても良い。
【0056】このとき、プラズマディスプレイ装置11
では、状態信号CONTHが上記(a)の状態を示す信
号である場合には、高電圧電源供給部SPHは各表示回
路への高電圧の供給を続けると共にスイッチング素子S
WはOFF状態に制御されて、PDPの画像表示動作を
行いうる。これに対して、状態信号CONTHが上記
(b)の状態を示す信号である場合には、当該状態信号
CONTHに基づいて、高電圧電源供給部SPHの駆動
回路は適切に制御されて各表示回路への高電圧電源の供
給を停止し、且つ、スイッチング素子SWはON状態に
制御されて回収コンデンサC1に蓄積されている電荷を
放電ないしは放出する。このため、例えば高電圧電源下
で動作している回路部品の破損によるインピーダンス低
下によって又は異物によるショートによって電流が増加
して、高電圧電源供給部SPHの能力超過に起因する高
電圧VHの低下等の不具合が生じた場合であっても、当
該不具合の波及を有効に回避することができる。
では、状態信号CONTHが上記(a)の状態を示す信
号である場合には、高電圧電源供給部SPHは各表示回
路への高電圧の供給を続けると共にスイッチング素子S
WはOFF状態に制御されて、PDPの画像表示動作を
行いうる。これに対して、状態信号CONTHが上記
(b)の状態を示す信号である場合には、当該状態信号
CONTHに基づいて、高電圧電源供給部SPHの駆動
回路は適切に制御されて各表示回路への高電圧電源の供
給を停止し、且つ、スイッチング素子SWはON状態に
制御されて回収コンデンサC1に蓄積されている電荷を
放電ないしは放出する。このため、例えば高電圧電源下
で動作している回路部品の破損によるインピーダンス低
下によって又は異物によるショートによって電流が増加
して、高電圧電源供給部SPHの能力超過に起因する高
電圧VHの低下等の不具合が生じた場合であっても、当
該不具合の波及を有効に回避することができる。
【0057】(実施の形態4)図8は、実施の形態4に
係るプラズマディスプレイ装置12の構成を模式的に示
す図である。図8に示すように、プラズマディスプレイ
装置12は、図6の高電圧低下検出回路CHHに換え
て、低電圧低下検出回路(制御回路)CHLを備える。
かかる低電圧低下検出回路CHLは、低電圧電源供給部
SPLが生成する全ての低電圧、即ち、低電圧VLが入
力され、当該入力された低電圧VLに対して、(c)低
電圧VLの全ての電圧が所定の電圧値(正常値)である
状態又は(d)低電圧VLの内の少なくとも1つが所定
の電圧値よりも低下している状態のいずれの状態にある
かを判定し、その判定結果に基づいて制御信号ないしは
状態信号CONTLを生成する。そして、当該状態信号
CONTLを高電圧電源供給部SPH及びスイッチング
素子SWの制御端子23に対して出力する。
係るプラズマディスプレイ装置12の構成を模式的に示
す図である。図8に示すように、プラズマディスプレイ
装置12は、図6の高電圧低下検出回路CHHに換え
て、低電圧低下検出回路(制御回路)CHLを備える。
かかる低電圧低下検出回路CHLは、低電圧電源供給部
SPLが生成する全ての低電圧、即ち、低電圧VLが入
力され、当該入力された低電圧VLに対して、(c)低
電圧VLの全ての電圧が所定の電圧値(正常値)である
状態又は(d)低電圧VLの内の少なくとも1つが所定
の電圧値よりも低下している状態のいずれの状態にある
かを判定し、その判定結果に基づいて制御信号ないしは
状態信号CONTLを生成する。そして、当該状態信号
CONTLを高電圧電源供給部SPH及びスイッチング
素子SWの制御端子23に対して出力する。
【0058】低電圧低下検出回路CHLとして、例えば
マイクロコンピュータシステムに用いられる、電源電圧
の低下等の異常を検出して所定の信号を発生する電源電
圧監視用システムリセットICを用いることができる。
かかるシステムリセットICは、監視される低電圧と、
その両端の電圧が上記被監視電圧(の正常値)にまで充
電されたコンデンサの当該電圧値(被監視電圧よりも変
動が小さい)とを比較して、上記被監視電圧の低下を検
出するものである。勿論、上述の判定処理及び状態信号
CONTLの生成・出力を実現しうる限り、低電圧低下
検出回路CHLとして他の構成を用いても良い。
マイクロコンピュータシステムに用いられる、電源電圧
の低下等の異常を検出して所定の信号を発生する電源電
圧監視用システムリセットICを用いることができる。
かかるシステムリセットICは、監視される低電圧と、
その両端の電圧が上記被監視電圧(の正常値)にまで充
電されたコンデンサの当該電圧値(被監視電圧よりも変
動が小さい)とを比較して、上記被監視電圧の低下を検
出するものである。勿論、上述の判定処理及び状態信号
CONTLの生成・出力を実現しうる限り、低電圧低下
検出回路CHLとして他の構成を用いても良い。
【0059】プラズマディスプレイ装置12では、状態
信号CONTLが上記(c)の状態を示す信号である場
合には、高電圧電源供給部SPHは各表示回路への高電
圧の供給を続けると共にスイッチング素子SWはOFF
状態に制御されて、PDPの画像表示動作を行いうる。
これに対して、状態信号CONTLが上記(d)の状態
を示す信号である場合には、当該状態信号CONTLに
基づいて、高電圧電源供給部SPHの駆動回路は適切に
制御されて各表示回路への高電圧電源の供給を停止し、
且つ、スイッチング素子SWはON状態に制御されて回
収コンデンサC1に蓄積されている電荷を放電ないしは
放出する。このため、例えば低電圧電源下で動作してい
る回路部品の破損や異物によるショートが生じて、低電
圧電源供給部SPLの出力電圧VLが低下するという不
具合が生じた場合であっても、当該不具合の波及を有効
に回避することができる。
信号CONTLが上記(c)の状態を示す信号である場
合には、高電圧電源供給部SPHは各表示回路への高電
圧の供給を続けると共にスイッチング素子SWはOFF
状態に制御されて、PDPの画像表示動作を行いうる。
これに対して、状態信号CONTLが上記(d)の状態
を示す信号である場合には、当該状態信号CONTLに
基づいて、高電圧電源供給部SPHの駆動回路は適切に
制御されて各表示回路への高電圧電源の供給を停止し、
且つ、スイッチング素子SWはON状態に制御されて回
収コンデンサC1に蓄積されている電荷を放電ないしは
放出する。このため、例えば低電圧電源下で動作してい
る回路部品の破損や異物によるショートが生じて、低電
圧電源供給部SPLの出力電圧VLが低下するという不
具合が生じた場合であっても、当該不具合の波及を有効
に回避することができる。
【0060】(実施の形態5)図9は、実施の形態5に
係るプラズマディスプレイ装置13の構成を模式的に示
す図である。図9に示すように、プラズマディスプレイ
装置13は、既述の電源回路10と共に、映像信号及び
同期信号から成り外部から入力される複合映像信号の内
の上記映像信号又は同期信号の内の少なくとも一方の欠
落を検出する複合映像信号欠落検出回路(制御回路)C
HIを備える。かかる複合映像信号欠落検出回路CHI
は、アナログ信号である上記複合映像信号を入力信号と
し、当該入力された複合映像信号の内の映像信号又は同
期信号の内の少なくとも一方の欠落を検出して、その検
出結果に基づいて制御信号ないしは状態信号CONTI
を生成する。そして、当該状態信号CONTIを高電圧
電源供給部SPH及びスイッチング素子SWの制御端子
23に対して出力する。
係るプラズマディスプレイ装置13の構成を模式的に示
す図である。図9に示すように、プラズマディスプレイ
装置13は、既述の電源回路10と共に、映像信号及び
同期信号から成り外部から入力される複合映像信号の内
の上記映像信号又は同期信号の内の少なくとも一方の欠
落を検出する複合映像信号欠落検出回路(制御回路)C
HIを備える。かかる複合映像信号欠落検出回路CHI
は、アナログ信号である上記複合映像信号を入力信号と
し、当該入力された複合映像信号の内の映像信号又は同
期信号の内の少なくとも一方の欠落を検出して、その検
出結果に基づいて制御信号ないしは状態信号CONTI
を生成する。そして、当該状態信号CONTIを高電圧
電源供給部SPH及びスイッチング素子SWの制御端子
23に対して出力する。
【0061】ここで、複合映像信号自身の欠落を検出す
る方法として、例えば複合映像信号入力端子ないしはコ
ネクタに複合映像信号が伝達されるケーブルが確実に挿
入されているか否かを機械的スイッチ等の手段により検
出する方法がある。また、映像信号の最大振幅の例えば
2%〜3%の大きさに設定された所定の比較値と、入力
映像信号とを比較して、入力映像信号の振幅が上記比較
値よりも小さい値であり且つ入力映像信号のその値が所
定の期間(例えば1秒間)続いた場合には、映像信号が
欠落していると判定する方法を適用しても良い。他方、
同期信号の欠落を検出する方法として、例えば同期信号
の周期毎設けられた検出窓に同期信号が存在しない場合
に同期信号の欠落していると判定する方法が適用可能で
ある。
る方法として、例えば複合映像信号入力端子ないしはコ
ネクタに複合映像信号が伝達されるケーブルが確実に挿
入されているか否かを機械的スイッチ等の手段により検
出する方法がある。また、映像信号の最大振幅の例えば
2%〜3%の大きさに設定された所定の比較値と、入力
映像信号とを比較して、入力映像信号の振幅が上記比較
値よりも小さい値であり且つ入力映像信号のその値が所
定の期間(例えば1秒間)続いた場合には、映像信号が
欠落していると判定する方法を適用しても良い。他方、
同期信号の欠落を検出する方法として、例えば同期信号
の周期毎設けられた検出窓に同期信号が存在しない場合
に同期信号の欠落していると判定する方法が適用可能で
ある。
【0062】勿論、他の方法を用いて映像信号又は同期
信号の欠落を検出しても良い。更に、複合映像信号欠落
検出回路CHIは、その複合映像信号から分離されてデ
ジタル変換して得られた、図10中に示す表示データD
ATA,垂直同期信号VSYNC及び水平同期信号HS
YNCを入力信号として、これらの信号DATA,VS
YNC及びHSYNCのそれぞれの欠落を検出すること
で上述の状態信号CONTIを生成する構成であっても
良い。
信号の欠落を検出しても良い。更に、複合映像信号欠落
検出回路CHIは、その複合映像信号から分離されてデ
ジタル変換して得られた、図10中に示す表示データD
ATA,垂直同期信号VSYNC及び水平同期信号HS
YNCを入力信号として、これらの信号DATA,VS
YNC及びHSYNCのそれぞれの欠落を検出すること
で上述の状態信号CONTIを生成する構成であっても
良い。
【0063】このとき、複合映像信号欠落検出回路CH
Iが映像信号及び同期信号の双方とも欠落しておらず正
常であることを示す状態信号CONTIを出力する場合
には、高電圧電源供給部SPHは各表示回路への高電圧
の供給を続けると共にスイッチング素子SWはOFF状
態に制御されて、PDPは表示動作を行いうる。これに
対して、状態信号CONTIが映像信号又は同期信号の
内の少なくとも一方が欠落していることを示す信号であ
る場合には、かかる状態信号CONTIに基づいて、高
電圧電源供給部SPHの駆動回路は適切に制御されて各
表示回路への高電圧電源の供給を停止し、且つ、スイッ
チング素子SWはON状態に制御されて回収コンデンサ
C1に蓄積されている電荷を放電ないしは放出する。こ
のため、例えばPDPの画像表示が停止された状態であ
っても、回収コンデンサC1から負荷容量CLないしは
PDPの電極に電荷が移動することがないので、画像表
示が再開された際にそのような電荷移動による異常放電
の発生を確実に防止することができる。加えて、かかる
場合には、回収コンデンサC1の両端の電圧が0Vであ
ると共に高電圧電源供給部SPHから高電圧VLが出力
されていないので、プラズマディスプレイ装置13内の
構成部品に不必要な電気的ストレスを与え続けることが
無いという利点もある。
Iが映像信号及び同期信号の双方とも欠落しておらず正
常であることを示す状態信号CONTIを出力する場合
には、高電圧電源供給部SPHは各表示回路への高電圧
の供給を続けると共にスイッチング素子SWはOFF状
態に制御されて、PDPは表示動作を行いうる。これに
対して、状態信号CONTIが映像信号又は同期信号の
内の少なくとも一方が欠落していることを示す信号であ
る場合には、かかる状態信号CONTIに基づいて、高
電圧電源供給部SPHの駆動回路は適切に制御されて各
表示回路への高電圧電源の供給を停止し、且つ、スイッ
チング素子SWはON状態に制御されて回収コンデンサ
C1に蓄積されている電荷を放電ないしは放出する。こ
のため、例えばPDPの画像表示が停止された状態であ
っても、回収コンデンサC1から負荷容量CLないしは
PDPの電極に電荷が移動することがないので、画像表
示が再開された際にそのような電荷移動による異常放電
の発生を確実に防止することができる。加えて、かかる
場合には、回収コンデンサC1の両端の電圧が0Vであ
ると共に高電圧電源供給部SPHから高電圧VLが出力
されていないので、プラズマディスプレイ装置13内の
構成部品に不必要な電気的ストレスを与え続けることが
無いという利点もある。
【0064】以上の実施の形態1乃至5ではPDPが交
流型PDPの場合について説明したが、実施の形態1乃
至5の各説明はPDPとして直流型PDPを用いた場合
にも適用される。
流型PDPの場合について説明したが、実施の形態1乃
至5の各説明はPDPとして直流型PDPを用いた場合
にも適用される。
【0065】
【発明の効果】(1)請求項1に係る発明によれば、ス
イッチング素子を非導通状態にすることにより上記コン
デンサはPDPの容量成分との間でエネルギーの回収及
び放出を行う、無効電力回収コンデンサ(回収コンデン
サ)として動作する。他方、スイッチング素子を導通状
態にすることにより回収コンデンサに蓄積されているエ
ネルギーないしは電荷を放出して当該コンデンサの両端
の電圧を電圧値0にすることが可能である。このため、
当該PDP用駆動回路をプラズマディスプレイ装置に用
いた場合において、例えばPDPの画像表示の停止中に
上記スイッチング素子を導通状態にするときには、従来
のプラズマディスプレイ装置のように回収コンデンサに
蓄積された電荷がPDPの電極へ移動することが全くな
いので、画像表示動作の再開時に異常放電が発生しない
という効果を発揮する。このとき、画像表示の停止中に
回収コンデンサの高電圧状態が原因となって当該回収コ
ンデンサ自身並びに他の部品に電気的なストレスを与え
続けることがないという効果もある。
イッチング素子を非導通状態にすることにより上記コン
デンサはPDPの容量成分との間でエネルギーの回収及
び放出を行う、無効電力回収コンデンサ(回収コンデン
サ)として動作する。他方、スイッチング素子を導通状
態にすることにより回収コンデンサに蓄積されているエ
ネルギーないしは電荷を放出して当該コンデンサの両端
の電圧を電圧値0にすることが可能である。このため、
当該PDP用駆動回路をプラズマディスプレイ装置に用
いた場合において、例えばPDPの画像表示の停止中に
上記スイッチング素子を導通状態にするときには、従来
のプラズマディスプレイ装置のように回収コンデンサに
蓄積された電荷がPDPの電極へ移動することが全くな
いので、画像表示動作の再開時に異常放電が発生しない
という効果を発揮する。このとき、画像表示の停止中に
回収コンデンサの高電圧状態が原因となって当該回収コ
ンデンサ自身並びに他の部品に電気的なストレスを与え
続けることがないという効果もある。
【0066】また、プラズマディスプレイの検査や修理
等の前に上記スイッチング素子を導通状態にするときに
は、別途に治具を準備することなく回収コンデンサに蓄
積された電荷を放出させて当該コンデンサの電圧を十分
に低下させた後に検査等を行うことができる。このと
き、例えばプラズマディスプレイ装置内に発生した不具
合を検出した時点でPDPの駆動動作を停止させると共
にスイッチング素子を導通状態に制御するときには、他
の部品への不具合の波及並びに上述の電気的なストレス
に起因する新たな不具合の発生を有効に回避することが
できる。
等の前に上記スイッチング素子を導通状態にするときに
は、別途に治具を準備することなく回収コンデンサに蓄
積された電荷を放出させて当該コンデンサの電圧を十分
に低下させた後に検査等を行うことができる。このと
き、例えばプラズマディスプレイ装置内に発生した不具
合を検出した時点でPDPの駆動動作を停止させると共
にスイッチング素子を導通状態に制御するときには、他
の部品への不具合の波及並びに上述の電気的なストレス
に起因する新たな不具合の発生を有効に回避することが
できる。
【0067】(2)請求項2に係る発明によれば、スイ
ッチング素子を導通状態にして回収コンデンサに蓄積さ
れた電荷を放出する際に、当該スイッチング素子に流れ
る電流を電流制限素子によって制限ないしは制御可能で
ある。これにより、スイッチング素子として大電流用の
ものを用いる必要性を無くすることができるという利点
がある。
ッチング素子を導通状態にして回収コンデンサに蓄積さ
れた電荷を放出する際に、当該スイッチング素子に流れ
る電流を電流制限素子によって制限ないしは制御可能で
ある。これにより、スイッチング素子として大電流用の
ものを用いる必要性を無くすることができるという利点
がある。
【0068】(3)請求項3に係る発明によれば、小型
な電流制限素子を安価に実現することができる。
な電流制限素子を安価に実現することができる。
【0069】(4)請求項4に係る発明によれば、スイ
ッチング素子として半導体装置を用いることで当該PD
P用駆動回路の安定的なあるいは信頼性の高い動作を実
現することができる。更に、小型なスイッチング素子を
安価に構成できるという利点がある。
ッチング素子として半導体装置を用いることで当該PD
P用駆動回路の安定的なあるいは信頼性の高い動作を実
現することができる。更に、小型なスイッチング素子を
安価に構成できるという利点がある。
【0070】(5)請求項5に係る発明によれば、スイ
ッチング素子として電磁開閉器を使用することで、回収
コンデンサが大容量の場合や回収コンデンサに蓄積され
た電荷のスイッチング素子を介した放出に係る電流が大
きい場合であっても、上記(1)〜(3)の効果を確実
に発揮することができる。
ッチング素子として電磁開閉器を使用することで、回収
コンデンサが大容量の場合や回収コンデンサに蓄積され
た電荷のスイッチング素子を介した放出に係る電流が大
きい場合であっても、上記(1)〜(3)の効果を確実
に発揮することができる。
【0071】特に、その制御端子に入力される制御信号
が断たれた場合に主経路を導通状態に制御可能な電磁開
閉器を用いるときには、プラズマディスプレイ装置の電
源がON状態からOFF状態に遷移した場合であって
も、回収コンデンサの電圧を低下させて、上述の(1)
〜(3)の効果を得ることができる。
が断たれた場合に主経路を導通状態に制御可能な電磁開
閉器を用いるときには、プラズマディスプレイ装置の電
源がON状態からOFF状態に遷移した場合であって
も、回収コンデンサの電圧を低下させて、上述の(1)
〜(3)の効果を得ることができる。
【0072】(6)請求項6に係る発明によれば、例え
ば上記所定の信号がプラズマディスプレイ装置内の不具
合の発生に関する信号であるときには、上記制御回路に
よって高電圧供給部からの電源供給を停止させ、且つ、
回収コンデンサの両端の電圧を低下させることができ
る。このため、他の部品に対する上記不具合の波及並び
に高電圧状態の回収コンデンサに起因する電気的なスト
レスが原因の新たな不具合の発生を有効に回避すること
ができる。
ば上記所定の信号がプラズマディスプレイ装置内の不具
合の発生に関する信号であるときには、上記制御回路に
よって高電圧供給部からの電源供給を停止させ、且つ、
回収コンデンサの両端の電圧を低下させることができ
る。このため、他の部品に対する上記不具合の波及並び
に高電圧状態の回収コンデンサに起因する電気的なスト
レスが原因の新たな不具合の発生を有効に回避すること
ができる。
【0073】(7)請求項7に係る発明によれば、高電
圧電源供給部からの出力電圧に不具合が生じた旨の制御
信号に基づいて高電圧供給部からの電源供給を停止さ
せ、且つ、回収コンデンサの両端の電圧を低下させると
きには、上述の(6)の効果を得ることができる。
圧電源供給部からの出力電圧に不具合が生じた旨の制御
信号に基づいて高電圧供給部からの電源供給を停止さ
せ、且つ、回収コンデンサの両端の電圧を低下させると
きには、上述の(6)の効果を得ることができる。
【0074】(8)請求項8に係る発明によれば、低電
圧電源供給部からの出力電圧に不具合が生じた旨の制御
信号に基づいて高電圧供給部からの電源供給を停止さ
せ、且つ、回収コンデンサの両端の電圧を低下させると
きには、上述の(6)の効果を得ることができる。
圧電源供給部からの出力電圧に不具合が生じた旨の制御
信号に基づいて高電圧供給部からの電源供給を停止さ
せ、且つ、回収コンデンサの両端の電圧を低下させると
きには、上述の(6)の効果を得ることができる。
【0075】(9)請求項9に係る発明によれば、PD
Pの画像表示動作が停止された旨あるいは入力映像信号
又は入力同期信号に不具合が生じた旨の制御信号に基づ
いて高電圧供給部からの電源供給を停止させ、且つ、回
収コンデンサの両端の電圧を低下させるときには、上述
の(6)の効果を得ることができる。
Pの画像表示動作が停止された旨あるいは入力映像信号
又は入力同期信号に不具合が生じた旨の制御信号に基づ
いて高電圧供給部からの電源供給を停止させ、且つ、回
収コンデンサの両端の電圧を低下させるときには、上述
の(6)の効果を得ることができる。
【0076】特に、請求項9に係る発明によれば、PD
Pの画像表示動作の停止中においても回収コンデンサに
蓄積された電荷がPDPの電極に移動することがない。
このため、画像の表示再開時におけるPDPでの異常放
電の発生を確実に抑制できる。
Pの画像表示動作の停止中においても回収コンデンサに
蓄積された電荷がPDPの電極に移動することがない。
このため、画像の表示再開時におけるPDPでの異常放
電の発生を確実に抑制できる。
【0077】(10)請求項10に係る発明によれば、
上記(6)〜(9)の効果を確実に発揮しうるプラズマ
ディスプレイ装置を提供することができる。
上記(6)〜(9)の効果を確実に発揮しうるプラズマ
ディスプレイ装置を提供することができる。
【図1】 実施の形態1に係る無効電力回収回路の構成
を説明するための回路図である。
を説明するための回路図である。
【図2】 実施の形態1に係る無効電力回収回路の構成
を説明するための回路図である。
を説明するための回路図である。
【図3】 実施の形態1に係る無効電力回収回路の構成
を説明するための回路図である。
を説明するための回路図である。
【図4】 実施の形態2に係る無効電力回収回路の構成
を説明するための回路図である。
を説明するための回路図である。
【図5】 実施の形態2に係る無効電力回収回路の構成
を説明するための回路図である。
を説明するための回路図である。
【図6】 実施の形態3に係る無効電力回収回路の構成
を説明するための回路図である。
を説明するための回路図である。
【図7】 実施の形態3に係る高電圧低下検出回路の構
成を模式的に示す回路図である。
成を模式的に示す回路図である。
【図8】 実施の形態4に係る無効電力回収回路の構成
を説明するための回路図である。
を説明するための回路図である。
【図9】 実施の形態5に係る無効電力回収回路の構成
を説明するための回路図である。
を説明するための回路図である。
【図10】 従来のプラズマディスプレイ装置の全体の
構成を模式的に示すブロック図である。
構成を模式的に示すブロック図である。
【図11】 従来のX共通ドライバの構成を模式的に示
す回路図である。
す回路図である。
1〜5 MOSFET(半導体装置)、10 電源回
路、11〜13 プラズマディスプレイ装置、15 A
/D変換器、16 マイクロコンピュータ、21,11
1,211,212 X共通ドライバ、22,112,
221,222無効電力回収回路(PDP用駆動回
路)、23 制御端子、30 交流面放電型PDP、3
9 A共通ドライバ、40 アドレスドライバ、41
シフトレジスタ、42 ラッチ回路、43 Aドライ
バ、102A 回収回路用駆動回路、103 維持電圧
回路、231 ゲート端子(制御端子)、232 制御
端子、Aj アドレス電極、C1 無効電力回収コンデ
ンサ(コンデンサ)、CHH 高電圧低下検出回路、C
HI 複合映像信号欠落検出回路、CHL 低電圧低下
検出回路、CL 負荷容量、CONTH,CONTI,
CONTL 状態信号(制御信号)、DATA 表示デ
ータ、HSYNC 水平同期信号、VSYNC 垂直同
期信号、K リレー(電磁開閉器)、LM 電流制限素
子、N1,N2 節点、P1,P2,PL 接続点、R
抵抗(電流制限素子)、R1,R2 抵抗、SPH
表示用高電圧電源供給部、SPL 制御用低電圧電源供
給部、SWスイッチング素子、X,X1〜Xn 行電
極、Y1〜Yn 行電極、V1,V2,VH,VL 電
圧。
路、11〜13 プラズマディスプレイ装置、15 A
/D変換器、16 マイクロコンピュータ、21,11
1,211,212 X共通ドライバ、22,112,
221,222無効電力回収回路(PDP用駆動回
路)、23 制御端子、30 交流面放電型PDP、3
9 A共通ドライバ、40 アドレスドライバ、41
シフトレジスタ、42 ラッチ回路、43 Aドライ
バ、102A 回収回路用駆動回路、103 維持電圧
回路、231 ゲート端子(制御端子)、232 制御
端子、Aj アドレス電極、C1 無効電力回収コンデ
ンサ(コンデンサ)、CHH 高電圧低下検出回路、C
HI 複合映像信号欠落検出回路、CHL 低電圧低下
検出回路、CL 負荷容量、CONTH,CONTI,
CONTL 状態信号(制御信号)、DATA 表示デ
ータ、HSYNC 水平同期信号、VSYNC 垂直同
期信号、K リレー(電磁開閉器)、LM 電流制限素
子、N1,N2 節点、P1,P2,PL 接続点、R
抵抗(電流制限素子)、R1,R2 抵抗、SPH
表示用高電圧電源供給部、SPL 制御用低電圧電源供
給部、SWスイッチング素子、X,X1〜Xn 行電
極、Y1〜Yn 行電極、V1,V2,VH,VL 電
圧。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H04N 5/66 101 H04N 5/66 101B
Claims (10)
- 【請求項1】 所定の間隔を保って互いに平行に配設さ
れた一対の第1電極及び第2電極を有し、前記第1電極
及び前記第2電極に直交する方向に配設された第3電極
を有するプラズマディスプレイパネルを駆動するための
駆動回路であって、 その一端が前記第1電極乃至第3電極の内の少なくとも
いずれか一つの電極側に接続されると共に、その他端が
接地されて、前記プラズマディスプレイパネルの容量成
分との間でエネルギーの回収及び放出を行うコンデンサ
と、 前記コンデンサに並列に接続され、その主経路の導通又
は非導通を制御する制御端子を有するスイッチング素子
とを備えることを特徴とする、プラズマディスプレイパ
ネル用駆動回路。 - 【請求項2】 請求項1に記載のプラズマディスプレイ
パネル用駆動回路であって、 前記スイッチング素子に直列に接続されて、前記スイッ
チング素子と共に前記コンデンサの両端子間に並列に接
続された電流制限素子を更に備えることを特徴とする、
プラズマディスプレイパネル用駆動回路。 - 【請求項3】 請求項2に記載のプラズマディスプレイ
パネル用駆動回路であって、 前記電流制御素子は抵抗であることを特徴とする、プラ
ズマディスプレイパネル用駆動回路。 - 【請求項4】 請求項1乃至3のいずれかに記載のプラ
ズマディスプレイパネル用駆動回路であって、 前記スイッチング素子は半導体装置で構成されることを
特徴とする、プラズマディスプレイパネル用駆動回路。 - 【請求項5】 請求項1乃至3のいずれかに記載のプラ
ズマディスプレイパネル用駆動回路であって、 前記スイッチング素子は電磁開閉器であることを特徴と
する、プラズマディスプレイパネル用駆動回路。 - 【請求項6】 請求項1乃至5のいずれかに記載の前記
プラズマディスプレイパネル用駆動回路と、 少なくとも所定の間隔を保って配置された一対の第1電
極及び第2電極を有するプラズマディスプレイパネル
と、 高電圧電源供給部と低電圧電源供給部とから成る電源回
路と、 所定の信号に基づいて制御信号を生成して、当該制御信
号を前記スイッチング素子の前記制御端子と前記高電圧
電源供給部の駆動回路とに出力する制御回路とを備える
ことを特徴とする、プラズマディスプレイ装置。 - 【請求項7】 請求項6に記載のプラズマディスプレイ
装置であって、 前記所定の信号とは高電圧電源供給部からの出力電圧で
あり、 前記制御回路は、前記出力電圧が正常値であるか否かを
判定して、当該判定に基づく前記制御信号を生成して出
力することを特徴とする、プラズマディスプレイ装置。 - 【請求項8】 請求項6に記載のプラズマディスプレイ
装置であって、 前記所定の信号とは低電圧電源供給部からの出力電圧で
あり、 前記制御回路は、前記出力電圧が正常値であるか否かを
判定して、当該判定に基づく前記制御信号を生成して出
力することを特徴とする、プラズマディスプレイ装置。 - 【請求項9】 請求項6に記載のプラズマディスプレイ
装置であって、 前記所定の信号とは入力映像信号及び入力同期信号であ
り、 前記制御回路は、前記入力映像信号と前記入力同期信号
との少なくとも一方が欠落しているか否かを判定して、
当該判定に基づく前記制御信号を生成して出力すること
を特徴とする、プラズマディスプレイ装置。 - 【請求項10】 請求項6乃至9のいずれかに記載のプ
ラズマディスプレイ装置であって、 前記制御回路から出力される前記制御信号に基づいて、
前記高電圧電源供給部からの前記出力電圧の供給が停止
されると共に前記スイッチング素子が導通状態に制御さ
れることを特徴とする、プラズマディスプレイ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32339198A JP2000148082A (ja) | 1998-11-13 | 1998-11-13 | プラズマディスプレイパネル用駆動回路及びプラズマディスプレイ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32339198A JP2000148082A (ja) | 1998-11-13 | 1998-11-13 | プラズマディスプレイパネル用駆動回路及びプラズマディスプレイ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000148082A true JP2000148082A (ja) | 2000-05-26 |
Family
ID=18154219
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32339198A Pending JP2000148082A (ja) | 1998-11-13 | 1998-11-13 | プラズマディスプレイパネル用駆動回路及びプラズマディスプレイ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000148082A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001255849A (ja) * | 2000-02-24 | 2001-09-21 | Lg Electronics Inc | Pdpのエネルギー回収装置及びその方法と、それを利用した高速アドレッシング方法 |
JP2006215454A (ja) * | 2005-02-07 | 2006-08-17 | Matsushita Electric Ind Co Ltd | ドライバic |
CN1331347C (zh) * | 2002-07-12 | 2007-08-08 | 东芝松下显示技术有限公司 | 显示装置 |
JP2007218965A (ja) * | 2006-02-14 | 2007-08-30 | Matsushita Electric Ind Co Ltd | プラズマディスプレイ装置 |
KR100818004B1 (ko) * | 2001-01-19 | 2008-03-31 | 후지츠 히다찌 플라즈마 디스플레이 리미티드 | 플라즈마 디스플레이 장치 |
US7436374B2 (en) | 2003-10-09 | 2008-10-14 | Samsung Sdi Co., Ltd. | Plasma display panel and driving method thereof |
JP2011222292A (ja) * | 2010-04-09 | 2011-11-04 | Canon Inc | プラズマ放電用電源装置および方法 |
-
1998
- 1998-11-13 JP JP32339198A patent/JP2000148082A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001255849A (ja) * | 2000-02-24 | 2001-09-21 | Lg Electronics Inc | Pdpのエネルギー回収装置及びその方法と、それを利用した高速アドレッシング方法 |
KR100818004B1 (ko) * | 2001-01-19 | 2008-03-31 | 후지츠 히다찌 플라즈마 디스플레이 리미티드 | 플라즈마 디스플레이 장치 |
CN1331347C (zh) * | 2002-07-12 | 2007-08-08 | 东芝松下显示技术有限公司 | 显示装置 |
US7436374B2 (en) | 2003-10-09 | 2008-10-14 | Samsung Sdi Co., Ltd. | Plasma display panel and driving method thereof |
JP2006215454A (ja) * | 2005-02-07 | 2006-08-17 | Matsushita Electric Ind Co Ltd | ドライバic |
JP2007218965A (ja) * | 2006-02-14 | 2007-08-30 | Matsushita Electric Ind Co Ltd | プラズマディスプレイ装置 |
JP2011222292A (ja) * | 2010-04-09 | 2011-11-04 | Canon Inc | プラズマ放電用電源装置および方法 |
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