JP2000147453A - Liquid crystal display driving device - Google Patents

Liquid crystal display driving device

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JP2000147453A
JP2000147453A JP10343603A JP34360398A JP2000147453A JP 2000147453 A JP2000147453 A JP 2000147453A JP 10343603 A JP10343603 A JP 10343603A JP 34360398 A JP34360398 A JP 34360398A JP 2000147453 A JP2000147453 A JP 2000147453A
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JP
Japan
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signal
circuit
horizontal
image position
liquid crystal
Prior art date
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Pending
Application number
JP10343603A
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Japanese (ja)
Inventor
Tomomi Kamio
知巳 神尾
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Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To obtain a constant display picture by preventing the signal processing of a video signal from being disturbed by the picture position adjusting of the display picture by only adding a circuit having a simple constitution to a controller in a liquid crystal display device. SOLUTION: A horizontal synchronizing signal generating circuit 64 is provided in the controller of the liquid crystal display device. This circuit 64 is consisting of an inverter INV and an OR circuit OR and a picture position adjusting signal PH from a horizontal decoder 56 is inputted to the inverter INV and a picture position adjusting and delaying signal PH1 from the output of the decoder and a delay control circuit 55 is inputted to the OR circuit OR and a horizontal color synchonizing signal HDS is obtained from the output of the circuit 64. The generation timing of the signal HDS is constant and is never deviated with respect to the signal PH1. Thus, when a burst gate pulse is made to be produced from the signal HDS in a video interface, a correct chroma processing and a correct pedestal clamping can be performed.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、液晶表示駆動装置
の改良に係わり、特に表示画面の水平位置調整によって
入力映像信号の表示色情報の信号処理が乱れることをな
くすための改良に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an improvement in a liquid crystal display driving device, and more particularly to an improvement for preventing signal processing of display color information of an input video signal from being disturbed by adjusting a horizontal position of a display screen.

【0002】[0002]

【従来の技術】図3は従来の液晶表示装置の一例を示
す。液晶表示装置1において、2はコンポジットビデオ
信号の入力端子、3はRGBデコーダ、反転アンプ等を
含むビデオインターフェース回路、5はコントローラ、
6はアンプ、7は走査ドライバ、8は信号側ドライバ、
9は液晶表示パネルである。
2. Description of the Related Art FIG. 3 shows an example of a conventional liquid crystal display device. In the liquid crystal display device 1, 2 is an input terminal of a composite video signal, 3 is a video interface circuit including an RGB decoder, an inverting amplifier and the like, 5 is a controller,
6 is an amplifier, 7 is a scanning driver, 8 is a signal side driver,
9 is a liquid crystal display panel.

【0003】液晶表示パネル9は、基板上に複数本の走
査ライン(ゲートライン)Xnと信号ライン(ドレイン
ライン)Ymがマトリックス状に配置されて成り、そし
て、走査ラインXnと信号ラインYmの各交点近傍には
nチャンネルMOS型のTFT(Thin film transisto
r)素子からなるスイッチング素子と、そのスイッチン
グ素子のソース電極に接続された画素電極と対向電極と
に挟持された液晶よりなる画素を有している。
The liquid crystal display panel 9 has a plurality of scanning lines (gate lines) Xn and signal lines (drain lines) Ym arranged in a matrix on a substrate. Each of the scanning lines Xn and signal lines Ym is arranged in a matrix. Near the intersection is an n-channel MOS type TFT (Thin film transisto).
r) It has a switching element composed of an element, and a pixel made of liquid crystal sandwiched between a pixel electrode connected to a source electrode of the switching element and a counter electrode.

【0004】映像入力端子2から入力したコンポジット
映像信号はビデオインターフェース回路3に送られる。
The composite video signal input from the video input terminal 2 is sent to a video interface circuit 3.

【0005】ビデオインターフェース回路3は、入力さ
れたコンポジット映像信号に対して同期分離検出や、コ
ントローラ5から出力される水平色同期信号HDBに基
づいて生成されるバーストゲートパルスBGPに応じて
バースト信号を抽出してクロマ処理等の処理を施すこと
によりR,G,Bの原色信号と水平同期信号H及び垂直
同期信号Vよりなる同期信号CSYとをデコード出力す
るものであり、得られた同期信号CSYをコントローラ
5へ、原色信号R,G,BをBGP信号に応じてペデス
タルクランプすると共に、コントローラ5から出力され
る反転信号FRPに応じて走査ライン単位及びフィール
ド単位で適宜極性を反転させて得られる反転信号R,
G,Bを上記信号側ドライバ8へ出力する。
[0005] The video interface circuit 3 detects a sync separation for the input composite video signal and generates a burst signal in response to a burst gate pulse BGP generated based on the horizontal color synchronization signal HDB output from the controller 5. By extracting and performing processing such as chroma processing, it decodes and outputs the R, G, B primary color signals and the synchronizing signal CSY including the horizontal synchronizing signal H and the vertical synchronizing signal V, and obtains the obtained synchronizing signal CSY. To the controller 5 by pedestal clamping the primary color signals R, G, and B according to the BGP signal, and inverting the polarity appropriately in units of scanning lines and fields in accordance with the inversion signal FRP output from the controller 5. Inverted signal R,
G and B are output to the signal side driver 8.

【0006】図4は上記コントローラ5の詳細な回路構
成を例示するもので、コントローラ5は、PLL回路5
1、VCO(発振回路)回路52、遅延制御回路55、
水平デコーダ56、水平カウンタ57、ドットCK発生
回路58、同期制御回路59、垂直デコーダ60、垂直
カウンタ61、FRP発生回路62及び垂直同期信号分
離回路63等から構成されている。まず、ビデオインタ
ーフェース回路3からの映像信号水平同期信号CSYは
PLL回路51及び垂直同期信号分離回路63に入力さ
れ、回路63からの垂直同期信号Vは同期制御回路59
に入力される。
FIG. 4 illustrates a detailed circuit configuration of the controller 5. The controller 5 includes a PLL circuit 5.
1, VCO (oscillation circuit) circuit 52, delay control circuit 55,
It comprises a horizontal decoder 56, a horizontal counter 57, a dot CK generation circuit 58, a synchronization control circuit 59, a vertical decoder 60, a vertical counter 61, an FRP generation circuit 62, a vertical synchronization signal separation circuit 63, and the like. First, the video signal horizontal synchronizing signal CSY from the video interface circuit 3 is input to the PLL circuit 51 and the vertical synchronizing signal separating circuit 63, and the vertical synchronizing signal V from the circuit 63 is input to the synchronizing control circuit 59.
Is input to

【0007】上記水平カウンタ57は、VCO回路52
から出力される基本CKをカウントして、入力される映
像信号の1水平走査期間内におけるドット位置をカウン
トする。
The horizontal counter 57 includes a VCO circuit 52
And the dot positions within one horizontal scanning period of the input video signal are counted.

【0008】上記水平デコーダ56は、入力される映像
信号の1水平走査期間内におけるドット位置をカウント
する水平カウンタ57のカウント値に基づいて、サンプ
リングスタートパルス信号SRT、出力イネーブル信号
OE及びクリア信号CLRを水平制御信号の一部として
信号側ドライバ8に出力し、また、ゲートリセット信号
GRES及びゲートパルスクロックGPCKを垂直制御
信号の一部として走査側ドライバ7に出力する。また、
水平デコーダ56は、走査線クロックとなる内部水平同
期信号Hを垂直カウンタ61及びFRP発生回路62に
出力すると共に、当該内部水平同期信号をリセット信号
Rとして上記水平カウンタ57へ夫々出力する。そし
て、水平デコーダ56は、水平カウンタ57のカウント
値に基づいて、画像位置調整信号PHを生成して遅延制
御回路55に出力する。
The horizontal decoder 56, based on the count value of a horizontal counter 57 for counting the dot position within one horizontal scanning period of the input video signal, performs a sampling start pulse signal SRT, an output enable signal OE, and a clear signal CLR. Is output to the signal driver 8 as a part of the horizontal control signal, and the gate reset signal GRES and the gate pulse clock GPCK are output to the scanning driver 7 as a part of the vertical control signal. Also,
The horizontal decoder 56 outputs an internal horizontal synchronization signal H serving as a scanning line clock to the vertical counter 61 and the FRP generation circuit 62, and outputs the internal horizontal synchronization signal to the horizontal counter 57 as a reset signal R. Then, the horizontal decoder 56 generates an image position adjustment signal PH based on the count value of the horizontal counter 57 and outputs it to the delay control circuit 55.

【0009】遅延制御回路55は、水平デコーダ56か
ら出力される画像位置調整信号PHを遅延させた画像位
置調整遅延信号PH1を生成して、PLL回路51に出
力する。
The delay control circuit 55 generates an image position adjustment delay signal PH1 obtained by delaying the image position adjustment signal PH output from the horizontal decoder 56, and outputs it to the PLL circuit 51.

【0010】PLL回路51は、遅延制御回路55から
供給される画像位置調整遅延信号PH1とRGBデコー
ダ3から供給される映像信号水平同期信号CSYとの位
相が一致するように、VCO(電圧発振制御回路)52
の発振制御信号の電圧を制御する。
The PLL circuit 51 controls the VCO (voltage oscillation control) so that the image position adjustment delay signal PH1 supplied from the delay control circuit 55 and the video signal horizontal synchronization signal CSY supplied from the RGB decoder 3 have the same phase. Circuit) 52
The voltage of the oscillation control signal is controlled.

【0011】VCO回路52は、発振制御信号の電圧に
対応する周波数で発振して、基本クロックCKを出力す
る。
The VCO circuit 52 oscillates at a frequency corresponding to the voltage of the oscillation control signal and outputs a basic clock CK.

【0012】コントローラ5では、映像信号を液晶表示
パネル9の中央位置に表示すべく、映像信号の水平表示
位置の制御を行う。即ち、遅延制御回路55での画像位
置調整遅延信号PH1の遅延量に基づいて、映像信号の
水平位置を調整すべく、信号ドライバ8に信号ラインの
駆動の開始を指示する上記サンプリングスタートパルス
信号SRTの出力タイミングを調整する。
The controller 5 controls the horizontal display position of the video signal so that the video signal is displayed at the center position of the liquid crystal display panel 9. That is, the sampling start pulse signal SRT instructing the signal driver 8 to start driving the signal line to adjust the horizontal position of the video signal based on the delay amount of the image position adjustment delay signal PH1 in the delay control circuit 55. Adjust the output timing of.

【0013】図5は上述した従来装置の動作を示すタイ
ミングチャートである。前記遅延制御回路55により図
5(c)に示す画像位置調整信号PHを所定時間遅延さ
せて図5(d)に示す画像位置調整遅延信号PH1が生
成される。また、画像位置調整遅延信号PH1の立ち上
がり位置は常に図5(b)に示す映像信号水平同期信号
CSY波形の中央位置になるように制御されている。画
像表示開始タイミングは図5(h)に示すサンプリング
スタート信号SRTの画像信号に対するタイミング(図
5(i))によって決まり、サンプリングスタート信号
SRTのタイミングは画像位置調整信号PH(図5
(c))の立ち上がり位置からある一定の固定タイミン
グとなっている。よって、画像位置調整信号PH(図5
(c))に対する画像位置調整遅延信号PH1(図5
(d))の遅延量を調整することによってサンプリング
スタート信号SRTの画像信号に対するタイミングが変
わり、画像表示開始タイミング即ち画面の水平表示位置
が調整される。
FIG. 5 is a timing chart showing the operation of the above-described conventional device. The image position adjustment signal PH shown in FIG. 5C is delayed by a predetermined time by the delay control circuit 55 to generate an image position adjustment delay signal PH1 shown in FIG. 5D. Further, the rising position of the image position adjustment delay signal PH1 is controlled so as to be always at the center position of the video signal horizontal synchronization signal CSY waveform shown in FIG. The image display start timing is determined by the timing of the sampling start signal SRT shown in FIG. 5 (h) with respect to the image signal (FIG. 5 (i)), and the timing of the sampling start signal SRT is determined by the image position adjustment signal PH (FIG. 5).
There is a certain fixed timing from the rising position of (c)). Therefore, the image position adjustment signal PH (FIG. 5)
(C)) The image position adjustment delay signal PH1 (FIG. 5)
By adjusting the delay amount of (d)), the timing of the sampling start signal SRT with respect to the image signal changes, and the image display start timing, that is, the horizontal display position of the screen is adjusted.

【0014】一方、映像信号の色情報を正確に取り出し
て表示するためのクロマ処理やペデスタルクランプ等の
処理は映像信号に含まれるカラーバースト信号に基づい
て行なわれる。そしてこの処理を行なうタイミングはビ
デオインターフェース回路3内で生成されるバーストゲ
ートパルスBGP(図5(e))で決められる。このバ
ーストゲートパルスBGPはコントローラ5よりビデオ
インターフェース回路3に入力される水平色同期信号H
DB(図5(f))に基づいて生成される。
On the other hand, processing such as chroma processing and pedestal clamping for accurately extracting and displaying color information of a video signal is performed based on a color burst signal included in the video signal. The timing at which this process is performed is determined by the burst gate pulse BGP (FIG. 5E) generated in the video interface circuit 3. This burst gate pulse BGP is applied to the horizontal color synchronizing signal H input from the controller 5 to the video interface circuit 3.
It is generated based on the DB (FIG. 5 (f)).

【0015】[0015]

【発明が解決しようとする課題】さて、上記のように映
像信号の色を正しく表示するためのクロマ処理やペデス
タルクランプ等の信号処理はビデオインターフェース回
路3に入力される水平色同期信号HDBのタイミングに
基づいて行われている。従来機種においては、水平色同
期信号HDBとサンプリングスタート信号SRTとは同
一の水平カウンタで生成されており、画像位置調整信号
PHからそれぞれある一定の固定タイミングとなってい
た。そのため、前述したように表示画面の画像表示位置
調整のために画像信号に対するサンプリングスタート信
号SRTのタイミングを変化させるべく画像位置調整遅
延信号PH1の遅延量を調整したとき、画像信号に対す
る水平色同期信号HDBのタイミングも同時に変化して
しまった。そのために、映像信号のカラーバースト信号
に対するバーストゲートパルスBGPのタイミングが上
記画像表示位置調整と共に変化して、正しいクロマ処理
やペデスタルクランプ等が行えなくなってしまい、表示
画像が乱れることがある、という不具合があった。
As described above, signal processing such as chroma processing and pedestal clamp for correctly displaying the color of a video signal is performed at the timing of the horizontal color synchronizing signal HDB input to the video interface circuit 3. It is done based on. In the conventional model, the horizontal color synchronizing signal HDB and the sampling start signal SRT are generated by the same horizontal counter, and each has a certain fixed timing from the image position adjustment signal PH. Therefore, as described above, when the delay amount of the image position adjustment delay signal PH1 is adjusted to change the timing of the sampling start signal SRT for the image signal for adjusting the image display position of the display screen, the horizontal color synchronization signal for the image signal is adjusted. The timing of HDB also changed at the same time. Therefore, the timing of the burst gate pulse BGP with respect to the color burst signal of the video signal changes together with the above-described image display position adjustment, so that it becomes impossible to perform a proper chroma processing, pedestal clamp, and the like, and a displayed image may be disturbed. was there.

【0016】そこで上記不具合を解決するため、例え
ば、特開平10−011027号公報が開示されてい
る。これは画像位置調整遅延信号PH1から水平色同期
信号HDBを生成するための水平カウンタ及びデコーダ
回路を付加したものである。
In order to solve the above problem, for example, Japanese Patent Laid-Open No. 10-011027 is disclosed. This is obtained by adding a horizontal counter and a decoder circuit for generating a horizontal color synchronization signal HDB from the image position adjustment delay signal PH1.

【0017】この構成によれば、水平色同期信号HDB
の生成タイミングは画像位置調整遅延信号PH1に対し
一定の固定タイミングとなるため、安定した映像信号の
バースト抽出及びペデスタルクランプ動作が可能とな
る。しかし、この構成では回路規模が大きくなり、消費
電力も増大してしまうという問題がある。
According to this configuration, the horizontal color synchronizing signal HDB
Is fixed at a fixed timing with respect to the image position adjustment delay signal PH1, so that a stable video signal burst extraction and pedestal clamp operation can be performed. However, this configuration has a problem that the circuit scale becomes large and power consumption also increases.

【0018】本発明の目的は上記問題を解決するため、
コントローラに簡単な構成の回路を付加するだけで、水
平表示位置の調整によって水平色同期信号の生成タイミ
ングが変化しないようにして安定したクロマ処理とペデ
スタルクランプが行なえるように構成した液晶表示駆動
装置を提供することにある。
An object of the present invention is to solve the above problems.
A liquid crystal display drive device that is configured to perform stable chroma processing and pedestal clamp by adding a circuit with a simple configuration to the controller and adjusting the horizontal display position so that the horizontal color synchronization signal generation timing does not change. Is to provide.

【0019】[0019]

【課題を解決するための手段】上記目的を達成するた
め、本発明は、液晶表示画面の画像位置調整のために画
像位置調整信号を遅延させて画像位置調整遅延信号を生
成する遅延手段と、該画像位置調整遅延信号と入力映像
信号とを同期させる同期手段と、水平色同期信号のタイ
ミングに基づいて入力映像信号のカラーバースト信号よ
り映像信号の表示色情報の信号処理を行なう映像信号処
理手段と、を有する液晶表示駆動装置において、上記画
像位置調整遅延信号に同期した上記水平色同期信号を生
成する水平色同期信号生成手段を設けたことを要旨とす
る。
To achieve the above object, the present invention provides a delay means for delaying an image position adjustment signal for adjusting an image position of a liquid crystal display screen to generate an image position adjustment delay signal; Synchronizing means for synchronizing the image position adjustment delay signal with the input video signal, and video signal processing means for performing signal processing of display color information of the video signal from the color burst signal of the input video signal based on the timing of the horizontal color synchronizing signal And a horizontal color synchronizing signal generating means for generating the horizontal color synchronizing signal synchronized with the image position adjustment delay signal.

【0020】また本発明の液晶表示駆動装置において、
上記水平色同期信号生成手段は、画像位置調整信号と遅
延した画像位置調整信号とより水平色同期信号を生成す
る水平色同期信号生成回路から構成してもよい。
In the liquid crystal display driving device according to the present invention,
The horizontal color synchronizing signal generating means may comprise a horizontal color synchronizing signal generating circuit for generating a horizontal color synchronizing signal from the image position adjusting signal and the delayed image position adjusting signal.

【0021】[0021]

【発明の実施の形態】図1は本発明の液晶表示駆動装置
の一実施形態におけるコントローラ5の詳細な回路構成
を示すもので、図4に対応する部分には同一の符号を付
けて説明を省略する。コントローラ5は、PLL回路5
1、VCO(発振回路)回路52、遅延制御回路55、
水平デコーダ56、水平カウンタ57、ドットCK発生
回路58、同期制御回路59、垂直デコーダ60、垂直
カウンタ61、FRP発生回路62及び垂直同期信号分
離回路63、水平色同期信号生成回路64等から構成さ
れている。
FIG. 1 shows a detailed circuit configuration of a controller 5 in one embodiment of a liquid crystal display driving device according to the present invention. The portions corresponding to those in FIG. Omitted. The controller 5 includes a PLL circuit 5
1, VCO (oscillation circuit) circuit 52, delay control circuit 55,
It comprises a horizontal decoder 56, a horizontal counter 57, a dot CK generation circuit 58, a synchronization control circuit 59, a vertical decoder 60, a vertical counter 61, an FRP generation circuit 62, a vertical synchronization signal separation circuit 63, a horizontal color synchronization signal generation circuit 64, and the like. ing.

【0022】まず、ビデオインターフェース回路3から
の映像信号水平同期信号CSYはPLL回路51及び垂
直同期信号分離回路63に入力され、回路63からの垂
直同期信号Vは同期制御回路59に夫々入力される。
First, the video signal horizontal synchronizing signal CSY from the video interface circuit 3 is input to the PLL circuit 51 and the vertical synchronizing signal separating circuit 63, and the vertical synchronizing signal V from the circuit 63 is input to the synchronizing control circuit 59, respectively. .

【0023】上記水平カウンタ57は、VCO回路52
から出力される基本CKをカウントして、入力される映
像信号の1水平走査期間内におけるドット位置をカウン
トする。
The horizontal counter 57 includes a VCO circuit 52
And the dot positions within one horizontal scanning period of the input video signal are counted.

【0024】上記水平デコーダ56は、入力される映像
信号の1水平走査期間内におけるドット位置をカウント
する水平カウンタ57のカウント値に基づいて、サンプ
リングスタートパルス信号SRT、出力イネーブル信号
OE及びクリア信号CLRを水平制御信号の一部として
出力する。また、水平デコーダ56は、走査線クロック
となる内部水平色同期信号Hを垂直カウンタ61及びF
RP発生回路62に出力すると共に、当該内部水平色同
期信号をリセット信号Rとして上記水平カウンタ57へ
夫々出力する。そして、水平デコーダ56は、水平カウ
ンタ57のカウント値に基づいて、画像位置調整信号P
Hを生成して遅延制御回路55に出力する。
The horizontal decoder 56, based on a count value of a horizontal counter 57 for counting the dot position within one horizontal scanning period of the input video signal, a sampling start pulse signal SRT, an output enable signal OE, and a clear signal CLR. Is output as a part of the horizontal control signal. Further, the horizontal decoder 56 outputs the internal horizontal color synchronizing signal H serving as the scanning line clock to the vertical counter 61 and F
In addition to outputting to the RP generation circuit 62, the internal horizontal color synchronizing signal is output to the horizontal counter 57 as a reset signal R. Then, the horizontal decoder 56 outputs the image position adjustment signal P based on the count value of the horizontal counter 57.
H is generated and output to the delay control circuit 55.

【0025】遅延制御回路55は、水平デコーダ56か
ら出力される画像位置調整信号PHを遅延させた画像位
置調整遅延信号PH1を生成して、PLL回路51に出
力する。
The delay control circuit 55 generates an image position adjustment delay signal PH1 obtained by delaying the image position adjustment signal PH output from the horizontal decoder 56, and outputs it to the PLL circuit 51.

【0026】PLL回路51は、遅延制御回路55から
供給される画像位置調整遅延信号PH1とRGBデコー
ダ3から供給される内部水平色同期信号Hとの位相が一
致するように、VCO(電圧発振制御回路)52の発振
制御信号の電圧を制御する。
The PLL circuit 51 controls the VCO (voltage oscillation control) so that the image position adjustment delay signal PH1 supplied from the delay control circuit 55 and the internal horizontal color synchronization signal H supplied from the RGB decoder 3 have the same phase. Circuit) 52 controls the voltage of the oscillation control signal.

【0027】VCO回路52は、発振制御信号の電圧に
対応する周波数で発振して、基本クロックCKを出力す
る。
The VCO circuit 52 oscillates at a frequency corresponding to the voltage of the oscillation control signal and outputs a basic clock CK.

【0028】コントローラ5では、映像信号を液晶表示
パネルの中央位置に表示すべく、映像信号の水平表示位
置の制御を行なう。即ち、遅延制御回路55での画像位
置調整遅延信号PH1の遅延量に基づいて、映像信号の
水平位置を調整すべく、信号ドライバに信号ラインの駆
動の開始を指示する上記サンプリングスタート信号SR
Tのタイミングを調整する。
The controller 5 controls the horizontal display position of the video signal so that the video signal is displayed at the center of the liquid crystal display panel. That is, the sampling start signal SR for instructing the signal driver to start driving the signal line to adjust the horizontal position of the video signal based on the delay amount of the image position adjustment delay signal PH1 in the delay control circuit 55.
Adjust the timing of T.

【0029】而して本発明の装置において、コントロー
ラ5には、画像位置調整信号PHと画像位置調整遅延信
号PH1とから、水平色同期信号HDBを生成する水平
色同期信号生成回路64が付加されている。この回路6
4は、例えば、インバータINVとオア回路ORとから
成る簡単な構成のものであり、インバータINVには画
像位置調整信号PHが入力され、その出力と画像位置調
整遅延信号PH1とをオア回路ORに入力して、その出
力に水平色同期信号HDBを得る。この水平色同期信号
HDBは前記ビデオインターフェース回路3に入力して
バーストゲートパルスBGPが生成される。
In the apparatus of the present invention, a horizontal color synchronizing signal generation circuit 64 for generating a horizontal color synchronizing signal HDB from the image position adjusting signal PH and the image position adjusting delay signal PH1 is added to the controller 5. ing. This circuit 6
Reference numeral 4 denotes, for example, a simple configuration including an inverter INV and an OR circuit OR. An image position adjustment signal PH is input to the inverter INV, and the output and the image position adjustment delay signal PH1 are sent to the OR circuit OR. The horizontal color synchronizing signal HDB is obtained at the output. The horizontal color synchronizing signal HDB is input to the video interface circuit 3 to generate a burst gate pulse BGP.

【0030】図2は上述した本発明の装置の動作を示す
タイミングチャートである。前記遅延制御回路55によ
り図2(c)に示す画像位置調整信号PHを所定時間遅
延させて図2(d)に示す画像位置調整遅延信号PH1
が生成される。また、画像位置調整遅延信号PH1の立
ち上がり位置は常に図2(b)に示す映像信号水平同期
信号CSY波形の中央位置になるように制御されてい
る。画像表示開始タイミング図2(h)に示すサンプリ
ングスタート信号SRTの画像信号に対するタイミング
(図2(i))によって決まり、サンプリングスタート
信号SRTのタイミングは画像位置調整信号PH(図2
(c))の立ち上がり位置からある一定の固定タイミン
グとなっている。よって、画像位置調整信号PH(図2
(c))に対する画像位置調整遅延信号PH1(図2
(d))の遅延量を調整することによってサンプリング
スタート信号SRTの画像信号に対するタイミングが変
わり、画像表示開始タイミング即ち画面の水平表示位置
が調整される。
FIG. 2 is a timing chart showing the operation of the above-described apparatus of the present invention. The image position adjustment signal PH shown in FIG. 2C is delayed by the delay control circuit 55 for a predetermined time, and the image position adjustment delay signal PH1 shown in FIG.
Is generated. Further, the rising position of the image position adjustment delay signal PH1 is controlled so as to be always at the center position of the waveform of the video signal horizontal synchronizing signal CSY shown in FIG. Image display start timing is determined by the timing (FIG. 2 (i)) of the sampling start signal SRT shown in FIG. 2 (h) with respect to the image signal. The timing of the sampling start signal SRT is determined by the image position adjustment signal PH (FIG. 2).
There is a certain fixed timing from the rising position of (c)). Therefore, the image position adjustment signal PH (FIG. 2)
2 (c)), the image position adjustment delay signal PH1 (FIG. 2)
By adjusting the delay amount of (d)), the timing of the sampling start signal SRT with respect to the image signal changes, and the image display start timing, that is, the horizontal display position of the screen is adjusted.

【0031】一方、映像信号の色情報を正確に取り出し
て表示するためのクロマ処理やペデスタルクランプ等の
処理は映像信号に含まれるカラーバースト信号に基づい
て行なわれる。そしてこの処理を行なうタイミングはビ
デオインターフェース回路3内で生成されるバーストゲ
ートパルスBGP(図2(e))で決められる。このバ
ーストゲートパルスBGPはコントローラ5よりビデオ
インターフェース回路3に入力される水平色同期信号H
DB(図2(f))に基づいて生成される。
On the other hand, processes such as chroma processing and pedestal clamp for accurately extracting and displaying color information of a video signal are performed based on a color burst signal included in the video signal. The timing at which this process is performed is determined by the burst gate pulse BGP (FIG. 2E) generated in the video interface circuit 3. This burst gate pulse BGP is applied to the horizontal color synchronizing signal H input from the controller 5 to the video interface circuit 3.
It is generated based on the DB (FIG. 2 (f)).

【0032】さて、前述したように表示画像の水平位置
調整のため画像位置調整遅延信号PH1の遅延量を調整
してサンプリングスタート信号SRTのタイミングを変
えても、水平色同期信号HDB(図2(f))は画像位
置調整信号PHと画像位置調整遅延信号PH1から生成
されるので、その立ち上がりタイミングは上記画像位置
調整遅延信号PH1に対し一定となり、表示画像の水平
表示位置調整によってずれることはない。
As described above, even if the timing of the sampling start signal SRT is changed by adjusting the delay amount of the image position adjustment delay signal PH1 for adjusting the horizontal position of the display image, the horizontal color synchronizing signal HDB (FIG. Since f)) is generated from the image position adjustment signal PH and the image position adjustment delay signal PH1, the rising timing is constant with respect to the image position adjustment delay signal PH1, and does not shift due to the horizontal display position adjustment of the display image. .

【0033】このように水平色同期信号HDBの立ち上
がりタイミングが画像位置調整遅延信号PH1と同期し
ているので、ビデオインターフェース回路でこの水平色
同期信号HDBからバーストゲートパルスBGP(図2
(e))を生成することによって安定したクロマ処理と
ペデスタルクランプを行なうことができる。
Since the rising timing of the horizontal color synchronizing signal HDB is synchronized with the image position adjustment delay signal PH1, the video interface circuit converts the horizontal color synchronizing signal HDB from the burst gate pulse BGP (FIG. 2).
By generating (e), stable chroma processing and pedestal clamping can be performed.

【0034】[0034]

【発明の効果】以上説明したように本発明によれば、コ
ントローラに簡単な構成の回路を付加するだけで、表示
画面の画像位置調整によって映像信号の信号処理が乱れ
ることがなく、安定した表示画像が得られる。しかもそ
のために回路規模が大きくなることはほとんどなく、消
費電力もほとんど増大しない。
As described above, according to the present invention, by simply adding a circuit having a simple structure to the controller, the signal processing of the video signal is not disturbed by the adjustment of the image position on the display screen, and the stable display is achieved. An image is obtained. In addition, the circuit scale hardly increases, and the power consumption hardly increases.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明装置の一実施形態におけるコントローラ
の構成を示すブロック図である。
FIG. 1 is a block diagram illustrating a configuration of a controller according to an embodiment of the present invention.

【図2】図1の装置の動作を示すタイミングチャートで
ある。
FIG. 2 is a timing chart showing the operation of the device of FIG.

【図3】従来の液晶表示装置の概略構成を示すブロック
図である。
FIG. 3 is a block diagram illustrating a schematic configuration of a conventional liquid crystal display device.

【図4】図3の装置におけるコントローラの構成を示す
ブロック図である。
FIG. 4 is a block diagram showing a configuration of a controller in the apparatus shown in FIG.

【図5】図3の装置の動作を示すタイミングチャートで
ある。
FIG. 5 is a timing chart showing the operation of the device of FIG.

【符号の説明】 51 PLL回路 52 VCO 55 遅延制御回路 56 水平デコーダ 57 水平カウンタ 64 水平色同期信号生成回路 INV インバータ OR オア回路[Description of Signs] 51 PLL circuit 52 VCO 55 delay control circuit 56 horizontal decoder 57 horizontal counter 64 horizontal color synchronization signal generation circuit INV inverter OR OR circuit

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 2H093 NC16 NC21 NC27 ND39 ND49 5C006 AA01 AA22 AF52 AF71 BB11 BF07 BF16 BF22 BF25 BF26 BF27 BF49 FA21 FA41 FA47 5C060 HB08 HB09 HB21 5C082 AA02 BA41 BB02 BC03 BD02 CB01 DA76 MM04 MM10  ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 2H093 NC16 NC21 NC27 ND39 ND49 5C006 AA01 AA22 AF52 AF71 BB11 BF07 BF16 BF22 BF25 BF26 BF27 BF49 FA21 FA41 FA47 5C060 HB08 HB09 HB21 5C082 AA02 BA41 BB02 BM02 BC41

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 液晶表示画面の画像位置調整のために画
像位置調整信号を遅延させて画像位置調整遅延信号を生
成する遅延手段と、該画像位置調整遅延信号と入力映像
信号とを同期させる同期手段と、水平色同期信号のタイ
ミングに基づいて入力映像信号のカラーバースト信号よ
り映像信号の表示色情報の信号処理を行なう映像信号処
理手段と、を有する液晶表示駆動装置において、上記画
像位置調整遅延信号に同期した上記水平色同期信号を生
成する水平色同期信号生成手段を設けたことを特徴とす
る液晶表示駆動装置。
1. A delay means for delaying an image position adjustment signal for adjusting an image position of a liquid crystal display screen to generate an image position adjustment delay signal, and synchronizing the image position adjustment delay signal with an input video signal. Means for performing signal processing of display color information of a video signal from a color burst signal of an input video signal based on the timing of a horizontal color synchronizing signal. A liquid crystal display driving device comprising a horizontal color synchronizing signal generating means for generating the horizontal color synchronizing signal synchronized with a signal.
【請求項2】 上記水平色同期信号生成手段は、画像位
置調整信号と遅延した画像位置調整信号とより水平色同
期信号を生成する水平色同期信号生成回路より成ること
を特徴とする請求項1記載の液晶表示駆動装置。
2. A horizontal color synchronizing signal generating circuit for generating a horizontal color synchronizing signal based on an image position adjusting signal and a delayed image position adjusting signal. The liquid crystal display driving device according to the above.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101192781B1 (en) 2005-09-30 2012-10-18 엘지디스플레이 주식회사 A driving circuit of liquid crystal display device and a method for driving the same

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