JP2000138572A - 定電流駆動回路 - Google Patents
定電流駆動回路Info
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Abstract
(57)【要約】
【課題】 電流／電圧変換する負荷と、この負荷と並列
に接続された容量を定電流で駆動する定電流駆動回路に
おいて、負荷を流れる電流の立ち上がり時間を速くす
る。 【解決手段】 トランジスタ８からの定電流値と、容量
１５の容量値とで決まる時定数で、容量１５は充電を行
い、最終的に、トランジスタ８の定電流値を負荷１４が
電圧変換した規定の電圧値まで充電を行う。ここで、基
準電圧源９の基準電圧端子１０の基準電圧が、負荷１４
が電圧変換した規定の電圧値とトランジスタ１３のゲー
ト・ソース間電圧との和より小さく設定されている。ス
イッチ１２はスイッチ１１と同様に制御端子２に同期し
て導通状態になっているので、負荷１４に並列に接続さ
れた容量１５は、トランジスタ１３を介して、上記設定
値まで急速に充電される。上記設定値に達すると、トラ
ンジスタ１３は遮断するが、その後は、トランジスタ８
の定電流が容量を規定の電圧値まで充電する。
に接続された容量を定電流で駆動する定電流駆動回路に
おいて、負荷を流れる電流の立ち上がり時間を速くす
る。 【解決手段】 トランジスタ８からの定電流値と、容量
１５の容量値とで決まる時定数で、容量１５は充電を行
い、最終的に、トランジスタ８の定電流値を負荷１４が
電圧変換した規定の電圧値まで充電を行う。ここで、基
準電圧源９の基準電圧端子１０の基準電圧が、負荷１４
が電圧変換した規定の電圧値とトランジスタ１３のゲー
ト・ソース間電圧との和より小さく設定されている。ス
イッチ１２はスイッチ１１と同様に制御端子２に同期し
て導通状態になっているので、負荷１４に並列に接続さ
れた容量１５は、トランジスタ１３を介して、上記設定
値まで急速に充電される。上記設定値に達すると、トラ
ンジスタ１３は遮断するが、その後は、トランジスタ８
の定電流が容量を規定の電圧値まで充電する。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイオードや有機
薄膜ＥＬ素子のように電流／電圧変換する負荷と、この
負荷と並列に接続された容量とを定電流で駆動する定電
流駆動回路に関する。
薄膜ＥＬ素子のように電流／電圧変換する負荷と、この
負荷と並列に接続された容量とを定電流で駆動する定電
流駆動回路に関する。
【０００２】
【従来の技術】定電流駆動を必要とする負荷の代表的な
例として有機薄膜ＥＬ素子がある。有機薄膜ＥＬ素子は
開発からまだ日が浅く、輝度向上等で材料の選択に研究
課題があるものの、直流電流で駆動可能なこと、高輝度
を高効率で実現でき、さらに、応答性・低温等の温度特
性が良好なことから、様々な分野で早期の量産化が望ま
れている。
例として有機薄膜ＥＬ素子がある。有機薄膜ＥＬ素子は
開発からまだ日が浅く、輝度向上等で材料の選択に研究
課題があるものの、直流電流で駆動可能なこと、高輝度
を高効率で実現でき、さらに、応答性・低温等の温度特
性が良好なことから、様々な分野で早期の量産化が望ま
れている。
【０００３】図１４は有機薄膜ＥＬ素子の断面構造を示
したものである。有機薄膜ＥＬ素子はガラス基板４４の
上に陽極電極となりＩＴＯ透明電極４３と陰極電極４１
との間に絶縁性の有機層４２を挟んだ構造を有し、電流
／電圧変換を行うダイオード特性を示すだけでなく、絶
縁性の有機層２２の影響により陽極電極となりＩＴＯ透
明電極２３と陰極電極２１との間に構造的に寄生容量が
接続された構造を有する。こうした特性を有する有機薄
膜ＥＬ素子を単純マトリクス構造のディスプレイパネル
に適用することが考えられる。
したものである。有機薄膜ＥＬ素子はガラス基板４４の
上に陽極電極となりＩＴＯ透明電極４３と陰極電極４１
との間に絶縁性の有機層４２を挟んだ構造を有し、電流
／電圧変換を行うダイオード特性を示すだけでなく、絶
縁性の有機層２２の影響により陽極電極となりＩＴＯ透
明電極２３と陰極電極２１との間に構造的に寄生容量が
接続された構造を有する。こうした特性を有する有機薄
膜ＥＬ素子を単純マトリクス構造のディスプレイパネル
に適用することが考えられる。
【０００４】図１３は、有機薄膜ＥＬ素子を負荷とした
定電流駆動回路の従来例を示している。負荷１４は有機
薄膜ＥＬ素子であり、負荷１４と並列に接続された容量
１５は前述した有機薄膜ＥＬ素子が構造的に有する寄生
容量である。負荷１４と容量１５の接続点の一端は電源
端子３に接続され、他端は定電流駆動用トランジスタ８
のドレインに接続されている。トランジスタ８のソース
は接地端子４に接続されているトランジスタ８のゲート
はスイッチ１１を介してトランジスタ８と同一導電型
（図の例では、Ｎチャネルトランジスタ）のトランジス
タ７のゲートとドレインに接続されている。トランジス
タ７のソースは接地端子４に接続されている。トランジ
スタ７および８はスイッチ１１を介してカレントミラー
回路を構成する。トランジスタ７のゲートおよびドレイ
ンは、抵抗６を介してソースフォロワ用トランジスタ５
のソースに接続されている。ここで、抵抗６の両端に発
生する電圧は、トランジスタ７と８で構成するカレント
ミラー回路の電流値を決定する。ソースフォロワ用トラ
ンジスタ５のドレインは電源端子３に接続されている。
また、ソースフォロワ用トランジスタ５のゲートは入力
端子１となっている。
定電流駆動回路の従来例を示している。負荷１４は有機
薄膜ＥＬ素子であり、負荷１４と並列に接続された容量
１５は前述した有機薄膜ＥＬ素子が構造的に有する寄生
容量である。負荷１４と容量１５の接続点の一端は電源
端子３に接続され、他端は定電流駆動用トランジスタ８
のドレインに接続されている。トランジスタ８のソース
は接地端子４に接続されているトランジスタ８のゲート
はスイッチ１１を介してトランジスタ８と同一導電型
（図の例では、Ｎチャネルトランジスタ）のトランジス
タ７のゲートとドレインに接続されている。トランジス
タ７のソースは接地端子４に接続されている。トランジ
スタ７および８はスイッチ１１を介してカレントミラー
回路を構成する。トランジスタ７のゲートおよびドレイ
ンは、抵抗６を介してソースフォロワ用トランジスタ５
のソースに接続されている。ここで、抵抗６の両端に発
生する電圧は、トランジスタ７と８で構成するカレント
ミラー回路の電流値を決定する。ソースフォロワ用トラ
ンジスタ５のドレインは電源端子３に接続されている。
また、ソースフォロワ用トランジスタ５のゲートは入力
端子１となっている。
【０００５】図１３の定電流駆動回路の動作について図
を参照して説明する。入力端子１に信号電圧が発生する
と、信号電圧はトランジスタ５および７のゲート・ソー
ス間電圧と抵抗６によって電流に変換され、トランジス
タ７のドレイン電流となる。トランジスタ７と８は、ス
イッチ１１を介して、カレントミラー回路を構成してい
るため、トランジスタ８のドレインにはトランジスタ７
のドレイン電流に比例したドレイン電流が流れる。この
比例値を、トランジスタ７と８のパターンサイズの比で
決定される。例えば、トランジスタ７と８が同一パター
ンサイズであれば、トランジスタ７および８のドレイン
電流は等しくなる。制御端子２に信号が印加され、スイ
ッチ１１が導通状態になると、負荷１４および負荷１４
と並列接続された容量１５をトランジスタ８は定電流駆
動する。ここで、規定の電流を流したときの負荷１４の
電圧値をＶF 、トランジスタ８のドレイン電流をＩ8 、
容量１５の容量値をＣ15とし、容量１５の充電電圧がＶ
F に達するまでの時間をＴ 1 とすると、Ｔ1 は下記のよ
うに表わされる。
を参照して説明する。入力端子１に信号電圧が発生する
と、信号電圧はトランジスタ５および７のゲート・ソー
ス間電圧と抵抗６によって電流に変換され、トランジス
タ７のドレイン電流となる。トランジスタ７と８は、ス
イッチ１１を介して、カレントミラー回路を構成してい
るため、トランジスタ８のドレインにはトランジスタ７
のドレイン電流に比例したドレイン電流が流れる。この
比例値を、トランジスタ７と８のパターンサイズの比で
決定される。例えば、トランジスタ７と８が同一パター
ンサイズであれば、トランジスタ７および８のドレイン
電流は等しくなる。制御端子２に信号が印加され、スイ
ッチ１１が導通状態になると、負荷１４および負荷１４
と並列接続された容量１５をトランジスタ８は定電流駆
動する。ここで、規定の電流を流したときの負荷１４の
電圧値をＶF 、トランジスタ８のドレイン電流をＩ8 、
容量１５の容量値をＣ15とし、容量１５の充電電圧がＶ
F に達するまでの時間をＴ 1 とすると、Ｔ1 は下記のよ
うに表わされる。
【０００６】 Ｔ1 ＝Ｃ15・ＶF ／Ｉ8 （１）
【０００７】
【発明が解決しようとする課題】したがって、図１３に
示す従来例では、以下の問題点があった。すなわち、入
力端子１に信号電圧が発生し、かつ、制御端子２に制御
信号が印加され、負荷１４に定電流を供給する際、負荷
１４に並列に接続された容量１５により、（１）式に示
すように定電流の立ち上がり時間が遅れる。図１３の定
電流駆動回路を単純マトリクス構造のディスプレイパネ
ルに適用した場合、選択した画素の発光応答時間が遅く
なる。その結果、ディスプレイの表示上の残像が目立
ち、かつ、輝度の階調もとれなくなり表示品質を落す。
示す従来例では、以下の問題点があった。すなわち、入
力端子１に信号電圧が発生し、かつ、制御端子２に制御
信号が印加され、負荷１４に定電流を供給する際、負荷
１４に並列に接続された容量１５により、（１）式に示
すように定電流の立ち上がり時間が遅れる。図１３の定
電流駆動回路を単純マトリクス構造のディスプレイパネ
ルに適用した場合、選択した画素の発光応答時間が遅く
なる。その結果、ディスプレイの表示上の残像が目立
ち、かつ、輝度の階調もとれなくなり表示品質を落す。
【０００８】本発明の目的は、負荷を流れる定電流の立
ち上がり時間が早い定電流駆動回路を提供することにあ
る。
ち上がり時間が早い定電流駆動回路を提供することにあ
る。
【０００９】
【課題を解決するための手段】本発明の定電流駆動回路
は、高電位電源と低電位電源との間で前記負荷と直列に
接続された定電流駆動用の第１導電型の第１のＦＥＴト
ランジスタと、前記負荷と並列に接続された容量と、第
１のスイッチング素子と、第１のスイッチング素子を介
して第１のＦＥＴトランジスタとゲート同志が接続さ
れ、ゲートとドレインが接続され、第１のＦＥＴトラン
ジスタとカレントミラー回路を構成する第１導電型の第
２のＦＥＴトランジスタと、高電位電源と低電位電源と
の間で第２のＦＥＴトランジスタに直列に接続され、ゲ
ートに入力信号が印加される第３のＦＥＴトランジスタ
と、第２のＦＥＴトランジスタと第３のＦＥＴトランジ
スタの間に接続された抵抗と、第１のＦＥＴトランジス
タと並列に接続された、第１の導電型と反対導電型の第
２の導電型の第４のＦＥＴトランジスタと、高電位電源
と低電位電源の間に接続された基準電圧源と、第４のＦ
ＥＴトランジスタのゲートと前記基準電圧源の基準電圧
端子の間に設けられ、第１のスイッチング素子と同期し
て導通／遮断する第２のスイッチング素子とを有し、前
記基準電圧源の基準電圧端子の基準電圧が前記負荷が電
流／電圧変換した規定の電圧値と、第４のＦＥＴトラン
ジスタのゲートと前記負荷側の電極間の電圧との和より
も小さく設定されている。
は、高電位電源と低電位電源との間で前記負荷と直列に
接続された定電流駆動用の第１導電型の第１のＦＥＴト
ランジスタと、前記負荷と並列に接続された容量と、第
１のスイッチング素子と、第１のスイッチング素子を介
して第１のＦＥＴトランジスタとゲート同志が接続さ
れ、ゲートとドレインが接続され、第１のＦＥＴトラン
ジスタとカレントミラー回路を構成する第１導電型の第
２のＦＥＴトランジスタと、高電位電源と低電位電源と
の間で第２のＦＥＴトランジスタに直列に接続され、ゲ
ートに入力信号が印加される第３のＦＥＴトランジスタ
と、第２のＦＥＴトランジスタと第３のＦＥＴトランジ
スタの間に接続された抵抗と、第１のＦＥＴトランジス
タと並列に接続された、第１の導電型と反対導電型の第
２の導電型の第４のＦＥＴトランジスタと、高電位電源
と低電位電源の間に接続された基準電圧源と、第４のＦ
ＥＴトランジスタのゲートと前記基準電圧源の基準電圧
端子の間に設けられ、第１のスイッチング素子と同期し
て導通／遮断する第２のスイッチング素子とを有し、前
記基準電圧源の基準電圧端子の基準電圧が前記負荷が電
流／電圧変換した規定の電圧値と、第４のＦＥＴトラン
ジスタのゲートと前記負荷側の電極間の電圧との和より
も小さく設定されている。
【００１０】入力信号がローレベルからハイレベルに、
かつ両スイッチング素子が共に導通状態になったとす
る。抵抗は、入力信号の信号電圧を電流に変換し、第２
のＦＥＴトランジスタにドレイン電流を供給する。第２
および第３のＦＥＴトランジスタは、第１のスイッチン
グ素子を介してカレントミラー回路を構成しているの
で、第１のＦＥＴトランジスタのドレインには第２のＦ
ＥＴトランジスタのドレイン電流に比例した電流が流
れ、この電流が負荷および負荷と並列に接続された容量
を定電流で駆動する。第１のＦＥＴトランジスタからの
定電流値と容量の容量値とで決まる時定数で、容量は充
電を行い、最終的に、第１のＦＥＴトランジスタの定電
流値を負荷が電圧変換した規定の電圧値まで充電を行
う。ここで、基準電圧源の基準電圧端子の基準電圧を、
負荷が電流／電圧変換した規定の電圧値と第４のＦＥＴ
トランジスタのゲート・負荷側の電極間電圧との和より
も小さく設定され、かつ第２のスイッチング素子は第１
のスイッチング素子と同様に制御信号に同期して導通状
態になっているので、負荷に並列に接続された容量は、
第４のＦＥＴトランジスタを介して、上記設定値まで急
速に充電される。上記設定値に達すると、第４のＦＥＴ
トランジスタは遮断するが、その後は、第１のＦＥＴト
ランジスタの定電流が容量を規定の電圧値まで充電す
る。
かつ両スイッチング素子が共に導通状態になったとす
る。抵抗は、入力信号の信号電圧を電流に変換し、第２
のＦＥＴトランジスタにドレイン電流を供給する。第２
および第３のＦＥＴトランジスタは、第１のスイッチン
グ素子を介してカレントミラー回路を構成しているの
で、第１のＦＥＴトランジスタのドレインには第２のＦ
ＥＴトランジスタのドレイン電流に比例した電流が流
れ、この電流が負荷および負荷と並列に接続された容量
を定電流で駆動する。第１のＦＥＴトランジスタからの
定電流値と容量の容量値とで決まる時定数で、容量は充
電を行い、最終的に、第１のＦＥＴトランジスタの定電
流値を負荷が電圧変換した規定の電圧値まで充電を行
う。ここで、基準電圧源の基準電圧端子の基準電圧を、
負荷が電流／電圧変換した規定の電圧値と第４のＦＥＴ
トランジスタのゲート・負荷側の電極間電圧との和より
も小さく設定され、かつ第２のスイッチング素子は第１
のスイッチング素子と同様に制御信号に同期して導通状
態になっているので、負荷に並列に接続された容量は、
第４のＦＥＴトランジスタを介して、上記設定値まで急
速に充電される。上記設定値に達すると、第４のＦＥＴ
トランジスタは遮断するが、その後は、第１のＦＥＴト
ランジスタの定電流が容量を規定の電圧値まで充電す
る。
【００１１】このように第４のＦＥＴトランジスタと第
２のスイッチング素子と基準電圧源とを備えたことによ
り、負荷を流れる電流の立ち上がり時間が速くなる。
２のスイッチング素子と基準電圧源とを備えたことによ
り、負荷を流れる電流の立ち上がり時間が速くなる。
【００１２】なお、ＦＥＴトランジスタの代わりにバイ
ポーラトランジスタを用いて同様の効果が得られる。
ポーラトランジスタを用いて同様の効果が得られる。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１４】図１を参照すると、本発明の一実施形態の
定電流回路は、入力端子１と、制御端子２と、電源端子
３と、接地端子４と、Ｐチャネルトランジスタ５と、抵
抗６と、Ｐチャネルトランジスタ７，８と、基準電圧源
９と、基準電圧端子１０と、スイッチ１１，１２と、Ｎ
チャネルトランジスタ１３と、ダイオードや有機薄膜Ｅ
Ｌ素子のように定電流駆動を必要とし、さらに、その電
流に応じて電圧変換を行う負荷１４と、その負荷１４に
並列に接続された容量１５を有している。負荷１４と容
量１５の一端は電源端子３に、他端は定電流駆動用トラ
ンジスタ８のドレインに接続されている。トランジスタ
８のソースは接地端子４に接続され、ゲートはスイッチ
１１を介してトランジスタ８と同一導伝形式（図１の例
では、Ｎチャネルトランジスタ）のトランジスタ７のゲ
ートとドレインに接続されている。トランジスタ７のソ
ースは接地端子４に接続されている。トランジスタ７と
８はスイッチ１１を介してカレントミラー回路を構成し
ている。トランジスタ７のゲートおよびドレインは、抵
抗６を介してソースフォロワ用トランジスタ５のソース
に接続されている。ここで、抵抗６の両端に発生する電
圧は、トランジスタ７および８で構成するカレントミラ
ー回路の電流値を決定する。ソースフォロワ用トランジ
スタ５のドレインは電源端子３に接続されている。さら
に、ソースフォロワ用トランジスタ５のゲートは入力端
子１となっている。
定電流回路は、入力端子１と、制御端子２と、電源端子
３と、接地端子４と、Ｐチャネルトランジスタ５と、抵
抗６と、Ｐチャネルトランジスタ７，８と、基準電圧源
９と、基準電圧端子１０と、スイッチ１１，１２と、Ｎ
チャネルトランジスタ１３と、ダイオードや有機薄膜Ｅ
Ｌ素子のように定電流駆動を必要とし、さらに、その電
流に応じて電圧変換を行う負荷１４と、その負荷１４に
並列に接続された容量１５を有している。負荷１４と容
量１５の一端は電源端子３に、他端は定電流駆動用トラ
ンジスタ８のドレインに接続されている。トランジスタ
８のソースは接地端子４に接続され、ゲートはスイッチ
１１を介してトランジスタ８と同一導伝形式（図１の例
では、Ｎチャネルトランジスタ）のトランジスタ７のゲ
ートとドレインに接続されている。トランジスタ７のソ
ースは接地端子４に接続されている。トランジスタ７と
８はスイッチ１１を介してカレントミラー回路を構成し
ている。トランジスタ７のゲートおよびドレインは、抵
抗６を介してソースフォロワ用トランジスタ５のソース
に接続されている。ここで、抵抗６の両端に発生する電
圧は、トランジスタ７および８で構成するカレントミラ
ー回路の電流値を決定する。ソースフォロワ用トランジ
スタ５のドレインは電源端子３に接続されている。さら
に、ソースフォロワ用トランジスタ５のゲートは入力端
子１となっている。
【００１５】負荷１４と、負荷１４と並列に接続された
容量１５と、トランジスタ８のドレインとの接続点に、
Ｐチャネルトランジスタ１３のソースが接続されてい
る。トランジスタ１３のソースは接地端子４に、ゲート
はスイッチ１２を介して基準電圧源９の基準電圧端子１
０に接続されている。基準電圧源９の一端は電源端子３
に、他端は接地端子４に接続されている。スイッチ１２
は制御端子２に印加される制御信号によって制御され、
スイッチ１１と同位相で同期して動作する。
容量１５と、トランジスタ８のドレインとの接続点に、
Ｐチャネルトランジスタ１３のソースが接続されてい
る。トランジスタ１３のソースは接地端子４に、ゲート
はスイッチ１２を介して基準電圧源９の基準電圧端子１
０に接続されている。基準電圧源９の一端は電源端子３
に、他端は接地端子４に接続されている。スイッチ１２
は制御端子２に印加される制御信号によって制御され、
スイッチ１１と同位相で同期して動作する。
【００１６】図１の定電流駆動回路の動作について、図
を参照して説明する。
を参照して説明する。
【００１７】入力端子１に信号電圧が印加されると、信
号電圧はトランジスタ５および７のゲート・ソース間電
圧と抵抗６によって電流に変換され、トランジスタ７の
ドレイン電流となる。トランジスタ７と８はスイッチ１
１を介してカレントミラー回路を構成しているため、ト
ランジスタ８のドレインにはトランジスタ７のドレイン
電流に比例した電流が流れる。この電流の大きさは、ト
ランジスタ７および８のパターンサイズの比で決定さ
れ、例えば、トランジスタ７および８が同一パターンサ
イズであれば、トランジスタ７および８のドレイン電流
は等しくなる。制御端子２に制御信号が入力しスイッチ
１１が導通状態となると、負荷１４および負荷１４と並
列接続された容量１５をトランジスタ８は定電流駆動す
る。ここで、規定の電流を流したときの負荷１４の電圧
値をＶF 、基準電圧源９の基準電圧端子１０と電源端子
３との電圧差をＶREF （以下、基準電圧とする）とし、
負荷１４の電圧ＶF に対しΔＶF だけ小さい値でトラン
ジスタ１３が導通するように、基準電圧ＶREF を設定す
る。すなわち、基準電圧ＶREF を下記のように設定す
る。
号電圧はトランジスタ５および７のゲート・ソース間電
圧と抵抗６によって電流に変換され、トランジスタ７の
ドレイン電流となる。トランジスタ７と８はスイッチ１
１を介してカレントミラー回路を構成しているため、ト
ランジスタ８のドレインにはトランジスタ７のドレイン
電流に比例した電流が流れる。この電流の大きさは、ト
ランジスタ７および８のパターンサイズの比で決定さ
れ、例えば、トランジスタ７および８が同一パターンサ
イズであれば、トランジスタ７および８のドレイン電流
は等しくなる。制御端子２に制御信号が入力しスイッチ
１１が導通状態となると、負荷１４および負荷１４と並
列接続された容量１５をトランジスタ８は定電流駆動す
る。ここで、規定の電流を流したときの負荷１４の電圧
値をＶF 、基準電圧源９の基準電圧端子１０と電源端子
３との電圧差をＶREF （以下、基準電圧とする）とし、
負荷１４の電圧ＶF に対しΔＶF だけ小さい値でトラン
ジスタ１３が導通するように、基準電圧ＶREF を設定す
る。すなわち、基準電圧ＶREF を下記のように設定す
る。
【００１８】 ＶREF ＝ＶF −ΔＶF ＋ＶGS13 （２）
【００１９】ただし、トランジスタ１３のゲート・ソー
ス間の電圧をＶGS13とする。
ス間の電圧をＶGS13とする。
【００２０】入力端子１の信号電圧と制御端子２の電圧
が、図２に示すような関係にある場合、すなわち、入力
端子１の信号電圧がハイレベルの期間において、制御端
子２に制御信号が入力してスイッチ１１および１２が導
通状態になり、負荷１４に定電流を供給する。このと
き、制御端子２に制御信号が入力すると、スイッチ１２
は導通状態であるため、負荷１４と並列に接続された容
量１５の電圧値がＶF −ΔＶF に達するまで、トランジ
スタ１３は容量１５を充電する。基準電圧源９の基準電
圧ＶREF が式（２）で定まる値に設定されているため、
負荷１４と並列に接続された容量１５が上記値に達した
後は、トランジスタ１３は遮断し、容量１５はカッレン
トミラー回路を構成するトランジスタ８のドレイン電流
のみで充電され、最終的に充電電圧がＶF に達すると、
負荷１４は入力端子１に信号電圧が発生している間、カ
レントミラー回路を介して定電流を供給される。
が、図２に示すような関係にある場合、すなわち、入力
端子１の信号電圧がハイレベルの期間において、制御端
子２に制御信号が入力してスイッチ１１および１２が導
通状態になり、負荷１４に定電流を供給する。このと
き、制御端子２に制御信号が入力すると、スイッチ１２
は導通状態であるため、負荷１４と並列に接続された容
量１５の電圧値がＶF −ΔＶF に達するまで、トランジ
スタ１３は容量１５を充電する。基準電圧源９の基準電
圧ＶREF が式（２）で定まる値に設定されているため、
負荷１４と並列に接続された容量１５が上記値に達した
後は、トランジスタ１３は遮断し、容量１５はカッレン
トミラー回路を構成するトランジスタ８のドレイン電流
のみで充電され、最終的に充電電圧がＶF に達すると、
負荷１４は入力端子１に信号電圧が発生している間、カ
レントミラー回路を介して定電流を供給される。
【００２１】図１の定電流駆動回路において、トランジ
スタ８のドレイン電流をＩ8 、容量１５の容量値をＣ15
とする。トランジスタ１３は、トランジスタ８のドレイ
ン電流に比して充分電流を供給できるようにしておく
と、トランジスタ１３が導通して容量１５がＶF −ΔＶ
F の電圧になるまでの時間は無視できるほど小さい。し
たがって、容量１５がＶF −ΔＶF からＶF に達するま
での時間Ｔ2 は、トランジスタ８の定電流のみで充電さ
れるので、下記のように表わされる。
スタ８のドレイン電流をＩ8 、容量１５の容量値をＣ15
とする。トランジスタ１３は、トランジスタ８のドレイ
ン電流に比して充分電流を供給できるようにしておく
と、トランジスタ１３が導通して容量１５がＶF −ΔＶ
F の電圧になるまでの時間は無視できるほど小さい。し
たがって、容量１５がＶF −ΔＶF からＶF に達するま
での時間Ｔ2 は、トランジスタ８の定電流のみで充電さ
れるので、下記のように表わされる。
【００２２】 Ｔ2 ＝Ｃ15・ΔＶF ／Ｉ8 （３）
【００２３】一方、トランジスタ１３による充電を行わ
ず、カレントミラー回路を流れる電流のみで容量１５の
充電を行った場合、容量１５の充電電圧がＶF に達する
までの時間をＴ1 とすると、Ｔ1 は下記のようになる。
ず、カレントミラー回路を流れる電流のみで容量１５の
充電を行った場合、容量１５の充電電圧がＶF に達する
までの時間をＴ1 とすると、Ｔ1 は下記のようになる。
【００２４】 Ｔ1 ＝Ｃ15・ＶF ／Ｉ8 （４）
【００２５】したがって、トランジスタ１３および基準
電圧源９とスイッチ１２を備えることにより、負荷１４
を流れる電流の立ち上がり時間は、式（２）および式
（３）から下記に示すように、ΔＴだけ短縮される。
電圧源９とスイッチ１２を備えることにより、負荷１４
を流れる電流の立ち上がり時間は、式（２）および式
（３）から下記に示すように、ΔＴだけ短縮される。
【００２６】 ΔＴ＝Ｃ15・（ＶF −ΔＶF ）／Ｉ8 （５）
【００２７】上記のように、負荷と並列に容量が接続さ
れた場合、立ち上がり時間を式（５）に示すように改善
できる。したがって、例えば、本発明を有機薄膜ＥＬ素
子の駆動回路として適用すると、有機薄膜ＥＬ素子はそ
の構造に起因して必ず寄生容量が有機薄膜ＥＬ素子と並
列に接続されるため、定電流駆動のみの場合と比べ、立
ち上がり速度が速くなり、発光応答速度が改善される。
れた場合、立ち上がり時間を式（５）に示すように改善
できる。したがって、例えば、本発明を有機薄膜ＥＬ素
子の駆動回路として適用すると、有機薄膜ＥＬ素子はそ
の構造に起因して必ず寄生容量が有機薄膜ＥＬ素子と並
列に接続されるため、定電流駆動のみの場合と比べ、立
ち上がり速度が速くなり、発光応答速度が改善される。
【００２８】図３は図１に示した回路の具体的回路図で
ある。本具体例では、ドレインとゲートが互いに接続さ
れたＮチャネルトランジスタ９1 とそのトランジスタ９
1 のバイアス電流を決定する抵抗９2 とで基準電圧源９
が構成される。スイッチ１１および１２はＰチャネルト
ランジスタで構成される。したがって、この場合は、制
御端子２にローレベルの制御信号が入力した場合、スイ
ッチトランジスタ１１および１２は導通状態となる。な
お、図３では基準電圧源９がトランジスタ一個のみの例
を示しているが、負荷１４の電流／電圧変換値ＶF によ
っては、トランジスタを複数個接続しても構わないし、
さらに、ＰチャネルトランジスタとＮチャネルトランジ
スタとを組み合わせて基準電圧ＶREF の設定を行っても
よい。
ある。本具体例では、ドレインとゲートが互いに接続さ
れたＮチャネルトランジスタ９1 とそのトランジスタ９
1 のバイアス電流を決定する抵抗９2 とで基準電圧源９
が構成される。スイッチ１１および１２はＰチャネルト
ランジスタで構成される。したがって、この場合は、制
御端子２にローレベルの制御信号が入力した場合、スイ
ッチトランジスタ１１および１２は導通状態となる。な
お、図３では基準電圧源９がトランジスタ一個のみの例
を示しているが、負荷１４の電流／電圧変換値ＶF によ
っては、トランジスタを複数個接続しても構わないし、
さらに、ＰチャネルトランジスタとＮチャネルトランジ
スタとを組み合わせて基準電圧ＶREF の設定を行っても
よい。
【００２９】図４は、図１の回路の他の具体的回路図で
ある。図３の例では、トランジスタ９1 とバイアス電流
設定用抵抗９2 だけでは、基準電圧ＶREF の設定が困難
な場合がある。したがって、互いに直列接続された抵抗
９3 および９4 を、図３の具体例で示した基準電圧源９
を構成するトランジスタ９1 に並列に接続し、抵抗９ 3
と９4 との交点を基準電圧端子９とする。抵抗９3 と９
4 の比を適当に変えて、基準電圧ＶREF の設定を行う。
ある。図３の例では、トランジスタ９1 とバイアス電流
設定用抵抗９2 だけでは、基準電圧ＶREF の設定が困難
な場合がある。したがって、互いに直列接続された抵抗
９3 および９4 を、図３の具体例で示した基準電圧源９
を構成するトランジスタ９1 に並列に接続し、抵抗９ 3
と９4 との交点を基準電圧端子９とする。抵抗９3 と９
4 の比を適当に変えて、基準電圧ＶREF の設定を行う。
【００３０】図５は、本発明の他の実施形態の回路図で
ある。図１の実施形態では、入力端子１の信号電圧がハ
イレベルの期間において、制御端子２に制御信号が入力
する場合であった。図１の実施形態の場合、入力信号が
ローレベルで、制御端子２に信号が入力し、スイッチ１
１および１２が導通状態の場合は、容量１５はトランジ
スタ１３によって、常にＶF −ΔＶF の電圧値まで充電
される。図５の実施形態は、上記現象を防止するためな
されたもので、図６に示すように制御端子２が制御信号
を入力し、スイッチ１１および１２が導通状態の期間
に、入力端子１に信号が入力し、その期間のみ負荷１４
を定電流駆動する場合である。図５において、ゲートが
トランジスタ７および８のゲートに、ソースが接地端子
４に、ドレインが基準電圧源９の一端にそれぞれ接続さ
れたトランジスタ７および８と同一導伝形式のトランジ
スタ１６を設けられている。トランジスタ１６はトラン
ジスタ７および８と共にカレントミラー回路を構成し、
基準電圧源９にバイアス電流を供給すると共に、入力端
子１に信号が入力しハイレベルのときのみ導通する。し
たがって、基準電圧源９も同様に、上記の期間のみ導通
状態となり、この時点から負荷１４および容量１５の電
圧値がＶF −ΔＶF になるまで、トランジスタ１３を介
して電流を駆動する。
ある。図１の実施形態では、入力端子１の信号電圧がハ
イレベルの期間において、制御端子２に制御信号が入力
する場合であった。図１の実施形態の場合、入力信号が
ローレベルで、制御端子２に信号が入力し、スイッチ１
１および１２が導通状態の場合は、容量１５はトランジ
スタ１３によって、常にＶF −ΔＶF の電圧値まで充電
される。図５の実施形態は、上記現象を防止するためな
されたもので、図６に示すように制御端子２が制御信号
を入力し、スイッチ１１および１２が導通状態の期間
に、入力端子１に信号が入力し、その期間のみ負荷１４
を定電流駆動する場合である。図５において、ゲートが
トランジスタ７および８のゲートに、ソースが接地端子
４に、ドレインが基準電圧源９の一端にそれぞれ接続さ
れたトランジスタ７および８と同一導伝形式のトランジ
スタ１６を設けられている。トランジスタ１６はトラン
ジスタ７および８と共にカレントミラー回路を構成し、
基準電圧源９にバイアス電流を供給すると共に、入力端
子１に信号が入力しハイレベルのときのみ導通する。し
たがって、基準電圧源９も同様に、上記の期間のみ導通
状態となり、この時点から負荷１４および容量１５の電
圧値がＶF −ΔＶF になるまで、トランジスタ１３を介
して電流を駆動する。
【００３１】図７は、図５の回路の具体的回路図であ
り、ゲートとドレインが接続されたトランジスタ９1 で
基準電圧源９を構成し、トランジスタ９1 のバイアス電
流はトランジスタ１６で行う。また、図３の具体例と同
様、スイッチ１１および１２はＰチャネルトランジスタ
で構成される。さらに、図３の具体例と同様に、図７の
具体例はトランジスタ一個（９1 ）のみの例を示してい
るが、負荷１４の電流／電圧変換値によっては、トラン
ジスタを複数個接続しても構わないし、さらに、Ｐチャ
ネルトランジスタとＮチャネルトランジスタとを組み合
わせて、基準電圧ＶREF の設定を行ってもよい。
り、ゲートとドレインが接続されたトランジスタ９1 で
基準電圧源９を構成し、トランジスタ９1 のバイアス電
流はトランジスタ１６で行う。また、図３の具体例と同
様、スイッチ１１および１２はＰチャネルトランジスタ
で構成される。さらに、図３の具体例と同様に、図７の
具体例はトランジスタ一個（９1 ）のみの例を示してい
るが、負荷１４の電流／電圧変換値によっては、トラン
ジスタを複数個接続しても構わないし、さらに、Ｐチャ
ネルトランジスタとＮチャネルトランジスタとを組み合
わせて、基準電圧ＶREF の設定を行ってもよい。
【００３２】図８は、図５の回路の他の具体的実施例で
ある。互いに直列接続された抵抗９ 3 および９4 を、図
７の具体例で示した基準電圧源９を構成するトランジス
タ９ 1 に並列接続し、抵抗９3 と９4 との交点を基準電
圧端子９とする。抵抗９3 と９4 の比を適当に変えて、
基準電圧ＶREF の設定を行う。
ある。互いに直列接続された抵抗９ 3 および９4 を、図
７の具体例で示した基準電圧源９を構成するトランジス
タ９ 1 に並列接続し、抵抗９3 と９4 との交点を基準電
圧端子９とする。抵抗９3 と９4 の比を適当に変えて、
基準電圧ＶREF の設定を行う。
【００３３】図９〜図１２はそれぞれ図３，４，８，１
０に対応し、ＦＥＴトランジスタ７，８，９，１１，１
２，１３の代わりにバイポーラトランジスタ２７，２
８，２９，３１，３２を用いたものである。トランジス
タ３１，３２のベースにはそれぞれ抵抗３４，３５が接
続されている。
０に対応し、ＦＥＴトランジスタ７，８，９，１１，１
２，１３の代わりにバイポーラトランジスタ２７，２
８，２９，３１，３２を用いたものである。トランジス
タ３１，３２のベースにはそれぞれ抵抗３４，３５が接
続されている。
【００３４】なお、以上の実施形態において電源端子３
と接地端子４を逆にしてもよい。
と接地端子４を逆にしてもよい。
【００３５】
【発明の効果】以上説明したように本発明によれば、負
荷を流れる電流の立ち上がり時間を速くすることがで
き、有機薄膜ＥＬ素子の駆動回路に適用した場合、発光
応答速度が改善される。
荷を流れる電流の立ち上がり時間を速くすることがで
き、有機薄膜ＥＬ素子の駆動回路に適用した場合、発光
応答速度が改善される。
【図１】本発明の第１の実施形態の定電流駆動回路の回
路図である。
路図である。
【図２】図１の実施形態の動作を示すタイムチャートで
ある。
ある。
【図３】図１の定電流駆動回路の具体例の回路図であ
る。
る。
【図４】図１の定電流駆動回路の他の具体例の回路図で
ある。
ある。
【図５】本発明の他の実施形態の定電流駆動回路の回路
図である。
図である。
【図６】図５の定電流駆動回路の動作を示すタイムチャ
ートである。
ートである。
【図７】図５の定電流駆動回路の具体例の回路図であ
る。
る。
【図８】図５の定電流駆動回路の具体例の回路図であ
る。
る。
【図９】トランジスタとしてバイポーラトランジスタを
用いた図３に対応する実施形態の回路図である。
用いた図３に対応する実施形態の回路図である。
【図１０】トランジスタとしてバイポーラトランジスタ
を用いた、図４に対応する実施形態の回路図である。
を用いた、図４に対応する実施形態の回路図である。
【図１１】トランジスタとしてバイポーラトランジスタ
を用いた、図７に対応する実施形態の回路図である。
を用いた、図７に対応する実施形態の回路図である。
【図１２】トランジスタとしてバイポーラトランジスタ
を用いた、図８に対応する実施形態の回路図である。
を用いた、図８に対応する実施形態の回路図である。
【図１３】定電流駆動回路の従来例の回路図である。
【図１４】有機薄膜ＥＬ素子の断面構造を示す図であ
る。
る。
１ 入力端子 ２ 制御端子 ３ 電源端子 ４ 接地端子 ５ ソースフォロワ用トランジスタ ６ 抵抗 ７，８，１３，２７，２８，３３ トランジスタ ９ 基準電圧源 ９1 ，２９1 トランジスタ ９2 ，９3 ，９4 抵抗 １０ 基準電圧端子 １１，１２ スイッチ １４ 負荷 １５ 容量 １６，３６ トランジスタ
フロントページの続き Ｆターム(参考） 5C080 AA06 BB05 DD08 JJ02 JJ03 JJ04 JJ06 5J055 AX02 AX55 AX65 BX16 CX29 DX03 DX12 DX73 DX83 EX06 EX07 EY01 EY10 EY17 EY21 EZ00 EZ03 FX12 FX17 FX35 FX36 GX01 GX07
Claims (9)
- 【請求項１】 電流／電圧変換を行う負荷を定電流駆動
する定電流駆動回路であって、 高電位電源と低電位電源との間で前記負荷と直列に接続
された定電流駆動用の第１導電型の第１のＦＥＴトラン
ジスタと、 前記負荷と並列に接続された容量と、 第１のスイッチング素子と、 第１のスイッチング素子を介して第１のＦＥＴトランジ
スタとゲート同志が接続され、ゲートとドレインが接続
され、第１のＦＥＴトランジスタとカレントミラー回路
を構成する第１導電型の第２のＦＥＴトランジスタと、 高電位電源と低電位電源との間で第２のＦＥＴトランジ
スタに直列に接続され、ゲートに入力信号が印加される
第３のＦＥＴトランジスタと、 第２のＦＥＴトランジスタと第３のＦＥＴトランジスタ
の間に接続された抵抗と、 第１のＦＥＴトランジスタと並列に接続された、第１の
導電型と反対導電型の第２の導電型の第４のＦＥＴトラ
ンジスタと、 高電位電源と低電位電源の間に接続された基準電圧源
と、 第４のＦＥＴトランジスタのゲートと前記基準電圧源の
基準電圧端子の間に設けられ、第１のスイッチング素子
と同期して導通／遮断する第２のスイッチング素子とを
有し、 前記基準電圧源の基準電圧端子の基準電圧が前記負荷が
電流／電圧変換した規定の電圧値と、第４のＦＥＴトラ
ンジスタのゲートと前記負荷側の電極間の電圧との和よ
りも小さく設定されている定電流駆動回路。 - 【請求項２】 前記高電位電源と前記低電位電源の間に
前記基準電圧源と直列に接続され、ゲートが第２のＦＥ
Ｔトランジスタのゲートと、第１スイッチング素子を介
して第１のＦＥＴトランジスタのゲートに接続されてい
る第１導電型の第５のＦＥＴトランジスタをさらに有す
る、請求項１記載の定電流駆動回路。 - 【請求項３】 前記基準電圧源が、ドレインとゲートが
互いに接続されたトランジスタと該トランジスタに直列
に接続された抵抗からなり、該トランジスタと該抵抗の
接続点を基準電圧端子とする、請求項１または２記載の
定電流駆動回路。 - 【請求項４】 前記基準電圧源が、ドレインとゲートが
互いに接続されたトランジスタと、該トランジスタと直
列に接続された第１の抵抗と、該トランジスタのソース
とドレイン間に互いに直列に接続された第２、第３の抵
抗からなり、第２と第３の抵抗の接続点を基準電圧源端
子とする、請求項１または２記載の定電流駆動回路。 - 【請求項５】 電流／電圧変換を行う負荷を定電流駆動
する定電流駆動回路であって、 高電位電源と低電位電源との間で前記負荷と直列に接続
された定流圧駆動用の第１導電型の第１のバイポーラト
ランジスタと、 前記負荷と並列に接続された容量と、 第１のスイッチング素子と、 第１のスイッチング素子を介して第１のバイポーラトラ
ンジスタとベース同志が接続され、ベースとコレクタが
接続され、第１のバイポーラトランジスタとカレントミ
ラー回路を構成する第１導電型の第２のバイポーラトラ
ンジスタと、 高電位電源と低電位電源との間で第２のバイポーラトラ
ンジスタに直列に接続され、ベースに入力信号が印加さ
れる第３のバイポーラトランジスタと、 第２のバイポーラトランジスタと第３のバイポーラトラ
ンジスタの間に接続された抵抗と、 第１のバイポーラトランジスタと並列に接続された、第
１の導電型と反対導電型の第２の導電型の第４のバイポ
ーラトランジスタと、 高電位電源と低電位電源の間に接続された基準電圧源
と、 第４のバイポーラトランジスタのベースと前記基準電圧
源の基準電圧端子の間に設けられ、第１のスイッチング
素子と同期して導通／遮断する第２のスイッチング素子
とを有し、 前記基準電圧源の基準電圧端子の基準電圧が前記負荷が
電流／電圧変換した規定の電圧値と、第４のバイポーラ
トランジスタのベースと前記負荷側の電極間の電圧との
和よりも小さく設定されている定電流駆動回路。 - 【請求項６】 前記高電位電源と前記低電位電源の間に
前記基準電圧源と直列に接続され、ベースが第２のバイ
ポーラトランジスタのベースと、第１スイッチング素子
を介して第１のバイポーラトランジスタのベースに接続
されている第１導電型の第５のバイポーラトランジスタ
をさらに有する、請求項５記載の定電流駆動回路。 - 【請求項７】 前記基準電圧源が、コレクタとベースが
互いに接続されたバイポーラトランジスタと該トランジ
スタに直列に接続された抵抗からなり、該トランジスタ
と該抵抗の接続を基準電圧端子とする、請求項５または
６記載の定電流駆動回路。 - 【請求項８】 前記基準電圧源が、コレクタとベースが
互いに接続されたバイポーラトランジスタと、該トラン
ジスタと直列に接続された第１の抵抗と、該トランジス
タのエミッタとコレクタ間に互いに直列に接続された第
２、第３の抵抗からなり、第２と第３の抵抗の接続点を
基準電圧源端子とする、請求項５または６記載の定電流
駆動回路。 - 【請求項９】 前記負荷が有機薄膜ＥＬ素子である、請
求項１から８のいずれかに記載の定電流駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10310848A JP3137095B2 (ja) | 1998-10-30 | 1998-10-30 | 定電流駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10310848A JP3137095B2 (ja) | 1998-10-30 | 1998-10-30 | 定電流駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000138572A true JP2000138572A (ja) | 2000-05-16 |
| JP3137095B2 JP3137095B2 (ja) | 2001-02-19 |
Family
ID=18010128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10310848A Expired - Lifetime JP3137095B2 (ja) | 1998-10-30 | 1998-10-30 | 定電流駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3137095B2 (ja) |
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