JP2000138348A - Semiconductor device - Google Patents
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- JP2000138348A JP2000138348A JP11235642A JP23564299A JP2000138348A JP 2000138348 A JP2000138348 A JP 2000138348A JP 11235642 A JP11235642 A JP 11235642A JP 23564299 A JP23564299 A JP 23564299A JP 2000138348 A JP2000138348 A JP 2000138348A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は半導体装置に係わ
り、特に基板に電源電位や、接地電位とは異なるバイア
ス電圧を印加する構成を備えたCMOS半導体装置に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a CMOS semiconductor device having a structure for applying a bias voltage different from a power supply potential or a ground potential to a substrate.
【0002】[0002]
【従来の技術】CMOS半導体装置では、高速動作を維
持しつつ消費電力を低減するために、閾値の低い電界効
果トランジスタにより集積回路を設計し、これを低電圧
で駆動する事が行われている。この場合、回路が全く動
作していない時の電流、いわゆる待機時リーク電流の削
減のため、あるいは、回路動作時でも、閾値のはらつき
を補償するために、基板あるいはウェル電源電位や接地
電位とは異なる基板バイアス電圧を印加する装置も存在
する。このような装置では、基板やウエル電位を与える
配線が、電源配線あるいは接地配線に接続されていな
い。このため、基板電位制御回路の動作が不十分である
電源投入時には、基板電位よりも電源電圧が高くなって
ラッチアップをおこす危険性がある。このような事態を
防止する手段として、電源投入から一定期間が経過する
までの間、基板を適当な電位に固定する、という手法が
用いられている。2. Description of the Related Art In a CMOS semiconductor device, in order to reduce power consumption while maintaining high-speed operation, an integrated circuit is designed using a field-effect transistor having a low threshold, and is driven at a low voltage. . In this case, in order to reduce the current when the circuit is not operating at all, that is, so-called standby leakage current, or to compensate for fluctuations in the threshold value even when the circuit is operating, the substrate or well power supply potential or the ground potential is used. Some devices apply different substrate bias voltages. In such an apparatus, the substrate or the wiring for providing the well potential is not connected to the power supply wiring or the ground wiring. For this reason, at the time of turning on the power where the operation of the substrate potential control circuit is insufficient, there is a risk that the power supply voltage becomes higher than the substrate potential and latch-up occurs. As a means for preventing such a situation, a technique of fixing the substrate at an appropriate potential until a certain period of time has elapsed since power-on is used.
【0003】[0003]
【発明が解決しようとする課題】しかし、後述するよう
に、複数の電源系統を有する場合、電源を投入した直後
にラッチアップを起こすという問題があった。従って、
本発明は、電源投入後においてラッチアップの発生を防
止することが可能な半導体装置を提供することを目的と
する。However, as described later, when a plurality of power supply systems are provided, there is a problem that latch-up occurs immediately after the power is turned on. Therefore,
An object of the present invention is to provide a semiconductor device capable of preventing occurrence of latch-up after power-on.
【0004】[0004]
【課題を解決するための手段】この発明による半導体装
置は、少なくとも2種類の電源あるいは接地電位のいず
れかをソースに印加されて動作する少なくとも1つのM
OSFETがそれぞれ異なる複数の半導体層に形成され
ている半導体装置であって、少なくとも前記電源のいず
れかが最初に投入されてから他の全ての電源が投入され
安定するまでの所定期間に、前記半導体層のそれぞれの
電位を前記半導体層の導電型に応じて、前記少なくとも
2種類の電源のうち最も高い電源電位あるいは接地電位
に固定する手段を含む電位制御部を備えることを特徴と
する。また、前記電位制御部には基板バイアス回路が含
まれ、前記基板バイアス回路は、前記MOSFETに与
えられるそれぞれの電源電位以上の第1の基板バイアス
電圧と、接地電位以下の第2の基板バイアス電圧とを発
生し、前記電位制御部は、前記所定期間経過後は、前記
半導体層のそれぞれの電位を前記半導体層の導電型に応
じて、前記第1の基板バイアス電圧または第2の基板バ
イアス電圧に固定する手段を含むことを特徴とする。前
記基板バイアス回路には、前記少なくとも2種類の電源
のうち最も高い電源電位が供給され、前記所定期間に
は、前記少なくとも2種類の電源のうち最も高い電源電
位が投入されてから他の全ての電源が投入されるまでの
期間が含まれる。A semiconductor device according to the present invention operates by applying at least one of at least two types of power supply or ground potential to a source.
A semiconductor device in which OSFETs are formed in a plurality of different semiconductor layers, respectively, wherein at least one of the power supplies is first turned on, and all other power supplies are turned on and a predetermined period of time from when the power supply is turned on is stable. A potential control unit including means for fixing the potential of each layer to the highest power supply potential or the ground potential of the at least two types of power supplies according to the conductivity type of the semiconductor layer. The potential control unit includes a substrate bias circuit, and the substrate bias circuit includes a first substrate bias voltage equal to or higher than a power supply potential applied to the MOSFET and a second substrate bias voltage equal to or lower than ground potential. And the potential control unit, after the lapse of the predetermined period, changes each potential of the semiconductor layer to the first substrate bias voltage or the second substrate bias voltage according to the conductivity type of the semiconductor layer. Characterized in that it includes means for fixing to The substrate bias circuit is supplied with the highest power supply potential of the at least two types of power supplies, and in the predetermined period, after the highest power supply potential of the at least two types of power supplies is turned on, all other power supplies are turned on. This includes a period until the power is turned on.
【0005】前記電位制御部には、前記所定期間を計測
するリセット回路が含まれ、前記リセット回路は、クロ
ックを出力する発振器と、前記電源のうち最初に投入さ
れてから前記クロックのカウントを開始し、カウント値
が最大値に到達したことを知らせる信号を出力するカウ
ンタと、前記所定期間が経過して、前記カウンタから前
記信号が入力されるとその出力が変化するデータ保持回
路とを有することを特徴とする。前記発振器には、イネ
ーブル端子が設けられており、前記データ保持回路の出
力が前記イネーブル端子に与えられることにより、前記
データ保持回路の出力が変化すると、前記クロックの出
力を停止することを特徴とする。前記発振器は、シュミ
ットトリガ機能付きインバータが奇数段接続されたリン
グオシレータを含む。前記電位制御部には、少なくとも
1つ以上のスイッチング素子が含まれ、前記リセット回
路は、前記所定期間の間は、前記スイッチング素子をオ
ンさせ、前記所定期間経過後は、前記スイッチング素子
をオフさせるような制御信号を生成することを特徴とす
る。また、この発明による半導体装置は、少なくとも2
種類の電源あるいは接地電位のいずれかをソースに印加
されて動作する少なくとも1つのMOSFETが形成さ
れた少なくとも1つ以上のN型半導体層および少なくと
も1つ以上のP型半導体層と、前記N型半導体層に印加
する前記MOSFETに与えられるそれぞれの電源電位
以上の第1の基板バイアス電圧と、前記P型半導体層に
印加する接地電位以下の第2の基板バイアス電圧を出力
する基板バイアス回路と、第1の制御電圧に応じて、前
記少なくとも2種類の電源のうち最も高い電源電位また
は前記第1の基板バイアス電位を前記N型半導体層に印
加する第1のスイッチング素子と、第2の制御電圧に応
じて、前記接地電位または前記第2の基板バイアス電位
を前記P型半導体層に印加する第2のスイッチング素子
と、前記第1および第2の制御電圧を生成するリセット
回路と、を備えることを特徴とする。The potential control section includes a reset circuit for measuring the predetermined period. The reset circuit includes an oscillator for outputting a clock, and starts counting the clock after the power is first turned on. A counter that outputs a signal indicating that the count value has reached a maximum value, and a data holding circuit that changes its output when the signal is input from the counter after the predetermined period has elapsed. It is characterized by. The oscillator is provided with an enable terminal, and the output of the data holding circuit is supplied to the enable terminal, so that when the output of the data holding circuit changes, the output of the clock is stopped. I do. The oscillator includes a ring oscillator to which an odd number of inverters with a Schmitt trigger function are connected. The potential control unit includes at least one or more switching elements, and the reset circuit turns on the switching elements during the predetermined period, and turns off the switching elements after the predetermined period has elapsed. It is characterized in that such a control signal is generated. Further, the semiconductor device according to the present invention has at least 2
At least one or more N-type semiconductor layers and at least one or more P-type semiconductor layers formed with at least one MOSFET that operates by applying any one of a power supply and a ground potential to a source; A substrate bias circuit that outputs a first substrate bias voltage equal to or higher than a respective power supply potential applied to the MOSFET applied to the layer, and a second substrate bias voltage equal to or lower than the ground potential applied to the P-type semiconductor layer; A first switching element for applying the highest power supply potential or the first substrate bias potential of the at least two types of power supplies to the N-type semiconductor layer in accordance with one control voltage; A second switching element for applying the ground potential or the second substrate bias potential to the P-type semiconductor layer, Characterized in that it comprises a reset circuit for generating a second control voltage.
【0006】前記リセット回路は、少なくとも前記電源
のいずれかが最初に投入されてから他の全ての電源が投
入され安定するるまでの期間を含む所定期間の間は、前
記最も高い電源電位が前記N型半導体層に印加され、前
記所定期間経過後は前記第1の基板バイアス電位が印加
されるように前記第1のスイッチング素子を制御する前
記第1の制御電圧、および、前記所定期間の間は前記接
地電位が前記P型半導体層に印加され、前記所定期間経
過後は前記第2の基板バイアス電位が印加されるように
前記第2のスイッチング素子を制御する第2の制御電圧
を生成することを特徴とする。前記リセット回路は、ク
ロックを出力する発振器と、前記電源のうち最初に投入
された電位が所定電位に到達してから前記クロックのカ
ウントを開始し、カウント値が最大値に到達したことを
知らせる信号を出力するカウンタと、前記所定期間が経
過して、前記カウンタから前記信号が入力されるとその
出力が変化するデータ保持回路とを有することを特徴と
する。[0006] The reset circuit is configured to maintain the highest power supply potential at least for a predetermined period including a period from when one of the power supplies is first turned on to when all other power supplies are turned on and the power supply is stabilized. The first control voltage applied to the N-type semiconductor layer and controlling the first switching element so that the first substrate bias potential is applied after the lapse of the predetermined period; and during the predetermined period. Generates a second control voltage for controlling the second switching element such that the ground potential is applied to the P-type semiconductor layer, and after the lapse of the predetermined period, the second substrate bias potential is applied. It is characterized by the following. The reset circuit includes an oscillator that outputs a clock and a signal that indicates that the count value has reached a maximum value after the clock that starts counting after the first applied potential of the power supply reaches a predetermined potential. And a data holding circuit whose output changes when the signal is input from the counter after the predetermined period has elapsed.
【0007】[0007]
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態について説明する。ここで、図15に示さ
れるような回路構成を備える装置を想定する。基板バイ
アス回路1は、電源電圧VDD2を供給されて基板バイア
ス電圧を発生する。内部回路INCKT1に存在する複
数の素子(インバータ)IN100、IN101は、基
板バイアス回路1が発生した基板バイアス電圧をその基
板に印加される。ところが、素子IN100と素子IN
101とは、供給される電源が異なっており、素子IN
101は基板バイアス回路1に供給される電源電圧VDD
2とは異なる電源電圧VDD1を供給されて動作する。こ
のように別電源を用いる理由は、内部回路では、消費電
力低減のためにできるだけ低い電源電圧を使いたいのに
対し、基板バイアス回路では、閾値を十分変動させるの
に必要な基板バイアス電圧を発生できるように、できる
だけ高い電源電圧を使いたいという要望があるからであ
る。従って、ここでVDD1<VDD2となっている。な
お、現在の集積回路では、内部回路の動作電圧よりも、
チップ外部に設けられた周辺装置との間でインタフェー
スを行うインタフェース回路の動作電圧の方が高くなっ
ているのが通常である。例えば、基板バイアス回路の電
源として、このインターフェース回路用の電源を利用す
れば、基板バイアス回路用に特別の電源を用意する必要
はない。Embodiments of the present invention will be described below with reference to the drawings. Here, an apparatus having a circuit configuration as shown in FIG. 15 is assumed. The substrate bias circuit 1 is supplied with the power supply voltage VDD2 and generates a substrate bias voltage. A plurality of elements (inverters) IN100 and IN101 present in the internal circuit INCKT1 apply the substrate bias voltage generated by the substrate bias circuit 1 to the substrate. However, the device IN100 and the device IN
101 is different from the power supply to be supplied.
101 is a power supply voltage VDD supplied to the substrate bias circuit 1
2 operates by being supplied with a power supply voltage VDD1 different from the power supply voltage VDD1. The reason for using a separate power supply in this way is that the internal circuit wants to use a power supply voltage that is as low as possible to reduce power consumption, while the substrate bias circuit generates the substrate bias voltage required to sufficiently change the threshold. This is because there is a demand to use as high a power supply voltage as possible. Therefore, here, VDD1 <VDD2. In the current integrated circuit, the operating voltage of the internal circuit is
Normally, the operating voltage of an interface circuit that interfaces with a peripheral device provided outside the chip is higher. For example, if a power supply for the interface circuit is used as a power supply for the substrate bias circuit, it is not necessary to prepare a special power supply for the substrate bias circuit.
【0008】さて、このような集積回路で、電源VDD1
の方が電源VDD2よりも先に投入されると、内部回路の
基板電位が浮遊電位のままとなり、ラッチアップを起こ
す。図15に示された内部回路INCKT1では、電源
VDD2が電源VDD1よりも後から投入されると、素子I
N101がラッチアップを起こす。このようなラッチア
ップの発生を防止するには、電源VDD1と電源VDD2と
を同時あるいは電源VDD1の方をやや遅れて投入する必
要がある。しかし、図16に示すように、二つの電源を
投入する際には、それぞれの投入のタイミングに時間差
τdが生じるのが普通であり、その値は通常数十μsecオ
ーダになる場合もある。従来の装置では、ラッチアップ
防止の手法として、一方の電源(VDD2)を投入してか
ら、容量・抵抗回路によりもたらされるCR時定数で決
定される一定期間が経過するまでの間、基板を適当な電
位に固定するという手法が用いられていた。しかし、C
R時定数によって数十μsecオーダより長い遅延時間を
生成するためには、きわめて大きな容量と抵抗とが必要
となる。よって、同一の半導体基板上にこのようなCR
回路を作成することは、チップ面積上ほぼ不可能であっ
た。Now, in such an integrated circuit, the power supply VDD1
Is turned on before the power supply VDD2, the substrate potential of the internal circuit remains at the floating potential, and latch-up occurs. In the internal circuit INCKT1 shown in FIG. 15, when the power supply VDD2 is turned on after the power supply VDD1, the element I
N101 causes latch-up. In order to prevent such latch-up from occurring, it is necessary to turn on the power supply VDD1 and the power supply VDD2 simultaneously or with a slight delay from the power supply VDD1. However, as shown in FIG. 16, when two power supplies are turned on, a time difference τd usually occurs between the timings of turning on the two power supplies, and the value may be on the order of several tens μsec. In the conventional device, as a method of preventing latch-up, the substrate is appropriately applied from the time when one power supply (VDD2) is turned on until a certain period determined by the CR time constant provided by the capacitance / resistance circuit elapses. A technique of fixing the potential to a certain level has been used. But C
In order to generate a delay time longer than the order of several tens of microseconds by the R time constant, an extremely large capacitance and resistance are required. Therefore, such a CR is formed on the same semiconductor substrate.
Creating a circuit was almost impossible due to chip area.
【0009】そこで、以下に述べる本発明の実施の形態
は、電源投入時におけるラッチアップ防止のために、基
板を所定期間、基板バイアス電圧以外の適当な電位(例
えば電源電位や接地電位)に固定する場合において、第
1の電源が投入されてから他の全ての電源が投入される
までに必要な時間を含む充分に長い期間、基板を適当な
電位に固定する構成を備えている。以下、本発明の第1
〜第7の実施の形態について図面を参照して説明する。
本発明の第1の実施の形態による半導体装置は、図1に
示されるような構成を備えている。Nウエル11にPチ
ャネル形MOSトランジスタPTrが形成され、Pウエ
ル12にNチャネル形MOSトランジスタNTrが形成
されている。これらのトランジスタPTr、NTrによ
って、この装置の内部回路が構成されている。そして、
PチャネルトランジスタPTrと、Nチャネルトランジ
スタNTrとは相互に接続されており、これによってC
MOS論理素子が構成されている。ここで、Nウエル1
1には、PまたはN型半導体基板の表面に形成されたN
型ウエル、あるいはN型半導体基板の表面部分が含ま
れ、Pウエル12には、P又はN型半導体基板の表面に
形成されたP型ウエル、あるいはP型半導体基板の表面
部分が含まれる。Therefore, in the embodiment of the present invention described below, the substrate is fixed to an appropriate potential other than the substrate bias voltage (for example, a power supply potential or a ground potential) for a predetermined period in order to prevent latch-up at power-on. In such a case, a structure is provided in which the substrate is fixed at an appropriate potential for a sufficiently long time including a time required from when the first power is turned on to when all other powers are turned on. Hereinafter, the first of the present invention.
The seventh to seventh embodiments will be described with reference to the drawings.
The semiconductor device according to the first embodiment of the present invention has a configuration as shown in FIG. A P-channel MOS transistor PTr is formed in the N-well 11, and an N-channel MOS transistor NTr is formed in the P-well 12. The transistors PTr and NTr form an internal circuit of the device. And
The P-channel transistor PTr and the N-channel transistor NTr are connected to each other.
A MOS logic element is configured. Here, N well 1
1 has N or N formed on the surface of a P or N type semiconductor substrate.
The P-well 12 includes a P-type well formed on the surface of the P-type or N-type semiconductor substrate or a surface portion of the P-type semiconductor substrate.
【0010】Nウエル11が接続されたノードn5と、
基板バイアス回路13の基板バイアス電圧Vsub1を出力
する一方の出力端子とは、ダイオードD1により接続さ
れている。Pウエル12が接続されたノードn6と、基
板バイアス回路13の基板バイアス電圧Vsub2を出力す
る他方の出力端子とは、ダイオードD2により接続され
ている。さらに、電源電圧VDD2端子とノードn5との
間に、Pチャネル形MOSトランジスタMP1のソー
ス、ドレインが接続され、そのゲートはノードn3を介
して基板バイアス回路13のVsub1を出力する端子に接
続されている。接地電圧VSS端子とノードn6との間
に、Nチャネル形MOSトランジスタMN1のソース、
ドレインが接続され、そのゲートはノードn4を介して
基板バイアス回路13のVsub2を出力する端子に接続さ
れている。ノードn3と接地電圧VSS端子との間に、N
チャネル形MOSトランジスタMN2のドレイン、ソー
スが接続され、ゲートがノードn1を介してリセット回
路14の一方の出力端子に接続されている。ノードn4
と電源電圧VDD2端子との間に、Pチャネル形MOSト
ランジスタMP2のドレイン、ソースが接続され、ゲー
トがノードn2を介してリセット回路14の他方の出力
端子に接続されている。A node n5 to which the N well 11 is connected;
One output terminal of the substrate bias circuit 13 that outputs the substrate bias voltage Vsub1 is connected by a diode D1. The node n6 to which the P well 12 is connected and the other output terminal of the substrate bias circuit 13 that outputs the substrate bias voltage Vsub2 are connected by a diode D2. Further, the source and drain of the P-channel MOS transistor MP1 are connected between the power supply voltage VDD2 terminal and the node n5, and the gate thereof is connected to the terminal for outputting Vsub1 of the substrate bias circuit 13 via the node n3. I have. The source of the N-channel MOS transistor MN1 is connected between the ground voltage VSS terminal and the node n6.
The drain is connected, and the gate is connected to the terminal for outputting Vsub2 of the substrate bias circuit 13 via the node n4. N is connected between the node n3 and the ground voltage VSS terminal.
The drain and source of the channel type MOS transistor MN2 are connected, and the gate is connected to one output terminal of the reset circuit 14 via the node n1. Node n4
The drain and source of the P-channel MOS transistor MP2 are connected between the power supply voltage VDD2 terminal and the gate, and the gate is connected to the other output terminal of the reset circuit 14 via the node n2.
【0011】ここで、基板バイアス回路13、リセット
回路14、トランジスタMP1、トランジスタMP2に
は、電源電圧VDD2が供給される。しかし、内部回路の
一部の素子を構成するトランジスタPTrには、電源電
圧VDD1が供給される。ここで、VDD1<VDD2の関係
が成立するものとする。基板バイアス回路13は、Nウ
エル11及びPウエル12のそれぞれの基板に印加する
基板バイアス電圧を発生するものである。電源VDD2が
投入され、電源電圧VDD2が安定して動作状態になる
と、Nウエル11用に電源電圧VDD2よりも高い基板バ
イアス電圧Vsub1を発生し、Pウエル12用に接地電圧
VSSよりも低い基板バイアス電圧Vsub2を発生する。リ
セット回路14は、電源VDD2が投入されてから残りの
電源VDD1が投入されるまでの期間、望ましくは、電源
VDD2、VDD1が順に投入されてから、両方の電位と、
基板バイアス回路13の出力とが安定するまでに至る期
間を含んだ所定期間Tが経過するまでの間、出力ノード
n1に電源電圧VDD2を出力し、出力ノードn2には接
地電圧VSSを出力する。所定期間Tが経過した後は、出
力を反転させて、ノードn1に接地電圧VSS、ノードn
2に電源電圧VDD2を出力する。Here, a power supply voltage VDD2 is supplied to the substrate bias circuit 13, the reset circuit 14, the transistor MP1, and the transistor MP2. However, the power supply voltage VDD1 is supplied to the transistor PTr that forms a part of the internal circuit. Here, it is assumed that the relationship of VDD1 <VDD2 holds. The substrate bias circuit 13 generates a substrate bias voltage to be applied to each substrate of the N well 11 and the P well 12. When the power supply VDD2 is turned on and the power supply voltage VDD2 is stably operated, a substrate bias voltage Vsub1 higher than the power supply voltage VDD2 is generated for the N well 11, and a substrate bias voltage lower than the ground voltage VSS for the P well 12 is generated. A voltage Vsub2 is generated. The reset circuit 14 performs a period from when the power supply VDD2 is turned on to when the remaining power supply VDD1 is turned on, preferably, after the power supplies VDD2 and VDD1 are turned on in order, both potentials and
The power supply voltage VDD2 is output to the output node n1 and the ground voltage VSS is output to the output node n2 until a predetermined period T including a period until the output of the substrate bias circuit 13 becomes stable elapses. After a lapse of a predetermined period T, the output is inverted and the ground voltage VSS and the node n
2 is supplied with the power supply voltage VDD2.
【0012】次に、この第1の実施の形態におけるリセ
ット回路の具体的な構成のー例について説明する。ここ
で、図16を用いて上述したように、二種類の電源VDD
1、VDD2を用いているため、ラッチアップを起こすこ
とがないように、それぞれの電源VDD1、VDD2を投入
するタイミングには制約を設ける必要がある。ラッチア
ップが発生しないようにするために、電源VDD2を投入
してから時間τdが経過した後に電源VDD1を投入する
必要があるとした場合、0<τd<Tなる条件を満たす
Tを導入する。このTは、本半導体装置における定格と
して決められている定数である。しかし、あまり短く設
定すると電源系の設計が難しくなるので、数十μsec程
度以上、例えばT=100μsecというように設定して
もよい。さて、Nウエル11、Pウエル12の基板電
位、即ちノードn5、n6の電位は、上述したように、
基板バイアス回路13あるいはトランジスタMN1、M
P1によって制御される。基板バイアス回路13は、ト
ランジスタMN1、MP1M、MN2、MP2がオフ状
態の時には、Nウエル1とノードn3とには電源電圧V
DD1よりも高い基板バイアス電圧Vsub1を、Pウエル1
2及びノードn4には接地電位Vssよりも低い基板バイ
アス電圧Vsub2を供給する。しかし、トランジスタMN
1、MP1、MN2、MP2がオン状態のときは、基板
バイアス回路13が発生する基板バイアス電圧にかかわ
らず、Nウエル11とノードn4とは電源電位VDD2に
固定され、Pウエル12とノードn3とは接地電位Vss
に固定される必要がある。すなわち、これらのトランジ
スタによる制御の方が基板バイアス回路13の出力より
も優先されるように、それぞれのトランジスタサイズを
選んでおくものとする。Next, an example of a specific configuration of the reset circuit according to the first embodiment will be described. Here, as described above with reference to FIG.
1. Since VDD2 is used, it is necessary to set restrictions on the timing of turning on the respective power supplies VDD1 and VDD2 so as not to cause latch-up. In order to prevent the latch-up from occurring, if it is necessary to turn on the power supply VDD1 after a lapse of time τd after turning on the power supply VDD2, a T that satisfies the condition of 0 <τd <T is introduced. This T is a constant determined as a rating in the present semiconductor device. However, if it is set too short, it becomes difficult to design the power supply system. Therefore, it may be set to about several tens of μsec or more, for example, T = 100 μsec. Now, the substrate potentials of the N well 11 and the P well 12, that is, the potentials of the nodes n5 and n6 are, as described above,
Substrate bias circuit 13 or transistors MN1, MN
Controlled by P1. When the transistors MN1, MP1M, MN2, and MP2 are off, the substrate bias circuit 13 supplies the power supply voltage V to the N well 1 and the node n3.
Substrate bias voltage Vsub1 higher than DD1 is applied to P well 1
2 and a node n4 are supplied with a substrate bias voltage Vsub2 lower than the ground potential Vss. However, the transistor MN
1, when MP1, MN2, and MP2 are in the ON state, the N well 11 and the node n4 are fixed to the power supply potential VDD2, and the P well 12 and the node n3 are connected regardless of the substrate bias voltage generated by the substrate bias circuit 13. Is the ground potential Vss
Need to be fixed to That is, each transistor size is selected so that control by these transistors has priority over the output of the substrate bias circuit 13.
【0013】また、ダイオードD1、D2は、トランジ
スタMN2、MP2がオフで、基板バイアス回路13の
出力した基板バイアス電圧がウエル11、12に印加さ
れている場合に、トランジスタMP1、MN1が完全に
オフ状態となるように、ゲートとソースとの間に必要な
電位差を与えるものである。次に、図2を参照して、リ
セット回路14の内部の詳細な構成及び動作について説
明する。このリセット回路14は、電源投入時から所定
期間Tに渡って、ウエル11、12を電源電圧VDD2又
は接地電圧Vssに固定するための信号(図1におけるノ
ードn1及びn2の電位)を提供するものである。ここ
で、本実施の形態によるリセット回路14の特徴は、所
定期間Tを決定するのに、抵抗と容量によりもたらされ
るCR時定数ではなく、発振器21と、その出力クロッ
クをカウントするカウンタ22とを用いている点にあ
る。これにより、オンチップの容量と抵抗より提供され
るCR時定数では実現不可能な長い期間Tに渡って、ウ
エル11を電源電位VDD2に、ウエル12を接地電位V
ssに固定することができる。従来のようにCR時定数を
用いた場合には、10μsec程度の時間を決定するの
は、チップ面積上不可能であった。しかし、本実施の形
態のリセット回路14では、発振器21の周波数とカウ
ンタ22の段数を適切に設計することにより、msecオー
ダの期間Tも実現することができる。ここで、図2に示
された抵抗Rと容量Cは、時定数RCを設定するために
用いられているのではなく、カウンタ22やフリップフ
ロップFFを初期化する信号を生成するためだけに使用
される。また、リセット回路14に含まれる全ての素子
は、電源電圧VDD2を供給されて動作する。When the transistors MN2 and MP2 are off and the substrate bias voltage output from the substrate bias circuit 13 is applied to the wells 11 and 12, the diodes D1 and D2 turn off the transistors MP1 and MN1 completely. A necessary potential difference is applied between the gate and the source so as to be in a state. Next, a detailed configuration and operation inside the reset circuit 14 will be described with reference to FIG. The reset circuit 14 provides a signal (potential of the nodes n1 and n2 in FIG. 1) for fixing the wells 11 and 12 to the power supply voltage VDD2 or the ground voltage Vss for a predetermined period T from the time of turning on the power. It is. Here, the feature of the reset circuit 14 according to the present embodiment is that the oscillator 21 and the counter 22 for counting its output clock are used for determining the predetermined period T instead of the CR time constant provided by the resistor and the capacitor. The point is that it is used. As a result, the well 11 is connected to the power supply potential VDD2 and the well 12 is connected to the ground potential V for a long period T that cannot be realized by the CR time constant provided by the on-chip capacitance and resistance.
Can be fixed to ss. When a CR time constant is used as in the related art, it is impossible to determine a time of about 10 μsec due to the chip area. However, in the reset circuit 14 of the present embodiment, by appropriately designing the frequency of the oscillator 21 and the number of stages of the counter 22, a period T on the order of msec can be realized. Here, the resistor R and the capacitor C shown in FIG. 2 are not used for setting the time constant RC, but are used only for generating a signal for initializing the counter 22 and the flip-flop FF. Is done. All the elements included in the reset circuit 14 operate by being supplied with the power supply voltage VDD2.
【0014】このリセット回路は、抵抗R、容量C、イ
ンバータIN1〜IN4、発振器21、カウンタ22、
D型フリップフロップFFを有する。ここで、出力1は
図1に示されたノードn1を介してトランジスタMN2
のゲートに接続され、出力2は図1のノードn2を介し
てトランジスタMP2のゲートに接続されている。電源
電圧VDD2端子と接地電圧VSS端子との間が抵抗Rと容
量Cとで分割されており、この分割するノードnr1の
信号が2段のインバータIN1及びIN2によって増幅
されて出力ノードnr2から出力される。出力されたこ
の信号はカウンタ回路22のリセット端子に入力され、
さらにフリップフロップFFのリセット端子Rに入力さ
れる。カウンタ22はサイクリック型カウンタで、発振
器21からパルスを入力されると0から順次カウントア
ップしていき、N(Nは1以上の整数)まで到達すると
カウント値を0に戻し、再びカウントアップしていく。
そして、カウント値がNに到達した時のみ電源電圧VDD
2に対応する論理「1」のパルスを出力する。このよう
なカウンタ22と発振器21との組み合わせにより、発
振器21の出力クロックのNサイクル毎にパルスが発生
されることになる。This reset circuit includes a resistor R, a capacitor C, inverters IN1 to IN4, an oscillator 21, a counter 22,
It has a D-type flip-flop FF. Here, the output 1 is connected to the transistor MN2 via the node n1 shown in FIG.
The output 2 is connected to the gate of the transistor MP2 via the node n2 in FIG. The power supply voltage VDD2 terminal and the ground voltage VSS terminal are divided by a resistor R and a capacitor C. The signal of the node nr1 to be divided is amplified by the two-stage inverters IN1 and IN2 and output from the output node nr2. You. This output signal is input to the reset terminal of the counter circuit 22,
Further, it is input to the reset terminal R of the flip-flop FF. The counter 22 is a cyclic counter. When a pulse is input from the oscillator 21, the counter 22 sequentially counts up from 0, and when it reaches N (N is an integer of 1 or more), returns the count value to 0 and counts up again. To go.
Then, only when the count value reaches N, the power supply voltage VDD
A pulse of logic "1" corresponding to 2 is output. By such a combination of the counter 22 and the oscillator 21, a pulse is generated every N cycles of the output clock of the oscillator 21.
【0015】フリップフロップFFには、出力2の電圧
が記憶されている。電源VDD2が投入された直後は、ノ
ードnr2の電位が接地電圧VSSである。この電位をリ
セット端子Rに入力されてリセットがかかった状態にな
り、接地電圧VSSに対応する論理「0」データが保持さ
れる。これにより、フリップフロップFFの出力Qは論
理「0」になり、リセット回路の出力1は論理「1」、
出力2は論理「0」になる。このリセット回路14を含
めた本実施の形態の動作について、電源電位、出力波形
のタイムチャートである図3を用いて説明する。先ず、
電源VDD2が投入される前の段階では、図2に示された
全ての素子の容量電荷は放電されており、ノードnr1
の電位は接地電圧VSSである。ノードnr1は電源電圧
VDD2よりもやや遅れて立ち上がる。このノードnr1
の電位を2段のインバータIN1及びIN2で増幅する
と、ノードnr2の電位は、電源電圧VDD2が安定した
時点でも、しばらくの間は接地電圧VSSにあり、その後
急激に立ち上がって電源電圧VDD2に到達する。ノード
nr1の電位が接地電圧VSSにある間、カウンタ22及
びフリップフロップFFが共にリセットされ、それぞれ
の内部データは論理「0」になる。この結果、リセット
回路14の出力1は論理「1」、出力2は論理「0」に
なっている。The output 2 voltage is stored in the flip-flop FF. Immediately after the power supply VDD2 is turned on, the potential of the node nr2 is the ground voltage VSS. This potential is input to the reset terminal R to be in a reset state, and logic "0" data corresponding to the ground voltage VSS is held. As a result, the output Q of the flip-flop FF becomes logic “0”, and the output 1 of the reset circuit becomes logic “1”.
Output 2 goes to logic "0". The operation of this embodiment including the reset circuit 14 will be described with reference to FIG. 3 which is a time chart of a power supply potential and an output waveform. First,
At the stage before the power supply VDD2 is turned on, the capacitance charges of all the elements shown in FIG.
Is the ground voltage VSS. The node nr1 rises slightly later than the power supply voltage VDD2. This node nr1
Is amplified by the two-stage inverters IN1 and IN2, the potential of the node nr2 remains at the ground voltage VSS for a while, even when the power supply voltage VDD2 is stabilized, and then rises rapidly to reach the power supply voltage VDD2. . While the potential of the node nr1 is at the ground voltage VSS, both the counter 22 and the flip-flop FF are reset, and the respective internal data becomes logic "0". As a result, the output 1 of the reset circuit 14 has a logic “1” and the output 2 has a logic “0”.
【0016】ノードnr2の電位が立ち上がると、カウ
ンタ22が発振器21から与えられたクロックに同期し
てカウントアップを開始し、カウント値がNに到達する
と、カウンタ22の出力ノードnr4から論理「1」の
パルスが出力される。出力ノードnr4からパルスが出
力されると、フリップフロップFFのクロック端子にこ
のパルスが入力されて、内部データが論理「1」に書き
替わる。これにより、フリップフロップFFの出力Qは
論理「1」となり、出力1が論理「0」、出力2が論理
「1」に反転する。カウンタ22の出力は、(N+1)
個目のパルスにより、再び「0」になり、パルスをN個
カウントするごとに「1」を出力する。しかし、フリッ
プフロップFFの入力端子Dは電源電圧VDD2に固定さ
れている。よって、カウンタ22の出力電圧のいかにか
かわらず、フリップフロップFFに保存されているデー
タはその後変化しない。従って、出力1の電位は、電源
投入直後には「1」であり、所定時間Tが経過した後は
「0」になり、そのまま変化しない。また、出力2の電
位は、電源VDD2投入直後には「0」であり、所定時間
Tが経過した後には「1」になり、そのまま変化しな
い。このような出力1及び2を、トランジスタMN2、
MP2のゲート電圧として用いると、電源VDD2投入直
後にはこれらのトランジスタMN2、MP2はオンす
る。これに従って、トランジスタMN1、MP1もオン
する。所定時間Tが経過すると、トランジスタMN1、
MN2、MP1、MP2は全てオフし、その後もオフ状
態を維持する。従って、ウエル11の電位は、電源VDD
2投入直後は電源電位VDD2に固定され、ウエル12の
電位は接地電位Vssに固定され、所定時間Tが経過した
後は基板バイアス回路13が発生する基板バイアス電圧
Vsub1、Vsub2を印加される。When the potential of the node nr2 rises, the counter 22 starts counting up in synchronization with the clock given from the oscillator 21, and when the count value reaches N, the logic "1" is output from the output node nr4 of the counter 22. Is output. When a pulse is output from the output node nr4, this pulse is input to the clock terminal of the flip-flop FF, and the internal data is rewritten to logic "1". As a result, the output Q of the flip-flop FF becomes logic “1”, the output 1 is inverted to logic “0”, and the output 2 is inverted to logic “1”. The output of the counter 22 is (N + 1)
It becomes "0" again by the pulse, and outputs "1" every time N pulses are counted. However, the input terminal D of the flip-flop FF is fixed to the power supply voltage VDD2. Therefore, regardless of the output voltage of the counter 22, the data stored in the flip-flop FF does not change thereafter. Therefore, the potential of the output 1 is “1” immediately after the power is turned on, becomes “0” after a predetermined time T has elapsed, and does not change as it is. The potential of the output 2 is "0" immediately after the power supply VDD2 is turned on, and becomes "1" after a predetermined time T has elapsed, and does not change as it is. Such outputs 1 and 2 are connected to transistors MN2,
When used as the gate voltage of MP2, these transistors MN2 and MP2 are turned on immediately after the power supply VDD2 is turned on. Accordingly, the transistors MN1 and MP1 are also turned on. When the predetermined time T has elapsed, the transistors MN1,
MN2, MP1, and MP2 are all turned off, and thereafter remain off. Therefore, the potential of the well 11 is equal to the power supply VDD.
Immediately after turning on 2, the power supply potential VDD2 is fixed, the potential of the well 12 is fixed to the ground potential Vss, and after a predetermined time T has elapsed, the substrate bias voltages Vsub1 and Vsub2 generated by the substrate bias circuit 13 are applied.
【0017】上述したように、電源VDD2投入直後は、
電源電位VDD2が安定しないので、基板電位発生回路1
3が安定して動作することができない。また、電源VDD
2を投入してから一定の期間τdが経過する前に電源VD
D1が投入されると、ラッチアップが発生するおそれが
ある。しかし、本実施の形態によれば、電源VDD2投入
から期間τdを包括する所定期間Tが経過するまでの間
は、トランジスタMP1及びMN1をリセット回路14
により制御し、Nウエル11を電源電位VDD2に固定
し、Pウエル12を接地電位Vssに固定する。これによ
り、ウエルの電位が浮遊状態にならず、ラッチアップを
防止することができる。次に、上記第1の実施の形態に
おいて、リセット回路14の構成のみが図2に示された
ものと異なるものを、本発明の第2〜第6の実施の形態
として以下に説明する。尚、リセット回路14以外の部
分は、図1に示されたものと同一であり、説明を省略す
る。図4に、第2の実施の形態による半導体装置におけ
るリセット回路の構成を示す。本実施の形態によるリセ
ット回路では、上記第1の実施の形態によるリセット回
路におけるD形フリップフロップFFの替わりに、2つ
のNANDゲートNA1及びNA2で構成したRSフリ
ップフロップを用いている。As described above, immediately after the power supply VDD2 is turned on,
Since the power supply potential VDD2 is not stable, the substrate potential generation circuit 1
3 cannot operate stably. In addition, power supply VDD
2 before power supply VD
When D1 is turned on, latch-up may occur. However, according to the present embodiment, the transistors MP1 and MN1 are reset by the reset circuit 14 until the predetermined period T including the period τd elapses after the power supply VDD2 is turned on.
The N well 11 is fixed to the power supply potential VDD2, and the P well 12 is fixed to the ground potential Vss. As a result, the well potential does not float and latch-up can be prevented. Next, only the configuration of the reset circuit 14 in the first embodiment that is different from that shown in FIG. 2 will be described below as second to sixth embodiments of the present invention. Note that parts other than the reset circuit 14 are the same as those shown in FIG. 1, and a description thereof will be omitted. FIG. 4 shows a configuration of a reset circuit in a semiconductor device according to the second embodiment. In the reset circuit according to this embodiment, an RS flip-flop including two NAND gates NA1 and NA2 is used instead of the D-type flip-flop FF in the reset circuit according to the first embodiment.
【0018】カウンタ22は、上記第1の実施の形態に
おけるものと同様に、Nまでカウントするサイクリック
なカウンタである。すなわち、0から順次カウントアッ
プしていき、Nまでカウントすると次は0に戻り、再び
カウントアップしていく。リセット入力が「0」の時
は、カウンタ22の内部データは「0」、出力が「1」
にリセットされたままでカウントアップしない。リセッ
ト入力が「1」になると、発振器21の出力するクロッ
クに同期してカウントアップを始める。カウンタ22の
出力は、その内部データがカウントアップされて最大値
Nになった時のみ「0」を出力し、それ以外の時は電源
電位VDD2を出力する。つまり、発振器21の出力クロ
ックのNサイクル毎に、負のパルスを発生する。図5
に、電源電圧や出力波形のタイムチャートを示す。電源
電位VDD2と接地電位Vssとの間を、抵抗Rと容量Cと
で分割した点がノードnr1の電位となる。このノード
nr1の信号は、2段のインバータIN1及びIN2で
増幅されて、ノードnr2の電位に到達し、カウンタ2
2とRSフリップフロップのリセット端子に入力され
る。電源VDD2投入直後は、ノードnr2が「0」、ノ
ードnr4が「1」となっている。よって、RSフリッ
プフロップの出力1は「1」、出力2は「0」になって
いる。The counter 22 is a cyclic counter that counts up to N, as in the first embodiment. That is, it counts up sequentially from 0, and after counting up to N, it returns to 0 and counts up again. When the reset input is "0", the internal data of the counter 22 is "0" and the output is "1".
Do not count up while resetting. When the reset input becomes “1”, counting up starts in synchronization with the clock output from the oscillator 21. The output of the counter 22 outputs "0" only when the internal data is counted up and reaches the maximum value N, and otherwise outputs the power supply potential VDD2. That is, a negative pulse is generated every N cycles of the output clock of the oscillator 21. FIG.
Fig. 2 shows a time chart of the power supply voltage and the output waveform. A point between the power supply potential VDD2 and the ground potential Vss divided by the resistor R and the capacitor C becomes the potential of the node nr1. The signal at the node nr1 is amplified by the two-stage inverters IN1 and IN2 and reaches the potential at the node nr2.
2 and the reset terminal of the RS flip-flop. Immediately after the power supply VDD2 is turned on, the node nr2 is "0" and the node nr4 is "1". Therefore, the output 1 of the RS flip-flop is “1” and the output 2 is “0”.
【0019】その後、ノードnr2の電位が高くなる
と、RSフリップフロップは出力1が「1」、出力2が
「0」という状態を維持する。また、カウンタ22はリ
セット状態から解除されて、カウントを始める。N個目
のパルスをカウントした時にカウンタ22の出力ノード
nr4は「0」から「1」に変化する。よって、RSフ
リップフロップの出力1は「0」、出力2は「1」に遷
移する。カウンタ22の出力は、(N+1)個目のパル
スにより再び「1」になり、パルスをN個カウントする
ごとに「0」を出力する。しかし、RSフリップフロッ
プの状態は変化しない。よって、カウンタ22の出力電
圧によらず、RSフリップフロップに保存されているデ
ータはその後変化しない。従って、出力1の電位は、電
源VDD2投入直後には「1」であり、所定時間Tが経過
した後は「0」になり、そのまま変化しない。また、出
力2の電位は、電源VDD2投入直後には「0」であり、
所定時間Tが経過した後に「1」になりそのまま変化し
ない。これらの出力1、2を、図1に示されたトランジ
スタMN2、MP2のゲート電圧として使用すると、電
源投入直後にはトランジスタMN2、MP2はオンし、
トランジスタMN1、MP1もオンする。所定時間Tが
経過すると、トランジスタMN1、MN2、MP1、M
P2は全てオフし、その後オフ状態を維持する。Thereafter, when the potential of the node nr2 rises, the RS flip-flop maintains the state where the output 1 is "1" and the output 2 is "0". The counter 22 is released from the reset state and starts counting. When the N-th pulse is counted, the output node nr4 of the counter 22 changes from “0” to “1”. Therefore, the output 1 of the RS flip-flop changes to “0” and the output 2 changes to “1”. The output of the counter 22 becomes “1” again by the (N + 1) th pulse, and outputs “0” every time N pulses are counted. However, the state of the RS flip-flop does not change. Therefore, the data stored in the RS flip-flop does not change thereafter regardless of the output voltage of the counter 22. Therefore, the potential of the output 1 is "1" immediately after the power supply VDD2 is turned on, becomes "0" after a predetermined time T has elapsed, and does not change as it is. The potential of the output 2 is “0” immediately after the power supply VDD2 is turned on.
It becomes "1" after the elapse of the predetermined time T, and does not change as it is. When these outputs 1 and 2 are used as the gate voltages of the transistors MN2 and MP2 shown in FIG. 1, the transistors MN2 and MP2 are turned on immediately after the power is turned on.
The transistors MN1 and MP1 are also turned on. When the predetermined time T has elapsed, the transistors MN1, MN2, MP1, M
P2 is all turned off, and thereafter maintains the off state.
【0020】上述したように、第1、第2の実施の形態
によれば、基板電位は電源投入直後は電源電位VDD2、
接地電位Vssに固定され、所定時間Tが経過した後は基
板バイアス回路13が発生する基板バイアス電圧がダイ
オードD1、D2を介して与えられる。このとき、トラ
ンジスタMP1のゲートにはNウエル11よりもダイオ
ードD1の順方向電圧分だけ高い電圧が印加され、トラ
ンジスタMN1のゲートにはPウエル12よりもダイオ
ードD2の順方向分だけ低い電圧が印加される。これに
より、両トランジスタMP1、MN1ともオフ状態を維
持する。以上の第1、第2の実施の形態では、いずれも
所定時間Tが経過した後も、発振器21ならびにカウン
タ22が動作し続ける。元来、基板バイアス回路を用い
る装置では、基板バイアス電位を基板に印加することに
より、半導体装置に電源が通電されてはいるが、動作停
止状態にある場合のリーク電流を低減することを想定し
ている。従って、必要な期間だけ発振器21とカウンタ
22とを動作させると、リーク電流低減効果がより大き
くなる。以下の第3〜第6の実施の形態は、このような
点を考慮し、所定時間Tが経過した後はリセット状態を
解除するとともに、所定時間Tを決定するために用いた
発振器21の発振動作を停止させることによって、無駄
な電力消費を抑制するように構成されている。As described above, according to the first and second embodiments, the substrate potential immediately after power-on is the power supply potential VDD2,
After a predetermined time T has passed, the substrate bias voltage generated by the substrate bias circuit 13 is fixed via the diodes D1 and D2. At this time, a voltage higher than the N well 11 by the forward voltage of the diode D1 is applied to the gate of the transistor MP1, and a voltage lower than the P well 12 by the forward voltage of the diode D2 is applied to the gate of the transistor MN1. Is done. Thereby, both the transistors MP1 and MN1 maintain the off state. In the first and second embodiments, the oscillator 21 and the counter 22 continue to operate even after the predetermined time T has elapsed. Originally, in an apparatus using a substrate bias circuit, it is assumed that although a power is supplied to the semiconductor device by applying a substrate bias potential to the substrate, a leakage current in an operation stop state is reduced. ing. Therefore, when the oscillator 21 and the counter 22 are operated for a necessary period, the effect of reducing the leak current is further increased. In consideration of such points, the following third to sixth embodiments release the reset state after the predetermined time T has elapsed, and oscillate the oscillator 21 used to determine the predetermined time T. By stopping the operation, useless power consumption is suppressed.
【0021】図6に、第3の実施の形態におけるリセッ
ト回路の構成を示す。リセット回路以外の構成は、第
1、第2の実施の形態と同様であり、説明を省略する。
この第3の実施の形態では、発振器21aにイネーブル
端子を設け、そこに出力1をイネーブル信号として入力
する点に特徴がある。この発振器21aは、イネーブル
信号が「0」の間は発振せず、「1」になると発振を開
始する。本実施の形態における動作は、ANDゲートA
N1が付加された次に述べる第4の実施の形態とほぼ同
様である。よって、第3、第4の実施の形態において共
通するタイムチャートを用いて両実施の形態における動
作をまとめて説明する。本発明の第4の実施の形態によ
る半導体装置は、図7に示されるような構成を有するリ
セット回路を備えている。本実施の形態では、上記第3
の実施の形態と比較し、発振器21aのイネーブル信号
を、ANDゲートAN1を用いてノードnr2と出力1
の論理積演算を行って生成する点が相違する。これによ
り、電源投入直後に発振器21aとカウンタ22が同時
に動作を開始することができる。図8に、上記第3の実
施の形態とこの第4の実施の形態における電源電位、出
力波形のタイムチャートを示す。電源電位VDD2と接地
電位Vssとを抵抗Rと容量Cとで分割した電位をノード
nr1の電位とする。このノードnr1の電位が2段の
インバータIN1、IN2で増幅されてノードnr2の
電位に達し、カウンタ22とフリップフロップFFのリ
セット端子に入力される。カウンタ22は、上記第1、
第2の実施の形態と同様に、Nまでカウントするサイク
リックなカウンタである。すなわち、0から順次カウン
トアップしていき、Nまでカウントすると0に戻り、再
びカウントアップしていく。リセット入力が「0」の間
は、その内部データならびに出力が「0」にリセットさ
れたままであり、カウントアップしない。リセット入力
が「1」になると、発振器21aの出力するクロックに
同期してカウントアップを始める。カウンタ22の出力
は、内部データがカウントアップされて最大値Nになっ
た時のみ「1」を出力する。これにより、発振器21a
の出カするクロックのNサイクル毎に、カウンタ22が
パルスを発生することができる。FIG. 6 shows a configuration of a reset circuit according to the third embodiment. The configuration other than the reset circuit is the same as in the first and second embodiments, and the description is omitted.
The third embodiment is characterized in that an enable terminal is provided in an oscillator 21a, and an output 1 is input thereto as an enable signal. The oscillator 21a does not oscillate while the enable signal is "0", and starts oscillating when it becomes "1". The operation in the present embodiment is based on the AND gate A
This is almost the same as the fourth embodiment described below to which N1 is added. Therefore, the operations in both embodiments will be described together using a time chart common to the third and fourth embodiments. The semiconductor device according to the fourth embodiment of the present invention includes a reset circuit having a configuration as shown in FIG. In the present embodiment, the third
In comparison with the embodiment, the enable signal of the oscillator 21a is connected to the node nr2 and the output 1 using the AND gate AN1.
The difference is that it is generated by performing a logical AND operation on. As a result, the oscillator 21a and the counter 22 can simultaneously start operating immediately after the power is turned on. FIG. 8 shows a time chart of the power supply potential and the output waveform in the third embodiment and the fourth embodiment. The potential obtained by dividing the power supply potential VDD2 and the ground potential Vss by the resistance R and the capacitance C is defined as the potential of the node nr1. The potential of the node nr1 is amplified by the two-stage inverters IN1 and IN2, reaches the potential of the node nr2, and is input to the counter 22 and the reset terminal of the flip-flop FF. The counter 22 is provided in the first,
This is a cyclic counter that counts up to N, as in the second embodiment. That is, it counts up sequentially from 0, returns to 0 when it counts up to N, and counts up again. While the reset input is "0", its internal data and output remain reset to "0" and do not count up. When the reset input becomes "1", counting up is started in synchronization with the clock output from the oscillator 21a. The output of the counter 22 outputs “1” only when the internal data is counted up and reaches the maximum value N. Thereby, the oscillator 21a
The counter 22 can generate a pulse every N cycles of the output clock.
【0022】電源VDD2投入時には、フリップフロップ
FFにはリセットがかかっており、「0」が保持されて
いる。すなわち、電源投入直後には、出力1は「1」
に、出力2は「0」になっている。その後、ノードnr
2の電位が高くなると、リセット状態が解除されてカウ
ンタ22がカウントを始める。N個目のパルスをカウン
トした時にカウンタ22の出力ノードnr4の電位が
「0」から「1」に変化する。これにより、フリップフ
ロップFFがトリガされて内部データが「1」に書き換
わる。この結果、出力1は「0」に変化し、出力2は
「1」に変化する。この時、発振器21aのイネーブル
信号が「0」になり、発振器21aは発振動作を停止す
る。これに伴い、カウンタ22もカウント動作を停止す
る。従って、リセット回路はリーク電流に起因する微小
電力しか消費しない。上記第3及び第4の実施の形態
は、ともに上記第1の実施の形態の変形例であって、発
振器21aにイネーブル信号を導入して、リセット終了
後に発振器21a、カウンタ22の動作を停止させ、無
駄な電力消費を抑制する効果がある。同様に、上記第2
の実施の形態に対しても、発振器にイネーブル信号を導
入することにより、発振器及びカウンタの動作を停止さ
せて電力消費を抑制することができる。以下に、この場
合の構成を、本発明の第5、第6の実施の形態として説
明する。When the power supply VDD2 is turned on, the flip-flop FF is reset and "0" is held. That is, immediately after the power is turned on, the output 1 is “1”.
The output 2 is "0". Then, the node nr
When the potential of 2 rises, the reset state is released and the counter 22 starts counting. When the N-th pulse is counted, the potential of the output node nr4 of the counter 22 changes from “0” to “1”. Thereby, the flip-flop FF is triggered and the internal data is rewritten to “1”. As a result, the output 1 changes to “0” and the output 2 changes to “1”. At this time, the enable signal of the oscillator 21a becomes "0", and the oscillator 21a stops oscillating. Accordingly, the counter 22 also stops counting. Therefore, the reset circuit consumes only a small amount of power due to the leak current. Each of the third and fourth embodiments is a modification of the first embodiment. An enable signal is introduced to the oscillator 21a, and after the reset is completed, the operations of the oscillator 21a and the counter 22 are stopped. This has the effect of suppressing wasteful power consumption. Similarly, the second
Also in the second embodiment, by introducing an enable signal to the oscillator, the operation of the oscillator and the counter is stopped, and power consumption can be suppressed. The configuration in this case will be described below as fifth and sixth embodiments of the present invention.
【0023】図9に、第5の実施の形態におけるリセッ
ト回路の構成を示す。リセット回路以外の部分は、上記
第1〜第4の実施の形態と同様である。この第5の実施
の形態における特徴は、上記第3及び第4の実施の形態
と同様に、発振器21aにイネーブル端子を設け、そこ
に出力1をイネーブル信号として入力する点にある。こ
の発振器21aは、イネーブル信号が「0」の間は発振
せず、「1」になると発振を開始する。本実施の形態に
おける動作は、ANDゲートAN1が付加された次に述
べる第6の実施の形態とほぼ同様である。よって、第
5、第6の実施の形態において共通するタイムチャート
を用いて両実施の形態における動作をまとめて説明す
る。第6の実施の形態による半導体装置は、図10に示
されるような構成を有するリセット回路を備えている。
本実施の形態では、上記第5の実施の形態と比較し、発
振器21aのイネーブル信号を、ANDゲートAN1を
用いてノードnr2と出力1の論理積演算を行って生成
する点が相違する。これにより、電源投入直後に発振器
21aとカウンタ22が同時に動作を開始することがで
きる。図11に、上記第5の実施の形態とこの第6の実
施の形態における電源電位、出力波形のタイムチャート
を示す。電源電位VDD2と接地電位Vssとを抵抗Rと容
量Cとで分割した電位をノードnr1の電位とする。こ
のノードnr1の電位が2段のインバータIN1、IN
2で増幅されてノードnr2の電位に達し、カウンタ2
2とフリップフロップFFのリセット端子に入力され
る。カウンタ22は、上記第1、第2の実施の形態と同
様に、Nまでカウントするサイクリックなカウンタであ
る。すなわち、0から順次カウントアップしていき、N
までカウントすると0に戻り、再びカウントアップして
いく。リセット入力が「0」の間は、その内部データは
「0」、出力が「1」にリセットされたままであり、カ
ウントアップしない。リセット入力が「1」になると、
発振器21aの出力するクロックに同期してカウントア
ップを始める。カウンタ22の出力は、内部データがカ
ウントアップされて最大値Nになった時のみ「0」を出
力する。これにより、発振器21aの出カするクロック
のNサイクル毎に、カウンタ22が負のパルスを発生す
ることができる。FIG. 9 shows a configuration of a reset circuit according to the fifth embodiment. Portions other than the reset circuit are the same as those in the first to fourth embodiments. The feature of the fifth embodiment is that, like the third and fourth embodiments, an enable terminal is provided in the oscillator 21a, and the output 1 is input thereto as an enable signal. The oscillator 21a does not oscillate while the enable signal is "0", and starts oscillating when it becomes "1". The operation in the present embodiment is almost the same as the sixth embodiment described below in which an AND gate AN1 is added. Therefore, the operation in both embodiments will be described together using a time chart common to the fifth and sixth embodiments. The semiconductor device according to the sixth embodiment includes a reset circuit having a configuration as shown in FIG.
This embodiment is different from the fifth embodiment in that the enable signal of the oscillator 21a is generated by performing a logical AND operation of the node nr2 and the output 1 using the AND gate AN1. As a result, the oscillator 21a and the counter 22 can simultaneously start operating immediately after the power is turned on. FIG. 11 shows a time chart of the power supply potential and the output waveform in the fifth embodiment and the sixth embodiment. The potential obtained by dividing the power supply potential VDD2 and the ground potential Vss by the resistance R and the capacitance C is defined as the potential of the node nr1. The potential of this node nr1 is changed to two-stage inverters IN1 and IN1.
2 to reach the potential of the node nr2,
2 and the reset terminal of the flip-flop FF. The counter 22 is a cyclic counter that counts up to N, as in the first and second embodiments. That is, the count is sequentially increased from 0, and N
After counting up, it returns to 0 and counts up again. While the reset input is "0", its internal data is kept at "0" and the output is kept at "1", so that it does not count up. When the reset input becomes “1”,
The count-up is started in synchronization with the clock output from the oscillator 21a. The output of the counter 22 outputs “0” only when the internal data is counted up and reaches the maximum value N. As a result, the counter 22 can generate a negative pulse every N cycles of the clock output from the oscillator 21a.
【0024】電源VDD2投入直後は、ノードnr2が
「0」、ノードnr4が「1」である。よってRSフリ
ップフロップの出力1は「1」に、出力2は「0」にな
っている。その後、ノードnr2の電位が高くなると、
RSフリップフロップは保持状態となり、出力1は
「1」、出力2は「0」のままで変化しない。また、カ
ウンタ22がリセット状態を解除されてカウントを始め
る。N個目のパルスをカウントした時にカウンタ22の
出力ノードnr4の電位が「1」から「0」に変化す
る。これにより、RSフリップフロップの出力1が
「0」、出力2が「1」に遷移する。この時、発振器2
1aのイネーブル信号が「0」になり、発振器21aは
発振動作を停止する。これに伴い、カウンタ22もカウ
ント動作を停止する。従って、リセット回路はリーク電
流に起因する微小電力しか消費しない。上述した第1〜
第6の実施の形態は、いずれも装置全体の構成は図1に
示されたようである。これに対し、以下に述べる本発明
の第7の実施の形態は、装置全体の構成が図12に示さ
れるようである。本実施の形態では、基板バイアス回路
13とトランジスタMP1、MN1のゲート電圧を制御
する回路とを分離している点に特徴がある。Immediately after the power supply VDD2 is turned on, the node nr2 is "0" and the node nr4 is "1". Therefore, the output 1 of the RS flip-flop is “1” and the output 2 is “0”. Thereafter, when the potential of the node nr2 increases,
The RS flip-flop is in the holding state, the output 1 remains at “1” and the output 2 remains at “0” and does not change. Further, the counter 22 is released from the reset state and starts counting. When the N-th pulse is counted, the potential of the output node nr4 of the counter 22 changes from “1” to “0”. As a result, the output 1 of the RS flip-flop changes to “0” and the output 2 changes to “1”. At this time, oscillator 2
The enable signal of 1a becomes "0", and the oscillator 21a stops the oscillating operation. Accordingly, the counter 22 also stops counting. Therefore, the reset circuit consumes only a small amount of power due to the leak current. The above first to first
In all of the sixth embodiments, the configuration of the entire apparatus is as shown in FIG. On the other hand, in a seventh embodiment of the present invention described below, the configuration of the entire apparatus is as shown in FIG. The present embodiment is characterized in that the substrate bias circuit 13 and a circuit for controlling the gate voltages of the transistors MP1 and MN1 are separated.
【0025】より具体的には、上記第1〜第6の実施の
形態と比較し、ダイオードD1及びD2が除去されて、
基板バイアス回路13の二つの出力端子とノードn5、
n6とが短絡されており、替わりにチャージポンプ15
が設けられている。チャージポンプ15は、リセット回
路14の出力ノードn2の電位をイネーブル信号として
与えられて動作状態を制御され、ノードn3及びn4の
電位を制御する。この場合の各ノードn1〜n4の電
位、及びNウエル11及びPウエル12の電位の変化
は、上記第1〜第6の実施の形態と同様である。電源V
DD2投入から所定期間Tが経過するまでは、リセット回
路14の出力ノードn1は電源電圧VDD2、出力ノード
n2は接地電圧VSSであり、トランジスタMN2及びM
P2が共にオンする。この間、ノードn2が接地電圧V
SSであるので、この電位をイネーブル信号として入力さ
れるチャージポンプ15は非動作状態で各出力はハイイ
ンピーダンス状態になっている。よって、ノードn3及
びn4の電位は、トランジスタMN2及びNP2によっ
て決定される。ノードn3が接地電圧VSS、ノードn4
が電源電圧VDDになり、トランジスタMP1及びMN1
が共にオンする。More specifically, compared to the first to sixth embodiments, the diodes D1 and D2 are removed,
Two output terminals of the substrate bias circuit 13 and a node n5,
n6 is short-circuited, and the charge pump 15
Is provided. The charge pump 15 is supplied with the potential of the output node n2 of the reset circuit 14 as an enable signal, is controlled in operation state, and controls the potentials of the nodes n3 and n4. In this case, the changes in the potentials of the nodes n1 to n4 and the potentials of the N well 11 and the P well 12 are the same as in the first to sixth embodiments. Power supply V
Until a predetermined period T elapses from the input of DD2, the output node n1 of the reset circuit 14 is at the power supply voltage VDD2, the output node n2 is at the ground voltage VSS, and the transistors MN2 and MN
P2 is turned on. During this time, the node n2 is connected to the ground voltage V
Since the potential is SS, the charge pump 15 input with this potential as an enable signal is in a non-operating state, and each output is in a high impedance state. Therefore, the potentials of the nodes n3 and n4 are determined by the transistors MN2 and NP2. Node n3 is at ground voltage VSS and node n4
Becomes the power supply voltage VDD, and the transistors MP1 and MN1
Are turned on together.
【0026】トランジスタMN2、MP2、MP1及び
MN1が全てオンしている間は、基板バイアス回路13
が発生する基板バイアス電圧Vsub1及びVsub 2 にか
からわず、Nウエル11とノードn5は電源電圧VDD2
に固定され、Pウエル12とノードn6は接地電圧VSS
に固定される。このように、所定期間Tが経過しない
間、トランジスタMN2、MP2、MP1及びMN1が
全てオンし、Nウエル11は電源電圧VDD2、Pウエル
12は接地電圧VSSに固定される。所定期間Tが経過し
た後は、リセット回路14の出力ノードn1が接地電圧
VSS、出力ノードn2が電源電圧VDD2に変化し、トラ
ンジスタMN2及びMP2が共にオフする。チャージポ
ンプ15に電源電圧VDD2のイネーブル信号が入力さ
れ、動作状態になる。チャージポンプ15の一方の出力
ノードが接続されたノードn3は、電源電圧VDD2より
も高い基板電圧Vsub 1 以上まで上昇し、他方の出力
ノードが接続されたノードn4は、接地電圧VSSよりも
低い基板電圧Vsub 2 以下に下降する。このように、
所定期間Tが経過した後は、ノードn3及びn4の電位
はチャージポンプ15の出力によって決定される。これ
により、トランジスタMP1及びMN1がオフする。こ
の結果、基板電位発生回路13が出力する基板バイアス
電圧Vsub 1 がNウエル11に印加され、基板バイア
ス電圧Vsub 2 がPウエルノード1に印加される。While all of the transistors MN2, MP2, MP1, and MN1 are on, the substrate bias circuit 13
Irrespective of the substrate bias voltages Vsub1 and Vsub2 at which the power supply voltage VDD2 is applied.
And the P well 12 and the node n6 are connected to the ground voltage VSS.
Fixed to As described above, while the predetermined period T does not elapse, the transistors MN2, MP2, MP1, and MN1 are all turned on, the N well 11 is fixed at the power supply voltage VDD2, and the P well 12 is fixed at the ground voltage VSS. After the elapse of the predetermined period T, the output node n1 of the reset circuit 14 changes to the ground voltage VSS, the output node n2 changes to the power supply voltage VDD2, and both the transistors MN2 and MP2 are turned off. The enable signal of the power supply voltage VDD2 is input to the charge pump 15, and the charge pump 15 enters an operation state. A node n3, to which one output node of the charge pump 15 is connected, rises to a substrate voltage Vsub1 higher than the power supply voltage VDD2, and a node n4, to which the other output node is connected, has a substrate voltage lower than the ground voltage VSS. The voltage drops below the voltage Vsub 2. in this way,
After the elapse of the predetermined period T, the potentials of the nodes n3 and n4 are determined by the output of the charge pump 15. As a result, the transistors MP1 and MN1 are turned off. As a result, the substrate bias voltage Vsub 1 output from the substrate potential generating circuit 13 is applied to the N well 11, and the substrate bias voltage Vsub 2 is applied to the P well node 1.
【0027】このように、本実施の形態では、チャージ
ポンプ15にはイネーブル端子があり、ノードn2に接
続されている。このイネーブル信号により、トランジス
タMN2及びMP2がオンしているときは、チャージポ
ンプ15が動作を停止し、オフのときはチャージポンプ
15が動作する。従って、図1に示された構成のよう
に、トランジスタMN2、MP2がオンのときに、基板
バイアス回路13の出力と、トランジスタMN2、MP
2のドレイン出力とが、トランジスタMN1、MP1の
ゲートにおいて衝突することがない。このため、トラン
ジスタMN2、MP2のサイズを小さくすることができ
る。次に、リセット回路14の内部で使われている発振
器の一例を示す。上記第1〜第6の実施の形態において
用いる発振器21、21aは、数MHz以下のような低
い周波数で発振させると効果的である。何故なら、これ
により、msecオーダのリセット期間Tを実現する場合に
も、カウンタを少ない段数で構成することができるから
である。しかし、このような低周波で発振させる場合に
は、図13(b)に示されたように、インバータへの入
力波形の立ち上がりが緩やかになるため、入力波形の雑
音の影響を受けやすくなり、出力が本来の周波数よりも
大幅に高い周波数で発振する場合もある。このような出
力がカウンタに入力されると、この一つ一つのパルスを
本来のクロックと誤まってカウントすることとなる。よ
って、本来の所定時間Tよりも遥かに短い時間でリセッ
トを解除するという誤動作を引き起こすことになる。As described above, in the present embodiment, the charge pump 15 has the enable terminal, and is connected to the node n2. With this enable signal, the charge pump 15 stops operating when the transistors MN2 and MP2 are on, and operates when the transistors MN2 and MP2 are off. Therefore, as in the configuration shown in FIG. 1, when the transistors MN2 and MP2 are on, the output of the substrate bias circuit 13 and the transistors MN2 and MP2
2 does not collide with the gates of the transistors MN1 and MP1. For this reason, the size of the transistors MN2 and MP2 can be reduced. Next, an example of an oscillator used inside the reset circuit 14 will be described. It is effective that the oscillators 21 and 21a used in the first to sixth embodiments oscillate at a low frequency such as several MHz or less. This is because the counter can be configured with a small number of stages even when the reset period T on the order of msec is realized. However, in the case of oscillating at such a low frequency, as shown in FIG. 13B, the rising of the input waveform to the inverter becomes gentle, so that the input waveform is easily affected by noise. The output may oscillate at a frequency significantly higher than the original frequency. When such an output is input to the counter, each pulse is incorrectly counted as an original clock and counted. Therefore, an erroneous operation of releasing the reset in a time much shorter than the original predetermined time T is caused.
【0028】このような現象を防ぐためには、図14に
示されたようなシュミットトリガ機能付きのインバータ
IN11〜INm(mは3以上の奇数)を用いてリング
オシレータを構成することが望ましい。シュミットトリ
ガ機能付きのインバータは、入力波形の立ち上がりと立
ち下がりとで異なる閾値を有するので、出力がローレベ
ルからハイレベルに変化する時の入力レベルと、出力が
ハイレベルからローレベルに立ち下がる時の入力レベル
とが異なるという、ヒステリシス特性を有する。このよ
うなインバータを用いることで、各素子の信号波形に雑
音が重畳されたような場合であっても、所定期間Tをカ
ウントする動作に誤動作を起こすことが防止される。上
述した実施の形態はいずれもー例であり、本発明を限定
するものではない。上記第1〜第7の実施の形態として
示された回路構成はー例であって、必要に応じて様々な
変形が可能である。例えば、上記第1〜第7の実施の形
態におけるリセット回路は、クロック数をカウントする
ことにより、所定期間Tを計測している。しかしこれに
限らず、リセット回路において、電源投入後に電源電圧
のモニタを開始し、このレベルが十分に安定したことを
検知してから一定時間経過したことを計測するように構
成してもよい。In order to prevent such a phenomenon, it is desirable to form a ring oscillator using inverters IN11 to INm (m is an odd number of 3 or more) having a Schmitt trigger function as shown in FIG. Inverters with a Schmitt trigger function have different thresholds for the rising and falling edges of the input waveform, so the input level when the output changes from low level to high level and when the output drops from high level to low level Has a hysteresis characteristic that the input level is different. By using such an inverter, even when noise is superimposed on the signal waveform of each element, a malfunction in the operation of counting the predetermined period T is prevented from occurring. The above-described embodiments are merely examples, and do not limit the present invention. The circuit configurations shown as the first to seventh embodiments are examples, and various modifications can be made as necessary. For example, the reset circuits in the first to seventh embodiments measure the predetermined period T by counting the number of clocks. However, the present invention is not limited to this, and the reset circuit may be configured to start monitoring the power supply voltage after the power is turned on, and measure that a certain period of time has elapsed after detecting that the level is sufficiently stabilized.
【0029】[0029]
【発明の効果】上記構成を備える本発明の半導体装置に
よれば、いずれかの電源が投入されてから他の全ての電
源が投入されるまでの期間を含む所定期間が経過するま
での間、基板をその導電型に応じて第1の電位又は第2
の電位に固定することにより、基板が浮遊状態になって
ラッチアップが発生することを防止することができる。According to the semiconductor device of the present invention having the above-described structure, a period from when one of the power supplies is turned on to when all of the other power supplies are turned on until the predetermined period elapses. The substrate may be at a first potential or a second potential depending on its conductivity type.
By fixing the potential of the substrate, the substrate can be prevented from floating and latch-up can be prevented from occurring.
【図1】第1の実施の形態による半導体装置の構成を示
した回路図。FIG. 1 is a circuit diagram showing a configuration of a semiconductor device according to a first embodiment.
【図2】第1の実施の形態による半導体装置におけるリ
セット回路の構成を示した回路図。FIG. 2 is a circuit diagram showing a configuration of a reset circuit in the semiconductor device according to the first embodiment.
【図3】第1の実施の形態による半導体装置における各
ノードの電位の変化を示したタイムチャート。FIG. 3 is a time chart showing a change in potential of each node in the semiconductor device according to the first embodiment;
【図4】第2の実施の形態による半導体装置におけるリ
セット回路の構成を示した回路図。FIG. 4 is a circuit diagram showing a configuration of a reset circuit in a semiconductor device according to a second embodiment.
【図5】第2の実施の形態による半導体装置における各
ノードの電位の変化を示したタイムチャート。FIG. 5 is a time chart showing a change in potential of each node in the semiconductor device according to the second embodiment;
【図6】第3の実施の形態による半導体装置におけるリ
セット回路の構成を示した回路図。FIG. 6 is a circuit diagram showing a configuration of a reset circuit in a semiconductor device according to a third embodiment.
【図7】第4の実施の形態による半導体装置におけるリ
セット回路の構成を示した回路図。FIG. 7 is a circuit diagram showing a configuration of a reset circuit in a semiconductor device according to a fourth embodiment.
【図8】第3及び第4の実施の形態による半導体装置に
おける各ノードの電位の変化を示したタイムチャート。FIG. 8 is a time chart showing a change in potential of each node in the semiconductor device according to the third and fourth embodiments.
【図9】第5の実施の形態による半導体装置におけるリ
セット回路の構成を示した回路図。FIG. 9 is a circuit diagram showing a configuration of a reset circuit in a semiconductor device according to a fifth embodiment.
【図10】第6の実施の形態による半導体装置における
リセット回路の構成を示した回路図。FIG. 10 is a circuit diagram showing a configuration of a reset circuit in a semiconductor device according to a sixth embodiment.
【図11】第5及び第6の実施の形態による半導体装置
における各ノードの電位の変化を示したタイムチャー
ト。FIG. 11 is a time chart showing a change in potential of each node in the semiconductor device according to the fifth and sixth embodiments.
【図12】第7の実施の形態による半導体装置の構成を
示した回路図。FIG. 12 is a circuit diagram showing a configuration of a semiconductor device according to a seventh embodiment.
【図13】第1〜第7の実施の形態による半導体装置に
おけるリセット回路内の発振器で用いられるインバータ
として、シュミットトリガ付きでないインバータを用い
た場合における問題点を示した説明図。FIG. 13 is an explanatory diagram showing a problem in a case where an inverter without a Schmitt trigger is used as an inverter used in an oscillator in a reset circuit in the semiconductor device according to the first to seventh embodiments;
【図14】第1〜第7の実施の形態による半導体装置に
おけるリセット回路内の発振器の一例として、シュミッ
トトリガ機能付きのインバータを用いて構成したリング
オシレータを示した回路図。FIG. 14 is a circuit diagram showing a ring oscillator configured using an inverter with a Schmitt trigger function as an example of an oscillator in a reset circuit in the semiconductor device according to the first to seventh embodiments;
【図15】基板バイアス回路が発生した基板バイアス電
位を印加される基板に形成されており、異なる電源電圧
を供給されて動作する素子を有する内部回路を示した回
路図。FIG. 15 is a circuit diagram showing an internal circuit which is formed on a substrate to which a substrate bias potential generated by a substrate bias circuit is applied and has an element which is operated by being supplied with a different power supply voltage.
【図16】異なる電源電圧を供給する第1、第2の電源
をそれぞれ投入するときの時間差を示した説明図。FIG. 16 is an explanatory diagram showing a time difference when first and second power supplies for supplying different power supply voltages are respectively turned on.
11 N型基板 12 P型基板 13 基板バイアス回路 14 リセット回路 15 チャージポンプ 21 21a 発振器 22 カウンタ回路 Ptr、MP1、MP2 Pチャネル形MOSトランジ
スタ Ntr、MN1、MN2 Nチャネル形MOSトランジ
スタ D1、D2 ダイオード FF D型フリップフロップReference Signs List 11 N-type substrate 12 P-type substrate 13 Substrate bias circuit 14 Reset circuit 15 Charge pump 21 21a Oscillator 22 Counter circuit Ptr, MP1, MP2 P-channel MOS transistor Ntr, MN1, MN2 N-channel MOS transistor D1, D2 Diode FF D Type flip-flop
Claims (14)
のいずれかをソースに印加されて動作する少なくとも1
つのMOSFETがそれぞれ異なる複数の半導体層に形
成されている半導体装置であって、 少なくとも前記電源のいずれかが最初に投入されてから
他の全ての電源が投入され安定するまでの所定期間に、
前記半導体層のそれぞれの電位を前記半導体層の導電型
に応じて、前記少なくとも2種類の電源のうち最も高い
電源電位あるいは接地電位に固定する手段を含む電位制
御部を備えることを特徴とする半導体装置。At least one of at least one of a power supply and a ground, which operates by applying at least one of a power supply and a ground potential to a source.
A semiconductor device in which one MOSFET is formed in a plurality of different semiconductor layers, at least during a predetermined period from when one of the power supplies is first turned on to when all other power supplies are turned on and stabilized.
A semiconductor comprising a potential control unit including means for fixing the potential of each of the semiconductor layers to the highest power supply potential or the ground potential of the at least two types of power supplies according to the conductivity type of the semiconductor layer. apparatus.
まれ、 前記基板バイアス回路は、前記MOSFETに与えられ
るそれぞれの電源電位以上の第1の基板バイアス電圧
と、接地電位以下の第2の基板バイアス電圧とを発生
し、 前記電位制御部は、前記所定期間経過後は、前記半導体
層のそれぞれの電位を前記半導体層の導電型に応じて、
前記第1の基板バイアス電圧または第2の基板バイアス
電圧に固定する手段を含むことを特徴とする請求項1記
載の半導体装置。2. The potential control section includes a substrate bias circuit, wherein the substrate bias circuit has a first substrate bias voltage equal to or higher than a power supply potential applied to the MOSFET and a second substrate bias voltage equal to or lower than ground potential. And a substrate bias voltage, wherein the potential control unit, after the lapse of the predetermined period, sets each potential of the semiconductor layer according to the conductivity type of the semiconductor layer,
2. The semiconductor device according to claim 1, further comprising: means for fixing the first substrate bias voltage or the second substrate bias voltage.
も2種類の電源のうち最も高い電源電位が供給され、 前記所定期間には、前記少なくとも2種類の電源のうち
最も高い電源電位が投入されてから他の全ての電源が投
入されるまでの期間が含まれる請求項2記載の半導体装
置。3. The substrate bias circuit is supplied with the highest power supply potential of the at least two types of power supplies. During the predetermined period, the highest power supply potential of the at least two types of power supplies is supplied. 3. The semiconductor device according to claim 2, including a period from when the power is turned on until all other power supplies are turned on.
するリセット回路が含まれ、 前記リセット回路は、クロックを出力する発振器と、前
記電源のうち最初に投入されてから前記クロックのカウ
ントを開始し、カウント値が最大値に到達したことを知
らせる信号を出力するカウンタと、前記所定期間が経過
して、前記カウンタから前記信号が入力されるとその出
力が変化するデータ保持回路とを有することを特徴とす
る請求項1記載の半導体装置。4. The potential control section includes a reset circuit for measuring the predetermined period, the reset circuit comprising: an oscillator for outputting a clock; and a counter for counting the clock after the power supply is first turned on. And a counter that outputs a signal indicating that the count value has reached the maximum value, and a data holding circuit whose output changes when the predetermined period has elapsed and the signal is input from the counter. The semiconductor device according to claim 1, further comprising:
れており、 前記データ保持回路の出力が前記イネーブル端子に与え
られることにより、前記データ保持回路の出力が変化す
ると、前記クロックの出力を停止することを特徴とする
請求項4記載の半導体装置。5. An oscillator is provided with an enable terminal, and when the output of the data holding circuit is changed by the output of the data holding circuit being given to the enable terminal, the output of the clock is stopped. The semiconductor device according to claim 4, wherein:
インバータが奇数段接続されたリングオシレータを含む
請求項4記載の半導体装置。6. The semiconductor device according to claim 4, wherein said oscillator includes a ring oscillator to which an inverter having a Schmitt trigger function is connected in an odd number of stages.
のスイッチング素子が含まれ、 前記リセット回路は、前記所定期間の間は、前記スイッ
チング素子をオンさせ、前記所定期間経過後は、前記ス
イッチング素子をオフさせるような制御信号を生成する
ことを特徴とする請求項4記載の半導体装置。7. The potential control section includes at least one or more switching elements, wherein the reset circuit turns on the switching elements during the predetermined period, and after the predetermined period has elapsed, 5. The semiconductor device according to claim 4, wherein a control signal for turning off the switching element is generated.
のいずれかをソースに印加されて動作する少なくとも1
つのMOSFETが形成された少なくとも1つ以上のN
型半導体層および少なくとも1つ以上のP型半導体層
と、 前記N型半導体層に印加する前記MOSFETに与えら
れるそれぞれの電源電位以上の第1の基板バイアス電圧
と、前記P型半導体層に印加する接地電位以下の第2の
基板バイアス電圧を出力する基板バイアス回路と、 第1の制御電圧に応じて、前記少なくとも2種類の電源
のうち最も高い電源電位または前記第1の基板バイアス
電位を前記N型半導体層に印加する第1のスイッチング
素子と、 第2の制御電圧に応じて、前記接地電位または前記第2
の基板バイアス電位を前記P型半導体層に印加する第2
のスイッチング素子と、 前記第1および第2の制御電圧を生成するリセット回路
と、 を備える半導体装置。8. At least one of at least two kinds of power supplies or ground potentials being applied to a source to operate.
At least one or more N
-Type semiconductor layer, at least one or more P-type semiconductor layers, a first substrate bias voltage equal to or higher than a respective power supply potential applied to the MOSFET applied to the N-type semiconductor layer, and applied to the P-type semiconductor layer. A substrate bias circuit that outputs a second substrate bias voltage that is equal to or lower than the ground potential; and, according to a first control voltage, the highest power supply potential or the first substrate bias potential of the at least two types of power supplies. A first switching element to be applied to the mold semiconductor layer, and the ground potential or the second
Applying a substrate bias potential to the P-type semiconductor layer.
And a reset circuit that generates the first and second control voltages.
のいずれかが最初に投入されてから他の全ての電源が投
入され安定するるまでの期間を含む所定期間の間は、前
記最も高い電源電位が前記N型半導体層に印加され、前
記所定期間経過後は前記第1の基板バイアス電位が印加
されるように前記第1のスイッチング素子を制御する前
記第1の制御電圧、および、前記所定期間の間は前記接
地電位が前記P型半導体層に印加され、前記所定期間経
過後は前記第2の基板バイアス電位が印加されるように
前記第2のスイッチング素子を制御する第2の制御電圧
を生成することを特徴とする請求項8記載の半導体装
置。9. The reset circuit according to claim 1, wherein said reset circuit includes a power supply circuit for supplying power to said highest power supply potential for at least a predetermined period including a period from when one of said power supplies is first turned on to when all other power supplies are turned on and stabilizes. Is applied to the N-type semiconductor layer, and after the lapse of the predetermined period, the first control voltage for controlling the first switching element so that the first substrate bias potential is applied; and During the period, the ground potential is applied to the P-type semiconductor layer, and after the lapse of the predetermined period, a second control voltage for controlling the second switching element is applied so that the second substrate bias potential is applied. 9. The semiconductor device according to claim 8, wherein the semiconductor device is generated.
る発振器と、前記電源のうち最初に投入された電位が所
定電位に到達してから前記クロックのカウントを開始
し、カウント値が最大値に到達したことを知らせる信号
を出力するカウンタと、前記所定期間が経過して、前記
カウンタから前記信号が入力されるとその出力が変化す
るデータ保持回路とを有することを特徴とする請求項9
記載の半導体装置。10. A reset circuit, comprising: an oscillator for outputting a clock; and a count of the clock is started after a potential applied first of the power supply reaches a predetermined potential, and a count value reaches a maximum value. 10. A counter which outputs a signal notifying that the signal has been output, and a data holding circuit whose output changes when the signal is input from the counter after the predetermined period has elapsed.
13. The semiconductor device according to claim 1.
バイアス電圧を出力する第1の出力端子にアノードが接
続され、前記N型半導体層にカソードが接続された第1
のダイオードと、 前記基板バイアス回路の前記第2の基板バイアス電圧を
出力する第2の出力端子にカソードが接続され、前記P
型半導体層にアノードが接続された第2のダイオード
と、 前記第1のスイッチング素子は、前記少なくとも2種類
の電源のうち最も高い電源電位ノードと前記N型半導体
層との間にソース、ドレインが接続され、前記第1の出
力端子にゲートが接続された第1のPチャネル形MOS
トランジスタと、前記第1のPチャネル形MOSトラン
ジスタのゲートと前記接地電位ノードとの間にドレイ
ン、ソースが接続された第1のNチャネル形MOSトラ
ンジスタとを有し、 前記第2のスイッチング素子は、前記P型半導体層と前
記接地電位ノードとの間にソース、ドレインが接続さ
れ、前記第2の出力端子にゲートが接続された第2のN
チャネル形MOSトランジスタと、前記第2のNチャネ
ル形MOSトランジスタのゲートと前記少なくとも2種
類の電源のうち最も高い電源電位ノードとの間にドレイ
ン、ソースが接続された第2のPチャネル形MOSトラ
ンジスタとを有することを特徴とする請求項10記載の
半導体装置。11. A first output terminal of the substrate bias circuit, the anode being connected to a first output terminal for outputting the first substrate bias voltage, and the cathode being connected to the N-type semiconductor layer.
A cathode is connected to a second output terminal of the substrate bias circuit that outputs the second substrate bias voltage;
A second diode having an anode connected to the type semiconductor layer; and the first switching element has a source and a drain between a highest power supply potential node of the at least two types of power sources and the N-type semiconductor layer. A first P-channel MOS connected to the first output terminal and having a gate connected to the first output terminal
A transistor, and a first N-channel MOS transistor having a drain and a source connected between the gate of the first P-channel MOS transistor and the ground potential node; A source and a drain are connected between the P-type semiconductor layer and the ground potential node, and a second N-type gate is connected to the second output terminal.
A second P-channel MOS transistor having a drain and a source connected between a gate of the second N-channel MOS transistor and the highest power supply potential node of the at least two types of power supplies; 11. The semiconductor device according to claim 10, comprising:
なくとも2種類の電源のうち最も高い電源電位ノードと
前記N型半導体層との間にソース、ドレインが接続され
た第1のPチャネル形MOSトランジスタと、前記第1
のPチャネル形MOSトランジスタのゲートと前記接地
電位ノードとの間にドレイン、ソースが接続された第1
のNチャネル形MOSトランジスタとを有し、 前記第2のスイッチング素子は、前記P型半導体層と接
地電位ノードとの間にソース、ドレインが接続された第
2のNチャネル形MOSトランジスタと、前記第2のN
チャネル形MOSトランジスタのゲートと前記少なくと
も2種類の電源のうち最も高い電源電位ノードとの間に
ドレイン、ソースが接続された第2のPチャネル形MO
Sトランジスタとを有し、 前記リセット回路により制御され、前記第1のPチャネ
ル形MOSトランジスタおよび前記第2のNチャネル形
MOSトランジスタのそれぞれのゲートに接続されたチ
ャージポンプ回路と、 を備えたことを特徴とする請求項10記載の半導体装
置。12. A first P-channel MOS transistor having a source and a drain connected between the highest power supply potential node of the at least two types of power supplies and the N-type semiconductor layer. A transistor;
Of a P-channel type MOS transistor having a drain and a source connected between the gate and the ground potential node.
A second N-channel MOS transistor having a source and a drain connected between the P-type semiconductor layer and a ground potential node; The second N
A second P-channel MOS transistor having a drain and a source connected between the gate of the channel-type MOS transistor and the highest power supply potential node of the at least two types of power supplies;
And a charge pump circuit controlled by the reset circuit and connected to respective gates of the first P-channel MOS transistor and the second N-channel MOS transistor. The semiconductor device according to claim 10, wherein:
られており、 前記データ保持回路の出力が前記イネーブル端子に与え
られることにより、前記データ保持回路の出力が変化す
ると、前記クロックの出力を停止することを特徴とする
請求項11または12記載の半導体装置。13. The oscillator is provided with an enable terminal, and when the output of the data holding circuit is changed by the output of the data holding circuit being given to the enable terminal, the output of the clock is stopped. 13. The semiconductor device according to claim 11, wherein:
きインバータが奇数段接続されたリングオシレータを含
むことを特徴とする請求項11または12記載の半導体
装置。14. The semiconductor device according to claim 11, wherein said oscillator includes a ring oscillator in which an inverter having a Schmitt trigger function is connected in an odd number of stages.
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Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002134695A (en) * | 2000-10-24 | 2002-05-10 | Mitsubishi Electric Corp | Semiconductor device |
JP2002313925A (en) * | 2001-04-10 | 2002-10-25 | Hitachi Ltd | Semiconductor integrated circuit incorporating power supply circuit, liquid crystal display controller and portable electronic apparatus |
JP2003008426A (en) * | 2001-06-26 | 2003-01-10 | Texas Instr Japan Ltd | Interface circuit |
JP2003188704A (en) * | 2001-12-21 | 2003-07-04 | Matsushita Electric Ind Co Ltd | Fpga control circuit and motor driving device using the same |
JP2006120201A (en) * | 2004-10-19 | 2006-05-11 | Matsushita Electric Ind Co Ltd | Dropped voltage output circuit |
JP2007243179A (en) * | 2006-03-06 | 2007-09-20 | Altera Corp | Adjustable body bias generation circuit network with latch-up prevention facility |
JP2007274082A (en) * | 2006-03-30 | 2007-10-18 | Nec Corp | Cml circuit and clock distribution circuit using same |
JP2008098749A (en) * | 2006-10-06 | 2008-04-24 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
US7816974B2 (en) | 2008-04-04 | 2010-10-19 | Panasonic Corporation | Semiconductor integrated circuit device |
JP2016032295A (en) * | 2014-07-25 | 2016-03-07 | 三重富士通セミコンダクター株式会社 | Integrated circuit device that establishes body bias voltage at time of start-up of power source and method of the same |
WO2016098593A1 (en) * | 2014-12-16 | 2016-06-23 | ソニー株式会社 | Power source monitoring circuit, power on reset circuit, and semiconductor device |
-
1999
- 1999-08-23 JP JP23564299A patent/JP3549186B2/en not_active Expired - Fee Related
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002134695A (en) * | 2000-10-24 | 2002-05-10 | Mitsubishi Electric Corp | Semiconductor device |
JP2002313925A (en) * | 2001-04-10 | 2002-10-25 | Hitachi Ltd | Semiconductor integrated circuit incorporating power supply circuit, liquid crystal display controller and portable electronic apparatus |
JP4743570B2 (en) * | 2001-04-10 | 2011-08-10 | ルネサスエレクトロニクス株式会社 | Semiconductor integrated circuit with built-in power supply circuit, liquid crystal display control device, and portable electronic device |
JP2003008426A (en) * | 2001-06-26 | 2003-01-10 | Texas Instr Japan Ltd | Interface circuit |
JP2003188704A (en) * | 2001-12-21 | 2003-07-04 | Matsushita Electric Ind Co Ltd | Fpga control circuit and motor driving device using the same |
JP4576199B2 (en) * | 2004-10-19 | 2010-11-04 | パナソニック株式会社 | Step-down voltage output circuit |
JP2006120201A (en) * | 2004-10-19 | 2006-05-11 | Matsushita Electric Ind Co Ltd | Dropped voltage output circuit |
JP2007243179A (en) * | 2006-03-06 | 2007-09-20 | Altera Corp | Adjustable body bias generation circuit network with latch-up prevention facility |
JP4638456B2 (en) * | 2006-03-06 | 2011-02-23 | アルテラ コーポレイション | Adjustable body bias generation circuitry with latch-up prevention |
JP2007274082A (en) * | 2006-03-30 | 2007-10-18 | Nec Corp | Cml circuit and clock distribution circuit using same |
JP2008098749A (en) * | 2006-10-06 | 2008-04-24 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
US7816974B2 (en) | 2008-04-04 | 2010-10-19 | Panasonic Corporation | Semiconductor integrated circuit device |
JP2016032295A (en) * | 2014-07-25 | 2016-03-07 | 三重富士通セミコンダクター株式会社 | Integrated circuit device that establishes body bias voltage at time of start-up of power source and method of the same |
WO2016098593A1 (en) * | 2014-12-16 | 2016-06-23 | ソニー株式会社 | Power source monitoring circuit, power on reset circuit, and semiconductor device |
US10355692B2 (en) | 2014-12-16 | 2019-07-16 | Sony Corporation | Power source monitoring circuit, power on reset circuit, and semiconductor device |
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Publication number | Publication date |
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