JP3549186B2

JP3549186B2 - Semiconductor device

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Publication number: JP3549186B2
Application number: JP23564299A
Authority: JP
Inventors: 文敏羽鳥; 哲也藤田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-08-25
Filing date: 1999-08-23
Publication date: 2004-08-04
Anticipated expiration: 2019-08-23
Also published as: JP2000138348A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に係わり、特に基板に電源電位や、接地電位とは異なるバイアス電圧を印加する構成を備えたＣＭＯＳ半導体装置に関する。
【０００２】
【従来の技術】
ＣＭＯＳ半導体装置では、高速動作を維持しつつ消費電力を低減するために、閾値の低い電界効果トランジスタにより集積回路を設計し、これを低電圧で駆動する事が行われている。
この場合、回路が全く動作していない時の電流、いわゆる待機時リーク電流の削減のため、あるいは、回路動作時でも、閾値のはらつきを補償するために、基板あるいはウェル電源電位や接地電位とは異なる基板バイアス電圧を印加する装置も存在する。
このような装置では、基板やウエル電位を与える配線が、電源配線あるいは接地配線に接続されていない。このため、基板電位制御回路の動作が不十分である電源投入時には、基板電位よりも電源電圧が高くなってラッチアップをおこす危険性がある。このような事態を防止する手段として、電源投入から一定期間が経過するまでの間、基板を適当な電位に固定する、という手法が用いられている。
【０００３】
【発明が解決しようとする課題】
しかし、後述するように、複数の電源系統を有する場合、電源を投入した直後にラッチアップを起こすという問題があった。
従って、本発明は、電源投入後においてラッチアップの発生を防止することが可能な半導体装置を提供することを目的とする。
【０００４】
【課題を解決するための手段】
この発明による半導体装置は、少なくとも２種類の電源あるいは接地電位のいずれかをソースに印加されて動作する少なくとも１つのＭＯＳＦＥＴがそれぞれ異なる複数の半導体層に形成されている半導体装置であって、少なくとも前記電源のいずれかが最初に投入されてから他の全ての電源が投入され安定するまでの所定期間に、前記半導体層のそれぞれの電位を前記半導体層の導電型に応じて、前記少なくとも２種類の電源のうち最も高い電源電位あるいは接地電位に固定する手段を含む電位制御部を備え、前記電位制御部には、クロックを出力する発振器と、前記電源のうち最初に投入されてから前記クロックのカウントを開始し、カウント値が最大値に到達したことを知らせる信号を出力するカウンタと、前記半導体層の電位を固定する手段を制御する情報を保持・出力し、前記所定期間が経過して、前記カウンタから前記信号が入力されると前記情報が変化するデータ保持回路とを有する前記所定期間を計測するリセット回路が含まれることを特徴とする。
【０００５】
また、この発明による半導体装置は、少なくとも２種類の電源あるいは接地電位のいずれかをソースに印加されて動作する少なくとも１つのＭＯＳＦＥＴが形成された少なくとも１つ以上のＮ型半導体層および少なくとも１つ以上のＰ型半導体層と、前記Ｎ型半導体層に印加する前記ＭＯＳＦＥＴに与えられるそれぞれの電源電位以上の第１の基板バイアス電圧と、前記Ｐ型半導体層に印加する接地電位以下の第２の基板バイアス電圧を出力する基板バイアス回路と、第１の制御電圧に応じて、前記少なくとも２種類の電源のうち最も高い電源電位または前記第１の基板バイアス電位を前記Ｎ型半導体層に印加する第１のスイッチング素子と、第２の制御電圧に応じて、前記接地電位または前記第２の基板バイアス電位を前記Ｐ型半導体層に印加する第２のスイッチング素子と、少なくとも前記電源のいずれかが最初に投入されてから他の全ての電源が投入され安定するまでの期間を含む所定期間を計測し、前記第１および第２の制御電圧を生成するリセット回路と
を備え、前記リセット回路は、クロックを出力する発振器と、前記電源のうち最初に投入された電位が所定電位に到達してから前記クロックのカウントを開始し、カウント値が最大値に到達したことを知らせる信号を出力するカウンタと、前記Ｎ型およびＰ型半導体層の電位を固定する手段を制御するための情報を保持し、前記所定期間が経過して、前記カウンタから前記信号が入力されると前記情報が変化するデータ保持回路とを有し、前記データ保持回路の情報より前記第１および第２の制御電圧を生成することを特徴とする。
【０００７】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態について説明する。
ここで、図１５に示されるような回路構成を備える装置を想定する。基板バイアス回路１は、電源電圧ＶＤＤ２を供給されて基板バイアス電圧を発生する。内部回路ＩＮＣＫＴ１に存在する複数の素子（インバータ）ＩＮ１００、ＩＮ１０１は、基板バイアス回路１が発生した基板バイアス電圧をその基板に印加される。ところが、素子ＩＮ１００と素子ＩＮ１０１とは、供給される電源が異なっており、素子ＩＮ１０１は基板バイアス回路１に供給される電源電圧ＶＤＤ２とは異なる電源電圧ＶＤＤ１を供給されて動作する。
このように別電源を用いる理由は、内部回路では、消費電力低減のためにできるだけ低い電源電圧を使いたいのに対し、基板バイアス回路では、閾値を十分変動させるのに必要な基板バイアス電圧を発生できるように、できるだけ高い電源電圧を使いたいという要望があるからである。従って、ここでＶＤＤ１＜ＶＤＤ２となっている。
なお、現在の集積回路では、内部回路の動作電圧よりも、チップ外部に設けられた周辺装置との間でインタフェースを行うインタフェース回路の動作電圧の方が高くなっているのが通常である。例えば、基板バイアス回路の電源として、このインターフェース回路用の電源を利用すれば、基板バイアス回路用に特別の電源を用意する必要はない。
【０００８】
さて、このような集積回路で、電源ＶＤＤ１の方が電源ＶＤＤ２よりも先に投入されると、内部回路の基板電位が浮遊電位のままとなり、ラッチアップを起こす。図１５に示された内部回路ＩＮＣＫＴ１では、電源ＶＤＤ２が電源ＶＤＤ１よりも後から投入されると、素子ＩＮ１０１がラッチアップを起こす。
このようなラッチアップの発生を防止するには、電源ＶＤＤ１と電源ＶＤＤ２とを同時あるいは電源ＶＤＤ１の方をやや遅れて投入する必要がある。しかし、図１６に示すように、二つの電源を投入する際には、それぞれの投入のタイミングに時間差τｄが生じるのが普通であり、その値は通常数十μｓｅｃオーダになる場合もある。
従来の装置では、ラッチアップ防止の手法として、一方の電源（ＶＤＤ２）を投入してから、容量・抵抗回路によりもたらされるＣＲ時定数で決定される一定期間が経過するまでの間、基板を適当な電位に固定するという手法が用いられていた。
しかし、ＣＲ時定数によって数十μｓｅｃオーダより長い遅延時間を生成するためには、きわめて大きな容量と抵抗とが必要となる。よって、同一の半導体基板上にこのようなＣＲ回路を作成することは、チップ面積上ほぼ不可能であった。
【０００９】
そこで、以下に述べる本発明の実施の形態は、電源投入時におけるラッチアップ防止のために、基板を所定期間、基板バイアス電圧以外の適当な電位（例えば電源電位や接地電位）に固定する場合において、第１の電源が投入されてから他の全ての電源が投入されるまでに必要な時間を含む充分に長い期間、基板を適当な電位に固定する構成を備えている。
以下、本発明の第１〜第７の実施の形態について図面を参照して説明する。
本発明の第１の実施の形態による半導体装置は、図１に示されるような構成を備えている。Ｎウエル１１にＰチャネル形ＭＯＳトランジスタＰＴｒが形成され、Ｐウエル１２にＮチャネル形ＭＯＳトランジスタＮＴｒが形成されている。これらのトランジスタＰＴｒ、ＮＴｒによって、この装置の内部回路が構成されている。そして、ＰチャネルトランジスタＰＴｒと、ＮチャネルトランジスタＮＴｒとは相互に接続されており、これによってＣＭＯＳ論理素子が構成されている。
ここで、Ｎウエル１１には、ＰまたはＮ型半導体基板の表面に形成されたＮ型ウエル、あるいはＮ型半導体基板の表面部分が含まれ、Ｐウエル１２には、Ｐ又はＮ型半導体基板の表面に形成されたＰ型ウエル、あるいはＰ型半導体基板の表面部分が含まれる。
【００１０】
Ｎウエル１１が接続されたノードｎ５と、基板バイアス回路１３の基板バイアス電圧Ｖｓｕｂ１を出力する一方の出力端子とは、ダイオードＤ１により接続されている。Ｐウエル１２が接続されたノードｎ６と、基板バイアス回路１３の基板バイアス電圧Ｖｓｕｂ２を出力する他方の出力端子とは、ダイオードＤ２により接続されている。
さらに、電源電圧ＶＤＤ２端子とノードｎ５との間に、Ｐチャネル形ＭＯＳトランジスタＭＰ１のソース、ドレインが接続され、そのゲートはノードｎ３を介して基板バイアス回路１３のＶｓｕｂ１を出力する端子に接続されている。接地電圧ＶＳＳ端子とノードｎ６との間に、Ｎチャネル形ＭＯＳトランジスタＭＮ１のソース、ドレインが接続され、そのゲートはノードｎ４を介して基板バイアス回路１３のＶｓｕｂ２を出力する端子に接続されている。
ノードｎ３と接地電圧ＶＳＳ端子との間に、Ｎチャネル形ＭＯＳトランジスタＭＮ２のドレイン、ソースが接続され、ゲートがノードｎ１を介してリセット回路１４の一方の出力端子に接続されている。ノードｎ４と電源電圧ＶＤＤ２端子との間に、Ｐチャネル形ＭＯＳトランジスタＭＰ２のドレイン、ソースが接続され、ゲートがノードｎ２を介してリセット回路１４の他方の出力端子に接続されている。
【００１１】
ここで、基板バイアス回路１３、リセット回路１４、トランジスタＭＰ１、トランジスタＭＰ２には、電源電圧ＶＤＤ２が供給される。しかし、内部回路の一部の素子を構成するトランジスタＰＴｒには、電源電圧ＶＤＤ１が供給される。ここで、ＶＤＤ１＜ＶＤＤ２の関係が成立するものとする。
基板バイアス回路１３は、Ｎウエル１１及びＰウエル１２のそれぞれの基板に印加する基板バイアス電圧を発生するものである。電源ＶＤＤ２が投入され、電源電圧ＶＤＤ２が安定して動作状態になると、Ｎウエル１１用に電源電圧ＶＤＤ２よりも高い基板バイアス電圧Ｖｓｕｂ１を発生し、Ｐウエル１２用に接地電圧ＶＳＳよりも低い基板バイアス電圧Ｖｓｕｂ２を発生する。
リセット回路１４は、電源ＶＤＤ２が投入されてから残りの電源ＶＤＤ１が投入されるまでの期間、望ましくは、電源ＶＤＤ２、ＶＤＤ１が順に投入されてから、両方の電位と、基板バイアス回路１３の出力とが安定するまでに至る期間を含んだ所定期間Ｔが経過するまでの間、出力ノードｎ１に電源電圧ＶＤＤ２を出力し、出力ノードｎ２には接地電圧ＶＳＳを出力する。所定期間Ｔが経過した後は、出力を反転させて、ノードｎ１に接地電圧ＶＳＳ、ノードｎ２に電源電圧ＶＤＤ２を出力する。
【００１２】
次に、この第１の実施の形態におけるリセット回路の具体的な構成のー例について説明する。ここで、図１６を用いて上述したように、二種類の電源ＶＤＤ１、ＶＤＤ２を用いているため、ラッチアップを起こすことがないように、それぞれの電源ＶＤＤ１、ＶＤＤ２を投入するタイミングには制約を設ける必要がある。ラッチアップが発生しないようにするために、電源ＶＤＤ２を投入してから時間τｄが経過した後に電源ＶＤＤ１を投入する必要があるとした場合、０＜τｄ＜Ｔなる条件を満たすＴを導入する。
このＴは、本半導体装置における定格として決められている定数である。しかし、あまり短く設定すると電源系の設計が難しくなるので、数十μｓｅｃ程度以上、例えばＴ＝１００μｓｅｃというように設定してもよい。
さて、Ｎウエル１１、Ｐウエル１２の基板電位、即ちノードｎ５、ｎ６の電位は、上述したように、基板バイアス回路１３あるいはトランジスタＭＮ１、ＭＰ１によって制御される。基板バイアス回路１３は、トランジスタＭＮ１、ＭＰ１Ｍ、ＭＮ２、ＭＰ２がオフ状態の時には、Ｎウエル１とノードｎ３とには電源電圧ＶＤＤ１よりも高い基板バイアス電圧Ｖｓｕｂ１を、Ｐウエル１２及びノードｎ４には接地電位Ｖｓｓよりも低い基板バイアス電圧Ｖｓｕｂ２を供給する。しかし、トランジスタＭＮ１、ＭＰ１、ＭＮ２、ＭＰ２がオン状態のときは、基板バイアス回路１３が発生する基板バイアス電圧にかかわらず、Ｎウエル１１とノードｎ４とは電源電位ＶＤＤ２に固定され、Ｐウエル１２とノードｎ３とは接地電位Ｖｓｓに固定される必要がある。すなわち、これらのトランジスタによる制御の方が基板バイアス回路１３の出力よりも優先されるように、それぞれのトランジスタサイズを選んでおくものとする。
【００１３】
また、ダイオードＤ１、Ｄ２は、トランジスタＭＮ２、ＭＰ２がオフで、基板バイアス回路１３の出力した基板バイアス電圧がウエル１１、１２に印加されている場合に、トランジスタＭＰ１、ＭＮ１が完全にオフ状態となるように、ゲートとソースとの間に必要な電位差を与えるものである。
次に、図２を参照して、リセット回路１４の内部の詳細な構成及び動作について説明する。
このリセット回路１４は、電源投入時から所定期間Ｔに渡って、ウエル１１、１２を電源電圧ＶＤＤ２又は接地電圧Ｖｓｓに固定するための信号（図１におけるノードｎ１及びｎ２の電位）を提供するものである。ここで、本実施の形態によるリセット回路１４の特徴は、所定期間Ｔを決定するのに、抵抗と容量によりもたらされるＣＲ時定数ではなく、発振器２１と、その出力クロックをカウントするカウンタ２２とを用いている点にある。これにより、オンチップの容量と抵抗より提供されるＣＲ時定数では実現不可能な長い期間Ｔに渡って、ウエル１１を電源電位ＶＤＤ２に、ウエル１２を接地電位Ｖｓｓに固定することができる。
従来のようにＣＲ時定数を用いた場合には、１０μｓｅｃ程度の時間を決定するのは、チップ面積上不可能であった。しかし、本実施の形態のリセット回路１４では、発振器２１の周波数とカウンタ２２の段数を適切に設計することにより、ｍｓｅｃオーダの期間Ｔも実現することができる。ここで、図２に示された抵抗Ｒと容量Ｃは、時定数ＲＣを設定するために用いられているのではなく、カウンタ２２やフリップフロップＦＦを初期化する信号を生成するためだけに使用される。また、リセット回路１４に含まれる全ての素子は、電源電圧ＶＤＤ２を供給されて動作する。
【００１４】
このリセット回路は、抵抗Ｒ、容量Ｃ、インバータＩＮ１〜ＩＮ４、発振器２１、カウンタ２２、Ｄ型フリップフロップＦＦを有する。ここで、出力１は図１に示されたノードｎ１を介してトランジスタＭＮ２のゲートに接続され、出力２は図１のノードｎ２を介してトランジスタＭＰ２のゲートに接続されている。
電源電圧ＶＤＤ２端子と接地電圧ＶＳＳ端子との間が抵抗Ｒと容量Ｃとで分割されており、この分割するノードｎｒ１の信号が２段のインバータＩＮ１及びＩＮ２によって増幅されて出力ノードｎｒ２から出力される。出力されたこの信号はカウンタ回路２２のリセット端子に入力され、さらにフリップフロップＦＦのリセット端子Ｒに入力される。
カウンタ２２はサイクリック型カウンタで、発振器２１からパルスを入力されると０から順次カウントアップしていき、Ｎ（Ｎは１以上の整数）まで到達するとカウント値を０に戻し、再びカウントアップしていく。そして、カウント値がＮに到達した時のみ電源電圧ＶＤＤ２に対応する論理「１」のパルスを出力する。このようなカウンタ２２と発振器２１との組み合わせにより、発振器２１の出力クロックのＮサイクル毎にパルスが発生されることになる。
【００１５】
フリップフロップＦＦには、出力２の電圧が記憶されている。電源ＶＤＤ２が投入された直後は、ノードｎｒ２の電位が接地電圧ＶＳＳである。この電位をリセット端子Ｒに入力されてリセットがかかった状態になり、接地電圧ＶＳＳに対応する論理「０」データが保持される。これにより、フリップフロップＦＦの出力Ｑは論理「０」になり、リセット回路の出力１は論理「１」、出力２は論理「０」になる。
このリセット回路１４を含めた本実施の形態の動作について、電源電位、出力波形のタイムチャートである図３を用いて説明する。
先ず、電源ＶＤＤ２が投入される前の段階では、図２に示された全ての素子の容量電荷は放電されており、ノードｎｒ１の電位は接地電圧ＶＳＳである。ノードｎｒ１は電源電圧ＶＤＤ２よりもやや遅れて立ち上がる。このノードｎｒ１の電位を２段のインバータＩＮ１及びＩＮ２で増幅すると、ノードｎｒ２の電位は、電源電圧ＶＤＤ２が安定した時点でも、しばらくの間は接地電圧ＶＳＳにあり、その後急激に立ち上がって電源電圧ＶＤＤ２に到達する。
ノードｎｒ１の電位が接地電圧ＶＳＳにある間、カウンタ２２及びフリップフロップＦＦが共にリセットされ、それぞれの内部データは論理「０」になる。この結果、リセット回路１４の出力１は論理「１」、出力２は論理「０」になっている。
【００１６】
ノードｎｒ２の電位が立ち上がると、カウンタ２２が発振器２１から与えられたクロックに同期してカウントアップを開始し、カウント値がＮに到達すると、カウンタ２２の出力ノードｎｒ４から論理「１」のパルスが出力される。出力ノードｎｒ４からパルスが出力されると、フリップフロップＦＦのクロック端子にこのパルスが入力されて、内部データが論理「１」に書き替わる。これにより、フリップフロップＦＦの出力Ｑは論理「１」となり、出力１が論理「０」、出力２が論理「１」に反転する。
カウンタ２２の出力は、（Ｎ＋１）個目のパルスにより、再び「０」になり、パルスをＮ個カウントするごとに「１」を出力する。しかし、フリップフロップＦＦの入力端子Ｄは電源電圧ＶＤＤ２に固定されている。よって、カウンタ２２の出力電圧のいかにかかわらず、フリップフロップＦＦに保存されているデータはその後変化しない。従って、出力１の電位は、電源投入直後には「１」であり、所定時間Ｔが経過した後は「０」になり、そのまま変化しない。
また、出力２の電位は、電源ＶＤＤ２投入直後には「０」であり、所定時間Ｔが経過した後には「１」になり、そのまま変化しない。このような出力１及び２を、トランジスタＭＮ２、ＭＰ２のゲート電圧として用いると、電源ＶＤＤ２投入直後にはこれらのトランジスタＭＮ２、ＭＰ２はオンする。これに従って、トランジスタＭＮ１、ＭＰ１もオンする。所定時間Ｔが経過すると、トランジスタＭＮ１、ＭＮ２、ＭＰ１、ＭＰ２は全てオフし、その後もオフ状態を維持する。従って、ウエル１１の電位は、電源ＶＤＤ２投入直後は電源電位ＶＤＤ２に固定され、ウエル１２の電位は接地電位Ｖｓｓに固定され、所定時間Ｔが経過した後は基板バイアス回路１３が発生する基板バイアス電圧Ｖｓｕｂ１、Ｖｓｕｂ２を印加される。
【００１７】
上述したように、電源ＶＤＤ２投入直後は、電源電位ＶＤＤ２が安定しないので、基板電位発生回路１３が安定して動作することができない。また、電源ＶＤＤ２を投入してから一定の期間τｄが経過する前に電源ＶＤＤ１が投入されると、ラッチアップが発生するおそれがある。しかし、本実施の形態によれば、電源ＶＤＤ２投入から期間τｄを包括する所定期間Ｔが経過するまでの間は、トランジスタＭＰ１及びＭＮ１をリセット回路１４により制御し、Ｎウエル１１を電源電位ＶＤＤ２に固定し、Ｐウエル１２を接地電位Ｖｓｓに固定する。これにより、ウエルの電位が浮遊状態にならず、ラッチアップを防止することができる。
次に、上記第１の実施の形態において、リセット回路１４の構成のみが図２に示されたものと異なるものを、本発明の第２〜第６の実施の形態として以下に説明する。尚、リセット回路１４以外の部分は、図１に示されたものと同一であり、説明を省略する。
図４に、第２の実施の形態による半導体装置におけるリセット回路の構成を示す。本実施の形態によるリセット回路では、上記第１の実施の形態によるリセット回路におけるＤ形フリップフロップＦＦの替わりに、２つのＮＡＮＤゲートＮＡ１及びＮＡ２で構成したＲＳフリップフロップを用いている。
【００１８】
カウンタ２２は、上記第１の実施の形態におけるものと同様に、Ｎまでカウントするサイクリックなカウンタである。すなわち、０から順次カウントアップしていき、Ｎまでカウントすると次は０に戻り、再びカウントアップしていく。
リセット入力が「０」の時は、カウンタ２２の内部データは「０」、出力が「１」にリセットされたままでカウントアップしない。リセット入力が「１」になると、発振器２１の出力するクロックに同期してカウントアップを始める。カウンタ２２の出力は、その内部データがカウントアップされて最大値Ｎになった時のみ「０」を出力し、それ以外の時は電源電位ＶＤＤ２を出力する。つまり、発振器２１の出力クロックのＮサイクル毎に、負のパルスを発生する。
図５に、電源電圧や出力波形のタイムチャートを示す。電源電位ＶＤＤ２と接地電位Ｖｓｓとの間を、抵抗Ｒと容量Ｃとで分割した点がノードｎｒ１の電位となる。このノードｎｒ１の信号は、２段のインバータＩＮ１及びＩＮ２で増幅されて、ノードｎｒ２の電位に到達し、カウンタ２２とＲＳフリップフロップのリセット端子に入力される。
電源ＶＤＤ２投入直後は、ノードｎｒ２が「０」、ノードｎｒ４が「１」となっている。よって、ＲＳフリップフロップの出力１は「１」、出力２は「０」になっている。
【００１９】
その後、ノードｎｒ２の電位が高くなると、ＲＳフリップフロップは出力１が「１」、出力２が「０」という状態を維持する。また、カウンタ２２はリセット状態から解除されて、カウントを始める。Ｎ個目のパルスをカウントした時にカウンタ２２の出力ノードｎｒ４は「０」から「１」に変化する。よって、ＲＳフリップフロップの出力１は「０」、出力２は「１」に遷移する。
カウンタ２２の出力は、（Ｎ＋１）個目のパルスにより再び「１」になり、パルスをＮ個カウントするごとに「０」を出力する。しかし、ＲＳフリップフロップの状態は変化しない。よって、カウンタ２２の出力電圧によらず、ＲＳフリップフロップに保存されているデータはその後変化しない。
従って、出力１の電位は、電源ＶＤＤ２投入直後には「１」であり、所定時間Ｔが経過した後は「０」になり、そのまま変化しない。また、出力２の電位は、電源ＶＤＤ２投入直後には「０」であり、所定時間Ｔが経過した後に「１」になりそのまま変化しない。これらの出力１、２を、図１に示されたトランジスタＭＮ２、ＭＰ２のゲート電圧として使用すると、電源投入直後にはトランジスタＭＮ２、ＭＰ２はオンし、トランジスタＭＮ１、ＭＰ１もオンする。所定時間Ｔが経過すると、トランジスタＭＮ１、ＭＮ２、ＭＰ１、ＭＰ２は全てオフし、その後オフ状態を維持する。
【００２０】
上述したように、第１、第２の実施の形態によれば、基板電位は電源投入直後は電源電位ＶＤＤ２、接地電位Ｖｓｓに固定され、所定時間Ｔが経過した後は基板バイアス回路１３が発生する基板バイアス電圧がダイオードＤ１、Ｄ２を介して与えられる。このとき、トランジスタＭＰ１のゲートにはＮウエル１１よりもダイオードＤ１の順方向電圧分だけ高い電圧が印加され、トランジスタＭＮ１のゲートにはＰウエル１２よりもダイオードＤ２の順方向分だけ低い電圧が印加される。これにより、両トランジスタＭＰ１、ＭＮ１ともオフ状態を維持する。
以上の第１、第２の実施の形態では、いずれも所定時間Ｔが経過した後も、発振器２１ならびにカウンタ２２が動作し続ける。元来、基板バイアス回路を用いる装置では、基板バイアス電位を基板に印加することにより、半導体装置に電源が通電されてはいるが、動作停止状態にある場合のリーク電流を低減することを想定している。従って、必要な期間だけ発振器２１とカウンタ２２とを動作させると、リーク電流低減効果がより大きくなる。
以下の第３〜第６の実施の形態は、このような点を考慮し、所定時間Ｔが経過した後はリセット状態を解除するとともに、所定時間Ｔを決定するために用いた発振器２１の発振動作を停止させることによって、無駄な電力消費を抑制するように構成されている。
【００２１】
図６に、第３の実施の形態におけるリセット回路の構成を示す。リセット回路以外の構成は、第１、第２の実施の形態と同様であり、説明を省略する。この第３の実施の形態では、発振器２１ａにイネーブル端子を設け、そこに出力１をイネーブル信号として入力する点に特徴がある。この発振器２１ａは、イネーブル信号が「０」の間は発振せず、「１」になると発振を開始する。本実施の形態における動作は、ＡＮＤゲートＡＮ１が付加された次に述べる第４の実施の形態とほぼ同様である。よって、第３、第４の実施の形態において共通するタイムチャートを用いて両実施の形態における動作をまとめて説明する。
本発明の第４の実施の形態による半導体装置は、図７に示されるような構成を有するリセット回路を備えている。
本実施の形態では、上記第３の実施の形態と比較し、発振器２１ａのイネーブル信号を、ＡＮＤゲートＡＮ１を用いてノードｎｒ２と出力１の論理積演算を行って生成する点が相違する。これにより、電源投入直後に発振器２１ａとカウンタ２２が同時に動作を開始することができる。
図８に、上記第３の実施の形態とこの第４の実施の形態における電源電位、出力波形のタイムチャートを示す。電源電位ＶＤＤ２と接地電位Ｖｓｓとを抵抗Ｒと容量Ｃとで分割した電位をノードｎｒ１の電位とする。このノードｎｒ１の電位が２段のインバータＩＮ１、ＩＮ２で増幅されてノードｎｒ２の電位に達し、カウンタ２２とフリップフロップＦＦのリセット端子に入力される。カウンタ２２は、上記第１、第２の実施の形態と同様に、Ｎまでカウントするサイクリックなカウンタである。すなわち、０から順次カウントアップしていき、Ｎまでカウントすると０に戻り、再びカウントアップしていく。リセット入力が「０」の間は、その内部データならびに出力が「０」にリセットされたままであり、カウントアップしない。リセット入力が「１」になると、発振器２１ａの出力するクロックに同期してカウントアップを始める。カウンタ２２の出力は、内部データがカウントアップされて最大値Ｎになった時のみ「１」を出力する。これにより、発振器２１ａの出カするクロックのＮサイクル毎に、カウンタ２２がパルスを発生することができる。
【００２２】
電源ＶＤＤ２投入時には、フリップフロップＦＦにはリセットがかかっており、「０」が保持されている。すなわち、電源投入直後には、出力１は「１」に、出力２は「０」になっている。その後、ノードｎｒ２の電位が高くなると、リセット状態が解除されてカウンタ２２がカウントを始める。Ｎ個目のパルスをカウントした時にカウンタ２２の出力ノードｎｒ４の電位が「０」から「１」に変化する。これにより、フリップフロップＦＦがトリガされて内部データが「１」に書き換わる。
この結果、出力１は「０」に変化し、出力２は「１」に変化する。この時、発振器２１ａのイネーブル信号が「０」になり、発振器２１ａは発振動作を停止する。これに伴い、カウンタ２２もカウント動作を停止する。従って、リセット回路はリーク電流に起因する微小電力しか消費しない。
上記第３及び第４の実施の形態は、ともに上記第１の実施の形態の変形例であって、発振器２１ａにイネーブル信号を導入して、リセット終了後に発振器２１ａ、カウンタ２２の動作を停止させ、無駄な電力消費を抑制する効果がある。同様に、上記第２の実施の形態に対しても、発振器にイネーブル信号を導入することにより、発振器及びカウンタの動作を停止させて電力消費を抑制することができる。以下に、この場合の構成を、本発明の第５、第６の実施の形態として説明する。
【００２３】
図９に、第５の実施の形態におけるリセット回路の構成を示す。リセット回路以外の部分は、上記第１〜第４の実施の形態と同様である。この第５の実施の形態における特徴は、上記第３及び第４の実施の形態と同様に、発振器２１ａにイネーブル端子を設け、そこに出力１をイネーブル信号として入力する点にある。この発振器２１ａは、イネーブル信号が「０」の間は発振せず、「１」になると発振を開始する。本実施の形態における動作は、ＡＮＤゲートＡＮ１が付加された次に述べる第６の実施の形態とほぼ同様である。よって、第５、第６の実施の形態において共通するタイムチャートを用いて両実施の形態における動作をまとめて説明する。
第６の実施の形態による半導体装置は、図１０に示されるような構成を有するリセット回路を備えている。
本実施の形態では、上記第５の実施の形態と比較し、発振器２１ａのイネーブル信号を、ＡＮＤゲートＡＮ１を用いてノードｎｒ２と出力１の論理積演算を行って生成する点が相違する。これにより、電源投入直後に発振器２１ａとカウンタ２２が同時に動作を開始することができる。
図１１に、上記第５の実施の形態とこの第６の実施の形態における電源電位、出力波形のタイムチャートを示す。電源電位ＶＤＤ２と接地電位Ｖｓｓとを抵抗Ｒと容量Ｃとで分割した電位をノードｎｒ１の電位とする。このノードｎｒ１の電位が２段のインバータＩＮ１、ＩＮ２で増幅されてノードｎｒ２の電位に達し、カウンタ２２とフリップフロップＦＦのリセット端子に入力される。カウンタ２２は、上記第１、第２の実施の形態と同様に、Ｎまでカウントするサイクリックなカウンタである。すなわち、０から順次カウントアップしていき、Ｎまでカウントすると０に戻り、再びカウントアップしていく。リセット入力が「０」の間は、その内部データは「０」、出力が「１」にリセットされたままであり、カウントアップしない。リセット入力が「１」になると、発振器２１ａの出力するクロックに同期してカウントアップを始める。カウンタ２２の出力は、内部データがカウントアップされて最大値Ｎになった時のみ「０」を出力する。これにより、発振器２１ａの出カするクロックのＮサイクル毎に、カウンタ２２が負のパルスを発生することができる。
【００２４】
電源ＶＤＤ２投入直後は、ノードｎｒ２が「０」、ノードｎｒ４が「１」である。よってＲＳフリップフロップの出力１は「１」に、出力２は「０」になっている。その後、ノードｎｒ２の電位が高くなると、ＲＳフリップフロップは保持状態となり、出力１は「１」、出力２は「０」のままで変化しない。また、カウンタ２２がリセット状態を解除されてカウントを始める。Ｎ個目のパルスをカウントした時にカウンタ２２の出力ノードｎｒ４の電位が「１」から「０」に変化する。これにより、ＲＳフリップフロップの出力１が「０」、出力２が「１」に遷移する。この時、発振器２１ａのイネーブル信号が「０」になり、発振器２１ａは発振動作を停止する。これに伴い、カウンタ２２もカウント動作を停止する。従って、リセット回路はリーク電流に起因する微小電力しか消費しない。
上述した第１〜第６の実施の形態は、いずれも装置全体の構成は図１に示されたようである。これに対し、以下に述べる本発明の第７の実施の形態は、装置全体の構成が図１２に示されるようである。
本実施の形態では、基板バイアス回路１３とトランジスタＭＰ１、ＭＮ１のゲート電圧を制御する回路とを分離している点に特徴がある。
【００２５】
より具体的には、上記第１〜第６の実施の形態と比較し、ダイオードＤ１及びＤ２が除去されて、基板バイアス回路１３の二つの出力端子とノードｎ５、ｎ６とが短絡されており、替わりにチャージポンプ１５が設けられている。チャージポンプ１５は、リセット回路１４の出力ノードｎ２の電位をイネーブル信号として与えられて動作状態を制御され、ノードｎ３及びｎ４の電位を制御する。
この場合の各ノードｎ１〜ｎ４の電位、及びＮウエル１１及びＰウエル１２の電位の変化は、上記第１〜第６の実施の形態と同様である。電源ＶＤＤ２投入から所定期間Ｔが経過するまでは、リセット回路１４の出力ノードｎ１は電源電圧ＶＤＤ２、出力ノードｎ２は接地電圧ＶＳＳであり、トランジスタＭＮ２及びＭＰ２が共にオンする。この間、ノードｎ２が接地電圧ＶＳＳであるので、この電位をイネーブル信号として入力されるチャージポンプ１５は非動作状態で各出力はハイインピーダンス状態になっている。よって、ノードｎ３及びｎ４の電位は、トランジスタＭＮ２及びＮＰ２によって決定される。ノードｎ３が接地電圧ＶＳＳ、ノードｎ４が電源電圧ＶＤＤになり、トランジスタＭＰ１及びＭＮ１が共にオンする。
【００２６】
トランジスタＭＮ２、ＭＰ２、ＭＰ１及びＭＮ１が全てオンしている間は、基板バイアス回路１３が発生する基板バイアス電圧Ｖｓｕｂ１及びＶｓｕｂ２にかからわず、Ｎウエル１１とノードｎ５は電源電圧ＶＤＤ２に固定され、Ｐウエル１２とノードｎ６は接地電圧ＶＳＳに固定される。
このように、所定期間Ｔが経過しない間、トランジスタＭＮ２、ＭＰ２、ＭＰ１及びＭＮ１が全てオンし、Ｎウエル１１は電源電圧ＶＤＤ２、Ｐウエル１２は接地電圧ＶＳＳに固定される。
所定期間Ｔが経過した後は、リセット回路１４の出力ノードｎ１が接地電圧ＶＳＳ、出力ノードｎ２が電源電圧ＶＤＤ２に変化し、トランジスタＭＮ２及びＭＰ２が共にオフする。チャージポンプ１５に電源電圧ＶＤＤ２のイネーブル信号が入力され、動作状態になる。チャージポンプ１５の一方の出力ノードが接続されたノードｎ３は、電源電圧ＶＤＤ２よりも高い基板電圧Ｖｓｕｂ１以上まで上昇し、他方の出力ノードが接続されたノードｎ４は、接地電圧ＶＳＳよりも低い基板電圧Ｖｓｕｂ２以下に下降する。
このように、所定期間Ｔが経過した後は、ノードｎ３及びｎ４の電位はチャージポンプ１５の出力によって決定される。これにより、トランジスタＭＰ１及びＭＮ１がオフする。この結果、基板電位発生回路１３が出力する基板バイアス電圧Ｖｓｕｂ１がＮウエル１１に印加され、基板バイアス電圧Ｖｓｕｂ２がＰウエルノード１に印加される。
【００２７】
このように、本実施の形態では、チャージポンプ１５にはイネーブル端子があり、ノードｎ２に接続されている。このイネーブル信号により、トランジスタＭＮ２及びＭＰ２がオンしているときは、チャージポンプ１５が動作を停止し、オフのときはチャージポンプ１５が動作する。従って、図１に示された構成のように、トランジスタＭＮ２、ＭＰ２がオンのときに、基板バイアス回路１３の出力と、トランジスタＭＮ２、ＭＰ２のドレイン出力とが、トランジスタＭＮ１、ＭＰ１のゲートにおいて衝突することがない。このため、トランジスタＭＮ２、ＭＰ２のサイズを小さくすることができる。
次に、リセット回路１４の内部で使われている発振器の一例を示す。上記第１〜第６の実施の形態において用いる発振器２１、２１ａは、数ＭＨｚ以下のような低い周波数で発振させると効果的である。何故なら、これにより、ｍｓｅｃオーダのリセット期間Ｔを実現する場合にも、カウンタを少ない段数で構成することができるからである。
しかし、このような低周波で発振させる場合には、図１３（ｂ）に示されたように、インバータへの入力波形の立ち上がりが緩やかになるため、入力波形の雑音の影響を受けやすくなり、出力が本来の周波数よりも大幅に高い周波数で発振する場合もある。このような出力がカウンタに入力されると、この一つ一つのパルスを本来のクロックと誤まってカウントすることとなる。よって、本来の所定時間Ｔよりも遥かに短い時間でリセットを解除するという誤動作を引き起こすことになる。
【００２８】
このような現象を防ぐためには、図１４に示されたようなシュミットトリガ機能付きのインバータＩＮ１１〜ＩＮｍ（ｍは３以上の奇数）を用いてリングオシレータを構成することが望ましい。シュミットトリガ機能付きのインバータは、入力波形の立ち上がりと立ち下がりとで異なる閾値を有するので、出力がローレベルからハイレベルに変化する時の入力レベルと、出力がハイレベルからローレベルに立ち下がる時の入力レベルとが異なるという、ヒステリシス特性を有する。このようなインバータを用いることで、各素子の信号波形に雑音が重畳されたような場合であっても、所定期間Ｔをカウントする動作に誤動作を起こすことが防止される。
上述した実施の形態はいずれもー例であり、本発明を限定するものではない。上記第１〜第７の実施の形態として示された回路構成はー例であって、必要に応じて様々な変形が可能である。例えば、上記第１〜第７の実施の形態におけるリセット回路は、クロック数をカウントすることにより、所定期間Ｔを計測している。しかしこれに限らず、リセット回路において、電源投入後に電源電圧のモニタを開始し、このレベルが十分に安定したことを検知してから一定時間経過したことを計測するように構成してもよい。
【００２９】
【発明の効果】
上記構成を備える本発明の半導体装置によれば、いずれかの電源が投入されてから他の全ての電源が投入されるまでの期間を含む所定期間が経過するまでの間、基板をその導電型に応じて第１の電位又は第２の電位に固定することにより、基板が浮遊状態になってラッチアップが発生することを防止することができる。
【図面の簡単な説明】
【図１】第１の実施の形態による半導体装置の構成を示した回路図。
【図２】第１の実施の形態による半導体装置におけるリセット回路の構成を示した回路図。
【図３】第１の実施の形態による半導体装置における各ノードの電位の変化を示したタイムチャート。
【図４】第２の実施の形態による半導体装置におけるリセット回路の構成を示した回路図。
【図５】第２の実施の形態による半導体装置における各ノードの電位の変化を示したタイムチャート。
【図６】第３の実施の形態による半導体装置におけるリセット回路の構成を示した回路図。
【図７】第４の実施の形態による半導体装置におけるリセット回路の構成を示した回路図。
【図８】第３及び第４の実施の形態による半導体装置における各ノードの電位の変化を示したタイムチャート。
【図９】第５の実施の形態による半導体装置におけるリセット回路の構成を示した回路図。
【図１０】第６の実施の形態による半導体装置におけるリセット回路の構成を示した回路図。
【図１１】第５及び第６の実施の形態による半導体装置における各ノードの電位の変化を示したタイムチャート。
【図１２】第７の実施の形態による半導体装置の構成を示した回路図。
【図１３】第１〜第７の実施の形態による半導体装置におけるリセット回路内の発振器で用いられるインバータとして、シュミットトリガ付きでないインバータを用いた場合における問題点を示した説明図。
【図１４】第１〜第７の実施の形態による半導体装置におけるリセット回路内の発振器の一例として、シュミットトリガ機能付きのインバータを用いて構成したリングオシレータを示した回路図。
【図１５】基板バイアス回路が発生した基板バイアス電位を印加される基板に形成されており、異なる電源電圧を供給されて動作する素子を有する内部回路を示した回路図。
【図１６】異なる電源電圧を供給する第１、第２の電源をそれぞれ投入するときの時間差を示した説明図。
【符号の説明】
１１Ｎ型基板
１２Ｐ型基板
１３基板バイアス回路
１４リセット回路
１５チャージポンプ
２１２１ａ発振器
２２カウンタ回路
Ｐｔｒ、ＭＰ１、ＭＰ２Ｐチャネル形ＭＯＳトランジスタ
Ｎｔｒ、ＭＮ１、ＭＮ２Ｎチャネル形ＭＯＳトランジスタ
Ｄ１、Ｄ２ダイオード
ＦＦＤ型フリップフロップ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly, to a CMOS semiconductor device having a structure for applying a bias voltage different from a power supply potential or a ground potential to a substrate.
[0002]
[Prior art]
In a CMOS semiconductor device, in order to reduce power consumption while maintaining high-speed operation, an integrated circuit is designed using a field-effect transistor having a low threshold, and is driven at a low voltage.
In this case, in order to reduce the current when the circuit is not operating at all, that is, the so-called standby leakage current, or to compensate for the fluctuation of the threshold even during the circuit operation, the substrate or well power supply potential or the ground potential is used. Some devices apply different substrate bias voltages.
In such an apparatus, the substrate and the wiring for providing the well potential are not connected to the power supply wiring or the ground wiring. For this reason, at the time of power supply in which the operation of the substrate potential control circuit is insufficient, there is a risk that the power supply voltage becomes higher than the substrate potential and latch-up occurs. As a means for preventing such a situation, a technique of fixing the substrate at an appropriate potential until a certain period elapses after the power is turned on is used.
[0003]
[Problems to be solved by the invention]
However, as described later, when a plurality of power supply systems are provided, there is a problem that latch-up occurs immediately after the power is turned on.
Therefore, an object of the present invention is to provide a semiconductor device capable of preventing occurrence of latch-up after power-on.
[0004]
[Means for Solving the Problems]
A semiconductor device according to the present invention is a semiconductor device in which at least one MOSFET that operates by applying at least one of a power supply and a ground potential to a source is formed in a plurality of different semiconductor layers, respectively. During a predetermined period from when one of the power supplies is first turned on to when all other power supplies are turned on and stabilized, the potential of each of the semiconductor layers is changed according to the conductivity type of the semiconductor layer. A potential control unit including a means for fixing the power supply to the highest power supply potential or the ground potential, the potential control unit includes: An oscillator that outputs a clock, a counter that starts counting the clock after the power is first turned on and outputs a signal indicating that the count value has reached a maximum value, and fixes a potential of the semiconductor layer. A data holding circuit that holds and outputs information for controlling the means for performing the predetermined period, and a data holding circuit that changes the information when the signal is input from the counter after the predetermined period has elapsed. included It is characterized by the following.
[0005]
Also, According to the semiconductor device of the present invention, at least one or more N-type semiconductor layers and at least one or more P-type semiconductor layers each having at least one MOSFET formed by operating at least one of a power supply and a ground potential are applied to a source. -Type semiconductor layer, a first substrate bias voltage applied to the N-type semiconductor layer, which is higher than a respective power supply potential applied to the MOSFET, and a second substrate bias voltage lower than the ground potential applied to the P-type semiconductor layer. And a first switching circuit for applying the highest power supply potential or the first substrate bias potential of the at least two types of power supplies to the N-type semiconductor layer in accordance with a first control voltage. Applying the ground potential or the second substrate bias potential to the P-type semiconductor layer according to an element and a second control voltage. A second switching element, Measure at least a predetermined period including a period from when any one of the power supplies is first turned on to when all other power supplies are turned on and stabilized, A reset circuit for generating the first and second control voltages;
With The reset circuit includes: an oscillator that outputs a clock; and a signal that indicates that the count value has reached a maximum value, starting counting the clock after the first applied potential of the power supply reaches a predetermined potential. , And information for controlling the means for fixing the potentials of the N-type and P-type semiconductor layers. When the predetermined period elapses and the signal is input from the counter, the information is stored. And the data control circuit generates the first and second control voltages from information of the data storage circuit. It is characterized by the following.
[0007]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
Here, an apparatus having a circuit configuration as shown in FIG. 15 is assumed. The substrate bias circuit 1 is supplied with the power supply voltage VDD2 and generates a substrate bias voltage. A plurality of elements (inverters) IN100 and IN101 present in the internal circuit INCKT1 apply the substrate bias voltage generated by the substrate bias circuit 1 to the substrate. However, the element IN100 and the element IN101 are supplied with different powers, and the element IN101 operates by receiving a power supply voltage VDD1 different from the power supply voltage VDD2 supplied to the substrate bias circuit 1.
The reason for using a separate power supply in this way is that the internal circuit wants to use the lowest possible power supply voltage to reduce power consumption, while the substrate bias circuit generates the substrate bias voltage required to sufficiently change the threshold. This is because there is a demand to use as high a power supply voltage as possible. Therefore, here, VDD1 <VDD2.
In the current integrated circuit, the operating voltage of an interface circuit for performing an interface with a peripheral device provided outside the chip is generally higher than the operating voltage of an internal circuit. For example, if a power supply for the interface circuit is used as a power supply for the substrate bias circuit, it is not necessary to prepare a special power supply for the substrate bias circuit.
[0008]
Now, in such an integrated circuit, when the power supply VDD1 is turned on before the power supply VDD2, the substrate potential of the internal circuit remains at the floating potential and latch-up occurs. In the internal circuit INCKT1 shown in FIG. 15, when the power supply VDD2 is turned on after the power supply VDD1, the element IN101 latches up.
In order to prevent the occurrence of such a latch-up, it is necessary to turn on the power supply VDD1 and the power supply VDD2 at the same time or with the power supply VDD1 slightly delayed. However, as shown in FIG. 16, when two power supplies are turned on, a time difference τd usually occurs between the timings of turning on the two power supplies, and the value may be on the order of several tens μsec.
In a conventional device, as a method of preventing latch-up, a substrate is appropriately mounted between the time when one power supply (VDD2) is turned on and a certain period determined by a CR time constant provided by a capacitance / resistance circuit elapses. A technique of fixing the potential to a certain value has been used.
However, in order to generate a delay time longer than the order of tens of μsec by the CR time constant, an extremely large capacitance and resistance are required. Therefore, it is almost impossible to create such a CR circuit on the same semiconductor substrate due to the chip area.
[0009]
Therefore, the embodiment of the present invention described below is applied to a case where the substrate is fixed to an appropriate potential (for example, a power supply potential or a ground potential) other than the substrate bias voltage for a predetermined period in order to prevent latch-up at power-on. , The substrate is fixed at an appropriate potential for a sufficiently long period of time including the time required from when the first power supply is turned on to when all other power supplies are turned on.
Hereinafter, first to seventh embodiments of the present invention will be described with reference to the drawings.
The semiconductor device according to the first embodiment of the present invention has a configuration as shown in FIG. A P-channel MOS transistor PTr is formed in the N-well 11, and an N-channel MOS transistor NTr is formed in the P-well 12. The transistors PTr and NTr form an internal circuit of the device. The P-channel transistor PTr and the N-channel transistor NTr are connected to each other, thereby forming a CMOS logic element.
Here, the N well 11 includes an N type well formed on the surface of the P or N type semiconductor substrate, or the surface portion of the N type semiconductor substrate, and the P well 12 includes a P or N type semiconductor substrate. It includes a P-type well formed on the surface or a surface portion of a P-type semiconductor substrate.
[0010]
The node n5 to which the N well 11 is connected and one output terminal of the substrate bias circuit 13 that outputs the substrate bias voltage Vsub1 are connected by a diode D1. The node n6 to which the P-well 12 is connected and the other output terminal of the substrate bias circuit 13 that outputs the substrate bias voltage Vsub2 are connected by a diode D2.
Further, the source and drain of the P-channel MOS transistor MP1 are connected between the power supply voltage VDD2 terminal and the node n5, and the gate thereof is connected to the terminal for outputting Vsub1 of the substrate bias circuit 13 via the node n3. I have. The source and the drain of the N-channel MOS transistor MN1 are connected between the ground voltage VSS terminal and the node n6, and the gate is connected to the terminal for outputting Vsub2 of the substrate bias circuit 13 via the node n4.
The drain and source of the N-channel MOS transistor MN2 are connected between the node n3 and the ground voltage VSS terminal, and the gate is connected to one output terminal of the reset circuit 14 via the node n1. The drain and source of the P-channel MOS transistor MP2 are connected between the node n4 and the power supply voltage VDD2 terminal, and the gate is connected to the other output terminal of the reset circuit 14 via the node n2.
[0011]
Here, the power supply voltage VDD2 is supplied to the substrate bias circuit 13, the reset circuit 14, the transistor MP1, and the transistor MP2. However, the power supply voltage VDD1 is supplied to the transistor PTr that forms a part of the internal circuit. Here, it is assumed that the relationship of VDD1 <VDD2 holds.
The substrate bias circuit 13 generates a substrate bias voltage to be applied to each substrate of the N well 11 and the P well 12. When the power supply VDD2 is turned on and the power supply voltage VDD2 is stably operated, a substrate bias voltage Vsub1 higher than the power supply voltage VDD2 for the N well 11 is generated, and a substrate bias voltage lower than the ground voltage VSS for the P well 12 is generated. A voltage Vsub2 is generated.
The reset circuit 14 is configured to supply both potentials and the output of the substrate bias circuit 13 during a period from when the power supply VDD2 is turned on to when the remaining power supply VDD1 is turned on, preferably after the power supplies VDD2 and VDD1 are sequentially turned on. The power supply voltage VDD2 is output to the output node n1 and the ground voltage VSS is output to the output node n2 until a predetermined period T including a period until the voltage becomes stable elapses. After the elapse of the predetermined period T, the output is inverted to output the ground voltage VSS to the node n1 and the power supply voltage VDD2 to the node n2.
[0012]
Next, an example of a specific configuration of the reset circuit according to the first embodiment will be described. Here, as described above with reference to FIG. 16, since two types of power supplies VDD1 and VDD2 are used, restrictions are imposed on the timing of turning on the respective power supplies VDD1 and VDD2 so that latch-up does not occur. Must be provided. In order to prevent latch-up from occurring, if it is necessary to turn on the power supply VDD1 after a lapse of time τd after turning on the power supply VDD2, a T that satisfies the condition of 0 <τd <T is introduced.
This T is a constant determined as a rating in the present semiconductor device. However, if it is set too short, it becomes difficult to design the power supply system. Therefore, it may be set to about several tens μsec or more, for example, T = 100 μsec.
The substrate potentials of the N well 11 and the P well 12, that is, the potentials of the nodes n5 and n6 are controlled by the substrate bias circuit 13 or the transistors MN1 and MP1, as described above. When the transistors MN1, MP1M, MN2, and MP2 are off, the substrate bias circuit 13 applies a substrate bias voltage Vsub1 higher than the power supply voltage VDD1 to the N well 1 and the node n3, and grounds the P well 12 and the node n4. A substrate bias voltage Vsub2 lower than the potential Vss is supplied. However, when the transistors MN1, MP1, MN2, and MP2 are in the ON state, the N well 11 and the node n4 are fixed to the power supply potential VDD2, and the P well 12 is connected regardless of the substrate bias voltage generated by the substrate bias circuit 13. The node n3 needs to be fixed to the ground potential Vss. That is, each transistor size is selected so that the control by these transistors has priority over the output of the substrate bias circuit 13.
[0013]
In addition, when the transistors MN2 and MP2 are off and the substrate bias voltage output from the substrate bias circuit 13 is applied to the wells 11 and 12, the diodes D1 and D2 completely turn off the transistors MP1 and MN1. Thus, a necessary potential difference is provided between the gate and the source.
Next, a detailed configuration and operation inside the reset circuit 14 will be described with reference to FIG.
The reset circuit 14 provides a signal (potential of the nodes n1 and n2 in FIG. 1) for fixing the wells 11 and 12 to the power supply voltage VDD2 or the ground voltage Vss for a predetermined period T from the time of turning on the power. It is. Here, the feature of the reset circuit 14 according to the present embodiment is that the oscillator 21 and the counter 22 for counting the output clock thereof are used for determining the predetermined period T, not for the CR time constant provided by the resistor and the capacitor. The point is that it is used. Thus, the well 11 can be fixed to the power supply potential VDD2 and the well 12 can be fixed to the ground potential Vss for a long period T that cannot be realized by the CR time constant provided by the on-chip capacitance and resistance.
When a CR time constant is used as in the related art, it is impossible to determine a time of about 10 μsec due to the chip area. However, in the reset circuit 14 of the present embodiment, a period T on the order of msec can be realized by appropriately designing the frequency of the oscillator 21 and the number of stages of the counter 22. Here, the resistor R and the capacitor C shown in FIG. 2 are not used for setting the time constant RC, but are used only for generating a signal for initializing the counter 22 and the flip-flop FF. Is done. All the elements included in the reset circuit 14 operate by being supplied with the power supply voltage VDD2.
[0014]
This reset circuit has a resistor R, a capacitor C, inverters IN1 to IN4, an oscillator 21, a counter 22, and a D-type flip-flop FF. Here, the output 1 is connected to the gate of the transistor MN2 through the node n1 shown in FIG. 1, and the output 2 is connected to the gate of the transistor MP2 through the node n2 in FIG.
The power supply voltage VDD2 terminal and the ground voltage VSS terminal are divided by a resistor R and a capacitor C. The signal at the node nr1 to be divided is amplified by the two-stage inverters IN1 and IN2 and output from the output node nr2. You. This output signal is input to the reset terminal of the counter circuit 22 and further input to the reset terminal R of the flip-flop FF.
The counter 22 is a cyclic counter. When a pulse is input from the oscillator 21, the counter 22 sequentially counts up from 0, and when it reaches N (N is an integer of 1 or more), returns the count value to 0 and counts up again. To go. Then, only when the count value reaches N, a pulse of logic "1" corresponding to the power supply voltage VDD2 is output. By such a combination of the counter 22 and the oscillator 21, a pulse is generated every N cycles of the output clock of the oscillator 21.
[0015]
The voltage of the output 2 is stored in the flip-flop FF. Immediately after the power supply VDD2 is turned on, the potential of the node nr2 is the ground voltage VSS. This potential is input to the reset terminal R to be in a reset state, and the logic “0” data corresponding to the ground voltage VSS is held. As a result, the output Q of the flip-flop FF becomes logic “0”, the output 1 of the reset circuit becomes logic “1”, and the output 2 becomes logic “0”.
The operation of the present embodiment including the reset circuit 14 will be described with reference to FIG. 3 which is a time chart of a power supply potential and an output waveform.
First, before the power supply VDD2 is turned on, the capacitance charges of all the elements shown in FIG. 2 have been discharged, and the potential of the node nr1 is the ground voltage VSS. The node nr1 rises slightly later than the power supply voltage VDD2. When the potential of the node nr1 is amplified by the two-stage inverters IN1 and IN2, the potential of the node nr2 remains at the ground voltage VSS for a while, even when the power supply voltage VDD2 is stabilized, and then rapidly rises to the power supply voltage VDD2. To reach.
While the potential of the node nr1 is at the ground voltage VSS, both the counter 22 and the flip-flop FF are reset, and the respective internal data becomes logic “0”. As a result, the output 1 of the reset circuit 14 has a logic “1” and the output 2 has a logic “0”.
[0016]
When the potential of the node nr2 rises, the counter 22 starts counting up in synchronization with the clock given from the oscillator 21, and when the count value reaches N, a pulse of logic "1" is output from the output node nr4 of the counter 22. Is output. When a pulse is output from the output node nr4, this pulse is input to the clock terminal of the flip-flop FF, and the internal data is rewritten to logic "1". As a result, the output Q of the flip-flop FF becomes logic “1”, the output 1 is inverted to logic “0”, and the output 2 is inverted to logic “1”.
The output of the counter 22 becomes “0” again by the (N + 1) th pulse, and outputs “1” every time N pulses are counted. However, the input terminal D of the flip-flop FF is fixed to the power supply voltage VDD2. Therefore, regardless of the output voltage of the counter 22, the data stored in the flip-flop FF does not change thereafter. Therefore, the potential of the output 1 is “1” immediately after the power is turned on, becomes “0” after the predetermined time T has elapsed, and does not change as it is.
The potential of the output 2 is “0” immediately after the power supply VDD2 is turned on, becomes “1” after a predetermined time T has elapsed, and does not change as it is. When such outputs 1 and 2 are used as the gate voltages of the transistors MN2 and MP2, the transistors MN2 and MP2 are turned on immediately after the power supply VDD2 is turned on. Accordingly, the transistors MN1 and MP1 are also turned on. When the predetermined time T has elapsed, the transistors MN1, MN2, MP1, and MP2 are all turned off, and thereafter remain off. Therefore, the potential of the well 11 is fixed to the power supply potential VDD2 immediately after the power supply VDD2 is turned on, the potential of the well 12 is fixed to the ground potential Vss, and the substrate bias voltage generated by the substrate bias circuit 13 after a predetermined time T has elapsed. Vsub1 and Vsub2 are applied.
[0017]
As described above, since the power supply potential VDD2 is not stable immediately after the power supply VDD2 is turned on, the substrate potential generation circuit 13 cannot operate stably. Further, if the power supply VDD1 is turned on before a certain period of time τd elapses after the power supply VDD2 is turned on, latch-up may occur. However, according to the present embodiment, the transistors MP1 and MN1 are controlled by the reset circuit 14 until the predetermined period T including the period τd elapses after the power supply VDD2 is turned on, and the N well 11 is set to the power supply potential VDD2. The P well 12 is fixed to the ground potential Vss. As a result, the potential of the well does not float, and latch-up can be prevented.
Next, only the configuration of the reset circuit 14 in the first embodiment that is different from that shown in FIG. 2 will be described below as second to sixth embodiments of the present invention. Note that parts other than the reset circuit 14 are the same as those shown in FIG. 1, and a description thereof will be omitted.
FIG. 4 shows a configuration of a reset circuit in the semiconductor device according to the second embodiment. In the reset circuit according to the present embodiment, an RS flip-flop including two NAND gates NA1 and NA2 is used instead of the D-type flip-flop FF in the reset circuit according to the first embodiment.
[0018]
The counter 22 is a cyclic counter that counts up to N, as in the first embodiment. That is, it counts up sequentially from 0, and after counting up to N, it returns to 0 and counts up again.
When the reset input is "0", the internal data of the counter 22 is reset to "0" and the output is reset to "1", and the counter 22 does not count up. When the reset input becomes “1”, counting up is started in synchronization with the clock output from the oscillator 21. The output of the counter 22 outputs "0" only when the internal data is counted up and reaches the maximum value N, and otherwise outputs the power supply potential VDD2. That is, a negative pulse is generated every N cycles of the output clock of the oscillator 21.
FIG. 5 shows a time chart of the power supply voltage and the output waveform. A point between the power supply potential VDD2 and the ground potential Vss divided by the resistor R and the capacitor C is the potential of the node nr1. The signal at the node nr1 is amplified by the two-stage inverters IN1 and IN2, reaches the potential at the node nr2, and is input to the counter 22 and the reset terminal of the RS flip-flop.
Immediately after the power supply VDD2 is turned on, the node nr2 is “0” and the node nr4 is “1”. Therefore, the output 1 of the RS flip-flop is “1” and the output 2 is “0”.
[0019]
Thereafter, when the potential of the node nr2 increases, the RS flip-flop maintains the state where the output 1 is “1” and the output 2 is “0”. The counter 22 is released from the reset state and starts counting. When the N-th pulse is counted, the output node nr4 of the counter 22 changes from “0” to “1”. Therefore, the output 1 of the RS flip-flop changes to “0” and the output 2 changes to “1”.
The output of the counter 22 becomes “1” again by the (N + 1) th pulse, and outputs “0” every time N pulses are counted. However, the state of the RS flip-flop does not change. Therefore, the data stored in the RS flip-flop does not change thereafter regardless of the output voltage of the counter 22.
Therefore, the potential of the output 1 is “1” immediately after the power supply VDD2 is turned on, becomes “0” after the predetermined time T has elapsed, and does not change as it is. Further, the potential of the output 2 is “0” immediately after the power supply VDD2 is turned on, becomes “1” after a predetermined time T has elapsed, and does not change as it is. When these outputs 1 and 2 are used as the gate voltages of the transistors MN2 and MP2 shown in FIG. 1, the transistors MN2 and MP2 are turned on immediately after the power is turned on, and the transistors MN1 and MP1 are also turned on. When the predetermined time T has elapsed, the transistors MN1, MN2, MP1, and MP2 all turn off, and thereafter maintain the off state.
[0020]
As described above, according to the first and second embodiments, the substrate potential is fixed to the power supply potential VDD2 and the ground potential Vss immediately after the power is turned on, and the substrate bias circuit 13 is generated after a predetermined time T has elapsed. Is applied via diodes D1 and D2. At this time, a voltage higher than the N well 11 by the forward voltage of the diode D1 is applied to the gate of the transistor MP1, and a voltage lower than the P well 12 by the forward direction of the diode D2 is applied to the gate of the transistor MN1. Is done. Thereby, both the transistors MP1 and MN1 maintain the off state.
In the first and second embodiments, the oscillator 21 and the counter 22 continue to operate even after the predetermined time T has elapsed. Originally, in an apparatus using a substrate bias circuit, it is assumed that although a power is supplied to the semiconductor device by applying a substrate bias potential to the substrate, a leakage current in an operation stop state is reduced. ing. Therefore, when the oscillator 21 and the counter 22 are operated for a necessary period, the effect of reducing the leakage current is further increased.
In consideration of such a point, the following third to sixth embodiments release the reset state after the lapse of the predetermined time T, and oscillate the oscillator 21 used to determine the predetermined time T. By stopping the operation, useless power consumption is suppressed.
[0021]
FIG. 6 shows a configuration of a reset circuit according to the third embodiment. The configuration other than the reset circuit is the same as in the first and second embodiments, and the description is omitted. The third embodiment is characterized in that an enable terminal is provided in the oscillator 21a, and the output 1 is input thereto as an enable signal. The oscillator 21a does not oscillate while the enable signal is "0", and starts oscillating when it becomes "1". The operation in the present embodiment is almost the same as the fourth embodiment described below in which an AND gate AN1 is added. Therefore, the operation in both embodiments will be described together using a time chart common to the third and fourth embodiments.
The semiconductor device according to the fourth embodiment of the present invention includes a reset circuit having a configuration as shown in FIG.
This embodiment is different from the third embodiment in that the enable signal of the oscillator 21a is generated by performing a logical AND operation of the node nr2 and the output 1 using the AND gate AN1. As a result, the oscillator 21a and the counter 22 can simultaneously start operating immediately after the power is turned on.
FIG. 8 shows a time chart of the power supply potential and the output waveform in the third embodiment and the fourth embodiment. A potential obtained by dividing the power supply potential VDD2 and the ground potential Vss by the resistor R and the capacitor C is set as the potential of the node nr1. The potential of the node nr1 is amplified by the two-stage inverters IN1 and IN2, reaches the potential of the node nr2, and is input to the counter 22 and the reset terminal of the flip-flop FF. The counter 22 is a cyclic counter that counts up to N, as in the first and second embodiments. That is, it counts up sequentially from 0, returns to 0 after counting to N, and counts up again. While the reset input is "0", its internal data and output remain reset to "0" and do not count up. When the reset input becomes "1", counting up is started in synchronization with the clock output from the oscillator 21a. The output of the counter 22 outputs “1” only when the internal data is counted up and reaches the maximum value N. Thus, the counter 22 can generate a pulse every N cycles of the clock output from the oscillator 21a.
[0022]
When the power supply VDD2 is turned on, the flip-flop FF is reset and “0” is held. That is, immediately after the power is turned on, the output 1 is "1" and the output 2 is "0". Thereafter, when the potential of the node nr2 rises, the reset state is released and the counter 22 starts counting. When the N-th pulse is counted, the potential of the output node nr4 of the counter 22 changes from “0” to “1”. Thereby, the flip-flop FF is triggered and the internal data is rewritten to “1”.
As a result, the output 1 changes to “0” and the output 2 changes to “1”. At this time, the enable signal of the oscillator 21a becomes "0", and the oscillator 21a stops oscillating. Accordingly, the counter 22 also stops counting. Therefore, the reset circuit consumes only a small amount of power due to the leak current.
The third and fourth embodiments are both modifications of the first embodiment. An enable signal is introduced to the oscillator 21a, and the operation of the oscillator 21a and the counter 22 is stopped after the reset is completed. This has the effect of suppressing unnecessary power consumption. Similarly, also in the second embodiment, by introducing an enable signal to the oscillator, the operation of the oscillator and the counter can be stopped to reduce power consumption. Hereinafter, the configuration in this case will be described as fifth and sixth embodiments of the present invention.
[0023]
FIG. 9 shows a configuration of a reset circuit according to the fifth embodiment. Portions other than the reset circuit are the same as in the first to fourth embodiments. The feature of the fifth embodiment is that, like the third and fourth embodiments, an enable terminal is provided in the oscillator 21a, and the output 1 is input thereto as an enable signal. The oscillator 21a does not oscillate while the enable signal is "0", and starts oscillating when it becomes "1". The operation in the present embodiment is almost the same as the sixth embodiment described below in which an AND gate AN1 is added. Therefore, the operations in both embodiments will be described together using a time chart common to the fifth and sixth embodiments.
The semiconductor device according to the sixth embodiment includes a reset circuit having a configuration as shown in FIG.
The present embodiment is different from the fifth embodiment in that the enable signal of the oscillator 21a is generated by performing a logical product operation of the node nr2 and the output 1 using the AND gate AN1. As a result, the oscillator 21a and the counter 22 can simultaneously start operating immediately after the power is turned on.
FIG. 11 shows a time chart of the power supply potential and the output waveform in the fifth embodiment and the sixth embodiment. A potential obtained by dividing the power supply potential VDD2 and the ground potential Vss by the resistor R and the capacitor C is set as the potential of the node nr1. The potential of the node nr1 is amplified by the two-stage inverters IN1 and IN2, reaches the potential of the node nr2, and is input to the counter 22 and the reset terminal of the flip-flop FF. The counter 22 is a cyclic counter that counts up to N, as in the first and second embodiments. That is, it counts up sequentially from 0, returns to 0 when it counts to N, and counts up again. While the reset input is "0", its internal data remains at "0" and the output remains at "1", and does not count up. When the reset input becomes "1", counting up is started in synchronization with the clock output from the oscillator 21a. The output of the counter 22 outputs “0” only when the internal data is counted up and reaches the maximum value N. Thus, the counter 22 can generate a negative pulse every N cycles of the clock output from the oscillator 21a.
[0024]
Immediately after the power supply VDD2 is turned on, the node nr2 is “0” and the node nr4 is “1”. Therefore, the output 1 of the RS flip-flop is “1” and the output 2 is “0”. Thereafter, when the potential of the node nr2 rises, the RS flip-flop enters a holding state, and the output 1 remains at "1" and the output 2 remains at "0", and does not change. Further, the counter 22 is released from the reset state and starts counting. When the N-th pulse is counted, the potential of the output node nr4 of the counter 22 changes from “1” to “0”. As a result, the output 1 of the RS flip-flop changes to “0” and the output 2 changes to “1”. At this time, the enable signal of the oscillator 21a becomes "0", and the oscillator 21a stops oscillating. Accordingly, the counter 22 also stops counting. Therefore, the reset circuit consumes only a small amount of power due to the leak current.
In each of the first to sixth embodiments described above, the configuration of the entire apparatus is as shown in FIG. On the other hand, in a seventh embodiment of the present invention described below, the configuration of the entire apparatus is as shown in FIG.
The present embodiment is characterized in that the substrate bias circuit 13 and a circuit for controlling the gate voltages of the transistors MP1 and MN1 are separated.
[0025]
More specifically, compared to the first to sixth embodiments, the diodes D1 and D2 are removed, and the two output terminals of the substrate bias circuit 13 and the nodes n5 and n6 are short-circuited. Instead, a charge pump 15 is provided. The charge pump 15 is supplied with the potential of the output node n2 of the reset circuit 14 as an enable signal, is controlled in operation state, and controls the potentials of the nodes n3 and n4.
In this case, changes in the potentials of the nodes n1 to n4 and the potentials of the N well 11 and the P well 12 are the same as those in the first to sixth embodiments. Until a predetermined period T elapses after the power supply VDD2 is turned on, the output node n1 of the reset circuit 14 is at the power supply voltage VDD2, the output node n2 is at the ground voltage VSS, and both the transistors MN2 and MP2 are turned on. During this time, since the node n2 is at the ground voltage VSS, the charge pump 15 to which this potential is input as an enable signal is in a non-operating state and each output is in a high impedance state. Therefore, the potentials of the nodes n3 and n4 are determined by the transistors MN2 and NP2. The node n3 becomes the ground voltage VSS, the node n4 becomes the power supply voltage VDD, and both the transistors MP1 and MN1 are turned on.
[0026]
While all of the transistors MN2, MP2, MP1, and MN1 are on, the N well 11 and the node n5 are fixed to the power supply voltage VDD2 regardless of the substrate bias voltages Vsub1 and Vsub2 generated by the substrate bias circuit 13. , P well 12 and node n6 are fixed to ground voltage VSS.
As described above, while the predetermined period T does not elapse, the transistors MN2, MP2, MP1, and MN1 are all turned on, the N well 11 is fixed at the power supply voltage VDD2, and the P well 12 is fixed at the ground voltage VSS.
After the lapse of the predetermined period T, the output node n1 of the reset circuit 14 changes to the ground voltage VSS, the output node n2 changes to the power supply voltage VDD2, and both the transistors MN2 and MP2 are turned off. The enable signal of the power supply voltage VDD2 is input to the charge pump 15, and the charge pump 15 enters an operation state. The node n3 to which one output node of the charge pump 15 is connected rises to the substrate voltage Vsub1 higher than the power supply voltage VDD2 or higher, and the node n4 to which the other output node is connected is a substrate n4 lower than the ground voltage VSS. The voltage drops below the voltage Vsub 2.
As described above, after the elapse of the predetermined period T, the potentials of the nodes n3 and n4 are determined by the output of the charge pump 15. As a result, the transistors MP1 and MN1 are turned off. As a result, the substrate bias voltage Vsub 1 output from the substrate potential generating circuit 13 is applied to the N well 11, and the substrate bias voltage Vsub 2 is applied to the P well node 1.
[0027]
As described above, in the present embodiment, the charge pump 15 has the enable terminal and is connected to the node n2. With this enable signal, when the transistors MN2 and MP2 are on, the charge pump 15 stops operating, and when off, the charge pump 15 operates. Therefore, as in the configuration shown in FIG. 1, when the transistors MN2 and MP2 are on, the output of the substrate bias circuit 13 and the drain output of the transistors MN2 and MP2 collide at the gates of the transistors MN1 and MP1. Nothing. For this reason, the size of the transistors MN2 and MP2 can be reduced.
Next, an example of an oscillator used inside the reset circuit 14 will be described. It is effective that the oscillators 21 and 21a used in the first to sixth embodiments oscillate at a low frequency such as several MHz or less. This is because the counter can be configured with a small number of stages even when the reset period T on the order of msec is realized.
However, when oscillating at such a low frequency, as shown in FIG. 13B, the rising of the input waveform to the inverter becomes gradual, so that the input waveform is easily affected by noise. The output may oscillate at a frequency significantly higher than the original frequency. When such an output is input to the counter, each pulse is erroneously counted as an original clock. Therefore, an erroneous operation of releasing the reset in a much shorter time than the original predetermined time T is caused.
[0028]
In order to prevent such a phenomenon, it is desirable to configure a ring oscillator using inverters IN11 to INm (m is an odd number of 3 or more) with a Schmitt trigger function as shown in FIG. Inverters with a Schmitt trigger function have different thresholds for the rising and falling edges of the input waveform, so the input level when the output changes from low level to high level and when the output drops from high level to low level Has a hysteresis characteristic that the input level is different. By using such an inverter, even when noise is superimposed on the signal waveform of each element, a malfunction in the operation of counting the predetermined period T is prevented.
The above-described embodiments are all examples, and do not limit the present invention. The circuit configurations shown as the first to seventh embodiments are examples, and various modifications can be made as necessary. For example, the reset circuits in the first to seventh embodiments measure the predetermined period T by counting the number of clocks. However, the present invention is not limited to this, and the reset circuit may be configured to start monitoring the power supply voltage after the power is turned on, and to measure that a certain time has elapsed after detecting that the level is sufficiently stabilized.
[0029]
【The invention's effect】
According to the semiconductor device of the present invention having the above-described configuration, the substrate has its conductivity type until a predetermined period including a period from when any power is turned on to when all other powers are turned on elapses. By fixing the potential to the first potential or the second potential according to the above, it is possible to prevent the substrate from floating and latch-up from occurring.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of a semiconductor device according to a first embodiment.
FIG. 2 is a circuit diagram showing a configuration of a reset circuit in the semiconductor device according to the first embodiment.
FIG. 3 is a time chart showing a change in potential of each node in the semiconductor device according to the first embodiment;
FIG. 4 is a circuit diagram showing a configuration of a reset circuit in a semiconductor device according to a second embodiment.
FIG. 5 is a time chart showing a change in potential of each node in the semiconductor device according to the second embodiment;
FIG. 6 is a circuit diagram showing a configuration of a reset circuit in a semiconductor device according to a third embodiment.
FIG. 7 is a circuit diagram showing a configuration of a reset circuit in a semiconductor device according to a fourth embodiment.
FIG. 8 is a time chart showing a change in potential of each node in the semiconductor device according to the third and fourth embodiments.
FIG. 9 is a circuit diagram showing a configuration of a reset circuit in a semiconductor device according to a fifth embodiment.
FIG. 10 is a circuit diagram showing a configuration of a reset circuit in a semiconductor device according to a sixth embodiment.
FIG. 11 is a time chart showing a change in potential of each node in the semiconductor device according to the fifth and sixth embodiments.
FIG. 12 is a circuit diagram showing a configuration of a semiconductor device according to a seventh embodiment.
FIG. 13 is an explanatory diagram showing a problem in a case where an inverter without a Schmitt trigger is used as an inverter used in an oscillator in a reset circuit in the semiconductor device according to the first to seventh embodiments;
FIG. 14 is a circuit diagram showing a ring oscillator configured using an inverter with a Schmitt trigger function as an example of an oscillator in a reset circuit in the semiconductor device according to the first to seventh embodiments;
FIG. 15 is a circuit diagram showing an internal circuit which is formed on a substrate to which a substrate bias potential generated by a substrate bias circuit is applied and has an element which operates by being supplied with a different power supply voltage.
FIG. 16 is an explanatory diagram showing a time difference when first and second power supplies for supplying different power supply voltages are respectively turned on.
[Explanation of symbols]
11 N-type substrate
12 P type substrate
13 Substrate bias circuit
14 Reset circuit
15 Charge pump
21 21a Oscillator
22 Counter circuit
Ptr, MP1, MP2 P-channel MOS transistor
Ntr, MN1, MN2 N-channel MOS transistors
D1, D2 diode
FF D-type flip-flop

Claims

A semiconductor device in which at least one MOSFET operated by applying at least one of a power supply and a ground potential to a source is formed in a plurality of different semiconductor layers, respectively.
During a predetermined period from when at least one of the power supplies is first turned on to when all other power supplies are turned on and stabilized, the potential of each of the semiconductor layers is changed according to the conductivity type of the semiconductor layer. A potential control unit including means for fixing the power supply potential or the ground potential to the highest power supply among the types of power supplies,
The potential control unit includes an oscillator that outputs a clock, a counter that starts counting the clock after the power is first turned on, and outputs a signal indicating that the count value has reached a maximum value, A data holding circuit for holding and outputting information for controlling the means for fixing the potential of the semiconductor layer, and for changing the information when the signal is input from the counter after the predetermined period has elapsed. A semiconductor device including a reset circuit for measuring the predetermined period .

The potential control unit includes a substrate bias circuit,
The substrate bias circuit generates a first substrate bias voltage equal to or higher than a respective power supply potential applied to the MOSFET and a second substrate bias voltage equal to or lower than a ground potential.
The potential control unit includes means for fixing each potential of the semiconductor layer to the first substrate bias voltage or the second substrate bias voltage according to a conductivity type of the semiconductor layer after the predetermined period has elapsed. The semiconductor device according to claim 1, further comprising:

The highest power supply potential of the at least two types of power supplies is supplied to the substrate bias circuit,
3. The semiconductor device according to claim 2, wherein the predetermined period includes a period from when a highest power supply potential of the at least two types of power supplies is turned on to when all other power supplies are turned on.

The potential control unit includes at least one or more switching elements,
The reset circuit during said predetermined time period, the turns on the switching element, after the predetermined time period, the semiconductor according to claim 1, wherein generating a control signal that turns off the switching element apparatus.

At least one or more N-type semiconductor layers and at least one or more P-type semiconductor layers formed with at least one MOSFET that operates by applying at least one of a power supply and a ground potential to a source;
A substrate bias for outputting a first substrate bias voltage applied to the MOSFET applied to the N-type semiconductor layer, which is higher than a respective power supply potential, and a second substrate bias voltage applied to the P-type semiconductor layer, which is lower than a ground potential. Circuit and
A first switching element for applying the highest power supply potential or the first substrate bias potential of the at least two types of power supplies to the N-type semiconductor layer according to a first control voltage;
A second switching element for applying the ground potential or the second substrate bias potential to the P-type semiconductor layer according to a second control voltage;
A reset circuit that measures a predetermined period including a period from when at least one of the power supplies is first turned on to when all other power supplies are turned on and stabilizes, and generates the first and second control voltages. Prepare,
The reset circuit includes: an oscillator that outputs a clock; and a signal that indicates that the count value has reached a maximum value, starting counting the clock after the first applied potential of the power supply reaches a predetermined potential. , And information for controlling the means for fixing the potentials of the N-type and P-type semiconductor layers . When the predetermined period elapses and the signal is input from the counter, the information is stored. Wherein the first and second control voltages are generated from the information of the data holding circuit .

The reset circuit during said predetermined time period, the highest power supply potential is applied to the N-type semiconductor layer, after the predetermined period is the first such that the first substrate bias potential is applied The first control voltage for controlling a switching element, and the ground potential is applied to the P-type semiconductor layer during the predetermined period, and the second substrate bias potential is applied after the predetermined period has elapsed. 6. The semiconductor device according to claim 5 , wherein a second control voltage for controlling said second switching element is generated as described above.

A first diode having an anode connected to a first output terminal for outputting the first substrate bias voltage of the substrate bias circuit, and a cathode connected to the N-type semiconductor layer; A second diode having a cathode connected to a second output terminal for outputting a substrate bias voltage of 2, and an anode connected to the P-type semiconductor layer;
The first switching element has a source and a drain connected between the highest power supply potential node of the at least two types of power supplies and the N-type semiconductor layer, and a gate connected to the first output terminal. A first P-channel MOS transistor; a first N-channel MOS transistor having a drain and a source connected between a gate of the first P-channel MOS transistor and the ground potential node;
A second N-channel MOS transistor having a source and a drain connected between the P-type semiconductor layer and the ground potential node, and a gate connected to the second output terminal; A second P-channel MOS transistor having a drain and a source connected between the gate of the second N-channel MOS transistor and the highest power supply potential node of the at least two types of power supplies. 7. The semiconductor device according to claim 6 , wherein:

The first switching element includes a first P-channel MOS transistor having a source and a drain connected between the highest power supply potential node of the at least two types of power supplies and the N-type semiconductor layer; A first N-channel MOS transistor having a drain and a source connected between the gate of one P-channel MOS transistor and the ground potential node;
The second switching element includes a second N-channel MOS transistor having a source and a drain connected between the P-type semiconductor layer and a ground potential node, and a gate of the second N-channel MOS transistor. A second P-channel MOS transistor having a drain and a source connected between the power supply potential node and the highest power supply node among the at least two types of power supplies;
The controlled by a reset circuit, according to claim 6, characterized in that it includes a charge pump circuit connected to the gates of the first P-channel MOS transistor and the second N-channel MOS transistor Semiconductor device.

The oscillator is provided with an enable terminal,
Wherein by the output of the data holding circuit is applied to said enable terminal, said the output of the data holding circuit is changed, the semiconductor device according to claim 1 or 5, wherein the stopping the output of the clock.