JP2000124786A - 高電圧および低電圧動作用高速出力バッファ回路 - Google Patents

Abstract

(57)【要約】 【課題】 高および低電源電圧レベル双方に対して、高
速動作および低ｄｉ／ｄｔ応答が可能な出力バッファ回
路を提供する。 【解決手段】 出力バッファ回路は、第１の予備駆動ノ
ードの電位に応じて出力ノードを第１の論理レベルに駆
動する第１の駆動トランジスタと、第２の予備駆動ノー
ドの電位に応じて出力ノードを第２の論理レベルに駆動
する第２の駆動トランジスタとを含む。第１の予備駆動
ノードの電位は第１の標準および整相予備駆動回路によ
って決定され、第２の予備駆動ノードの電位は第２の標
準および整相予備駆動回路によって決定される。出力駆
動回路が引き込む電流の速度（ｄｉ／ｄｔ）が低下する
低電圧動作モードでは、標準および整相予備駆動回路が
相互に機能し各予備駆動ノードを駆動する。出力駆動回
路のｄｉ／ｄｔが高くなる高電圧動作モードでは、標準
予備駆動回路の所定の遅延の後、整相予備駆動回路を作
動する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的に、半導体
集積回路デバイスに関し、更に特定すれば、かかるデバ
イスに用いる出力バッファ回路に関するものである。

【０００２】

【従来の技術】設計手法や製造方法における種々の改善
によって、集積回路内でデータを処理する速度は上昇す
るに至ったが、内部データ信号を他のデバイスによって
使用するためにいかにして出力データ信号に変換するか
ということは、引き続き集積回路の機能の重要な部分と
なっている。集積回路内部におけるデータ信号の伝搬
は、比較的小さな寸法の導電線上で行われる。したがっ
て、内部導電線によって与えられる電気負荷は、引き込
む電流量が小さな、比較的小さいトランジスタによって
駆動することができる。これは、集積回路デバイス外部
の信号伝搬とは対照的である。データ信号を外部に伝送
するためには、集積回路はかなり大きい容量性および誘
導性負荷を駆動しなければならない。外部負荷は、通
常、電気信号を集積回路から導電性リード・フレームま
で搬送するボンド・ワイヤ(bond wire)を含む。リード
・フレームは、集積回路パッケージの導電性リード（即
ち、ピン）を備えている。集積回路を使用する場合、パ
ッケージのピンを、電子システム内の他の線に電気的に
接続する（例えば、プリント回路基板上の導電線にはん
だ付けする）。

【０００３】比較的大きな外部負荷を迅速に種々の電圧
レベル間で確実に駆動するために、集積回路は通常各出
力信号毎に出力バッファ回路を含む。出力バッファ回路
は、大きな半導体回路素子を含み、これらは、外部負荷
を急速に充電および放電するために必要な比較的大量の
電流を供給（「ソース」または「シンク」）し、これに
よって出力信号を発生することができる。

【０００４】従来技術の出力バッファ回路の一例を、図
１に概略図として示す。この出力バッファ回路は、全体
的に参照符号１００と付番され、入力ラッチ１０２、第
１の予備駆動回路(pre-drive circuit)１０４、第２の
予備駆動回路１０６および出力駆動回路１０８を含むも
のとして示されている。入力ラッチ１０２は、２つの交
差結合された反転器Ｉ１００，Ｉ１０２を含む。入力ラ
ッチ１０２は、入力データ信号（ＤＡＴＡ）を受け取
り、この値をラッチし、反転データ信号（ＤＡＴＡ＿）
を第１および第２の予備駆動回路（１０４，１０６）に
供給する。

【０００５】第１の予備駆動回路１０４は、ＤＡＴＡ＿
信号および出力作動信号（ＯＥ＿）を受け取り、これら
の信号に応答して、第１の予備駆動ノード１１０を、高
予備駆動電位と低予備駆動電位との間で駆動する。ＯＥ
＿信号が高の場合、第１の予備駆動回路１０４は不作動
とされ、第１の予備駆動ノード１１０を不作動（高）電
位に駆動する。ＯＥ＿信号が低の場合、第１の予備駆動
回路１０４は作動し、第１の予備駆動ノード１１０はＤ
ＡＴＡ信号値から追従する。ＤＡＴＡ＿信号が高の場
合、第１の予備駆動ノード１１０は高に駆動される。Ｄ
ＡＴＡ＿信号が低の場合、第１の予備駆動ノード１１０
は低に駆動される。第１の予備駆動回路１０４は、ＯＥ
＿信号およびＤＡＴＡ＿信号を入力として受け取る、二
入力ＮＯＲゲートＧ１００を含む。ゲートＧ１００の出
力は、反転器Ｉ１０４への入力として与えられる。反転
器Ｉ１０４の出力は、第１の予備駆動ノード１１０を駆
動する。

【０００６】第２の予備駆動回路１０６は、ＤＡＴＡ＿
信号および第２の出力作動信号ＯＥを受け取る。信号Ｏ
Ｅは、ＯＥ＿信号の逆である。ＤＡＴＡ＿信号およびＯ
Ｅ信号に応答して、第２の予備駆動回路１０６は、第２
の予備駆動ノード１１２を、作動化（高）予備駆動電位
と不作動化（低）予備駆動電位との間で駆動する。第１
の予備駆動回路１０４と同様に、ＯＥ信号が低の場合、
第２の予備駆動回路１０６は不作動とし、第２の予備駆
動ノード１１２は低に駆動される。ＯＥ信号が高の場
合、第２の予備駆動回路１０６は作動し、第２の予備駆
動ノード１１２はＤＡＴＡ＿信号値を追従する。第２の
予備駆動回路１０６は、ＯＥ信号およびＤＡＴＡ＿信号
を入力として受け取るように二入力ＮＡＮＤゲートＧ１
０２を含む。ゲートＧ１０２の出力は、反転器Ｉ１０６
への入力として与えられる。反転器Ｉ１０６の出力は、
第２の予備駆動ノード１１２を駆動する。

【０００７】出力駆動回路１０８は、第１の予備駆動ノ
ード１１０および第２の予備駆動ノード１１２における
電位に応じて、出力ノード１１４を高電源電圧（ＶＤ
Ｄ）または低電源電圧（ＶＳＳ）に駆動する。出力駆動
回路１０８は、ＶＤＤ電圧と出力ノード１１４との間に
接続されたソース−ドレイン経路を有するようにｐ−チ
ャネル金属酸化物半導体（ＭＯＳ）トランジスタＰ１０
０を含む。トランジスタＰ１００のゲートは、第１の予
備駆動ノード１１０に結合されている。同様に、ｎ−チ
ャネルＭＯＳトランジスタＮ１００は、出力ノード１１
４とＶＳＳ電圧との間に接続された、ソース−ドレイン
経路を有する。トランジスタＮ１００のゲートは、第２
の予備駆動ノード１１２によって駆動される。出力ノー
ド１１４は、データ出力信号ＤＡＴＡ＿ＯＵＴを与え
る。

【０００８】従来技術の出力バッファ回路１００の動作
は、図１と共に図２を参照することによって、最良に理
解されよう。図２は、ＯＥ信号、ＤＡＴＡ信号、および
ＤＡＴＡ＿ＯＵＴ信号を示すタイミング図である。加え
て、第１の予備駆動ノード１１０および第２の予備駆動
ノード１１２の応答も、波形「１１０」および「１１
２」としてそれぞれ示されている。

【０００９】これより図１と共に図２を参照すると、時
点ｔ０において、ＯＥ信号は低（そして、ＯＥ＿信号は
高）となり、出力駆動回路１００を不作動にする。第１
の予備駆動回路１０４は、第１の予備駆動ノード１１０
を高に駆動し、トランジスタＰ１００をオフにする。同
様に、第２の予備駆動回路１０６は、第２の予備駆動ノ
ード１１２を低に駆動し、トランジスタＮ１００をオフ
にする。

【００１０】時点ｔ１において、ＯＥ信号は高に遷移し
（ＯＥ＿を低に引き下げる）、これによって出力バッフ
ァ回路１００を作動させる。高のＤＡＴＡ信号は、入力
ラッチ１０２を通過して伝搬し、ＤＡＴＡ＿信号を低に
駆動する。ＯＥ＿信号およびＤＡＴＡ＿信号が低とな
り、ゲートＧ１００の出力は高に駆動される。反転器Ｉ
１０４は第１の予備駆動ノード１１０を低に駆動し、ト
ランジスタＰ１００をオンにする。このようにして、Ｄ
ＡＴＡ＿ＯＵＴ信号は高に駆動され、ＶＤＤ電圧とな
る。同時に、低のＤＡＴＡ＿信号および高のＯＥ信号が
第２の予備駆動回路１０６によって受け取られる。ゲー
トＧ１０２の出力は高のままであり、反転器Ｉ１０６は
第２の予備駆動ノード１１２を低に維持し、トランジス
タＮ１００をオフに保持する。

【００１１】時点ｔ２において、ＯＥ信号は未だ高のま
まであり、ＤＡＴＡ信号は高から低に第１の遷移を行
う。入力ラッチ１０２は、ＤＡＴＡ＿信号を高に駆動す
る。ＤＡＴＡ＿信号が高になった結果、ゲートＧ１００
の出力は低になり、反転器Ｉ１０４は第１の予備駆動ノ
ード１１０を高に駆動する。トランジスタＰ１００はオ
フとなり、出力ノード１１４をＶＤＤ電圧から分離す
る。同時に、ＯＥ信号およびＤＡＴＡ＿信号が高である
ので、ゲートＧ１０２の出力は低に駆動され、反転器Ｉ
１０６は第２の予備駆動ノード１１２を高に駆動し、ト
ランジスタＮ１００をオンにする。こうして、出力ノー
ド１１４はＶＳＳ電圧に結合され、ＤＡＴＡ＿ＯＵＴ信
号を低に駆動する。

【００１２】時点ｔ３において、ＤＡＴＡ信号は低から
高に第２の遷移を行う。入力ラッチ１０２は、ＤＡＴＡ
＿信号を低に駆動する。低のＤＡＴＡ＿信号および低の
ＯＥ＿信号によって、ゲートＧ１００の出力は再度高に
駆動され、反転器Ｉ１０４は第１の予備駆動ノード１１
０を低に駆動する。トランジスタＰ１００はオンにな
り、ＤＡＴＡ＿ＯＵＴ信号は再度高に駆動される。同時
に、ＤＡＴＡ＿信号がゲートＧ１０２の入力において低
になると、ゲートＧ１０２の出力は高に駆動され、その
結果トランジスタＮ１００はオフとなる。

【００１３】時点ｔ４において、ＯＥ信号は低に戻り、
出力バッファ回路１００を再度不作動状態に置く。時点
ｔ０について述べたように、第１の予備駆動ノード１１
０は高に駆動され、トランジスタＰ１００をオフにし、
第２の予備駆動ノード１１２は低に駆動され、トランジ
スタＮ１００をオフにする。

【００１４】図１の従来技術の例では、トランジスタＰ
１００，Ｎ１００は非常に大きな素子であり、急速に電
流を引き込むことまたは放電することによって、出力ノ
ード１１４を論理値間で駆動することができる。図１の
従来技術では、出力ノード１１４に結合されている出力
負荷によって与えられる固有のインダクタンスのため
に、欠点が生ずる虞れがある。トランジスタＰ１００，
Ｎ１００がオンおよびオフに切り替わるにつれて、負荷
を通じて電流を引き込む速度（「ｄｉ／ｄｔ」）はかな
りになる可能性がある。ｄｉ／ｄｔと固有の負荷インダ
クタンスおよび電源線インダクタンスとによって、出力
ノード１１４において望ましくない電圧変化（多くの場
合「接地バウンス」または「電源バウンス」と呼ばれ
る）を生ずる虞れがある。電源線インダクタンスは、通
常、電源電圧（ＶＣＣおよびＶＳＳ）を集積回路に供給
する、リード・フレームの部分から生ずる。

【００１５】図３に示す第２の従来技術の例は、出力駆
動動作を第１の駆動動作と、それに続く第２の後続駆動
動作とに分割することによって、接地バウンスを減少可
能な出力バッファ回路を示す。第２の従来技術の出力バ
ッファ回路は、全体として参照番号３００が付番されて
おり、入力ラッチ３０２、第１の予備駆動回路３０４、
第２の予備駆動回路３０６、および出力駆動回路３０８
を含むものとして示されている。図１の回路と同様、入
力ラッチ３０２は、２つの交差結合反転器Ｉ３００，Ｉ
３０２を含み、これらは入力データ信号（ＤＡＴＡ）を
受け取ってラッチし、第１および第２の予備駆動回路
（３０４，３０６）が用いるための反転データ信号（Ｄ
ＡＴＡ＿）を供給する。

【００１６】図１の第１および第２の予備駆動回路（１
０４，１０６）が各々単一の予備駆動ノードを駆動する
のとは異なり、図３の第１および第２の予備駆動回路
（３０４，３０６）は、各々２つの予備駆動ノードを駆
動する。図３に示すように、第１の予備駆動回路３０４
は、第１の予備駆動ノード３１０および第２の予備駆動
ノード３１２を駆動する。同様に、第２の予備駆動回路
３０６は、第３の予備駆動ノード３１４および第４の予
備駆動ノード３１６を駆動する。動作において、各予備
駆動回路（３０４，３０６）は、その予備駆動ノードの
一方を最初に駆動し、次いである遅延の後に、他方の予
備駆動ノードを駆動する。即ち、ＤＡＴＡ信号が高にな
ると、第１の予備駆動回路３０４は第１の予備駆動ノー
ド３１０を低に駆動し、次いである遅延の後に第２の予
備駆動ノード３１２を低に駆動する。ＤＡＴＡ信号が低
になると、第２の予備駆動回路３０６は、最初に第３の
予備駆動ノード３１４を高に駆動し、次いである遅延の
後第４の予備駆動ノード３１６を高に駆動する。

【００１７】第１の予備駆動回路３０４は、出力作動信
号ＯＥ＿およびＤＡＴＡ＿信号を受け取る、二入力ＮＯ
ＲゲートＧ３００を含むものとして示されている。ゲー
トＧ３００の出力は、反転器Ｉ３０４および抵抗Ｒ３０
０を介して、第１の予備駆動ノード３１０に接続されて
いる。加えて、ゲートＧ３００の出力は、第１の反転遅
延回路Ｄ３００を介して、第２の予備駆動ノード３１２
に接続されている。反転遅延回路Ｄ３００は、ゲートＧ
３００の出力を反転し遅延する。第２の予備駆動回路３
０６は、出力作動信号ＯＥおよびＤＡＴＡ＿信号を受け
取る、二入力ＮＡＮＤゲートＧ３０２を含む。ゲートＧ
３０２の出力は、反転器Ｉ３０６および抵抗Ｒ３０２を
介して、第３の予備駆動ノード３１４に接続されてい
る。また、ゲートＧ３０２の出力は、第２の反転遅延回
路Ｄ３０２を介して、第４の予備駆動ノード３１６にも
接続されている。

【００１８】出力駆動回路３０８は、出力ノード３１８
を高電源電圧ＶＤＤと低電源電圧ＶＳＳとの間で駆動
し、データ出力信号ＤＡＴＡ＿ＯＵＴを発生する。図１
の回路が、単一の充電経路（トランジスタＰ１００のソ
ース−ドレイン経路）によってその出力ノード１１４を
高に駆動するのとは異なり、図３の出力駆動回路３００
は、２系統の充電経路によって出力ノード３１８を高に
駆動する。第１の経路は、第１のｐ−チャネルＭＯＳ駆
動トランジスタＰ３００によって形成される。トランジ
スタＰ３００は、第１の予備駆動ノード３１０における
電位によって制御される。第２の経路は、第２のｐ−チ
ャネルＭＯＳ駆動トランジスタＰ３０２によって形成さ
れる。トランジスタＰ３０２は、第２の予備駆動ノード
３１２における電位によって制御される。出力駆動回路
３０８は同様に２系統の放電経路を含む。第１の放電経
路は、ｎ−チャネルの第３の駆動トランジスタＮ３００
によって備えられる。トランジスタＮ３００は、第３の
予備駆動ノード３１４における電位によって制御され
る。第２の放電経路は、ｎ−チャネルの第４の駆動トラ
ンジスタＮ３０２によって形成される。トランジスタＮ
３０２は、第４の予備駆動ノード３１６における電位に
よって制御される。

【００１９】図４におけるタイミング図を用いて、出力
バッファ回路３００の動作について説明する。図４は、
ＯＥ信号、ＤＡＴＡ信号、およびＤＡＴＡ＿ＯＵＴ信号
を示す。加えて、第１のないし第４の予備駆動ノード
（３１０，３１２，３１４，３１６）において結果的に
得られる応答も、それぞれ、波形「３１０」、「３１
２」、「３１４」および「３１６」として示す。

【００２０】これより図３と共に図４を参照すると、時
点ｔ０において、ＯＥ信号は低であり、その結果出力バ
ッファ回路３００は不作動状態にある。その結果、ゲー
トＧ３００の入力において高となったＯＥ＿信号が、第
１および第２の予備駆動ノード（３１０，３１２）を高
に引き上げ、トランジスタＰ３００，Ｐ３０２をオフに
する。第２の予備駆動回路３０６内部では、低ＯＥ信号
がゲートＧ３０２の出力を高に引き上げる。その結果、
第３および第４の予備駆動ノード（３１４，３１６）は
低に引き下げられ、トランジスタＮ３００，Ｎ３０２は
オフとなる。

【００２１】時点ｔ１において、ＯＥ信号は高に遷移
し、出力バッファ回路３００を作動させる。ここでＯＥ
＿信号が低、そしてＤＡＴＡ＿信号が低であるので、ゲ
ートＧ３００の出力は高になる。その結果、第１の予備
駆動ノード３１０は低に駆動され、トランジスタ３００
はオンとなる。こうして、電流はトランジスタＰ３００
を通過し始める。抵抗Ｒ３００およびトランジスタＰ３
００のサイズは、第１の予備駆動ノード３１０を充電す
る速度を低下させるのに役立ち、これによって、トラン
ジスタＰ３００がオンになるときに発生するｄｉ／ｄｔ
の大きさを減少させる。

【００２２】反転遅延回路Ｄ３００によって与えられる
遅延に続いて、第２の予備駆動ノード３１２は低に駆動
され、トランジスタＰ３０２をオンにする。すると、ト
ランジスタＰ３０２は、出力ノード３１８の充電を完了
する。トランジスタＰ３００，Ｐ３０２が順次オンにな
る間、第３および第４の予備駆動ノード（３１４，３１
６）は低のままであり、トランジスタＮ３００，Ｎ３０
２をオフに保持する。

【００２３】時点ｔ２において、ＤＡＴＡ信号は、高論
理値から低論理値に第１の遷移を行う。入力ラッチ３０
２は新たなＤＡＴＡ信号値をラッチし、ＤＡＴＡ＿信号
を高に駆動する。高のＤＡＴＡ＿信号が第１の予備駆動
回路３０４に印加され、ゲートＧ３００の出力を低に駆
動する。第１の予備駆動ノード３１０が高に駆動され、
トランジスタＰ３００をオフにする。同様に、続いて第
２の予備駆動ノード３１２が遅延回路Ｄ３００によって
高に駆動され、トランジスタＰ３０２をオフにする。

【００２４】同時に、高のＤＡＴＡ＿信号と高のＯＥ信
号との組み合わせによって、ゲートＧ３０２の出力が低
に駆動される。第３の予備駆動ノード３１４が高に駆動
され、トランジスタＮ３００をオンにし、出力ノード３
１８を低に駆動し始める。抵抗Ｒ３０２およびトランジ
スタＮ３００のサイズが、予備駆動ノードが放電する速
度を制限することによって、トランジスタＮ３００によ
るｄｉ／ｄｔを低下させる。反転遅延回路Ｄ３０２によ
って与えられる遅延の後、トランジスタＮ３０２はオン
になり、出力ノード３１８の放電を完了する。このよう
に、低のＤＡＴＡ信号入力に応答して、ＤＡＴＡ＿ＯＵ
Ｔ信号は低に駆動される。

【００２５】時点ｔ３において、ＤＡＴＡ信号は低から
高に第２の遷移を行う。入力ラッチ３０２は、新たなデ
ータ値をラッチし、ＤＡＴＡ＿信号を低に引き下げる。
ここでＤＡＴＡ＿信号が低、そしてＯＥ＿信号が低であ
るので、第１の予備駆動ノード３１０は再び低に駆動さ
れ、トランジスタＰ３００をオンにする。出力ノード３
１８は充電を開始するが、速度ｄｉ／ｄｔは低下してい
る。遅延回路Ｄ３００によって与えられる遅延の後、第
２の予備駆動ノード３１２は低に駆動され、トランジス
タＰ３０２はオンとなり、更に出力ノード３１８を充電
する。同時に、第２の予備駆動回路３０６は第３の予備
駆動ノード３１４および第４の予備駆動ノード３１６を
低に駆動し、トランジスタＮ３００，Ｎ３０２をオフに
する。このように、ＤＡＴＡ＿ＯＵＴ信号は、高のＤＡ
ＴＡ信号入力に応答して、高に駆動される。

【００２６】時点ｔ４において、ＯＥ信号が立ち下が
り、出力駆動回路３００を不作動にする。ＯＥ＿信号が
高、ＯＥ信号が低となった結果、ゲートＧ３００，Ｇ３
０２の出力は、ＤＡＴＡ＿値には係わらず、それぞれ低
および高となる。その結果、トランジスタＰ３００，Ｐ
３０２，Ｎ３００，Ｎ３０２は全てオフとなり、出力ノ
ード３１８を高インピーダンス状態で浮遊させる。

【００２７】図３の従来技術の出力バッファ回路は、出
力ノード３１８を迅速に駆動するために必要なｄｉ／ｄ
ｔ値を低下させることができるが、この出力バッファ回
路は、４つの大きな駆動トランジスタ（Ｐ３００，Ｐ３
０２，Ｎ３００，Ｎ３０２）を必要とするので、かなり
の面積を必要とする可能性がある。

【００２８】２つの駆動素子のみを有するその他の出力
駆動回路は、当該駆動素子を制御する予備駆動ノードを
注意深くバイアスすることによって、かろうじてｄｉ／
ｄｔ値を低下させるに過ぎないものであった。かかる手
法は、複雑なバイアス回路を必要とするため、実施が難
しい虞れがある。加えて、かかるバイアス回路は、必要
な面積量の大幅な増大を要する可能性もある。

【００２９】出力バッファ回路を実施する困難さの一因
となる更に別の要因も考えられる。この要因とは、１つ
の電源電圧より多い電圧で集積回路を動作させるという
要望である。例えば、多くの集積回路デバイスでは、５
ボルトの第１の「高」電源電圧、および３．３ボルトの
ような「低」電源電圧で動作するように設計されている
可能性が高い。一方の電源電圧では十分な速度および低
いｄｉ／ｄｔ応答で動作可能な出力バッファ回路は、他
方の電源電圧には不適切な場合がある。特に、図１の出
力バッファ回路１００は、低電源電圧では適当に機能す
ることができる。駆動トランジスタ（Ｎ１００，Ｐ１０
０）がオンおよびオフに切り替わる際、低ＶＤＤ値のた
めにｄｉ／ｄｔの大きさは小さくなる。しかしながら、
電源電圧をより高いレベルに上昇させると、その結果得
られるより高いＶＤＤ値によって、ｄｉ／ｄｔ値が増加
し、このために電源バウンスを招く虞れがある。同様
に、図３の出力バッファ回路３００は、前述のように、
得られるｄｉ／ｄｔを低下させることによって、高電源
電圧で良好に機能することができる。しかしながら、低
電源電圧では、出力バッファ回路３００は遅すぎて、出
力ノード３１８を小さい方のＶＤＤ電圧とＶＳＳ電圧と
の間で駆動するには時間がかかり過ぎる虞れがある。

【００３０】

【発明が解決しようとする課題】高および低電源電圧レ
ベル双方に対して、高動作速度および低ｄｉ／ｄｔ応答
が得られる出力バッファ回路を有することができれば、
望ましいであろう。同時に、過度に複雑なタイミング回
路や、多数の出力駆動デバイスの実施のための追加面積
を必要とせずに、これを行うことができれば望ましいで
あろう。

【００３１】

【課題を解決するための手段】好適な実施形態によれ
ば、出力バッファ回路は、第１の予備駆動ノードにおけ
る電位によって制御されるプル・アップ素子と、第２の
予備駆動ノードにおける電位によって制御されるプル・
ダウン素子とを有する出力駆動段を含む。これら予備駆
動ノードにおける電位は、各々、標準予備駆動回路およ
び整相予備駆動回路(phased pre-drive circuit)によっ
て制御される。出力バッファ回路が低電源電圧で動作す
る場合、標準および整相予備駆動回路は共に動作し、そ
れらの各予備駆動ノードを迅速に駆動し、したがってプ
ル・アップ素子およびプル・ダウン素子を迅速にオンお
よびオフにする。高電源電圧では、プル・アップ素子お
よびプル・ダウン素子に電流を引き込む速度が問題とな
るが、標準予備駆動回路を最初に作動し、より遅い速度
でそれらの各予備駆動ノードを駆動する。遅延の後、整
相予備駆動回路を作動し、予備駆動ノードを最大論理レ
ベルに迅速に駆動する。高電圧における標準予備駆動回
路および整相予備駆動回路の整相動作により、プル・ア
ップ素子およびプル・ダウン素子が電流を引き込む速度
を低下させる。

【００３２】

【発明の実施の形態】好適な実施形態は、入力データ信
号に応答して出力ノードを駆動する出力バッファ回路で
ある。この出力バッファ回路は、第１の予備駆動ノード
における電位に応じて、出力ノードを第１の電圧に駆動
する第１の駆動素子と、 第２の予備駆動ノードにおけ
る電位に応じて、出力ノードを第２の電圧に駆動する第
２の駆動素子とを含む。各予備駆動ノードにおける電位
は、１対の予備駆動素子によって制御される。好適な実
施形態は、低電源電圧用に、標準動作モードを含む。こ
のモードでは、２つの予備駆動素子を共に活性化させ、
所与の予備駆動ノードを迅速に駆動することによって、
駆動素子の１つを作動させる。加えて、高電源電圧用
に、整相動作モードも含む。整相動作モードでは、第１
の予備駆動素子を作動し、より低い電流速度（ｄｉ／ｄ
ｔ）応答に対して、それに関連する駆動素子をオンにし
始める。続いて、第２の予備駆動素子がオンになり、予
備駆動ノードにおける駆動動作を完成させる。

【００３３】好適な実施形態を図５の概略図に示し、全
体として参照符号５００と付番する。好適な実施形態５
００は、入力ラッチ５０２、第１の標準予備駆動回路５
０４、第２の標準予備駆動回路５０６、および出力駆動
回路５０８を含むものとして概念化することができる。
加えて、好適な実施形態５００は、位相制御回路５１
０、第１の整相予備駆動回路５１２、および第２の整相
予備駆動回路５１４も含む。

【００３４】入力ラッチ５０２は、１対の交差結合され
た反転器Ｉ５００，Ｉ５０２を含み、入力データ信号
（ＤＡＴＡ）の値をラッチし、反転入力データ信号（Ｄ
ＡＴＡ＿）を供給するように機能する。ＤＡＴＡ信号
は、位相制御回路５１０にも印加される。ＤＡＴＡ＿信
号は、第１および第２の標準予備駆動回路（５０４，５
０６）への入力、および第１および第２の整相予備駆動
回路（５１２，５１４）への入力として供給される。

【００３５】ＤＡＴＡ＿信号に加えて、第１の標準予備
駆動回路５０４は、出力作動信号ＯＥ＿を受け取る。Ｏ
Ｅ＿信号がアクティブ（低）であれば、第１の標準予備
駆動回路５０４は作動し、ＤＡＴＡ＿信号の値に応じ
て、第１の予備駆動ノード５１６を駆動する。したがっ
て、ＯＥ＿信号が低でありＤＡＴＡ＿信号が低である場
合、第１の予備駆動ノード５１６は、作動電位（低）に
駆動される。ＯＥ＿信号が低でありＤＡＴＡ＿信号が高
である場合、第１の予備駆動ノード５１６は、不作動電
位（高）に駆動される。ＯＥ＿信号がインアクティブ
（高）である場合、第１の予備駆動ノード５１６は、Ｄ
ＡＴＡ＿信号の値には係わらず、不作動状態に駆動され
る。

【００３６】好適な実施形態５００の第１の標準予備駆
動回路５０４は、ＯＥ＿信号を一方の入力として、更に
ＤＡＴＡ＿信号を他方の入力として受け取る、二入力Ｎ
ＯＲゲートＧ５００を含む。ゲートＧ５００の出力は、
ｐ−チャネルＭＯＳトランジスタＰ５００およびｎ−チ
ャネルＭＯＳトランジスタＮ５００によって形成され
た、相補型金属酸化物半導体（ＣＭＯＳ）反転器Ｉ５０
４を駆動する。反転器Ｉ５０４の出力は、第１の抵抗Ｒ
５００を介して、第１の予備駆動ノード５１６を駆動す
る。抵抗Ｒ５００が与えるインピーダンスが、反転器Ｉ
５０４による第１の予備駆動ノード５１６を駆動可能な
速度を制限する。トランジスタＮ５００は、第１の標準
予備駆動素子であるとして概念化することができる。何
故なら、このトランジスタを作動させすることによっ
て、第１の予備駆動ノード５１６において作動化（低）
電位を確立するからである。

【００３７】第２の標準予備駆動回路５０６は、出力作
動信号ＯＥ（ＯＥ＿信号の反転）およびＤＡＴＡ＿信号
を受け取り、これらに応答して第２の予備駆動ノード５
１８を駆動する。第１の標準予備駆動回路５０４と同
様、第２の標準予備駆動回路５０６は、その各出力作動
信号（ＯＥ）に応じて、作動または不作動とされる。Ｏ
Ｅ信号が高の場合、ＤＡＴＡ＿信号が高であれば、第２
の標準予備駆動回路５０６は作動とされ、第２の予備駆
動ノード５１８を作動電位（高）に駆動し、ＤＡＴＡ＿
信号が低であれば、不作動電位（低）に駆動する。ＯＥ
信号が低の場合、第２の予備駆動回路５０６は不作動と
され、ＤＡＴＡ＿信号値には係わらず、第２の予備駆動
ノード５１８を低に駆動する。

【００３８】第２の標準予備駆動回路５０６は、ＯＥ信
号およびＤＡＴＡ＿信号を入力として受け取る、二入力
ＮＡＮＤゲートＧ５０２を含むものとして示されてい
る。ゲートＧ５０２の出力は、ＣＭＯＳ反転器Ｉ５０６
を駆動する。ＣＭＯＳ反転器Ｉ５０６は、ｐ−チャネル
ＭＯＳトランジスタＰ５０２およびｎ−チャネルＭＯＳ
トランジスタＮ５０２を含む。トランジスタＰ５０２の
ソースは、高電源電圧ＶＤＤに直接結合されておらず、
代わりに、第２の抵抗Ｒ５０２を介してそれに結合され
ている。反転器Ｉ５０６の出力は、第４の抵抗Ｒ５０４
を介して、第２の予備駆動ノード５１８に結合されてい
る。抵抗Ｒ５０４が与えるインピーダンスは、反転器Ｉ
５０６が第２の予備駆動ノード５１８を高値と低値との
間で駆動可能な速度を制限する。加えて、抵抗Ｒ５０２
は、第２の予備駆動ノード５１８を作動化（高）電位に
駆動可能な速度を、更に制限する。トランジスタＰ５０
２は、第２の標準予備駆動素子であるとして概念化する
ことができる。何故なら、このトランジスタを作動する
ことによって、第２の予備駆動ノード５１８において作
動化（高）電位を確立するからである。

【００３９】出力駆動回路５０８は、第１および第２の
予備駆動ノード（５１６，５１８）における電位に応じ
て、出力ノード５２０を第１の駆動電圧（ＶＤＤ）と第
２の駆動電圧（ＶＳＳ）との間で駆動する。第１の予備
駆動ノード５１６が作動電位に近づくと、出力駆動回路
５０８は出力ノード５２０を高に駆動する。第２の予備
駆動ノード５１８がその作動電位に近づくと、出力駆動
回路５０８は出力ノード５２０を低に駆動する。したが
って、第１および第２の予備駆動ノード（５１６，５１
８）を高電圧および低電圧間で駆動する速度は、出力ノ
ード５２０を駆動電圧ＶＤＤおよびＶＳＳ間で駆動する
速度に影響を与える。

【００４０】好適な実施形態５００では、出力駆動回路
５０８は、ｐ−チャネルＭＯＳの第１の駆動トランジス
タＰ５０４を含むものとして示されている。トランジス
タＰ５０４は、ソース−ドレイン経路が高電源電圧ＶＤ
Ｄと出力ノード５２０との間に形成されている。ｎ−チ
ャネルＭＯＳの第２の駆動トランジスタＮ５０４は、ソ
ース−ドレイン経路が低電源電圧ＶＳＳと出力ノード５
２０との間に形成されている。トランジスタＮ５０４の
ドレインは、第４の抵抗Ｒ５０６を介して、出力ノード
５２０に結合されている。また、出力駆動回路５０８
は、ｎ−チャネルＭＯＳの第１のクランプ・トランジス
タＮ５０６およびｎ−チャネルＭＯＳの第２のクランプ
・トランジスタＮ５０７も含む。トランジスタＮ５０６
は、駆動トランジスタＮ５０４のドレインと低電源電圧
との間に、ダイオード構成（即ち、そのゲートがそのソ
ースに接続された状態）で結合されている。トランジス
タＮ５０７も、同様に、出力ノード５２０と低電源電圧
ＶＳＳとの間に配置されている。クランプ・トランジス
タＮ５０６，Ｎ５０７は、出力ノード５２０および／ま
たは駆動トランジスタＮ５０４のドレインにおける電圧
が、ＶＳＳ電圧よりも低く１スレシホルド電圧以上から
低下するのを防止する。

【００４１】第１の予備駆動ノード５１６における電位
が低下し始めると（作動電位に駆動されると）、トラン
ジスタＰ５０４は作動され始め、ＶＤＤ電圧源から電流
を引き出す(source)ことによって、出力ノード５２０を
充電する。したがって、図５の特定的な構成では、第１
の予備駆動ノード５１６を放電する速度が、トランジス
タＰ５０４が電流を引き出す速度（トランジスタＰ５０
４のｄｉ／ｄｔ）を決定する。同様に、第２の予備充電
ノード５１８における電位が上昇し始めると（その作動
電位に近づくと）、トランジスタＮ５０４はオンになり
始め、電流をＶＳＳ電圧源に沈める(sink)ことによっ
て、出力ノード５２０を放電する。したがって、第２の
予備充電ノード５１８を充電する速度は、トランジスタ
Ｎ５０４が電流を沈める速度（トランジスタＮ５０４の
ｄｉ／ｄｔ）を決定する。

【００４２】再度図５を参照し、位相制御回路５１０、
第１の整相予備充電回路５１２、および第２の整相予備
充電回路５１４について更に詳しく説明する。ＤＡＴＡ
信号およびＤＡＴＡ＿信号を受け取ることに加えて、位
相制御回路５１０は、電源電圧指示信号ＨＶ／ＬＶ＿も
受け取る。ＨＶ／ＬＶ＿信号が高の場合、出力バッファ
回路５００が高電源電圧レベルで動作していることを示
す。ＨＶ／ＬＶ＿信号が低の場合、出力バッファ回路５
００が低電源電圧レベルで動作していることを示す。Ｄ
ＡＴＡ信号、ＤＡＴＡ＿信号およびＨＶ／ＬＶ＿信号に
応答して、位相制御回路５１０は、位相作動信号ＰＨＡ
ＳＥ＿を供給する。低電圧モード（即ち、ＨＶ／ＬＶ＿
が低）では、ＰＨＡＳＥ＿信号はインアクティブであ
り、高のまま止まっている。高電圧モード（即ち、ＨＶ
／ＬＶ＿が高）では、ＤＡＴＡ信号が遷移を行うときに
はいつでも、所定の遅延期間の間、ＰＨＡＳＥ＿信号は
活性化される（低に駆動される）。ＰＨＡＳＥ＿信号の
活性化は、第１および第２の整相予備駆動回路（５１
２，５１４）の動作を、第１および第２の標準予備駆動
回路（５０４，５０６）に対して、整相するように機能
する。

【００４３】好適な実施形態５００では、位相制御回路
５１０は、第１および第２のＣＭＯＳトランスミッショ
ン・ゲート（Ｔ５００，Ｔ５０２）、および二入力ＮＡ
ＮＤゲートＧ５０４を含む。トランスミッション・ゲー
トＴ５００は、ＤＡＴＡ＿信号をゲートＧ５０４の第１
の入力に結合し、一方トランスミッション・ゲートＴ５
０２は、ＤＡＴＡ信号をゲートＧ５０４の同じ入力に結
合する。ゲートＧ５０４の他の入力は、ＨＶ／ＶＬ＿信
号である。

【００４４】トランスミッション・ゲートＴ５００，Ｔ
５０２は、ＤＡＴＡ＿信号から活性化されるタイミング
・チェーン(timing chain)によって作動される。タイミ
ング・チェーンは、タイミング反転器Ｉ５０８と直列に
遅延回路Ｄ５００を含む。遅延回路Ｄ５００の出力は、
トランスミッション・ゲートＴ５００のｐ−チャネル素
子およびトランスミッション・ゲートＴ５０２のｎ−チ
ャネル素子を駆動する。相補的に、反転器Ｉ５０８の出
力は、トランスミッション・ゲートＴ５０２のｐ−チャ
ネル素子およびトランスミッション・ゲートＴ５００の
ｎ−チャネル素子を駆動する。この構成では、ＨＶ／Ｌ
Ｖ＿信号が低の場合、ＰＨＡＳＥ＿信号はゲートＧ５０
４によって高に引き上げられる。しかしながら、ＨＶ／
ＬＶ＿信号が高の場合、ＰＨＡＳＥ＿信号はＤＡＴＡ信
号における遷移毎に、遅延回路Ｄ５００によって決定さ
れる時間期間中、低を出力する(pulse)。

【００４５】第１の整相予備駆動回路５１２は、第１の
予備駆動ノード５１６を作動電位に駆動するのを補助す
る。第１および第２の標準予備駆動回路（５０４，５０
６）と同様、第１の整相予備駆動回路５１２は、それに
関連する出力作動信号ＯＥ＿によって、作動および不作
動とされる。したがって、ＯＥ＿信号が高の場合、第１
の整相予備駆動回路５１２は不作動とされ、第１の予備
駆動ノード５１６を作動電位に駆動しない。対照的に、
ＯＥ＿信号が低の場合、第１の予備駆動ノード５１６
は、ＤＡＴＡ＿信号値に応じて、作動電位に駆動され
る。

【００４６】この第１の整相予備駆動回路５１２の機能
のタイミングは、出力バッファ回路５００が動作してい
るモード（高電圧または低電圧）によって異なる。低電
圧モードでは、第１の整相予備駆動回路５１２は、第１
の標準予備駆動回路５０４が駆動するのとほぼ同じ時点
において、第１の予備駆動ノード５１６を作動電位（即
ち、低）に駆動する。しかしながら、高電圧モードで
は、電源電圧の上昇によって高いレベルのｄｉ／ｄｔを
招く可能性があるので、ＰＨＡＳＥ＿信号がアクティブ
の間第１の整相予備駆動回路５１２を不作動状態にす
る。したがって第１の標準予備駆動回路５０４が第１の
予備駆動ノード５１６を低に駆動し始めて所定の遅延後
まで、第１の予備駆動ノード５１６を低に駆動し始めな
い。第１の標準予備駆動回路５０４は、第１の整相予備
駆動回路５１２が作動される前に、最初に第１の予備駆
動ノード５１６を放電しつつ制限された電流を引き込
み、第１の予備駆動ノード５１６を完全に放電するの
で、この構成は、高電圧モードにおいてｄｉ／ｄｔ値を
制限する。

【００４７】好適な実施形態５００の第１の整相予備駆
動回路５１２は、ＯＥ＿信号およびＤＡＴＡ＿信号を入
力として受け取る、三入力ＮＯＲゲートＧ５０６を含む
ものとして示されている。第３の入力は、位相入力反転
器Ｉ５１０によって反転されたＰＨＡＳＥ＿信号であ
る。ゲートＧ５０６の出力は、ｎ−チャネルＭＯＳの第
１の整相予備駆動トランジスタＮ５０８に結合されてい
る。トランジスタＮ５０８のソース−ドレイン経路は、
第１の予備駆動ノード５１６とＶＳＳ電圧との間に結合
されている。トランジスタＮ５０８は、第１の整相予備
駆動素子として概念化することができる。何故なら、こ
れは第１の予備駆動ノード５１６において作動化（低）
電位も確立するからである。したがって、図５の構成で
は、低電圧モードにおいて、第１の標準および整相予備
駆動トランジスタ（Ｎ５００，Ｎ５０８）が共に活性化
される。しかしながら、高電圧モードでは、第１の整相
予備駆動トランジスタＮ５０８は、第１の標準予備駆動
トランジスタＮ５００の後に活性化される。

【００４８】第２の整相予備駆動回路５１４は、第２の
予備駆動ノード５１８をその作動電位（高）に駆動する
のを補助する。他の予備駆動回路（５０４，５０６，５
１２）と同様、第２の整相予備駆動回路５１４は、関連
する出力作動信号ＯＥによって、作動および不作動とさ
れる。ＯＥ信号が低の場合、第２の整相予備駆動回路５
１４は不作動とされ、第２の予備駆動ノード５１８を充
電しない。ＯＥ信号が高の場合、第２の予備駆動ノード
５１８は、電源電圧の大きさによって異なるタイミング
に応じて、第２の予備駆動ノード５１８を充電する。出
力バッファ回路５００が低電源電圧で動作している場
合、第２の整相予備駆動回路５１４は、ＤＡＴＡ信号が
高から低に遷移すると、第２の予備駆動ノード５１８を
高に駆動する。出力バッファ回路５００が高電源電圧で
動作している場合、第２の整相予備駆動回路５１４は、
第２の標準予備駆動回路５０６が第２の予備駆動ノード
５１８を駆動し始めて所与の遅延の後、第２の予備駆動
ノード５１８を高に駆動する。

【００４９】好適な実施形態５００では、第２の整相予
備駆動回路５１４は、ＯＥ信号、ＤＡＴＡ＿信号、およ
びＰＨＡＳＥ＿信号を入力として受け取る、三入力ＮＡ
ＮＤゲートＧ５０８を含む。ゲートＧ５０８の出力は、
位相抵抗Ｒ５０８を介して、ｐ−チャネルＭＯＳの第２
の整相予備駆動トランジスタＰ５０６のゲートを駆動す
る。トランジスタＰ５０６のソース−ドレイン経路は、
第２の予備駆動ノード５１８とＶＤＤ電圧との間に結合
されている。トランジスタＰ５０８は、第２の整相予備
駆動素子として概念化することができる。何故なら、こ
れは第２の予備駆動ノード５１８において作動化（高）
電位を確立するように作用するからである。したがっ
て、図５の構成では、低電圧モードにおいて、第２の標
準および整相予備駆動トランジスタ（Ｐ５０２，Ｐ５０
６）は共に活性化される。しかしながら、高電圧モード
では、第２の整相予備駆動トランジスタＰ５０８は、第
２の標準予備駆動トランジスタＰ５０２の後に活性化さ
れる。

【００５０】好適な実施形態５００の動作は、図６を参
照することによって最良に理解される。図６は、好適な
実施形態の種々の入力信号を示すタイミング図であり、
ＨＶ／ＬＶ＿信号、ＯＥ信号、およびＤＡＴＡ信号を含
む。加えて、出力ノード５２０の結果が、ＤＡＴＡ＿Ｏ
ＵＴとして示されている。また、図６は、ＤＡＴＡ＿信
号、ＰＨＡＳＥ＿信号、波形「５１６」として示す第１
の予備駆動ノード５１６の応答、および波形「５１８」
として示す第２の予備駆動ノード５１８の応答を含む、
好適実施形態内部の多数のノードも示す。最後に、標準
予備駆動回路（５０４，５０６）および整相予備駆動回
路（５１２，５１４）内部における素子の切り替えをよ
り良く理解するために、ゲートＧ５００，Ｇ５０６，Ｇ
５０２、Ｇ５０８の出力を、それぞれ、波形「Ｇ５０
０」、「Ｇ５０６」、「Ｇ５０２」、「Ｇ５０８」とし
て示す。

【００５１】図６の波形は、高電圧モードおよび低電圧
モードにおける種々のノードの応答を示す。高電圧モー
ドにおける応答を実線で示し、低電圧モードにおける応
答を破線で示す。

【００５２】これより図５と共に図６を参照し、高電圧
モードにおける好適な実施形態の動作を最初に説明す
る。時点ｔ０において、ＨＶ／ＬＶ＿信号およびＤＡＴ
Ａ信号は高であり、一方ＯＥ信号は低である。ＤＡＴＡ
信号が高である結果、ＤＡＴＡ＿信号は低となる。ＤＡ
ＴＡ＿信号が低で、ＨＶ／ＬＶ＿信号が高の場合、ＰＨ
ＡＳＥ＿信号は高となる。ＯＥ信号が低の場合、標準予
備駆動回路（５０４，５０６）および整相予備駆動回路
（５１２，５１４）は不作動とされ、ゲートＧ５００，
Ｇ５０６の出力を低に引き下げ、ゲートＧ５０２，Ｇ５
０８の出力を高に引き上げる。反転器Ｉ５０４は、第１
の予備駆動ノード５１６を高に駆動し、駆動トランジス
タＰＰ５０４を不作動とする。反転器Ｉ５０６は、第２
の予備駆動ノード５１８を低に駆動し、駆動トランジス
タＮ５０４を不作動とする。トランジスタＰ５０４，Ｎ
５０４がオフになると、出力ノード５２０は、高インピ
ーダンス状態で浮遊する。

【００５３】時点ｔ１において、ＨＶ／ＬＶ＿信号は未
だ高のままであり、ＯＥ信号は高に遷移し、出力バッフ
ァ回路５００を作動する。ＤＡＴＡ信号は高のままであ
り、ＤＡＴＡ＿信号は低のままである。ＤＡＴＡ＿信号
が低であり、出力バッファ回路５００が作動とされたた
め、第１の標準予備駆動回路５０４および第１の整相予
備駆動回路５１２は、第１の予備駆動ノード５１６を低
に駆動する。トランジスタＰ５０４がオンとなり、出力
ノード５２０をＶＤＤレベルに引き上げる。第２の標準
予備駆動回路５０６内では、反転器Ｉ５０６が第２の予
備駆動ノード５１８を低に駆動し、トランジスタＮ５０
４をオフに維持する。第２の整相予備駆動回路５１４内
では、トランジスタＰ５０６もオフになる。

【００５４】時点ｔ２においてＤＡＴＡ信号は第１のデ
ータ遷移を行い、高から低に移る。ＤＡＴＡ＿信号は高
に駆動され、その結果ゲートＧ５００，Ｇ５０６の出力
は双方共低になる。反転器Ｉ５０４は第１の予備駆動ノ
ード５１６を高に駆動し、第１の駆動トランジスタＰ５
０４をオフにする。抵抗Ｒ５００は、第１の予備駆動ノ
ード５１６を充電する速度を低下させ、これによって第
１の駆動トランジスタＰ５０４をオフにする速度を低下
させる。第１の整相予備駆動回路５１２内では、トラン
ジスタＮ５０８がオフになる。このように、ＤＡＴＡ信
号の高から低への遷移の結果、第１の駆動トランジスタ
Ｐ５０４が不作動とされる。

【００５５】同時に、ＤＡＴＡ＿信号の遷移の結果、ゲ
ートＧ５０２の出力が低となる。反転器Ｉ５０６は、第
２の予備駆動ノード５１８を高に駆動し始めるが、比較
的低い速度である。このように、ＤＡＴＡ信号の低から
高への遷移の結果、第２の駆動トランジスタＮ５０４は
最初により遅い速度でオンになり、その結果、出力ノー
ド５２０におけるｄｉ／ｄｔの大きさが減少する。ま
た、高のＤＡＴＡ＿信号は、第２の整相予備駆動回路５
１４内のゲートＧ５０８にも印加される。しかしなが
ら、ＰＨＡＳＥ＿信号が低であるので、第２の整相予備
駆動回路５１４は一時的に不作動とされ、ＤＡＴＡ＿の
遷移がトランジスタＰ５０８のゲートまで伝搬するのを
防止する。したがって、ＤＡＴＡ＿信号の初期遷移の
後、ゲートＧ５０８の出力は高のまま止まり、トランジ
スタＰ５０６はオフのまま止まる。

【００５６】時点ｔ３において、ＰＨＡＳＥ＿信号パル
スが終了し、ＰＨＡＳＥ＿信号は高レベルに戻る。した
がって、第２の整相予備駆動回路５１４は作動され、ト
ランジスタＰ５０６はオンになり、第２の予備駆動ノー
ド５１８の充電を完了する。このように、高電圧モード
では、ＤＡＴＡ信号が高レベルから低レベルに遷移する
場合、トランジスタＰ５０６はトランジスタＰ５０２の
後にオンになるように整相され、これによって出力段５
０８内のトランジスタＮ５０４がオンになるときに、そ
の結果生ずるｄｉ／ｄｔが制限されることになる。

【００５７】時点ｔ４において、ＤＡＴＡ信号は、第２
のタイプの遷移を行い、低から高に移る。第２の標準お
よび整相予備駆動回路（５０６，５１４）内では、その
結果ＤＡＴＡ＿信号が低となり、ゲートＧ５０２，Ｇ５
０８の出力を高に駆動する。トランジスタＰ５０６，Ｐ
５０２はオフになり、一方トランジスタＮ５０２はオン
になる。第２の予備駆動ノード５１８は放電し、出力駆
動回路５０８内の第２の駆動トランジスタＮ５０４をオ
フにする。抵抗Ｒ５０４は、第２の予備駆動ノード５１
８が放電する速度を低下させ、これによって第２の駆動
トランジスタＮ５０４がオフになる速度を低下させる。
このように、ＤＡＴＡ信号の低から高への遷移の結果、
第２の駆動トランジスタＮ５０４が不作動とされる。

【００５８】同時に、低に移行するＤＡＴＡ＿信号の遷
移が、第１の標準および整相予備駆動回路（５０４，５
１２）に加えられる。第１の標準予備駆動回路５０４内
では、ゲートＧ５００の出力が高に移る。反転器Ｉ５０
４は第１の予備駆動ノード５１６をＶＳＳに放電し始め
る。しかしながら、抵抗Ｒ５００のために充電動作はよ
り低い速度で行われ、その結果第１の駆動トランジスタ
Ｐ５０４はより低い速度（したがって、より低いｄｉ／
ｄｔ）でオンになる。位相制御回路５１０内では、ＤＡ
ＴＡ信号が低から高に遷移することにより、低に移行す
るＰＨＡＳＥ＿パルスが発生する。反転器Ｉ５１０によ
って反転させられると、このＰＨＡＳＥ＿パルスは一時
的にゲートＧ５０６の出力を低に引き下げ、トランジス
タＮ５０８をオフのまま保持し、これによってその放電
機能を遅延させる。したがって、ＤＡＴＡ＿信号の高か
ら低への遷移に続いて、トランジスタＮ５００はオンに
なり、一方トランジスタＮ５０８はオフになる。

【００５９】時点ｔ５において、ＰＨＡＳＥ＿信号パル
スは終了し、ＰＨＡＳＥ＿信号は高レベルに戻る。第１
の整相予備駆動回路５１２内では、ゲートＧ５０６の出
力が高に移り、トランジスタＮ５０８がオンになる。し
たがって、第１の予備駆動ノード５１６は急速にＶＳＳ
に放電し、トランジスタＰ５０４は完全にオンになる。
このように、高電圧モードでは、ＤＡＴＡ信号が低レベ
ルから高レベルに遷移すると、トランジスタＮ５０８
は、トランジスタＮ５００の後にオンになるように整相
され、これによりトランジスタＰ５０４の活性化によっ
て生ずるｄｉ／ｄｔを制限する。

【００６０】時点ｔ６において、ＯＥ信号が低に戻り、
出力バッファ回路５００を不作動とする。第１の標準お
よび整相予備駆動回路（５０４，５１２）内では、ゲー
トＧ５００，Ｇ５０６の出力が低に駆動され、第１の予
備駆動ノード５１６は不作動化（高）電位に駆動され、
第１の駆動トランジスタＰ５０４をオフにする。同時
に、第２の標準および整相予備駆動回路（５０６，５１
４）内では、ゲートＧ５０２，Ｇ５０８の出力が高に駆
動され、第２の予備駆動ノード５１８がその不作動化
（低）電位に駆動される。第２の駆動トランジスタＮ５
０４はオフになり、出力駆動回路５０８は高インピーダ
ンス状態に置かれる。

【００６１】再度図５と共に図６を参照し、好適な実施
形態５００の低電圧動作について論ずる。低電圧動作で
は、ＨＶ／ＬＶ＿信号は低であり、ＰＨＡＳＥ＿信号を
高に止めておくことによって、本質的に位相制御回路５
１０を不作動とする。ＰＨＡＳＥ＿信号が高にあると、
ゲートＧ５０６はゲートＧ５００とほぼ同じ応答を有す
る。同様に、ゲートＧ５０８もゲートＧ５０２とほぼ同
じ応答を有する。このように、低電圧動作モードでは、
第１の標準および整相予備駆動回路（５０４，５１２）
は、ＤＡＴＡ信号の低から高への遷移に応答して、それ
らの作動状態にある各トランジスタ（Ｎ５００，Ｎ５０
８）を共に駆動する。これは、波形Ｇ５００を波形Ｇ５
０６の破線部分と比較することによって、最良に示され
る。第１の予備駆動ノード５１６を本質的に共に（即
ち、整相せずに）放電することにより、ｄｉ／ｄｔがさ
ほど問題とはならない場合、低い動作電圧において、ト
ランジスタＰ５０４を迅速に作動することが可能とな
る。

【００６２】低電圧モードでは、第２の標準および整相
予備駆動回路（５０６，５１４）は、第１の標準および
整相予備駆動回路（５０４，５１２）と同様に機能す
る。ＤＡＴＡ信号の高から低の遷移において、予備駆動
トランジスタ（Ｐ５０２，Ｐ５０６）のターン・オンを
整相する代わりに、トランジスタ（Ｐ５０２，Ｐ５０
６）を本質的に一緒にオンにする。このようにして、ｄ
ｉ／ｄｔの問題がさほど重要ではない低動作電圧では、
トランジスタＮ５０４を迅速に作動する。

【００６３】ここに明記した種々の実施形態は出力バッ
ファ回路を示すが、実施形態の教示は、論理スイッチン
グによって生ずるｄｉ／ｄｔ速度が問題となる集積回路
内部の回路にも適用可能である。更に、実施形態はＣＭ
ＯＳ回路として実施したが、ここに記載した手法は、他
の技術にも効果を発揮することができる。したがって、
本発明を詳細な好適な実施形態に関して説明したが、本
発明の精神および範囲から逸脱することなく、種々の変
更、置換、および変形も可能であることは理解されよ
う。したがって、本発明は、特許請求の範囲によって規
定されるようにのみ限定されることを意図するものとす
る。

【００６４】以上の説明に関して更に以下の項を開示す
る。 （１）出力バッファ回路であって、第１の論理値と第２
の論理値との間で変動する入力論理信号を受け取る入力
ノードと、出力ノードと、第１の予備駆動ノードにおけ
る電位に応答して、前記出力ノードを第１の駆動電圧ノ
ードに結合する第１の出力駆動素子と、前記第１の予備
駆動ノードと第１の作動電位との間に第１の制御可能イ
ンピーダンス経路を有する第１の標準予備駆動回路であ
って、前記入力論理信号が第１の論理値から第２の論理
値に遷移するとき、前記第１の制御可能インピーダンス
経路が低インピーダンス値を有する、第１の標準予備駆
動回路と、少なくとも第１の動作電圧または第２の動作
電圧を示す電源電圧指示信号を受け取る電源電圧指示ノ
ードと、前記第１の予備駆動ノードと前記第１の作動電
位との間に第２の制御可能インピーダンス経路を有する
第１の整相予備駆動回路であって、該第１の整相予備駆
動回路が作動状態にあるとき、前記第１の制御可能イン
ピーダンス経路が低インピーダンス値を有する、第１の
整相予備駆動回路と、を備え、前記入力論理信号が前記
第１の論理値から前記第２の論理値に遷移し、前記電源
電圧指示信号が前記第１の動作電圧を示すとき、前記第
１の整相予備駆動回路を作動し、前記電源電圧指示信号
が前記第２の動作電圧を示すとき、前記入力論理信号が
前記第１の論理値から前記第２の論理値に遷移して所定
の遅延の後に、前記第１の整相予備駆動回路を作動する
出力バッファ回路。 （２）前記第１の出力駆動素子が、前記出力ノードと前
記第１の駆動電圧ノードとの間に結合されたソース−ド
レイン経路を有するｐ−チャネル絶縁ゲート電界効果ト
ランジスタ（ＩＧＦＥＴ）を含む第１の項記載の出力バ
ッファ。 （３）前記第１の標準予備駆動回路が、前記第１の予備
駆動ノードと前記第１の作動電位との間に結合されたソ
ース−ドレイン経路を有する第１のｎ−チャネル予備駆
動ＩＧＦＥＴを含み、前記第１の整相予備駆動回路が、
前記第１の予備駆動ノードと前記第１の作動電位との間
に結合されたソース−ドレイン経路を有する第１のｎ−
チャネル整相予備駆動ＩＧＦＥＴを含む第２の項記載の
出力バッファ。 （４）前記第１の標準予備駆動回路が、前記第１の予備
駆動ノードと前記第１の作動電位との間に、インピーダ
ンス素子と直列に結合されたソース−ドレイン経路を有
する第１の予備駆動ＩＧＦＥＴを含む第１の項記載の出
力バッファ。 （５）前記第１の標準予備駆動回路が、更に、前記第１
の予備駆動ノードと第１の不作動電位との間に配置され
た第１の不作動・インピーダンス経路を含み、該第１の
不作動・インピーダンス経路は、前記入力論理信号が前
記第２の論理値から前記第１の論理値に遷移するとき
に、比較的低いインピーダンス値を有する第１の項記載
の出力バッファ。 （６）第２の予備駆動ノードにおける電位に応答して、
前記出力ノードを第２の駆動電圧ノードに結合する第２
の出力駆動素子と、前記第２の予備駆動ノードと第２の
作動電位との間に第３の制御可能インピーダンス経路を
有する第２の標準予備駆動回路であって、前記入力論理
信号が前記第２の論理値から前記第１の論理値に遷移す
るときに、前記第３の制御可能インピーダンス経路が低
インピーダンス値を有する、第２の標準予備駆動回路
と、前記第２の予備駆動ノードと前記第２の作動電位と
の間に第４の制御可能インピーダンス経路を有する第２
の整相予備駆動回路であって、該第２の整相予備駆動回
路が作動状態にあるとき、前記第４の制御可能インピー
ダンス経路が低インピーダンス値を有する、第２の整相
予備駆動回路と、を更に含み、前記入力論理信号が前記
第２の論理値から前記第１の論理値に遷移し、前記電源
電圧指示信号が前記第１の動作電圧を示す場合、前記第
２の整相予備駆動回路を作動し、前記電源電圧指示信号
が前記第２の動作電圧を示すとき、前記入力論理信号が
前記第２の論理値から前記第１の論理値に遷移して所定
の遅延の後に、前記第２の整相予備駆動回路を作動する
第１の項記載の出力バッファ。 （７）前記出力駆動素子はｐ−チャネルＩＧＦＥＴであ
り、前記第１の作動電位は低電源電圧であり、前記第２
の出力駆動素子はｎ−チャネルＩＧＦＥＴであり、前記
第２の作動電位は高電源電圧である第６項記載の出力バ
ッファ。 （８）前記第２の標準予備駆動回路が、更に、前記第２
の予備駆動ノードと第２の不作動電位との間に配置され
た第２の不作動・インピーダンス経路を含み、前記入力
論理信号が前記第１の論理値から前記第２の論理値に遷
移するとき、前記第２の不作動・インピーダンス経路は
比較的低いインピーダンス値を有する第６項記載の出力
バッファ。

【００６５】（９）入力信号に応答して出力ノードを駆
動する出力バッファであって、前記入力信号を受け取る
入力ノードと、前記入力信号と動作電圧モード信号とを
受け取る位相制御回路であって、前記動作電圧モード信
号が高動作電圧レベルを示すとき、前記入力信号におけ
る遷移に続いて、所定時間期間不作動信号を活性化する
位相制御回路と、前記入力ノードに結合され、前記入力
信号に応じて、第１の予備駆動ノードを駆動する第１の
標準予備駆動回路と、前記入力ノードに結合され、前記
入力信号に応じて、第２の予備駆動ノードを駆動する第
２の標準予備駆動回路と、前記入力ノードに結合された
第１の整相予備駆動回路であって、該第１の整相予備駆
動回路は、前記入力信号に応じて、作動状態にあるとき
は前記入力信号に応じて前記第１の予備駆動ノードを駆
動し、不作動状態にあるときには前記第１の予備駆動ノ
ードを駆動するのを禁止され、更に前記不作動信号が活
性化されたときに不作動される、第１の整相予備駆動回
路と、前記第１の予備駆動ノードにおける電位に応じ
て、出力ノードを駆動する第１の出力駆動素子と、前記
第２の予備駆動ノードにおける電位に応じて、前記出力
ノードを駆動する第２の出力駆動素子と、を備える出力
バッファ。 （１０）前記位相制御回路は、少なくとも２つの入力と
出力とを有する不作動・ゲートを含み、該不作動・ゲー
トが、不作動信号を受け取る一方の入力と、前記動作電
圧モード信号を受け取る他方の入力とを有し、前記不作
動・ゲートは、前記動作電圧モード信号が高動作電圧レ
ベルを示すとき、前記不作動信号に応じてその出力を駆
動する第９項記載の出力バッファ。 （１１）前記位相制御回路が、更に、前記入力信号の遷
移発生時に遷移パルスを発生するパルス発生回路を含
み、該遷移パルスが前記不作動信号である第１の０項記
載の出力バッファ。 （１２）前記第１の標準予備駆動回路が、前記入力ノー
ドに結合された入力を有する第１の予備駆動反転器を含
み、前記第２の標準予備駆動回路が、前記入力ノードに
結合された入力を有する第２の予備駆動反転器を含む、
第９項記載の出力バッファ。 （１３）前記第１の標準予備駆動回路が、第１の電流制
限インピーダンス素子を介して、前記第１の予備駆動ノ
ードを駆動し、前記第２の標準予備駆動回路が、第２の
電流制限インピーダンス素子を介して、前記第２の予備
駆動ノードを駆動する、第１の２項記載の出力バッフ
ァ。 （１４）前記第１の標準予備駆動回路は、出力作動信号
を受け取る第１の作動・ゲートを介して、前記入力ノー
ドに結合され、前記第１の作動・ゲートは、前記出力作
動信号が第１の値を有するとき、前記入力信号を前記第
１の予備駆動反転器に結合し、前記第１の作動・ゲート
は、前記出力作動信号が第２の値を有するとき、所定の
不作動電位によって前記第１の予備駆動反転器を駆動す
る第１の２項記載の出力バッファ。 （１５）前記入力ノードに結合され、前記入力信号の値
をラッチする入力ラッチを更に含む第９項記載の出力バ
ッファ。

【００６６】（１６）高電圧モードにおいて電流を引き
込む速度を低下させる出力駆動回路であって、第１の駆
動電圧と出力ノードとの間に結合されたソース−ドレイ
ン経路と、第１の予備駆動ノードに結合されたゲートと
を有する第１の出力駆動トランジスタと、第２の駆動電
圧と前記出力ノードとの間に結合されたソース−ドレイ
ン経路と、第２の予備駆動ノードに結合されたゲートと
を有する第２の出力駆動トランジスタと、前記第１の予
備駆動ノードと第１の予備駆動電位との間に結合された
ソース−ドレイン経路を有する第１の標準予備駆動トラ
ンジスタと、前記第１の予備駆動ノードと前記第１の予
備駆動電位との間に結合されたソース−ドレイン経路を
有する第１の整相予備駆動トランジスタと、前記第２の
予備駆動ノードと第２の予備駆動電位との間に結合され
たソース−ドレイン経路を有する第２の標準予備駆動ト
ランジスタと、電源電圧モード信号によって決定可能な
標準モードと整相モードとを有する予備駆動制御回路
と、を備え、前記標準モードにおいて、前記予備駆動制
御回路は、前記入力データ信号における第１の遷移に応
答して、前記第１の標準予備駆動トランジスタと第１の
整相予備駆動トランジスタとを実質的に一緒に作動し、
前記入力データ信号における第２の遷移に応答して、前
記第２の標準予備駆動トランジスタを作動し、前記整相
モードにおいて、前記予備駆動制御回路は、前記入力デ
ータ信号における第１の遷移に応答して、前記第１の標
準予備駆動トランジスタを作動してから所定の遅延の後
に前記第１の整相予備駆動トランジスタを作動し、前記
入力データ信号における第２の遷移に応答して、前記第
２の標準予備駆動トランジスタを作動する出力駆動回
路。 （１７）前記予備駆動制御信号が、前記入力信号を受け
取る入力ノードと、前記第１の標準予備駆動トランジス
タのゲートとの間に結合された第１の標準信号伝搬経路
と、前記入力ノードと、第１の電源電圧指示信号を受け
取る前記第１の整相予備駆動トランジスタのゲートとの
間に結合された第１の整相信号伝搬経路であって、前記
第１の電源電圧指示信号が高電源電圧を示すとき、前記
第１の整相信号伝搬経路に沿って前記入力信号の伝搬を
遅延させる遅延回路を含み、前記第１の電源電圧指示信
号が低電源電圧を示すときに前記遅延回路を不作動す
る、第１の整相信号伝搬経路と、前記入力ノードと前記
第２の標準予備駆動トランジスタのゲートとの間に結合
された第２の標準信号伝搬経路と、を含む第１の６項記
載の出力駆動回路。 （１８）前記第１および第２の標準信号伝搬経路の双方
は、出力作動信号を受け取り、該出力作動信号が第１の
値を有するときに不作動される第１の７項記載の出力駆
動回路。 （１９）前記第２の予備駆動ノードと前記第２の予備駆
動電位との間に結合されたソース−ドレイン経路を有す
る第２の整相予備駆動トランジスタを更に含み、前記予
備駆動制御回路は、更に、前記標準モードにおいて、前
記予備駆動回路が、前記入力データ信号における第２の
遷移に応答して、前記第２の標準予備駆動トランジスタ
と実質的に一緒に前記第２の整相予備駆動トランジスタ
を作動し、前記整相モードにおいて、前記予備駆動制御
回路が、前記入力データ信号における第２の遷移に応答
して、前記第２の標準予備駆動トランジスタを作動して
から所定の遅延の後に、前記第２の整相予備駆動トラン
ジスタを作動する、第１の６項記載の出力駆動回路。 （２０）前記第１の標準予備駆動トランジスタの前記ソ
ース−ドレイン経路が、第１のインピーダンス素子を介
して、前記第１の予備駆動ノードに結合されており、前
記第２の標準予備駆動トランジスタの前記ソース−ドレ
イン経路が、第２のインピーダンス素子を介して、前記
第２の予備駆動ノードに結合されている、第１の６項記
載の出力駆動回路。

【００６７】（２１） 第１の予備駆動ノード（５１
６）における電位に応じて出力ノード（５２０）を第１
の論理レベルに駆動する第１の駆動トランジスタ（Ｐ５
０４）と、第２の予備駆動ノード（５１８）における電
位に応じて出力ノード（５２０）を第２の論理レベルに
駆動する第２の駆動トランジスタ（Ｎ５０４）とを含む
出力バッファ（５００）を開示する。第１の予備駆動ノ
ード（５１６）における電位は、第１の標準予備駆動回
路（５０４）および第１の整相予備駆動回路（５１２）
によって決定される。第２の予備駆動ノード（５１８）
における電位は、第２の標準予備駆動回路（５１６）お
よび第２の整相予備駆動回路（５１４）によって決定さ
れる。出力駆動回路（５０８）によって引き込まれる電
流の速度（ｄｉ／ｄｔ）が低下する低電圧動作モードで
は、標準および整相予備駆動回路（５０４，５０６，５
１２，５１４）が相互に機能し、それらの各予備駆動ノ
ードを駆動する。出力駆動回路（５０８）のｄｉ／ｄｔ
が高くなる高電圧動作モードでは、標準予備駆動回路
（５０４，５０６）の所定の遅延の後、整相予備駆動回
路（５１２，５１４）を作動する。

【図面の簡単な説明】

【図１】第１の従来技術の出力バッファ回路の概略図。

【図２】図１の従来技術の出力バッファ回路の動作を示
すタイミング図。

【図３】第２の従来技術の出力バッファ回路の概略図。

【図４】図３の従来技術の出力バッファ回路の動作を示
すタイミング図。

【図５】好適な実施形態の概略図。

【図６】図５の好適な実施形態の動作を示すタイミング
図。

【符号の説明】

１００ 出力バッファ回路は １０２ 入力ラッチ １０４ 第１の予備駆動回路 １０６ 第２の予備駆動回路 １０８ 出力駆動回路 １１０ 第１の予備駆動 １１２ 第２の予備駆動ノード １１４ 出力ノード Ｇ１００ 二入力ＮＯＲゲート Ｇ１０２ 二入力ＮＡＮＤゲート Ｉ１００，Ｉ１０２，Ｉ１０４，Ｉ１０６ 反転器 Ｎ１００ ｎ−チャネルＭＯＳトランジスタ Ｐ１００ ｐ−チャネル金属酸化物半導体（ＭＯＳ）ト
ランジスタ ３００ 出力バッファ回路 ３０２ 入力ラッチ ３０４ 第１の予備駆動回路 ３０６ 第２の予備駆動回路 ３０８ 出力駆動回路 ３１０ 第１の予備駆動ノード ３１２ 第２の予備駆動ノード ３１４ 第３の予備駆動ノード ３１６ 第４の予備駆動ノード ３１８ 出力ノード Ｄ３００ 第１の反転遅延回路 Ｄ３０２ 第２の反転遅延回路 Ｇ３００ 二入力ＮＯＲゲート Ｇ３０２ ゲート Ｉ３００，Ｉ３０２ 交差結合反転器 Ｉ３０４，Ｉ３０６ 反転器 Ｎ３００ 第３のｎ−チャネル駆動トランジスタ Ｎ３０２ 第４のｎ−チャネル駆動トランジスタ Ｐ３００ 第１のｐ−チャネルＭＯＳ駆動トランジスタ Ｐ３０２ 第２のｐ−チャネルＭＯＳ駆動トランジスタ Ｒ３００，Ｒ３０２ 抵抗 ５００ 好適な実施形態 ５０２ 入力ラッチ ５０４ 第１の標準予備駆動回路 ５０６ 第２の標準予備駆動回路 ５０８ 出力駆動回路 ５１０ 位相制御回路 ５１２ 第１の整相予備駆動回路 ５１４ 第２の整相予備駆動回路 ５１６ 第１の予備駆動ノード ５１８ 第２の予備駆動ノード ５２０ 出力ノード Ｄ５００ 遅延回路 Ｇ５００ 二入力ＮＯＲゲート Ｇ５０２，Ｇ５０４ 二入力ＮＡＮＤゲート Ｇ５０６ 三入力ＮＯＲゲート Ｇ５０８ 三入力ＮＡＮＤゲート Ｉ５００，Ｉ５０２ 反転器 Ｉ５０４ 相補型金属酸化物半導体（ＣＭＯＳ）反転器 Ｉ５０６ ＣＭＯＳ反転器 Ｉ５０８ タイミング反転器 Ｉ５１０ 位相入力反転器 Ｎ５００ ｎ−チャネルＭＯＳトランジスタ Ｎ５０２ ｎ−チャネルＭＯＳトランジスタ Ｎ５０４ ２のｎ−チャネルＭＯＳ駆動トランジスタ Ｎ５０６ 第１のｎ−チャネルＭＯＳクランプ・トラン
ジスタ Ｎ５０７ 第２のｎ−チャネルＭＯＳクランプ・トラン
ジスタ Ｎ５０８ 第１のｎ−チャネルＭＯＳ整相予備駆動トラ
ンジスタ Ｐ５００ ｐ−チャネルＭＯＳトランジスタ Ｐ５０２ ｐ−チャネルＭＯＳトランジスタ Ｐ５０４ 第１のｐ−チャネルＭＯＳ駆動トランジスタ Ｐ５０６ 第２のｐ−チャネルＭＯＳ整相予備駆動トラ
ンジスタ Ｒ５００ 第１の抵抗 Ｒ５０２ 第２の抵抗 Ｒ５０４ 第４の抵抗 Ｔ５００ 第１のＣＭＯＳトランスミッション・ゲート Ｔ５０２ 第２のＣＭＯＳトランスミッション・ゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】 出力バッファ回路であって、 第１の論理値と第２の論理値との間で変動する入力論理
   信号を受け取る入力ノードと、 出力ノードと、 第１の予備駆動ノードにおける電位に応答して、前記出
   力ノードを第１の駆動電圧ノードに結合する第１の出力
   駆動素子と、 前記第１の予備駆動ノードと第１の作動電位との間に第
   １の制御可能インピーダンス経路を有する第１の標準予
   備駆動回路であって、前記入力論理信号が第１の論理値
   から第２の論理値に遷移するとき、前記第１の制御可能
   インピーダンス経路が低インピーダンス値を有する、第
   １の標準予備駆動回路と、 少なくとも第１の動作電圧または第２の動作電圧を示す
   電源電圧指示信号を受け取る電源電圧指示ノードと、 前記第１の予備駆動ノードと前記第１の作動電位との間
   に第２の制御可能インピーダンス経路を有する第１の整
   相予備駆動回路であって、該第１の整相予備駆動回路が
   作動状態にあるとき、前記第１の制御可能インピーダン
   ス経路が低インピーダンス値を有する、第１の整相予備
   駆動回路と、を備え、 前記入力論理信号が前記第１の論理値から前記第２の論
   理値に遷移し、前記電源電圧指示信号が前記第１の動作
   電圧を示すとき、前記第１の整相予備駆動回路を作動
   し、 前記電源電圧指示信号が前記第２の動作電圧を示すと
   き、前記入力論理信号が前記第１の論理値から前記第２
   の論理値に遷移して所定の遅延の後に、前記第１の整相
   予備駆動回路を作動することを特徴とする出力バッファ
   回路。