JP2000124709A - マイクロ波可変減衰回路 - Google Patents
マイクロ波可変減衰回路Info
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- H01P1/00—Auxiliary devices
- H01P1/22—Attenuating devices
- H01P1/227—Strip line attenuators
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- H03—ELECTRONIC CIRCUITRY
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- H03H7/25—Frequency- independent attenuators comprising an element controlled by an electric or magnetic variable
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Abstract
(57)【要約】
【課題】方向性結合器を利用してなる可変減衰回路にお
いて、可変抵抗素子の寄生容量による通過損の増大と可
変減衰量の低下を防止し、良好な伝送特性を有するマイ
クロ波可変減衰回路を提供することにある。 【解決手段】第１の方向性結合器１０の通過端子１３と
第２の方向性結合器２０の結合端子２４との間、及び第
１の方向性結合器１０の結合端子１４と第２の方向性結
合器２０の通過端子２３との間には、それぞれ少なくと
も２つ以上のインダクタ７０ａ〜７ｎａ、７０ｂ〜７ｎ
ｂ（ｎは任意の自然数）を直列接続し、各インダクタ同
士の接続点にはＦＥＴ３０１ａ〜３０ｎａ、３０１ｂ〜
３０ｎｂのドレイン電極が接続されている。ＦＥＴ３０
１ａ〜３０ｎａ、３０１ｂ〜３０ｎｂのソース電極はす
べて接地され、ゲート電極はそれぞれ抵抗１６１ａ〜１
６ｎａ、１６１ｂ〜１６ｎｂを介して制御端子４１に接
続されたマイクロ波可変減衰回路を構成している。
いて、可変抵抗素子の寄生容量による通過損の増大と可
変減衰量の低下を防止し、良好な伝送特性を有するマイ
クロ波可変減衰回路を提供することにある。 【解決手段】第１の方向性結合器１０の通過端子１３と
第２の方向性結合器２０の結合端子２４との間、及び第
１の方向性結合器１０の結合端子１４と第２の方向性結
合器２０の通過端子２３との間には、それぞれ少なくと
も２つ以上のインダクタ７０ａ〜７ｎａ、７０ｂ〜７ｎ
ｂ（ｎは任意の自然数）を直列接続し、各インダクタ同
士の接続点にはＦＥＴ３０１ａ〜３０ｎａ、３０１ｂ〜
３０ｎｂのドレイン電極が接続されている。ＦＥＴ３０
１ａ〜３０ｎａ、３０１ｂ〜３０ｎｂのソース電極はす
べて接地され、ゲート電極はそれぞれ抵抗１６１ａ〜１
６ｎａ、１６１ｂ〜１６ｎｂを介して制御端子４１に接
続されたマイクロ波可変減衰回路を構成している。
Description
【０００１】
【発明の属する技術分野】本発明は，例えばマイクロ波
通信装置等に用いられる可変減衰回路に関する。
通信装置等に用いられる可変減衰回路に関する。
【０００２】
【従来の技術】マイクロ波通信装置等には可変減衰回路
を利用して、機器の電力利得や出力電力レベルなどの高
周波特性を制御することが行われている。滅衰回路とし
てはT字型もしくはI字型に接続した可変抵抗網を構成
し、可変抵抗素子としてダイオードもしくは電界効果ト
ランジスタなどが使用されている。しかしながら、この
回路構成を用いた場合、所望の滅衰量とインピーダンス
を実現するためには、直列に接続された可変抵抗素子と
並列に接続された可変抵抗素子のそれぞれの抵抗値を減
衰量に応じて一意に決まる値に設定する必要があり、可
変抵抗素子の抵抗値を設定するための制御回路が複雑と
なってしまう。
を利用して、機器の電力利得や出力電力レベルなどの高
周波特性を制御することが行われている。滅衰回路とし
てはT字型もしくはI字型に接続した可変抵抗網を構成
し、可変抵抗素子としてダイオードもしくは電界効果ト
ランジスタなどが使用されている。しかしながら、この
回路構成を用いた場合、所望の滅衰量とインピーダンス
を実現するためには、直列に接続された可変抵抗素子と
並列に接続された可変抵抗素子のそれぞれの抵抗値を減
衰量に応じて一意に決まる値に設定する必要があり、可
変抵抗素子の抵抗値を設定するための制御回路が複雑と
なってしまう。
【０００３】このため、例えば図１２や図１３に示す方
向性結合器を利用した構成がマイクロ波帯の回路として
多く利用されている。図１２に示した回路について説明
すると、図示した回路は第１の方向性結合器１０の通過
端子１３及び結合端子１４をそれぞれ第２の方向性結合
器２０の結合端子２４及び通過端子２３に接続し、通過
端子１３と結合端子２４及び結合端子１４と通過端子２
３の間にそれぞれ電界効果トランジスタ（以下ＦＥＴと
略す）３０ａ、３０ｂを並列に接続し、方向性結合器１
０の入力端子１１を信号入力とし、方向性結含器２０の
入力端子２１を信号出力とし、かつそれぞれの方向性結
合器１０、２０のアイソレーション端子１２、２２はそ
れぞれ終端抵抗１５、２５により終端する構成となって
いる。信号入力１１より入力された信号は方向性結合器
１０により通過端子１３およぴ結合端子１４に分配され
る。分配された信号はＦＥＴ３０ａ、３０ｂの並列回路
を通過した後、それぞれ方向性結合器２０の結合端子２
４及び通過端子２３に入力され合成されて信号出力２１
より出力される。このときＦＥＴ３０ａ、３０ｂはドレ
イン・ソース間電圧０[Ｖ]として、ゲートバイアスによ
り可変抵抗素子として利用される。方向性結合器の特性
インピーダンス（例えば、50[Ω]）に対してＦＥＴ３０
ａ、３０ｂの抵抗値を変化させることで、ＦＥＴ３０
ａ、３０ｂにより吸収される電力を変化させて通過損を
制御し、可変減衰機能を実現している。
向性結合器を利用した構成がマイクロ波帯の回路として
多く利用されている。図１２に示した回路について説明
すると、図示した回路は第１の方向性結合器１０の通過
端子１３及び結合端子１４をそれぞれ第２の方向性結合
器２０の結合端子２４及び通過端子２３に接続し、通過
端子１３と結合端子２４及び結合端子１４と通過端子２
３の間にそれぞれ電界効果トランジスタ（以下ＦＥＴと
略す）３０ａ、３０ｂを並列に接続し、方向性結合器１
０の入力端子１１を信号入力とし、方向性結含器２０の
入力端子２１を信号出力とし、かつそれぞれの方向性結
合器１０、２０のアイソレーション端子１２、２２はそ
れぞれ終端抵抗１５、２５により終端する構成となって
いる。信号入力１１より入力された信号は方向性結合器
１０により通過端子１３およぴ結合端子１４に分配され
る。分配された信号はＦＥＴ３０ａ、３０ｂの並列回路
を通過した後、それぞれ方向性結合器２０の結合端子２
４及び通過端子２３に入力され合成されて信号出力２１
より出力される。このときＦＥＴ３０ａ、３０ｂはドレ
イン・ソース間電圧０[Ｖ]として、ゲートバイアスによ
り可変抵抗素子として利用される。方向性結合器の特性
インピーダンス（例えば、50[Ω]）に対してＦＥＴ３０
ａ、３０ｂの抵抗値を変化させることで、ＦＥＴ３０
ａ、３０ｂにより吸収される電力を変化させて通過損を
制御し、可変減衰機能を実現している。
【０００４】一方、方向性結合器の特性インピーダンス
とのＦＥＴのインピーダンスとの不整合により生じた反
射電力は、アイソレーション端子１２に接続した終端抵
抗１５に吸収されるため、入力端子１１には戻らず整合
状態を実現することができる。
とのＦＥＴのインピーダンスとの不整合により生じた反
射電力は、アイソレーション端子１２に接続した終端抵
抗１５に吸収されるため、入力端子１１には戻らず整合
状態を実現することができる。
【０００５】同様に図１３に示した回路では、方向性結
合器１０とＦＥＴ３０ａ、３０ｂとのインピーダンスの
不整合を利用して、反射された信号を合成しアイソレー
ション端子１２から出力させ、ＦＥＴ３０ａ、３０ｂの
インピーダンスを変化させて反射量を制御することによ
り可変減衰機能を実現している。
合器１０とＦＥＴ３０ａ、３０ｂとのインピーダンスの
不整合を利用して、反射された信号を合成しアイソレー
ション端子１２から出力させ、ＦＥＴ３０ａ、３０ｂの
インピーダンスを変化させて反射量を制御することによ
り可変減衰機能を実現している。
【０００６】このように、方向性結合器を利用した可変
滅衰回路では、並列に接続したＦＥＴのゲートバイアス
のみを制御電圧として動作し、かつ方向性結合器の性質
を利用して整合状態を実現している。
滅衰回路では、並列に接続したＦＥＴのゲートバイアス
のみを制御電圧として動作し、かつ方向性結合器の性質
を利用して整合状態を実現している。
【０００７】上述のように図１２及び図１３に示した回
路では、所望の減衰量を得るために方向性結合器の特性
インピーダンスとＦＥＴなどの可変抵抗素子の抵抗値を
変化させている。しかしながら、周波数が高くなるにつ
れてＦＥＴの寄生容量や寄生インダクタンスの影讐によ
るリアクタンス成分のインピーダンスが大きくなるた
め、ゲートバイアスを変化させても十分にＦＥＴのイン
ピーダンスを変化させられなくなってくる。図１４にＦ
ＥＴの寄生容量を考慮した場合の可変減衰器の通過特性
を示した。図１４では図１２の構成において、各ＦＥＴ
としてゲート長が0．3μｍでゲート幅が300μｍの高移
動度トランジスタ（以下HEMTと略す）を使用した場合に
ついて示した。また、方向性結合器としては25GHzを中
心周波数とする4フィンガーのLangeカップラとした。図
１４を見て分かるように高周波領域では、通過損が大き
くなると共に可変範囲も著しく小さくなってしまうとい
う不都合が生じている。
路では、所望の減衰量を得るために方向性結合器の特性
インピーダンスとＦＥＴなどの可変抵抗素子の抵抗値を
変化させている。しかしながら、周波数が高くなるにつ
れてＦＥＴの寄生容量や寄生インダクタンスの影讐によ
るリアクタンス成分のインピーダンスが大きくなるた
め、ゲートバイアスを変化させても十分にＦＥＴのイン
ピーダンスを変化させられなくなってくる。図１４にＦ
ＥＴの寄生容量を考慮した場合の可変減衰器の通過特性
を示した。図１４では図１２の構成において、各ＦＥＴ
としてゲート長が0．3μｍでゲート幅が300μｍの高移
動度トランジスタ（以下HEMTと略す）を使用した場合に
ついて示した。また、方向性結合器としては25GHzを中
心周波数とする4フィンガーのLangeカップラとした。図
１４を見て分かるように高周波領域では、通過損が大き
くなると共に可変範囲も著しく小さくなってしまうとい
う不都合が生じている。
【０００８】
【発明が解決しようとする課題】以上述べたように従来
の減衰回路はおいて、周波数が高くなるとＦＥＴの寄生
容量及び寄生インダクタンスによるリアクタンス成分の
インピーダンスが大きくなるため、ＦＥＴのゲートバイ
アスの変化では、ＦＥＴ自体のインピーダンスを十分に
変化させられなくなってしまう。このため、高周波帯域
の通過損が大きくなり、可変範囲も著しく小さくなって
しまうといった問題があった。
の減衰回路はおいて、周波数が高くなるとＦＥＴの寄生
容量及び寄生インダクタンスによるリアクタンス成分の
インピーダンスが大きくなるため、ＦＥＴのゲートバイ
アスの変化では、ＦＥＴ自体のインピーダンスを十分に
変化させられなくなってしまう。このため、高周波帯域
の通過損が大きくなり、可変範囲も著しく小さくなって
しまうといった問題があった。
【０００９】本発明は、上記事情を考慮してなされたも
ので，方向性結合器を利用してなる可変減衰回路におい
て、可変抵抗素子の寄生容量による通過損の増大と可変
減衰量の低下を防止し、良好な伝送特性を有するマイク
ロ波可変減衰回路を提供することを目的とする。
ので，方向性結合器を利用してなる可変減衰回路におい
て、可変抵抗素子の寄生容量による通過損の増大と可変
減衰量の低下を防止し、良好な伝送特性を有するマイク
ロ波可変減衰回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】前述の目的を達成するた
めに、本願発明は、第１及び第２の方向性結合器と、イ
ンダクタ素子を複数直列に接続し、前記インダクタ素子
の接続点に各電界効果トランジスタのドレイン端子を接
続し、前記電界効果トランジスタのソース端子を接地し
た第１及び第２の梯子型回路とからなり、前記第１の方
向性結合器の入力端子を信号入力端子、前記第２の方向
性結合器の入力端子を信号出力端子とし、前記第１及び
第２の方向性結合器のアイソレーション端子をそれぞれ
終端抵抗で接地し、前記第１の梯子型回路の両端を、前
記第１の方向性結合器の結合端子と前記第２の方向性結
合器の通過端子とに接続し、前記第２の梯子型回路の両
端を、前記第１の方向性結合器の通過端子と前記第２の
方向性結合器の結合端子とに接続し、前記第１及び第２
の梯子型回路の電界効果トランジスタのゲート端子を接
続して制御端子とすることを特徴としている。また、本
願発明は電界効果トランジスタの代わりにダイオードを
用いた場合も適用できる。この構成により、通過損が減
少すると共に減衰量の可変範囲も大きくすることがで
き、減衰器として使用できる周波数帯域が広くなる効果
がある。
めに、本願発明は、第１及び第２の方向性結合器と、イ
ンダクタ素子を複数直列に接続し、前記インダクタ素子
の接続点に各電界効果トランジスタのドレイン端子を接
続し、前記電界効果トランジスタのソース端子を接地し
た第１及び第２の梯子型回路とからなり、前記第１の方
向性結合器の入力端子を信号入力端子、前記第２の方向
性結合器の入力端子を信号出力端子とし、前記第１及び
第２の方向性結合器のアイソレーション端子をそれぞれ
終端抵抗で接地し、前記第１の梯子型回路の両端を、前
記第１の方向性結合器の結合端子と前記第２の方向性結
合器の通過端子とに接続し、前記第２の梯子型回路の両
端を、前記第１の方向性結合器の通過端子と前記第２の
方向性結合器の結合端子とに接続し、前記第１及び第２
の梯子型回路の電界効果トランジスタのゲート端子を接
続して制御端子とすることを特徴としている。また、本
願発明は電界効果トランジスタの代わりにダイオードを
用いた場合も適用できる。この構成により、通過損が減
少すると共に減衰量の可変範囲も大きくすることがで
き、減衰器として使用できる周波数帯域が広くなる効果
がある。
【００１１】更に、本願発明は一体化してＭＭＩＣを構
成し、電界効果トランジスタまたはダイオードの接地を
共通化したスルーホールにより接地し、第１、第２の梯
子型回路を対称構造にした構成により、省スペース化及
び減衰器の特性が向上する効果がある。
成し、電界効果トランジスタまたはダイオードの接地を
共通化したスルーホールにより接地し、第１、第２の梯
子型回路を対称構造にした構成により、省スペース化及
び減衰器の特性が向上する効果がある。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に沿って説明する。図lに本発明による第lの実施の形態
を示す。図1に示した回路は、それぞれ第１の方向性結
合器１０（例えば、３ｄＢ方向性結合器）の通過端子１
３と第２の方向性結合器２０の結合端子２４との間、及
び第１の方向性結合器１０の結合端子１４と第２の方向
性結合器２０の通過端子２３との間に、インダクタンス
の値が等しいインダクタ５１ａ，５２ａ及び５１ｂ，５
２ｂを直列接続し、この接続部にそれぞれ電界効果トラ
ンジスタ（以下ＦＥＴとする）３０ａ，３０ｂのドレイ
ン電極３１ａ，３１ｂを接続し、ゲート電極３３ａ，３
３ｂは抵抗１６ａ、１６ｂを介して制御端子４１と接続
し、ソース電極３２ａ，３２ｂは接地している。また、
方向性結合器１０の入力端子１１を信号入力とし、方向
性結含器２０の入力端子２１を信号出力とし、かつそれ
ぞれの方向性結合器１０、２０のアイソレーション端子
１２、２２はそれぞれ終端抵抗１５、２５により終端す
る構成となっている。
に沿って説明する。図lに本発明による第lの実施の形態
を示す。図1に示した回路は、それぞれ第１の方向性結
合器１０（例えば、３ｄＢ方向性結合器）の通過端子１
３と第２の方向性結合器２０の結合端子２４との間、及
び第１の方向性結合器１０の結合端子１４と第２の方向
性結合器２０の通過端子２３との間に、インダクタンス
の値が等しいインダクタ５１ａ，５２ａ及び５１ｂ，５
２ｂを直列接続し、この接続部にそれぞれ電界効果トラ
ンジスタ（以下ＦＥＴとする）３０ａ，３０ｂのドレイ
ン電極３１ａ，３１ｂを接続し、ゲート電極３３ａ，３
３ｂは抵抗１６ａ、１６ｂを介して制御端子４１と接続
し、ソース電極３２ａ，３２ｂは接地している。また、
方向性結合器１０の入力端子１１を信号入力とし、方向
性結含器２０の入力端子２１を信号出力とし、かつそれ
ぞれの方向性結合器１０、２０のアイソレーション端子
１２、２２はそれぞれ終端抵抗１５、２５により終端す
る構成となっている。
【００１３】ところで、図２（ａ）に示したＦＥＴ３０
の等価回路は、図２（ｂ）に示した制御電圧ＶＣにより
制御される可変抵抗器３４と、寄生容量３５（キャパシ
タンスＣ）との並列回路で表現することができる。本発
明では、方向性結合器１０、２０の特性インピーダンス
をＺ０としたとき、以下の数1に示したような式を満足
するように、インダクタ５１、５２（インダクタンス
Ｌ）の値を設定している。
の等価回路は、図２（ｂ）に示した制御電圧ＶＣにより
制御される可変抵抗器３４と、寄生容量３５（キャパシ
タンスＣ）との並列回路で表現することができる。本発
明では、方向性結合器１０、２０の特性インピーダンス
をＺ０としたとき、以下の数1に示したような式を満足
するように、インダクタ５１、５２（インダクタンス
Ｌ）の値を設定している。
【数１】
【００１４】ここで、信号入力（入力端子１１）より入
力された信号は、方向性結合器１０により通過端子１３
及び結合端子１４に分配され、分配された信号はインダ
クタ５１、５２を介してＦＥＴ３０の並列回路を通過し
た後、それぞれ方向性結合器２０の結合端子２４及び通
過端子２３に入力され合成されて信号出力（入力端子２
１）より出力される。方向性結合器の特性インピーダン
スＺ０に対してＦＥＴ３０は、制御端子４１に印加され
る制御電圧の値によりＦＥＴ３０の抵抗値を変化させ、
ＦＥＴ３０により吸収される電力を変化させて通過損を
制御し、可変減衰機能を実現している。
力された信号は、方向性結合器１０により通過端子１３
及び結合端子１４に分配され、分配された信号はインダ
クタ５１、５２を介してＦＥＴ３０の並列回路を通過し
た後、それぞれ方向性結合器２０の結合端子２４及び通
過端子２３に入力され合成されて信号出力（入力端子２
１）より出力される。方向性結合器の特性インピーダン
スＺ０に対してＦＥＴ３０は、制御端子４１に印加され
る制御電圧の値によりＦＥＴ３０の抵抗値を変化させ、
ＦＥＴ３０により吸収される電力を変化させて通過損を
制御し、可変減衰機能を実現している。
【００１５】一方、方向性結合器１０、２０の特性イン
ピーダンスとＦＥＴ３０のインピーダンスとの不整合に
より生じた反射電力は、アイソレーション端子１２に接
続した終端抵抗１５に吸収されるため、入力端子１１に
は戻らず整合状態を実現される。
ピーダンスとＦＥＴ３０のインピーダンスとの不整合に
より生じた反射電力は、アイソレーション端子１２に接
続した終端抵抗１５に吸収されるため、入力端子１１に
は戻らず整合状態を実現される。
【００１６】以上の構成から、インダクタ５１、５２の
インダクタンスの値Ｌは数１の式を満たしているので、
並列回路は方向性結合器１０、２０と同じ特性インピー
ダンスを持つ伝送線路と可変抵抗器で構成された回路に
みなすことができ、高周波領域でもＦＥＴ３０の寄生容
量３５の影響によるインピーダンスを小さくできるた
め、図３に示したように通過損が減少すると共に減衰量
の可変範囲も大きくすることができ、減衰器として使用
できる周波数帯域が広くなる。
インダクタンスの値Ｌは数１の式を満たしているので、
並列回路は方向性結合器１０、２０と同じ特性インピー
ダンスを持つ伝送線路と可変抵抗器で構成された回路に
みなすことができ、高周波領域でもＦＥＴ３０の寄生容
量３５の影響によるインピーダンスを小さくできるた
め、図３に示したように通過損が減少すると共に減衰量
の可変範囲も大きくすることができ、減衰器として使用
できる周波数帯域が広くなる。
【００１７】次に、本発明による第２の実施の形態を図
4に示す。図１と同じ部分は同符号で表し、説明は省略
する。方向性結合器１０の通過端子１３と結合端子１４
それぞれ両方に、インダクタ５１ａ、５２ａ及び５１
ｂ、５２ｂを直列接続した直列回路の一端を接続し、そ
の他端は終端抵抗１７ａ、１７ｂがそれぞれ接続されて
いる。この２つのインダクタ５１、５２のインダクタン
ス値は等しく、その接続部にはそれぞれＦＥＴ３０のド
レイン電極３１と接続され、ソース電極３２は接地され
ている。ＦＥＴ３０のゲート電極３２にはそれぞれのＦ
ＥＴ３０の抵抗値を制御する制御端子４１が、抵抗１６
ａ、１６ｂを介して接続されており、制御端子４１に印
加される印加電圧の増減により制御される。よって、方
向性結合器１０とＦＥＴ３０とのインピーダンスの不整
合を利用して、反射されたアイソレーション端子１２か
ら信号を出力させ、ＦＥＴ３０のインピーダンスを変化
させて反射量を制御することで可変減衰が実現される。
4に示す。図１と同じ部分は同符号で表し、説明は省略
する。方向性結合器１０の通過端子１３と結合端子１４
それぞれ両方に、インダクタ５１ａ、５２ａ及び５１
ｂ、５２ｂを直列接続した直列回路の一端を接続し、そ
の他端は終端抵抗１７ａ、１７ｂがそれぞれ接続されて
いる。この２つのインダクタ５１、５２のインダクタン
ス値は等しく、その接続部にはそれぞれＦＥＴ３０のド
レイン電極３１と接続され、ソース電極３２は接地され
ている。ＦＥＴ３０のゲート電極３２にはそれぞれのＦ
ＥＴ３０の抵抗値を制御する制御端子４１が、抵抗１６
ａ、１６ｂを介して接続されており、制御端子４１に印
加される印加電圧の増減により制御される。よって、方
向性結合器１０とＦＥＴ３０とのインピーダンスの不整
合を利用して、反射されたアイソレーション端子１２か
ら信号を出力させ、ＦＥＴ３０のインピーダンスを変化
させて反射量を制御することで可変減衰が実現される。
【００１８】以上の構成から、前述した第1の実施の形
態において説明したのと同様に、この第２の実施の形態
でもインダクタ５１、５２が前述の数１の式を満足した
構成なので、高周波領域においても反射信号の通過損が
減少すると共に、減衰量の可変範囲を大きくすることが
でき、減衰器として使用できる周波数帯域が広くなる。
態において説明したのと同様に、この第２の実施の形態
でもインダクタ５１、５２が前述の数１の式を満足した
構成なので、高周波領域においても反射信号の通過損が
減少すると共に、減衰量の可変範囲を大きくすることが
でき、減衰器として使用できる周波数帯域が広くなる。
【００１９】これまで、ＦＥＴを可変抵抗素子として利
用した場合について説明した。しかし、ダイオードを利
用した場合についても本発明は適用できるので、ＦＥＴ
の代わりにダイオードを用いた第３、第４の実施の形態
について、図５、図６を用いて説明する。図１、図４と
重複する構成については同符号で表し、説明を省略す
る。前述した図１、図４のＦＥＴ３０の部分には、イン
ダクタ５１、５２との接続点にダイオード６０ａ，６０
ｂの一端とダイオード６０の抵抗値を制御するためのチ
ョーク６１ａ，６１ｂが接続され、更にダイオード６０
の他端は接地されるように接続された構成となってい
る。
用した場合について説明した。しかし、ダイオードを利
用した場合についても本発明は適用できるので、ＦＥＴ
の代わりにダイオードを用いた第３、第４の実施の形態
について、図５、図６を用いて説明する。図１、図４と
重複する構成については同符号で表し、説明を省略す
る。前述した図１、図４のＦＥＴ３０の部分には、イン
ダクタ５１、５２との接続点にダイオード６０ａ，６０
ｂの一端とダイオード６０の抵抗値を制御するためのチ
ョーク６１ａ，６１ｂが接続され、更にダイオード６０
の他端は接地されるように接続された構成となってい
る。
【００２０】以上の構成から、このチョーク６１に印加
する電圧の増減により、ダイオード６０の抵抗値を可変
に制御できるため、この場合もダイオード６０の接合容
量（キャパシタンスＣｐ）は以下の数２の式を満足する
ようにインダクタ５１、５２のインダクタンスＬの値が
設定されているので、高周波領域においても通過損が減
少すると共に、減衰量の可変範囲を大きくでき、周波数
帯域が広くとれる効果がある。
する電圧の増減により、ダイオード６０の抵抗値を可変
に制御できるため、この場合もダイオード６０の接合容
量（キャパシタンスＣｐ）は以下の数２の式を満足する
ようにインダクタ５１、５２のインダクタンスＬの値が
設定されているので、高周波領域においても通過損が減
少すると共に、減衰量の可変範囲を大きくでき、周波数
帯域が広くとれる効果がある。
【数２】
【００２１】続いて、第５の実施の形態について図７を
用いて説明する。この回路は、第１の方向性結合器の通
過端子１３と第２の方向性結合器の結合端子２４との
間、及び第１の方向性結合器の結合端子１４と第２の方
向性結合器の通過端子２３との間には、それぞれ少なく
とも２つ以上のインダクタ７０ａ〜７ｎａ、７０ｂ〜７
ｎｂ（ｎは任意の自然数）を直列接続し、各インダクタ
同士の接続点にはＦＥＴ３０１ａ〜３０ｎａ、３０１ｂ
〜３０ｎｂのドレイン電極が接続されている。ＦＥＴ３
０１ａ〜３０ｎａ、３０１ｂ〜３０ｎｂのソース電極は
すべて接地され、ゲート電極はそれぞれ抵抗１６１ａ〜
１６ｎａ、１６１ｂ〜１６ｎｂを介して制御端子４１に
接続される。インダクタ７０ａ〜７ｎａ、７０ｂ〜７ｎ
ｂは、各ＦＥＴの寄生容量をＣとした場合、前述と同様
に数１の式を満たすように通過端子１３、２３及び結合
端子１４、２４と接続されるインダクタ７０ａ、７ｎ
ａ、７０ｂ、７ｎｂのインダクタンスをＬとし、その他
のインダクタンスを２Ｌに設定する。
用いて説明する。この回路は、第１の方向性結合器の通
過端子１３と第２の方向性結合器の結合端子２４との
間、及び第１の方向性結合器の結合端子１４と第２の方
向性結合器の通過端子２３との間には、それぞれ少なく
とも２つ以上のインダクタ７０ａ〜７ｎａ、７０ｂ〜７
ｎｂ（ｎは任意の自然数）を直列接続し、各インダクタ
同士の接続点にはＦＥＴ３０１ａ〜３０ｎａ、３０１ｂ
〜３０ｎｂのドレイン電極が接続されている。ＦＥＴ３
０１ａ〜３０ｎａ、３０１ｂ〜３０ｎｂのソース電極は
すべて接地され、ゲート電極はそれぞれ抵抗１６１ａ〜
１６ｎａ、１６１ｂ〜１６ｎｂを介して制御端子４１に
接続される。インダクタ７０ａ〜７ｎａ、７０ｂ〜７ｎ
ｂは、各ＦＥＴの寄生容量をＣとした場合、前述と同様
に数１の式を満たすように通過端子１３、２３及び結合
端子１４、２４と接続されるインダクタ７０ａ、７ｎ
ａ、７０ｂ、７ｎｂのインダクタンスをＬとし、その他
のインダクタンスを２Ｌに設定する。
【００２２】また、第５の実施の形態を半絶縁性半導体
基板上に形成したＭＭＩＣ（Monolithic Microwave
Integrated Circuit）の構成を図８に示す。図８
では、ＦＥＴの数をｎ＝３とした場合を示した。ここで
は、ＦＥＴ３０１ａとＦＥＴ３０１ｂ、３０２ａと３０
２ｂ及び３０３ａと３０３ｂはそれぞれ共通のスルーホ
ール８１〜８３にソース電極を接続し接地し、スルーホ
ール８１〜８３を通る線分Ａ−Ａ’を中心線としてａ側
とｂ側で線対称の構造になっている。
基板上に形成したＭＭＩＣ（Monolithic Microwave
Integrated Circuit）の構成を図８に示す。図８
では、ＦＥＴの数をｎ＝３とした場合を示した。ここで
は、ＦＥＴ３０１ａとＦＥＴ３０１ｂ、３０２ａと３０
２ｂ及び３０３ａと３０３ｂはそれぞれ共通のスルーホ
ール８１〜８３にソース電極を接続し接地し、スルーホ
ール８１〜８３を通る線分Ａ−Ａ’を中心線としてａ側
とｂ側で線対称の構造になっている。
【００２３】以上の構成から、高周波領域での通過損が
減少すると共に、減衰量の可変範囲を大きくできる。更
にＭＭＩＣ化した構成から、接地するスルーホールを共
通化して数量が減らせるため省スペース化ができ、上述
の通り対称性が取れる配置のため、減衰器全体の特性が
向上する。また、ＦＥＴを複数個用いているため、それ
ぞれのＦＥＴを小さく設定できることから、寄生容量、
挿入するインダクタを小さくなる。そのため回路全体と
して最小挿入損が更に小さくとれるようになり、減衰量
の可変範囲を大きくすることができる。
減少すると共に、減衰量の可変範囲を大きくできる。更
にＭＭＩＣ化した構成から、接地するスルーホールを共
通化して数量が減らせるため省スペース化ができ、上述
の通り対称性が取れる配置のため、減衰器全体の特性が
向上する。また、ＦＥＴを複数個用いているため、それ
ぞれのＦＥＴを小さく設定できることから、寄生容量、
挿入するインダクタを小さくなる。そのため回路全体と
して最小挿入損が更に小さくとれるようになり、減衰量
の可変範囲を大きくすることができる。
【００２４】第６の実施の形態について図９を用いて説
明する。図７と同じ部分は同符号で表し、説明は省略す
る。方向性結合器１０の結合端子１４及び通過端子１３
にそれぞれ、インダクタ７０〜７ｎが直列接続され、そ
の接続点にそれぞれＦＥＴのドレイン電極が接続する。
ＦＥＴのゲート電極はすべて抵抗１６１ａ〜１６ｎａ、
１６１ｂ〜１６ｎｂを介して制御端子４１に接続され、
インダクタの最終端７ｎａ、７ｎｂには終端抵抗１６
ａ、１６ｂが接続されている。このとき、方向性結合器
１０とＦＥＴ３０１ａ〜３０ｎａ、３０１ｂ〜３０ｎｂ
とのインピーダンスの不整合を利用して、反射された信
号をアイソレーション端子１２から出力させ、ＦＥＴ３
０１ａ〜３０ｎａ、３０１ｂ〜３０ｎｂのインピーダン
スを変化させて反射量を制御することで可変減衰が実現
される。また、この実施の形態は図８と同様にＭＭＩＣ
で構成した場合も、終端抵抗１７ａ、１７ｂの接地端の
スルーホールを共通化した構成となり、ａ側とｂ側で対
称構造となる。
明する。図７と同じ部分は同符号で表し、説明は省略す
る。方向性結合器１０の結合端子１４及び通過端子１３
にそれぞれ、インダクタ７０〜７ｎが直列接続され、そ
の接続点にそれぞれＦＥＴのドレイン電極が接続する。
ＦＥＴのゲート電極はすべて抵抗１６１ａ〜１６ｎａ、
１６１ｂ〜１６ｎｂを介して制御端子４１に接続され、
インダクタの最終端７ｎａ、７ｎｂには終端抵抗１６
ａ、１６ｂが接続されている。このとき、方向性結合器
１０とＦＥＴ３０１ａ〜３０ｎａ、３０１ｂ〜３０ｎｂ
とのインピーダンスの不整合を利用して、反射された信
号をアイソレーション端子１２から出力させ、ＦＥＴ３
０１ａ〜３０ｎａ、３０１ｂ〜３０ｎｂのインピーダン
スを変化させて反射量を制御することで可変減衰が実現
される。また、この実施の形態は図８と同様にＭＭＩＣ
で構成した場合も、終端抵抗１７ａ、１７ｂの接地端の
スルーホールを共通化した構成となり、ａ側とｂ側で対
称構造となる。
【００２５】以上の構成から、高周波領域での反射する
通過損が減少すると共に、減衰量の可変範囲を大きくで
きる。更にＭＭＩＣ化した構成から、接地するスルーホ
ールを共通化して数量が減らせるため省スペース化がで
き、上述の通り対称性が取れる配置のため、減衰器全体
の特性が向上する。また、ＦＥＴを複数個用いているた
め、それぞれのＦＥＴを小さく設定できることから、寄
生容量、挿入するインダクタを小さくなる。そのため回
路全体として最小挿入損が更に小さくとれるようにな
り、減衰量の可変範囲を大きくすることができる。
通過損が減少すると共に、減衰量の可変範囲を大きくで
きる。更にＭＭＩＣ化した構成から、接地するスルーホ
ールを共通化して数量が減らせるため省スペース化がで
き、上述の通り対称性が取れる配置のため、減衰器全体
の特性が向上する。また、ＦＥＴを複数個用いているた
め、それぞれのＦＥＴを小さく設定できることから、寄
生容量、挿入するインダクタを小さくなる。そのため回
路全体として最小挿入損が更に小さくとれるようにな
り、減衰量の可変範囲を大きくすることができる。
【００２６】第７、第8の実施の形態について図１０、
図１１を用いて説明する。図7及び図9に示した第５、第
６の実施の形態で用いたＦＥＴの代わりにダイオード６
０１ａ〜６０ｎａ、６０１ｂ〜６０ｎｂを用いた構成で
あり、ダイオードの一端に接続されたチョーク６１ａ〜
６ｎａ、６１ｂ〜６ｎｂから制御電圧を増減すること
で、ダイオードの抵抗値を制御する構成をとっている。
図１１を用いて説明する。図7及び図9に示した第５、第
６の実施の形態で用いたＦＥＴの代わりにダイオード６
０１ａ〜６０ｎａ、６０１ｂ〜６０ｎｂを用いた構成で
あり、ダイオードの一端に接続されたチョーク６１ａ〜
６ｎａ、６１ｂ〜６ｎｂから制御電圧を増減すること
で、ダイオードの抵抗値を制御する構成をとっている。
【００２７】以上の構成から、前述の第５、第６の実施
の形態と同様に、高周波領域での通過損が減少すると共
に、減衰量の可変範囲を大きくできる。更にＭＭＩＣ化
した構成から、接地するスルーホールを共通化して数量
が減らせるため省スペース化ができ、上述の通り対称性
が取れる配置のため、減衰器全体の特性が向上する。ま
た、ダイオードを複数個用いているため、それぞれのダ
イオードを小さく設定できることから、寄生容量、挿入
するインダクタを小さくなる。そのため回路全体として
最小挿入損が更に小さくとれるようになり、減衰量の可
変範囲を大きくすることができる。
の形態と同様に、高周波領域での通過損が減少すると共
に、減衰量の可変範囲を大きくできる。更にＭＭＩＣ化
した構成から、接地するスルーホールを共通化して数量
が減らせるため省スペース化ができ、上述の通り対称性
が取れる配置のため、減衰器全体の特性が向上する。ま
た、ダイオードを複数個用いているため、それぞれのダ
イオードを小さく設定できることから、寄生容量、挿入
するインダクタを小さくなる。そのため回路全体として
最小挿入損が更に小さくとれるようになり、減衰量の可
変範囲を大きくすることができる。
【００２８】
【発明の効果】以上で説明したように、本願発明は高周
波領域での通過損が減少すると共に、減衰量の可変領域
を大きくできる。また、本発明による回路構成はひ化ガ
リウムなどの半絶縁性半導体基版上に形成したモノリシ
ックマイクロ波集積回路構成で実現する場合に特に有効
で、かつ容易に実現することができるため、対称性が取
れる配置となり減衰器全体の特性が向上する。
波領域での通過損が減少すると共に、減衰量の可変領域
を大きくできる。また、本発明による回路構成はひ化ガ
リウムなどの半絶縁性半導体基版上に形成したモノリシ
ックマイクロ波集積回路構成で実現する場合に特に有効
で、かつ容易に実現することができるため、対称性が取
れる配置となり減衰器全体の特性が向上する。
【図１】本発明に係わる可変減衰器の第lの実施の形態
を示す回路図。
を示す回路図。
【図２】電界効果トランジスタの等価回路図。
【図３】本発明の実施の形態を表す特性図。
【図４】本発明に係わる可変減衰器の第２の実施の形態
を示す回路図。
を示す回路図。
【図５】本発明に係わる可変減衰器の第３の実施の形態
を示す回路図。
を示す回路図。
【図６】本発明に係わる可変減衰器の第４の実施の形態
を示す回路図。
を示す回路図。
【図７】本発明に係わる可変減衰器の第５の実施の形態
を示す回路図。
を示す回路図。
【図８】本発明に係わる可変減衰器の第５の実施の形態
を示す平面図。
を示す平面図。
【図９】本発明に係わる可変減衰器の第６の実施の形態
を示す回路図。
を示す回路図。
【図１０】本発明に係わる可変減衰器の第７の実施の形
態を示す回路図。
態を示す回路図。
【図１１】本発明に係わる可変減衰器の第８の実施の形
態を示す回路図。
態を示す回路図。
【図１２】従来の可変減衰器を示す回路図。
【図１３】従来の可変減衰器を示す回路図。
【図１４】従来の可変減衰器を表す特性図。
【符号の説明】１０ ，２０……………………………………………………
方向性結合器 １１，２１……………………………………………………
入力端子 １２，２２……………………………………………………
アイソレーション端子 １３，２３……………………………………………………
通過端子 １４，２４……………………………………………………
結合端子 １５，２５，１７ａ，１７ｂ………………………………
終端抵抗 １６ａ，１６ｂ………………………………………………
抵抗３０ ，３０ａ，３０ｂ………………………………………
ＦＥＴ ３１ａ，３１ｂ………………………………………………
ドレイン電極 ３２ａ，３２ｂ………………………………………………
ソース電極 ３３ａ，３３ｂ………………………………………………
ゲート電極 ３４……………………………………………………………
可変抵抗 ３５……………………………………………………………
寄生容量 ４１……………………………………………………………
制御端子 ５１ａ，５１ｂ，５２ａ，５２ｂ…………………………
インダクタ ６０ａ，６０ｂ………………………………………………
ダイオード ６１ａ，ｂ〜６ｎａ，ｂ……………………………………
チョーク ７０ａ，ｂ〜７ｎａ，ｂ……………………………………
インダクタ ８１〜８３……………………………………………………
スルーホール １６１ａ，ｂ〜１６ｎａ，ｂ………………………………
抵抗３０１ａ ，ｂ〜３０ｎａ，ｂ………………………………
ＦＥＴ ６０１ａ，ｂ〜６０ｎａ，ｂ………………………………
ダイオード
方向性結合器 １１，２１……………………………………………………
入力端子 １２，２２……………………………………………………
アイソレーション端子 １３，２３……………………………………………………
通過端子 １４，２４……………………………………………………
結合端子 １５，２５，１７ａ，１７ｂ………………………………
終端抵抗 １６ａ，１６ｂ………………………………………………
抵抗３０ ，３０ａ，３０ｂ………………………………………
ＦＥＴ ３１ａ，３１ｂ………………………………………………
ドレイン電極 ３２ａ，３２ｂ………………………………………………
ソース電極 ３３ａ，３３ｂ………………………………………………
ゲート電極 ３４……………………………………………………………
可変抵抗 ３５……………………………………………………………
寄生容量 ４１……………………………………………………………
制御端子 ５１ａ，５１ｂ，５２ａ，５２ｂ…………………………
インダクタ ６０ａ，６０ｂ………………………………………………
ダイオード ６１ａ，ｂ〜６ｎａ，ｂ……………………………………
チョーク ７０ａ，ｂ〜７ｎａ，ｂ……………………………………
インダクタ ８１〜８３……………………………………………………
スルーホール １６１ａ，ｂ〜１６ｎａ，ｂ………………………………
抵抗３０１ａ ，ｂ〜３０ｎａ，ｂ………………………………
ＦＥＴ ６０１ａ，ｂ〜６０ｎａ，ｂ………………………………
ダイオード
Claims (12)
- 【請求項１】第１の方向性結合器と、第２方向性結合器
と、インダクタ素子を複数直列に接続し、前記インダク
タ素子の接続点に各電界効果トランジスタのドレイン端
子を接続し、前記電界効果トランジスタのソース端子を
接地した第１及び第２の梯子型回路とを具備し、前記第
１の方向性結合器の入力端子を信号入力端子、前記第２
の方向性結合器の入力端子を信号出力端子とし、前記第
１及び第２の方向性結合器のアイソレーション端子をそ
れぞれ終端抵抗で接地し、前記第１の梯子型回路の両端
を、前記第１の方向性結合器の結合端子と前記第２の方
向性結合器の通過端子とに接続し、前記第２の梯子型回
路の両端を、前記第１の方向性結合器の通過端子と前記
第２の方向性結合器の結合端子とに接続し、前記第１及
び第２の梯子型回路の電界効果トランジスタのゲート端
子を接続して制御端子とすることを特徴としたマイクロ
波可変減衰回路。 - 【請求項２】第１の方向性結合器と、インダクタ素子を
複数直列に接続し、前記インダクタ素子の接続点に各電
界効果トランジスタのドレイン端子を接続し、前記電界
効果トランジスタのソース端子を接地した第１及び第２
の梯子型回路とを具備し、前記第１の方向性結合器の入
力端子を信号入力端子、アイソレーション端子を信号出
力端子とし、前記第１の梯子型回路の一端を前記第１の
方向性結合器の結合端子と接続し、他端を終端抵抗で接
地し、前記第２の梯子型回路の一端を前記第１の方向性
結合器の通過端子と接続し、他端を終端抵抗で接地し、
前記第１及び第２の梯子型回路の電界効果トランジスタ
のゲート端子を接続して制御端子とすることを特徴とし
たマイクロ波可変減衰回路。 - 【請求項３】第１の方向性結合器と、第２方向性結合器
と、インダクタ素子を複数直列に接続し、前記インダク
タ素子の接続点に各ダイオードの一端とチョークの一端
とを接続し、前記ダイオードの他端を接地した第１及び
第２の梯子型回路とを具備し、前記第１の方向性結合器
の入力端子を信号入力端子、前記第２の方向性結合器の
入力端子を信号出力端子とし、前記第１及び第２の方向
性結合器のアイソレーション端子をそれぞれ終端抵抗で
接地し、前記第１の梯子型回路の両端を、前記第１の方
向性結合器の結合端子と前記第２の方向性結合器の通過
端子とに接続し、前記第２の梯子型回路の両端を、前記
第１の方向性結合器の通過端子と前記第２の方向性結合
器の結合端子とに接続し、前記第１及び第２の梯子型回
路のチョークの他端を接続して制御端子とすることを特
徴としたマイクロ波可変減衰回路。 - 【請求項４】第１の方向性結合器と、インダクタ素子を
複数直列に接続し、前記インダクタ素子の接続点に各ダ
イオードの一端とチョークの一端とを接続し、前記ダイ
オードの他端を接地した第１及び第２の梯子型回路とを
具備し、前記第１の方向性結合器の入力端子を信号入力
端子、アイソレーション端子を信号出力端子とし、前記
第１の梯子型回路の一端を前記第１の方向性結合器の結
合端子と接続し、他端を終端抵抗で接地し、前記第２の
梯子型回路の一端を前記第１の方向性結合器の通過端子
と接続し、他端を終端抵抗で接地し、前記第１及び第２
の梯子型回路のチョークの他端を接続して制御端子とす
ることを特徴としたマイクロ波可変減衰回路。 - 【請求項５】第１及び第２の梯子型回路は、それぞれ電
界効果トランジスタを１個、同じインダクタンス値Ｌの
インダクタ端子を２個から構成されることを特徴とする
請求項１または請求項２記載のマイクロ波可変減衰回
路。 - 【請求項６】第１及び第２の梯子型回路は、それぞれダ
イオードを１個、同じインダクタンス値Ｌのインダクタ
端子を２個から構成されることを特徴とする請求項３ま
たは請求項４記載のマイクロ波可変減衰回路。 - 【請求項７】第１及び第２の梯子型回路のインダクタ端
子は、両端のインダクタ端子のインダクタンス値をＬと
し、内側のインダクタのインダクタンス値を２Ｌとした
ことを特徴とする請求項１乃至請求項４記載のマイクロ
波可変減衰回路。 - 【請求項８】電界効果トランジスタの寄生容量をＣ、方
向性結合器の特性インピーダンスをＺ０としたとき、Ｚ
０ ２＝２Ｌ／Ｃを満足するようにしたことを特徴とする
請求項５または請求項７記載のマイクロ波可変減衰回
路。 - 【請求項９】ダイオードの接合容量をＣｐ、方向性結合
器の特性インピーダンスをＺ０としたとき、Ｚ０ ２＝２
Ｌ／Ｃｐを満足するようにしたことを特徴とする請求項
６または請求項７記載のマイクロ波可変減衰回路。 - 【請求項１０】半導体基板上に一体形成してモノリシッ
クマイクロ波集積回路を構成したことを特徴とする請求
項１乃至請求項９記載のマイクロ波可変減衰回路。 - 【請求項１１】第１の梯子型回路と、第２の梯子型回路
を対称構造となるように構成したことを特徴とする請求
項１０記載のマイクロ波可変減衰回路。 - 【請求項１２】第１の梯子型回路の電界効果トランジス
タのソース端子と第２の梯子型回路の電界効果トランジ
スタのソース端子とを共通化したスルーホールにより接
地することを特徴とする請求項１０または請求項１１記
載のマイクロ波可変減衰回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29643598A JP3350457B2 (ja) | 1998-10-19 | 1998-10-19 | マイクロ波可変減衰回路 |
| US09/418,020 US6448866B1 (en) | 1998-10-19 | 1999-10-14 | Microwave semiconductor variable attenuation circuit |
| EP99120027A EP1001480B1 (en) | 1998-10-19 | 1999-10-18 | Microwave semiconductor variable attenuation circuit |
| DE69932908T DE69932908T2 (de) | 1998-10-19 | 1999-10-18 | Einstellbare Halbleiterdämpfungsschaltung für Mikrowellen |
| US10/237,051 US20030062968A1 (en) | 1998-10-19 | 2002-09-09 | Microwave semiconductor variable attenuation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29643598A JP3350457B2 (ja) | 1998-10-19 | 1998-10-19 | マイクロ波可変減衰回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000124709A true JP2000124709A (ja) | 2000-04-28 |
| JP3350457B2 JP3350457B2 (ja) | 2002-11-25 |
Family
ID=17833509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29643598A Expired - Fee Related JP3350457B2 (ja) | 1998-10-19 | 1998-10-19 | マイクロ波可変減衰回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6448866B1 (ja) |
| EP (1) | EP1001480B1 (ja) |
| JP (1) | JP3350457B2 (ja) |
| DE (1) | DE69932908T2 (ja) |
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| JP2019161294A (ja) * | 2018-03-08 | 2019-09-19 | 住友電工デバイス・イノベーション株式会社 | 可変減衰器 |
Families Citing this family (11)
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