JP2000100945A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2000100945A JP2000100945A JP10270182A JP27018298A JP2000100945A JP 2000100945 A JP2000100945 A JP 2000100945A JP 10270182 A JP10270182 A JP 10270182A JP 27018298 A JP27018298 A JP 27018298A JP 2000100945 A JP2000100945 A JP 2000100945A
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Abstract
(57)【要約】
【課題】 金属プラグを備えた半導体装置およびその製
造方法において、金属プラグと密着層、絶縁層のエッチ
ングやＣＭＰ研磨に起因する問題を無くする。 【解決手段】 コンタクトホール７内の密着層３上に埋
め込まれたタングステン膜４をＲＩＥをもちいてエッチ
ングした後、密着層３と層間絶縁層２をＣＭＰで研磨す
る。 【効果】 金属膜のタングステン膜のプラグロスとトレ
ンチングを無くすることができ、さらにＣＭＰ研磨によ
るダスト、スクラッチ、ディッシング、エロージョンや
重金属汚染を防止することができる。
造方法において、金属プラグと密着層、絶縁層のエッチ
ングやＣＭＰ研磨に起因する問題を無くする。 【解決手段】 コンタクトホール７内の密着層３上に埋
め込まれたタングステン膜４をＲＩＥをもちいてエッチ
ングした後、密着層３と層間絶縁層２をＣＭＰで研磨す
る。 【効果】 金属膜のタングステン膜のプラグロスとトレ
ンチングを無くすることができ、さらにＣＭＰ研磨によ
るダスト、スクラッチ、ディッシング、エロージョンや
重金属汚染を防止することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、更に詳しくは、タングステン等の高
融点金属層をＣＭＰを用いて研磨して形成した金属プラ
グの製造方法に関する。
の製造方法に関し、更に詳しくは、タングステン等の高
融点金属層をＣＭＰを用いて研磨して形成した金属プラ
グの製造方法に関する。
【０００２】
【従来の技術】金属プラグを形成する工程において、現
在は反応性イオンエッチング（ＲＩＥ）による金属膜
（または金属層と記載する）の全面エッチングを行うこ
とが主流である。金属プラグは以下のように形成され
る。すなわち、ＳｉＯ2等の層間絶縁層に接続孔を形成
したウェーハの全面に密着層として例えばチタン、窒化
チタンをスパッタ法又はＣＶＤ法により形成する。
在は反応性イオンエッチング（ＲＩＥ）による金属膜
（または金属層と記載する）の全面エッチングを行うこ
とが主流である。金属プラグは以下のように形成され
る。すなわち、ＳｉＯ2等の層間絶縁層に接続孔を形成
したウェーハの全面に密着層として例えばチタン、窒化
チタンをスパッタ法又はＣＶＤ法により形成する。
【０００３】さらに、接続孔にたとえばタングステン膜
をＣＶＤ法により埋め込み、その後ドライエッチングに
よりエッチバックし絶縁層が露出するまで行う。しか
し、従来のエッチバックプロセスでは、タングステン膜
と密着層界面付近に、タングステン膜に対する反応種が
タングステン膜の減少に伴いプラズマ中に過剰に存在す
るようになる。
をＣＶＤ法により埋め込み、その後ドライエッチングに
よりエッチバックし絶縁層が露出するまで行う。しか
し、従来のエッチバックプロセスでは、タングステン膜
と密着層界面付近に、タングステン膜に対する反応種が
タングステン膜の減少に伴いプラズマ中に過剰に存在す
るようになる。
【０００４】その反応種は接続孔内の金属材料をエッチ
ングし、タングステン膜のプラグロス及び密着層のトレ
ンチングが発生する。プラグロス及びトレンチングが発
生した接続孔にたとえばアルミの上部配線層を形成する
と、タングステンプラグ上の上部配線層にアルミ膜の凹
みが発生する。
ングし、タングステン膜のプラグロス及び密着層のトレ
ンチングが発生する。プラグロス及びトレンチングが発
生した接続孔にたとえばアルミの上部配線層を形成する
と、タングステンプラグ上の上部配線層にアルミ膜の凹
みが発生する。
【０００５】さらに、超微細化例えば０．３５μｍ以降
になるに伴い、接続孔の開口径に対するプラグロス量の
比（アスペクト比）は増大し、従来のエッチバック技術
では信頼性が得られなくなる。
になるに伴い、接続孔の開口径に対するプラグロス量の
比（アスペクト比）は増大し、従来のエッチバック技術
では信頼性が得られなくなる。
【０００６】このような問題を解決する手段として、金
属膜の化学的機械研磨（Chemical Mechanical Polishin
g :ＣＭＰ)技術が注目されている。従来の金属膜のＣＭ
Ｐ法は一つの研磨板（プラテンとも言う）で研磨剤（ス
ラリー）を用いて研磨した後、洗浄するという方法であ
るが、単純に金属膜を研磨するだけでは以下の問題が発
生してしまう。
属膜の化学的機械研磨（Chemical Mechanical Polishin
g :ＣＭＰ)技術が注目されている。従来の金属膜のＣＭ
Ｐ法は一つの研磨板（プラテンとも言う）で研磨剤（ス
ラリー）を用いて研磨した後、洗浄するという方法であ
るが、単純に金属膜を研磨するだけでは以下の問題が発
生してしまう。
【０００７】まず第１に、ウェーハ表面にスラリーが起
因すると思われる大量のダストが発生することとウェー
ハ表面に傷（スクラッチ）が発生することがある。第２
に、アライメントマーク等の大面積の部分にスラリーの
残留物が堆積されていたり、大面積部分の周辺部におい
て金属膜及び密着層が過剰に研磨され（ディッシン
グ）、これにより段差がなくなってしまい、上層配線層
以降のパターン形成において、マスクの合わせが困難に
なる。第３に、パターン密度の高い部分において、金属
プラグとスラリーとの反応により金属プラグ及び層間絶
縁層が過剰に研磨され（エロージョン）、これにより平
坦性に支障をきたすと考えられる。第４に、スラリーや
スラリーに含まれる酸化剤が起因すると思われるウェー
ハ表面の重金属汚染が懸念される。
因すると思われる大量のダストが発生することとウェー
ハ表面に傷（スクラッチ）が発生することがある。第２
に、アライメントマーク等の大面積の部分にスラリーの
残留物が堆積されていたり、大面積部分の周辺部におい
て金属膜及び密着層が過剰に研磨され（ディッシン
グ）、これにより段差がなくなってしまい、上層配線層
以降のパターン形成において、マスクの合わせが困難に
なる。第３に、パターン密度の高い部分において、金属
プラグとスラリーとの反応により金属プラグ及び層間絶
縁層が過剰に研磨され（エロージョン）、これにより平
坦性に支障をきたすと考えられる。第４に、スラリーや
スラリーに含まれる酸化剤が起因すると思われるウェー
ハ表面の重金属汚染が懸念される。
【０００８】以上の問題を踏まえて、従来の金属膜のＣ
ＭＰ方法では多数の問題があり、信頼性を得るにはまだ
不充分といえる。
ＭＰ方法では多数の問題があり、信頼性を得るにはまだ
不充分といえる。
【０００９】
【発明が解決しようとする課題】本発明は、かかる問題
を回避するべく発明されたもので、その目的は金属膜の
プラグロスとトレンチングについてはＲＩＥ法、密着層
や絶縁層はＣＭＰ研磨法を用いてエッチング（研磨）
し、研磨後の金属膜のプラグロス量を小さくすることで
ある。また、ＣＭＰ研磨による層間絶縁層のスクラッチ
や重金属汚染を低減することである。
を回避するべく発明されたもので、その目的は金属膜の
プラグロスとトレンチングについてはＲＩＥ法、密着層
や絶縁層はＣＭＰ研磨法を用いてエッチング（研磨）
し、研磨後の金属膜のプラグロス量を小さくすることで
ある。また、ＣＭＰ研磨による層間絶縁層のスクラッチ
や重金属汚染を低減することである。
【００１０】
【課題を解決するための手段】本願の第１の発明は、半
導体装置において、導電層と、導電層上に構成された第
１の絶縁層と、第１の絶縁層に構成された開口部と、開
口部の底面と側壁に構成された第１の導電層と、第１の
導電層内に埋め込まれて第１の絶縁層の表面より高く構
成された第２の導電層と、第１の絶縁層と第２の導電層
上に構成された第２の絶縁層を介して構成された配線層
とを備えた半導体装置である。
導体装置において、導電層と、導電層上に構成された第
１の絶縁層と、第１の絶縁層に構成された開口部と、開
口部の底面と側壁に構成された第１の導電層と、第１の
導電層内に埋め込まれて第１の絶縁層の表面より高く構
成された第２の導電層と、第１の絶縁層と第２の導電層
上に構成された第２の絶縁層を介して構成された配線層
とを備えた半導体装置である。
【００１１】また第２の本発明は、半導体装置の製造方
法において、半導体基板上に堆積された第１の絶縁層に
開口部を形成する工程と、開口部の底面と側壁に第１の
導電層を形成する工程と、開口部内の第１の導電層上に
第１の絶縁層の表面より高く第２の導電層を埋め込む工
程と、第２の導電層上に第２の絶縁層を形成する工程
と、第２の絶縁層上に配線層を形成する工程とを備えた
半導体装置の製造方法である。
法において、半導体基板上に堆積された第１の絶縁層に
開口部を形成する工程と、開口部の底面と側壁に第１の
導電層を形成する工程と、開口部内の第１の導電層上に
第１の絶縁層の表面より高く第２の導電層を埋め込む工
程と、第２の導電層上に第２の絶縁層を形成する工程
と、第２の絶縁層上に配線層を形成する工程とを備えた
半導体装置の製造方法である。
【００１２】また第３の本発明は、半導体装置の製造方
法において、半導体基板上に第１の絶縁層を形成する工
程と、第１の絶縁層に開口部を形成する工程と、開口部
の底面と側壁に第１の導電層を形成する工程と、開口部
内の第１の導電層上に第１の絶縁層の表面より高く第２
の導電層を埋め込む工程と、第２の導電層を第１の導電
層が露出するまで第１のエッチングする工程と、第１の
導電層と第１の絶縁層を第２のエッチングする工程と、
第２のエッチング後に第２の絶縁層を形成する工程と、
第２の絶縁層上に配線層を形成する工程とを備えた半導
体装置の製造方法である。
法において、半導体基板上に第１の絶縁層を形成する工
程と、第１の絶縁層に開口部を形成する工程と、開口部
の底面と側壁に第１の導電層を形成する工程と、開口部
内の第１の導電層上に第１の絶縁層の表面より高く第２
の導電層を埋め込む工程と、第２の導電層を第１の導電
層が露出するまで第１のエッチングする工程と、第１の
導電層と第１の絶縁層を第２のエッチングする工程と、
第２のエッチング後に第２の絶縁層を形成する工程と、
第２の絶縁層上に配線層を形成する工程とを備えた半導
体装置の製造方法である。
【００１３】したがって、本発明の半導体装置とその製
造方法は、多層配線構造における金属プラグ形成におい
て、金属プラグを第１のエッチングすなわちＲＩＥエッ
チングし、密着層や絶縁層の第２のエッチングをＣＭＰ
研磨法を用いることにより、、プラグロスやトレンチン
グを最小限に抑え、かつダストおよびスクラッチの発
生、大面積部分でのディッシング、高密度パターン部分
でのエロージョン、ウエーハ最表面の重金属汚染等を制
御できる。
造方法は、多層配線構造における金属プラグ形成におい
て、金属プラグを第１のエッチングすなわちＲＩＥエッ
チングし、密着層や絶縁層の第２のエッチングをＣＭＰ
研磨法を用いることにより、、プラグロスやトレンチン
グを最小限に抑え、かつダストおよびスクラッチの発
生、大面積部分でのディッシング、高密度パターン部分
でのエロージョン、ウエーハ最表面の重金属汚染等を制
御できる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態例につ
いて説明する。図１に示すように、あらかじめ素子など
が形成されたＳｉ基板（半導体基板）１上に、例えばＣ
ＶＤ法（ Chemical Vapor Deposition ） 等を用いてＳ
ｉＯ2等の（第１の）層間絶縁層２を全面に形成する。
またこれ以外の（第１の）層間絶縁層２として、Ｓｉ3
Ｎ4やＴＥＯＳ膜がある。
いて説明する。図１に示すように、あらかじめ素子など
が形成されたＳｉ基板（半導体基板）１上に、例えばＣ
ＶＤ法（ Chemical Vapor Deposition ） 等を用いてＳ
ｉＯ2等の（第１の）層間絶縁層２を全面に形成する。
またこれ以外の（第１の）層間絶縁層２として、Ｓｉ3
Ｎ4やＴＥＯＳ膜がある。
【００１５】次に、この（第１の）層間絶縁層２の所定
位置にレジストを全面に塗布した後、リソグラフィーに
よりレジストを加工する。レジストを加工して開口した
パターン、例えばコンタクトホール７の形状に対応して
開口されたレジストをマスクとして、たとえばドライエ
ッチング法により（第１の）層間絶縁層２の所定部分が
エッチングされコンタクトホール７が形成される。
位置にレジストを全面に塗布した後、リソグラフィーに
よりレジストを加工する。レジストを加工して開口した
パターン、例えばコンタクトホール７の形状に対応して
開口されたレジストをマスクとして、たとえばドライエ
ッチング法により（第１の）層間絶縁層２の所定部分が
エッチングされコンタクトホール７が形成される。
【００１６】Ｓｉ基板１と接続する場合は一般にこのＳ
ｉ基板１内に不純物が拡散された拡散層が形成されてい
る。また、ただ単に接続孔の場合Ｓｉ基板１内には拡散
層は形成されなくて良いし、さらにこのＳｉ基板１はエ
ピタキシャル層である必要はなくそれ以外のポリシリコ
ン膜やアモルファスシリコン膜の多結晶シリコン膜、あ
るいはそれ以外の半導体基板、絶縁膜（層）、導電層で
あってもよい。
ｉ基板１内に不純物が拡散された拡散層が形成されてい
る。また、ただ単に接続孔の場合Ｓｉ基板１内には拡散
層は形成されなくて良いし、さらにこのＳｉ基板１はエ
ピタキシャル層である必要はなくそれ以外のポリシリコ
ン膜やアモルファスシリコン膜の多結晶シリコン膜、あ
るいはそれ以外の半導体基板、絶縁膜（層）、導電層で
あってもよい。
【００１７】次に、レジストマスクとして用いたレジス
ト（パターン）を除去する。そして、スパッタ法または
ＣＶＤ法により密着層３たとえばオーミック層のチタン
Ｔｉとバリア層の窒化チタンＴｉＮを順次堆積する。こ
の窒化チタン／チタンの二層膜で形成されるこの密着層
３をコンタクト抵抗の範囲で厚く堆積するのが好まし
い。例えば、（第１の）層間絶縁層２上に形成する密着
層３のＴｉ（膜）の厚さは３０ｎｍに選ばれ、ＴｉＮ
（膜）の厚さは１５０ｎｍ以上２００ｎｍ以下に選ばれ
る。
ト（パターン）を除去する。そして、スパッタ法または
ＣＶＤ法により密着層３たとえばオーミック層のチタン
Ｔｉとバリア層の窒化チタンＴｉＮを順次堆積する。こ
の窒化チタン／チタンの二層膜で形成されるこの密着層
３をコンタクト抵抗の範囲で厚く堆積するのが好まし
い。例えば、（第１の）層間絶縁層２上に形成する密着
層３のＴｉ（膜）の厚さは３０ｎｍに選ばれ、ＴｉＮ
（膜）の厚さは１５０ｎｍ以上２００ｎｍ以下に選ばれ
る。
【００１８】次に、（第１の）層間絶縁層２上の全面に
堆積されたメタル膜、ここではタングステン（Ｗ）膜を
リアクティブイオンエッチング（ＲＩＥ）を用いてエッ
チバックする。
堆積されたメタル膜、ここではタングステン（Ｗ）膜を
リアクティブイオンエッチング（ＲＩＥ）を用いてエッ
チバックする。
【００１９】このエッチバックは、密着層３のＴｉＮ
（膜）に対するメタル膜例えばタングステン（Ｗ）膜４
とエッチング選択比が十分大きくなるようなエッチング
条件に設定されていて、タングステン膜４を密着層３の
表面が露出するまでエッチングする。この結果、図示す
るように、タングステン膜４の露出面はコンタクトホー
ル７の表面に形成された密着層３のＴｉＮ（膜）の表面
の高さより低くなる程度にオーバーエッチングする。
（膜）に対するメタル膜例えばタングステン（Ｗ）膜４
とエッチング選択比が十分大きくなるようなエッチング
条件に設定されていて、タングステン膜４を密着層３の
表面が露出するまでエッチングする。この結果、図示す
るように、タングステン膜４の露出面はコンタクトホー
ル７の表面に形成された密着層３のＴｉＮ（膜）の表面
の高さより低くなる程度にオーバーエッチングする。
【００２０】次に、ＣＭＰを用いて、密着層３と（第１
の）層間絶縁層２をタングステン膜４の研磨面より低く
なるまで研磨する。このようにして、化学的機械研磨処
理（ＣＭＰ）によりウエーハの表面を平坦化した（第２
の）絶縁層５上に例えばＡｌ等の金属配線層６が形成さ
れる。
の）層間絶縁層２をタングステン膜４の研磨面より低く
なるまで研磨する。このようにして、化学的機械研磨処
理（ＣＭＰ）によりウエーハの表面を平坦化した（第２
の）絶縁層５上に例えばＡｌ等の金属配線層６が形成さ
れる。
【００２１】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。図２に本発明の実施例に係る半導体装
置の製造方法について説明するための概略断面図を示し
てある。図２に示すように、あらかじめ素子などが形成
されたＳｉ基板１上に、例えばＣＶＤ法（ Chemical Va
por Deposition ）等を用いてＳｉＯ2等の（第１の）層
間絶縁層２を全面に形成する。またこの他、（第１の）
層間絶縁層２として、Ｓｉ3Ｎ4やＴＥＯＳ膜等がある。
ながら説明する。図２に本発明の実施例に係る半導体装
置の製造方法について説明するための概略断面図を示し
てある。図２に示すように、あらかじめ素子などが形成
されたＳｉ基板１上に、例えばＣＶＤ法（ Chemical Va
por Deposition ）等を用いてＳｉＯ2等の（第１の）層
間絶縁層２を全面に形成する。またこの他、（第１の）
層間絶縁層２として、Ｓｉ3Ｎ4やＴＥＯＳ膜等がある。
【００２２】次に、この（第１の）層間絶縁層２の所定
位置にレジストを全面に塗布した後、リソグラフィーに
よりレジストを加工する。レジストを加工して開口した
パターン、例えばコンタクトホール７の形状に対応して
開口されたレジストをマスクとして、たとえばドライエ
ッチング法により層間絶縁層２の所定部分がエッチング
されコンタクトホール７が形成される。
位置にレジストを全面に塗布した後、リソグラフィーに
よりレジストを加工する。レジストを加工して開口した
パターン、例えばコンタクトホール７の形状に対応して
開口されたレジストをマスクとして、たとえばドライエ
ッチング法により層間絶縁層２の所定部分がエッチング
されコンタクトホール７が形成される。
【００２３】Ｓｉ基板１と接続する場合は一般にこのＳ
ｉ基板１内に不純物が拡散された拡散層が形成されてい
る。また、ただ単にコンタクトホール７が接続孔の場合
Ｓｉ基板１内には拡散層は形成されなくて良いし、さら
にこのＳｉ基板１はエピタキシャル層である必要はなく
それ以外のポリシリコン膜やアモルファスシリコン膜の
他のシリコン膜であってもよい。
ｉ基板１内に不純物が拡散された拡散層が形成されてい
る。また、ただ単にコンタクトホール７が接続孔の場合
Ｓｉ基板１内には拡散層は形成されなくて良いし、さら
にこのＳｉ基板１はエピタキシャル層である必要はなく
それ以外のポリシリコン膜やアモルファスシリコン膜の
他のシリコン膜であってもよい。
【００２４】次に、レジストマスクとして用いたレジス
トパターンを除去する。そして、スパッタ法またはＣＶ
Ｄ法により密着層３たとえばオーミック層のチタンＴｉ
とバリア層の窒化チタンＴｉＮを順次堆積する。
トパターンを除去する。そして、スパッタ法またはＣＶ
Ｄ法により密着層３たとえばオーミック層のチタンＴｉ
とバリア層の窒化チタンＴｉＮを順次堆積する。
【００２５】この窒化チタン／チタン膜の二層膜で形成
される密着層３をコンタクト抵抗の範囲で厚く堆積する
のが好ましい。例えば、層間絶縁層２上に形成する密着
層３のＴｉ膜の厚さは０〜３０ｎｍに選ばれ、ＴｉＮ膜
の厚さは５０〜１００ｎｍに選ばれる。
される密着層３をコンタクト抵抗の範囲で厚く堆積する
のが好ましい。例えば、層間絶縁層２上に形成する密着
層３のＴｉ膜の厚さは０〜３０ｎｍに選ばれ、ＴｉＮ膜
の厚さは５０〜１００ｎｍに選ばれる。
【００２６】次に、密着層３上の全面に例えば減圧ＣＶ
Ｄ法によりタングステン膜４からなるメタル膜を堆積
し、コンタクトホール７を埋める。ここで、このタング
ステン膜４は表面が平坦になるように十分厚く形成され
ている。
Ｄ法によりタングステン膜４からなるメタル膜を堆積
し、コンタクトホール７を埋める。ここで、このタング
ステン膜４は表面が平坦になるように十分厚く形成され
ている。
【００２７】タングステン膜４をコンタクトホール７に
形成された密着層３上に堆積させる際、使用ガスはＷＦ
6とＨ2またはＳｉＨ4、圧力は０．１〜１００Ｐａの範
囲で好ましくは約１００Ｐａまた基板温度は３００〜５
００℃である。Ｈ2とＳｉＨ4による還元を用いるブラン
ケットＷ（タングステン）の場合、反応式は次のように
なる。 ＷＦ6＋３Ｈ2→Ｗ＋６ＨＦ ２ＷＨ6＋３ＳｉＨ4→２Ｗ＋３ＳｉＦ4＋６Ｈ2 条件は３００〜５００℃、約１００Ｐａである。
形成された密着層３上に堆積させる際、使用ガスはＷＦ
6とＨ2またはＳｉＨ4、圧力は０．１〜１００Ｐａの範
囲で好ましくは約１００Ｐａまた基板温度は３００〜５
００℃である。Ｈ2とＳｉＨ4による還元を用いるブラン
ケットＷ（タングステン）の場合、反応式は次のように
なる。 ＷＦ6＋３Ｈ2→Ｗ＋６ＨＦ ２ＷＨ6＋３ＳｉＨ4→２Ｗ＋３ＳｉＦ4＋６Ｈ2 条件は３００〜５００℃、約１００Ｐａである。
【００２８】ブランケットＷ（タングステン）の場合、
成長速度は気相側の薄膜の表面で起きるので、薄膜の厚
さはほぼ時間に比例する。ここでは、メタル膜にタング
ステン（Ｗ）の例を示したが、これ以外のメタルであっ
ても良い。例えば、モリブデン（Ｍｏ）、アルミニウム
（Ａｌ）、アルミニウム合金、チタン（Ｔｉ）あるいは
それらのサンドイッチされた膜を用いることができる。
成長速度は気相側の薄膜の表面で起きるので、薄膜の厚
さはほぼ時間に比例する。ここでは、メタル膜にタング
ステン（Ｗ）の例を示したが、これ以外のメタルであっ
ても良い。例えば、モリブデン（Ｍｏ）、アルミニウム
（Ａｌ）、アルミニウム合金、チタン（Ｔｉ）あるいは
それらのサンドイッチされた膜を用いることができる。
【００２９】次に、図３に示すように、層間絶縁層２上
の全面に堆積されたメタル膜、ここではタングステン膜
４をリアクティブイオンエッチング（ＲＩＥ）を用いて
エッチバックする。エッチング条件は、ＳＴＥＰ１とし
て、 反応室圧力 ２６０ ｍＴｏｒｒ ＲＦパワー ６２５ Ｗ（１３．５６ＭＨｚ） 導入ガス ＳＦ6／Ａｒ＝１８０／９０ｓｃｃｍ ウエーハ裏面圧力 ８ ｔｏｒｒ エッチング時間 ４０ ｓｅｃ とする。このエッチング条件で、密着層３上におけるタ
ングステン膜４の厚さが１５０ｎｍ程度になるまでエッ
チバックする。
の全面に堆積されたメタル膜、ここではタングステン膜
４をリアクティブイオンエッチング（ＲＩＥ）を用いて
エッチバックする。エッチング条件は、ＳＴＥＰ１とし
て、 反応室圧力 ２６０ ｍＴｏｒｒ ＲＦパワー ６２５ Ｗ（１３．５６ＭＨｚ） 導入ガス ＳＦ6／Ａｒ＝１８０／９０ｓｃｃｍ ウエーハ裏面圧力 ８ ｔｏｒｒ エッチング時間 ４０ ｓｅｃ とする。このエッチング条件で、密着層３上におけるタ
ングステン膜４の厚さが１５０ｎｍ程度になるまでエッ
チバックする。
【００３０】次に、ＳＴＥＰ２としてエッチング条件
を、 反応室圧力 ２６０ ｍＴ ＲＦパワー ３００ Ｗ（１３．５６ＭＨｚ） 導入ガス ＳＦ6／Ａｒ＝１８０／９０ｓｃｃｍ ウエーハ裏面圧力 ８ ｔｏｒｒ エッチング時間 ＥＰＤ＋３０ ｓｅｃ （ＥＰＤ；End Point Detection of etching ) に設定する。
を、 反応室圧力 ２６０ ｍＴ ＲＦパワー ３００ Ｗ（１３．５６ＭＨｚ） 導入ガス ＳＦ6／Ａｒ＝１８０／９０ｓｃｃｍ ウエーハ裏面圧力 ８ ｔｏｒｒ エッチング時間 ＥＰＤ＋３０ ｓｅｃ （ＥＰＤ；End Point Detection of etching ) に設定する。
【００３１】この２ＳＴＥＰのエッチバックは、密着層
３のＴｉＮ膜に対するメタル膜例えばタングステン膜４
とエッチング選択比が十分大きくなるようなエッチング
条件に設定されていて、タングステン膜４を密着層３の
表面が露出するまでエッチングする。この結果、図示す
るように、タングステン膜４の露出面はコンタクトホー
ル７の表面に形成された密着層３（ＴｉＮ膜）の表面の
高さより低くなるくらいにオーバーエッチングする。
３のＴｉＮ膜に対するメタル膜例えばタングステン膜４
とエッチング選択比が十分大きくなるようなエッチング
条件に設定されていて、タングステン膜４を密着層３の
表面が露出するまでエッチングする。この結果、図示す
るように、タングステン膜４の露出面はコンタクトホー
ル７の表面に形成された密着層３（ＴｉＮ膜）の表面の
高さより低くなるくらいにオーバーエッチングする。
【００３２】次に、図４に示すようにＣＭＰを用いて密
着層３と層間絶縁層２を研磨してタングステン膜４の一
部が研磨面より高くなるくらいにする。以下研磨の方法
について説明する（図示せず）。研磨処理すべきウエー
ハはキャリアにセットされ機械的チャック手段に固定さ
れる。キャリアにセットされたウエーハは研磨プレート
の上面パッド（研磨布）に対向して配置される。パッド
上にはスラリータンクからスラリーが供給される。スラ
リーとは適当な研磨粉を液体に混濁させたものである。
着層３と層間絶縁層２を研磨してタングステン膜４の一
部が研磨面より高くなるくらいにする。以下研磨の方法
について説明する（図示せず）。研磨処理すべきウエー
ハはキャリアにセットされ機械的チャック手段に固定さ
れる。キャリアにセットされたウエーハは研磨プレート
の上面パッド（研磨布）に対向して配置される。パッド
上にはスラリータンクからスラリーが供給される。スラ
リーとは適当な研磨粉を液体に混濁させたものである。
【００３３】研磨パッドは、例えばポリウレタン等の材
料からなりシート状やブロック状に形成されている。ま
た絶縁膜のＳｉＯ2を研磨するためのスラリーは、研磨
液としてシリカスラリーで、ｐＨは７〜１１であり、こ
の組成はシリカ粒子径は１０〜５０ｎｍ、２０ｗｔ％、
分散媒は純水＋ｐＨ調整剤＋凝集剤（ＫＯＨまたはＮＨ
4ＯＨ、アンモニウム塩）で８０ｗｔ％がある。
料からなりシート状やブロック状に形成されている。ま
た絶縁膜のＳｉＯ2を研磨するためのスラリーは、研磨
液としてシリカスラリーで、ｐＨは７〜１１であり、こ
の組成はシリカ粒子径は１０〜５０ｎｍ、２０ｗｔ％、
分散媒は純水＋ｐＨ調整剤＋凝集剤（ＫＯＨまたはＮＨ
4ＯＨ、アンモニウム塩）で８０ｗｔ％がある。
【００３４】またこの他、酸化マンガンスラリーや酸化
セリウムスラリー（ｐＨ＝９）などがある。次に、Ｔｉ
Ｎ／Ｔｉの密着層３を研磨するスラリーとして、シリコ
ン酸化膜の場合と同じシリカスラリーがありｐＨ＝９〜
１１、シリカ粒子の径は同じで２０ｗｔ％、分散剤は同
じである。この他アルミナスラリーがあり、ｐＨ＝３、
アルミナ粒子１０〜３０ｗｔ％、純水と分散剤で構成さ
れている。
セリウムスラリー（ｐＨ＝９）などがある。次に、Ｔｉ
Ｎ／Ｔｉの密着層３を研磨するスラリーとして、シリコ
ン酸化膜の場合と同じシリカスラリーがありｐＨ＝９〜
１１、シリカ粒子の径は同じで２０ｗｔ％、分散剤は同
じである。この他アルミナスラリーがあり、ｐＨ＝３、
アルミナ粒子１０〜３０ｗｔ％、純水と分散剤で構成さ
れている。
【００３５】研磨処理を行う場合には、スラリーをパッ
ド上に供給した状態で、研磨プレートを回転させかつキ
ャリアにセットしたウエーハをパッド側に所定の押圧力
でパッドを押しつけてウエーハを研磨する。研磨プレー
トの回転数およびキャリアの回転数と押し付け力を調整
することにより、ウエーハに対応した最適のあるいは所
望の研磨条件で研磨が行われる。
ド上に供給した状態で、研磨プレートを回転させかつキ
ャリアにセットしたウエーハをパッド側に所定の押圧力
でパッドを押しつけてウエーハを研磨する。研磨プレー
トの回転数およびキャリアの回転数と押し付け力を調整
することにより、ウエーハに対応した最適のあるいは所
望の研磨条件で研磨が行われる。
【００３６】上述した実施例のプロセスに従って実際に
行った具体的な研磨処理条件を示すと以下のとおりであ
る。スラリーは、アンモニウム塩の雰囲気で研磨を行う
ために、ＫＯＨ／水／アルコールに混濁させたものを用
いた。 研磨プレート回転数 ５０ｒｐｍ キャリア回転数 ２０ｒｐｍ 研磨圧力 ０．４〜０．８ｋｇ／ｃｍ2 研磨パッド温度 ３０〜４０℃ スラリー量 ２２５ｍｌ／ｍｉｎ 研磨時間 １２０ｓｅｃ このような研磨条件で、化学的機械研磨処理をすること
により、図４に示すようなタングステン膜４の高さより
低い位置まで研磨した絶縁層（２）表面が得られる。続
いて、化学的機械研磨処理によりウエーハの表面を平坦
化した層間絶縁層２上に絶縁層５を堆積した後、例えば
Ａｌ等の金属配線層６が形成される。
行った具体的な研磨処理条件を示すと以下のとおりであ
る。スラリーは、アンモニウム塩の雰囲気で研磨を行う
ために、ＫＯＨ／水／アルコールに混濁させたものを用
いた。 研磨プレート回転数 ５０ｒｐｍ キャリア回転数 ２０ｒｐｍ 研磨圧力 ０．４〜０．８ｋｇ／ｃｍ2 研磨パッド温度 ３０〜４０℃ スラリー量 ２２５ｍｌ／ｍｉｎ 研磨時間 １２０ｓｅｃ このような研磨条件で、化学的機械研磨処理をすること
により、図４に示すようなタングステン膜４の高さより
低い位置まで研磨した絶縁層（２）表面が得られる。続
いて、化学的機械研磨処理によりウエーハの表面を平坦
化した層間絶縁層２上に絶縁層５を堆積した後、例えば
Ａｌ等の金属配線層６が形成される。
【００３７】以上述べたように、本発明の半導体装置及
びその製造方法に関し、特に金属プラグ形成方法におい
て、第１ステップとして金属プラグのタングステン膜４
のみをＲＩＥ法を用いてエッチバックし、第２ステップ
として密着層３及び層間絶縁層２を主にＣＭＰにより研
磨を行うことによってタングステンのプラグロスを最小
限に抑えることができ、その後１層あるいはそれ以上の
多層の配線層６を堆積する際、上層配線以降の例えばア
ルミ膜の窪みを抑制することができる。
びその製造方法に関し、特に金属プラグ形成方法におい
て、第１ステップとして金属プラグのタングステン膜４
のみをＲＩＥ法を用いてエッチバックし、第２ステップ
として密着層３及び層間絶縁層２を主にＣＭＰにより研
磨を行うことによってタングステンのプラグロスを最小
限に抑えることができ、その後１層あるいはそれ以上の
多層の配線層６を堆積する際、上層配線以降の例えばア
ルミ膜の窪みを抑制することができる。
【００３８】また、ＲＩＥ法によりタングステン膜４の
みをエッチバックし、その後ＴｉＮ／Ｔｉ膜で形成され
た密着層３及びＳｉＯ2などの層間絶縁層２を酸化膜系
に用いられるスラリーにて研磨を行うことによって、従
来のメタル系のＣＭＰ技術で問題となっている層間絶縁
層（２）表面のスクラッチや重金属汚染を低減すること
ができる。さらに、アライメントマーク等の大面積部分
に堆積されるスラリーの残留物が除去され、ディッシン
グやエロージョンによって過剰に研磨されていた大面積
部分の周辺の層間絶縁層２が研磨されることによって、
段差を残すことができ、上層配線層（６）以降のパター
ン形成時のマスク合わせが容易に行うことができる。
みをエッチバックし、その後ＴｉＮ／Ｔｉ膜で形成され
た密着層３及びＳｉＯ2などの層間絶縁層２を酸化膜系
に用いられるスラリーにて研磨を行うことによって、従
来のメタル系のＣＭＰ技術で問題となっている層間絶縁
層（２）表面のスクラッチや重金属汚染を低減すること
ができる。さらに、アライメントマーク等の大面積部分
に堆積されるスラリーの残留物が除去され、ディッシン
グやエロージョンによって過剰に研磨されていた大面積
部分の周辺の層間絶縁層２が研磨されることによって、
段差を残すことができ、上層配線層（６）以降のパター
ン形成時のマスク合わせが容易に行うことができる。
【００３９】
【発明の効果】多層配線構造における金属プラグ形成方
法において、タングステン膜のみをエッチバックし、そ
の後密着層及び層間絶縁層をＣＭＰにより研磨を行うこ
とによってタングステンのプラグロスを最小限に抑える
ことができ、上層配線以降のアルミ膜の窪みを抑制する
ことができる。また、タングステン膜のみをＲＩＥ法を
用いてエッチバックし、その後密着層及び層間絶縁層を
酸化膜系のスラリーにて研磨を行うことによって、従来
のメタル系のＣＭＰ技術で問題となっている層間絶縁層
表面のスクラッチや重金属汚染を低減することができ
る。さらに、アライメントマーク等の大面積部分に堆積
されるスラリーの残留物が除去され、ディッシングやエ
ロージョンによって過剰に研磨されていた大面積部分の
周辺の層間絶縁層が研磨されることによって、段差を残
すことができ、上層配線以降のパターン形成時のマスク
合わせが容易に行うことができる。
法において、タングステン膜のみをエッチバックし、そ
の後密着層及び層間絶縁層をＣＭＰにより研磨を行うこ
とによってタングステンのプラグロスを最小限に抑える
ことができ、上層配線以降のアルミ膜の窪みを抑制する
ことができる。また、タングステン膜のみをＲＩＥ法を
用いてエッチバックし、その後密着層及び層間絶縁層を
酸化膜系のスラリーにて研磨を行うことによって、従来
のメタル系のＣＭＰ技術で問題となっている層間絶縁層
表面のスクラッチや重金属汚染を低減することができ
る。さらに、アライメントマーク等の大面積部分に堆積
されるスラリーの残留物が除去され、ディッシングやエ
ロージョンによって過剰に研磨されていた大面積部分の
周辺の層間絶縁層が研磨されることによって、段差を残
すことができ、上層配線以降のパターン形成時のマスク
合わせが容易に行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態例に係る半導体装置の概略
断面構造図である。
断面構造図である。
【図２】本発明の実施例に係る半導体装置の製造方法を
説明するための概略断面図である。
説明するための概略断面図である。
【図３】本発明の実施例に係る半導体装置の製造方法を
説明するための概略断面図である。
説明するための概略断面図である。
【図４】本発明の実施例に係る半導体装置の製造方法を
説明するための概略断面図である。
説明するための概略断面図である。
１…半導体（Ｓｉ）基板、２…（第１の）層間絶縁層、
３…密着層、４…タングステン膜（高融点金属層）、５
…（第２の）絶縁層、６…（金属）配線層、７…コンタ
クトホール
３…密着層、４…タングステン膜（高融点金属層）、５
…（第２の）絶縁層、６…（金属）配線層、７…コンタ
クトホール
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 AA08 BB14 CC01 DD08 DD37 DD43 DD65 DD75 FF18 FF22 HH20 5F033 AA02 AA29 AA64 AA66 BA15 BA25 BA38
Claims (20)
- 【請求項１】 導電性基板と該導電性基板上に構成され
た第１の絶縁層と、前記第１の絶縁層に構成された開口
部とを備えた半導体装置において、 前記開口部の底面と側壁に構成された第１の導電層と、 前記第１の導電層内に埋め込まれ、前記第１の絶縁層の
表面より高く構成された第２の導電層と、 前記第１の絶縁層と前記第２の導電層上に構成された第
２の絶縁層上に構成された配線層とを備えたことを特徴
とする半導体装置。 - 【請求項２】 前記第１の導電層が密着層で構成された
ことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記密着層が複数の導電層で構成された
ことを特徴とする請求項２記載の半導体装置。 - 【請求項４】 前記複数の導電層がＴｉ／ＴｉＮ層で構
成されたことを特徴とする請求項３記載の半導体装置。 - 【請求項５】 前記第２の導電層が高融点金属で構成さ
れたことを特徴とする請求項１記載の半導体装置。 - 【請求項６】 前記高融点金属がタングステンで構成さ
れたことを特徴とする請求項５記載の半導体装置。 - 【請求項７】 導電性基板上に堆積された第１の絶縁層
に開口部が形成された半導体装置の製造方法において、 前記開口部の底面と側壁に第１の導電層を形成する工程
と、 前記開口部内の前記第１の導電層上に前記第１の絶縁層
の表面より高く第２の導電層を埋め込む工程と、 前記第２の導電層上に第２の絶縁層を形成する工程と、 前記第２の絶縁層上に配線層を形成する工程とを備えた
ことを特徴とする半導体装置の製造方法。 - 【請求項８】 前記第１の導電層が密着層で形成された
ことを特徴とする請求項７記載の半導体装置の製造方
法。 - 【請求項９】 前記密着層が複数の導電層で形成された
ことを特徴とする請求項８記載の半導体装置の製造方
法。 - 【請求項１０】 前記複数の導電層がＴｉ／ＴｉＮ層で
形成されたことを特徴とする請求項９記載の半導体装置
の製造方法。 - 【請求項１１】 前記第２の導電層が高融点金属で形成
されたことを特徴とする請求項７記載の半導体装置の製
造方法。 - 【請求項１２】 前記高融点金属がタングステンで形成
されたことを特徴とする請求項１１記載の半導体装置の
製造方法。 - 【請求項１３】 導電性基板上に第１の絶縁層が形成さ
れると共に該第１の絶縁層に開口部が形成された半導体
装置の製造方法において、 前記開口部の底面と側壁に第１の導電層を形成する工程
と、 前記開口部内の第１の導電層上に前記第１の絶縁層の表
面より高く第２の導電層を埋め込む工程と、 前記第２の導電層を前記第１の導電層が露出するまで第
１のエッチングする工程と、 前記第１の導電層と前記第１の絶縁層を第２のエッチン
グする工程と、 前記第２のエッチング後に第２の絶縁層を形成する工程
と、 前記第２の絶縁層上に配線層を形成する工程とを備えた
ことを特徴とする半導体装置の製造方法。 - 【請求項１４】 前記第１のエッチングがＲＩＥを用い
ておこなわれたことを特徴とする請求項１３記載の半導
体装置の製造方法。 - 【請求項１５】 前記第２のエッチングがＣＭＰを用い
て行われたことを特徴とする請求項１３記載の半導体装
置の製造方法。 - 【請求項１６】 前記第１の導電層が密着層で形成され
たことを特徴とする請求項１３記載の半導体装置の製造
方法。 - 【請求項１７】 前記密着層が複数の導電層で形成され
たことを特徴とする請求項１６記載の半導体装置の製造
方法。 - 【請求項１８】 前記複数の導電層がＴｉ／ＴｉＮ層で
形成されたことを特徴とする請求項１７記載の半導体装
置の製造方法。 - 【請求項１９】 前記第２の導電層が高融点金属で形成
されたことを特徴とする請求項１３記載の半導体装置の
製造方法。 - 【請求項２０】 前記高融点金属がタングステンで形成
されたことを特徴とする請求項１９記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10270182A JP2000100945A (ja) | 1998-09-24 | 1998-09-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10270182A JP2000100945A (ja) | 1998-09-24 | 1998-09-24 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000100945A true JP2000100945A (ja) | 2000-04-07 |
Family
ID=17482676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10270182A Pending JP2000100945A (ja) | 1998-09-24 | 1998-09-24 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000100945A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002353117A (ja) * | 2001-05-28 | 2002-12-06 | Nec Corp | 半導体装置の製造方法 |
| CN107706181A (zh) * | 2017-10-27 | 2018-02-16 | 睿力集成电路有限公司 | 高深宽比结构、电容器结构、半导体存储器件及制备方法 |
-
1998
- 1998-09-24 JP JP10270182A patent/JP2000100945A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002353117A (ja) * | 2001-05-28 | 2002-12-06 | Nec Corp | 半導体装置の製造方法 |
| JP4598306B2 (ja) * | 2001-05-28 | 2010-12-15 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| CN107706181A (zh) * | 2017-10-27 | 2018-02-16 | 睿力集成电路有限公司 | 高深宽比结构、电容器结构、半导体存储器件及制备方法 |
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