JP2000099397A

JP2000099397A - データ処理装置

Info

Publication number: JP2000099397A
Application number: JP10264103A
Authority: JP
Inventors: Atsuyoshi Ishikawa; 敦義石川; Yasuhiro Sagesaka; 康博提坂; Mitsuyoshi Inoue; 光義井上; Masashi Katagiri; 雅視片桐
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd; Hitachi Yonezawa Electronics Co Ltd
Current assignee: Hitachi Ltd; Renesas Semiconductor Package and Test Solutions Co Ltd; Hitachi Solutions Technology Ltd
Priority date: 1998-09-18
Filing date: 1998-09-18
Publication date: 2000-04-07

Abstract

(57)【要約】【課題】乗数と被乗数の読み出しを並列化して積和演
算の高速化を実現する。【解決手段】中央処理装置（１０１）によりアクセス
可能な複数の記憶装置（１０３，１０４）と、オフセッ
トアドレスが書き換え可能に設定され中央処理装置によ
るリードアクセスに応答して中央処理装置によるアクセ
スアドレスに代え当該アクセスアドレスにオフセットア
ドレスを加算して出力するオフセット調整装置（１０
２）とを採用し、記憶装置を双方向データバス（１１
２）で個別に中央処理装置にインタフェースし、第１の
記憶装置には中央処理装置からのアクセスアドレスを導
き、第２の記憶装置にはオフセット調整装置からのアド
レスを与える。第１の記憶装置のリードアドレスをオフ
セット調整装置により操作すれば、双方の記憶装置の異
なるアドレスからデータを並列に読み出すことができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数個の記憶装置
をリードアクセスしながらデータ処理を行うデータ処理
装置に係り、例えば、ディジタルフィルタや相関処理な
ど積和演算が連続するディジタル信号処理の高速化処理
に適用して有効な技術に関する。

【０００２】

【従来の技術】ディジタル信号処理の特徴は、ディジタ
ルフィルタや高速フーリエ変換（FastFourier Transfor
m、以後ＦＦＴと言う）、相関処理にみられるように、
積和演算が数多く扱われることである。従来から、この
ような積和演算を高速に行うために、高速のハードウェ
ア乗算器を内蔵し複数の内部バスを用いて高速パイプラ
イン制御および多重オペレーションが可能なディジタル
・シグナル・プロセッサ（Digital Signal Processor、
以後ＤＳＰと言う）や専用ＬＳＩが用いられている。

【０００３】最近では、ＣＰＵ（Central Processing U
nit）に乗算機能やキャッシュメモリを内蔵した高速Ｒ
ＩＳＣ（Reduced Instruction Set Computer）プロセッ
サを用いてディジタル信号処理を実現したものがある。
例えば、そのようなディジタル信号処理として、静止画
処理であるＪＰＥＧ（Joint Photographic coding Expe
rts Group）処理や音声処理であるＡＤＰＣＭ（Adaptiv
e Differential PulseCode Modulation）処理などが挙
げられる。

【０００４】ＲＩＳＣプロセッサは一般的に命令の種類
が少なく、かつ命令長が一定であるため、命令のデコー
ド（解読）にハード・ワイヤード・ロジックを使うこと
が容易なため、高速なデコード処理が可能である。ま
た、命令長を短くすることによって一度に複数の命令を
フェッチ（読み込み）し後述するパイプライン処理の乱
れを防止することができ、高速化が容易である利点があ
る。

【０００５】図６はパイプライン処理の一例を示したも
のである。図６において、中央処理装置が命令１から順
次処理を進めていく場合、その処理はいくつかの段階を
追って行われる。まず初めに命令の読み出しを行うフェ
ッチ処理（Ｆ）５０１、次に命令を解読するデコード処
理（Ｄ）５０２が行われる。最後に命令の実行処理
（Ｅ）５０３が行われる。また、命令の種類によっては
データの読み出しや書き込みが必要になる場合、実行処
理（Ｅ）５０３の直後にデータを参照するメモリアクセ
ス処理（Ｍ）５０４が発生する。パイプライン処理で
は、例えば、４段階の処理で演算を行う場合、４つの命
令がそれぞれ異なる段階で実行することによって効率良
く処理することが可能である。図６の時刻Ｔ＝５の時、
命令５のフェッチ処理、命令４のデコード処理、命令３
の実行処理が同時に実行されている。

【０００６】ＲＩＳＣプロセッサのバス構造はコスト低
減のため命令バスとデータバスを共有したシングル・バ
ス構造が一般的である。そのため、命令を読み出すフェ
ッチ処理とデータを参照するメモリアクセス処理が同時
（同時刻）に発生するとバス競合が生じ、フェッチ処理
またはメモリアクセス処理のいずれかが遅延され、パイ
プライン処理に乱れが生じる。図６の時刻Ｔ＝７の時の
命令４のメモリアクセス処理と時刻Ｔ＝８の時の命令７
のフェッチ処理が時刻Ｔ＝７の時にバス競合を起こし、
フェッチ処理が遅延した様子を示している。この競合を
回避し、パイプライン処理の乱れを防止する手段として
命令長の縮小化が考えられる。データバス幅を３２ビッ
トとし、命令長をバス幅の半分の１６ビットに固定した
とき、一度のフェッチ処理で前後２つの命令を一度に読
み出せば、フェッチ処理が２回に１回の割合で発生する
ため、メモリアクセス処理とのバス競合の確率が低減す
る。図６は各命令の奇数番目に直後の命令も同時にフェ
ッチする処理を行っており、偶数番目のフェッチ処理
（ｆ）はバスを占有しない。即ち、時刻Ｔ＝６の時の命
令６のフェッチ処理は既に完了しているため、命令３の
メモリアクセス処理（Ｍ）とのバス競合は回避される。
このように、バス競合を低減しパイプライン処理の乱れ
を防止することが、中央処理装置によるデータ処理の高
速化および高効率化のために必要不可欠である。

【０００７】図７は２つのデータのメモリアクセス処理
が必要な場合のパイプライン処理の様子を示す。時刻Ｔ
＝５では、命令３に対するフェッチ処理６０１と、命令
１に対するメモリアクセス処理が競合しないように、命
令１の２番目のデータのメモリアクセス処理６０２が遅
延する。同じ現象が時刻Ｔ＝１０，時刻Ｔ＝１５におい
ても発生し、処理時間が長引く原因となっている。

【０００８】ところで、前述のようにディジタル信号処
理では積和演算が数多く扱われ、しかも連続した積和演
算が多い。連続した積和演算をディジタルフィルタ処理
を例に説明する。

【０００９】図９は有限インパルス応答（Finite Impul
se Response、ＦＩＲ）フィルタ（以後、ＦＩＲフィル
タと言う）のブロック図である。遅延素子８０１は所定
のビット数のデータを記憶するレジスタであり、１サン
プリング時間の固定遅延を行う。各遅延素子８０１から
出力されるデータ（被乗数）ｉｎ[ｉ]〜ｉｎ[ｉ−ｎ]は
対応する各乗算器８０２に入力され、それぞれの乗算器
８０２に設定される係数（乗数）α[０]〜α[n]と乗算
され、加算器８０３に入力される。

【００１０】図９のＦＩＲフィルタで行われる演算は、
サンプリング時間毎の時刻Ｔ＝ｉの時の入力をｉｎ
[ｉ]、出力をｏｕｔ[ｉ]、乗算器８０２で用いる係数を
それぞれα[０]〜α[n]とすると、下記数１のように表
すことができる。

【００１１】

【数１】

【００１２】なお、上記演算は畳み込み（Convolutio
n）演算と呼ばれ、係数α[ｋ](０≦k≦n、nは０以上の
整数)の与え方により何等かの周波数特性を持つディジ
タルフィルタを構成することができる。ディジタル音声
の高調波雑音を除去する低域通過（Low Pass）フィルタ
や音響用エコーキャンセラ、テレビの受信信号からゴー
スト信号を除去するゴーストキャンセラなど幅広く用い
られている。

【００１３】数１に示すように積和演算の回数はディジ
タルフィルタのタップ数ｎおよび入力されるデータ数に
比例する。

【００１４】また、一般的に、入力されるデータｉｎは
数十〜数百のデータ数としてまとめて演算する場合が多
く、入力データ列ｉｎや係数列α、出力されるデータ列
ｏｕｔは、メモリ上でそれぞれ連続した配置構造を採る
ようにすることが多い。これにより、連続した各データ
ブロックのアドレスポインタを設け、積和演算と同時
（同時刻）にアドレスポインタのインクリメント処理あ
るいはデクリメント処理を行えば、連続した積和演算を
効率よく行える。即ち、アドレス演算によるオーバヘッ
ド処理がなくパイプライン処理の乱れが改善される。

【００１５】

【発明が解決しようとする課題】前述のように、ＲＩＳ
Ｃプロセッサを用いてディジタル信号処理を行う場合、
命令長を縮小しフェッチ処理回数を削減することにより
バス競合を回避し、また、連続した積和演算を高速に実
行するために乗算器を内蔵し、アドレス演算を積和演算
と並列に実行することによりパイプライン処理の高速化
が可能である。しかしながら、積和演算を実行するため
には、少なくとも乗数、被乗数、命令の３種類のデータ
の読み出しが必要であり、これらを互いに競合すること
なくメモリから読み出す必要がある。前述の従来例で
は、フェッチ処理の削減には成功しているが乗数と被乗
数の読み出しでは相変わらずパイプライン処理が乱れる
場合があることが本発明者によって明らかにされた。

【００１６】そこで、本発明者は、サンプリング時刻毎
に乗数と被乗数をＣＰＵによる同一アクセスサイクルで
メモリから一緒に読み出すことについて検討した。ま
た、乗数（係数）はメモリ上の一定のアドレスエリアに
固定的に配置できるが、被乗数（入力データ）は、サン
プリング時刻毎に順次蓄積され、最新のサンプリング時
刻の被乗数データの格納アドレスは逐次変化されること
になる。したがって、サンプリング時刻毎に被乗数を読
み出すアドレスエリアはサンプリング時刻毎に変化され
る。一方、乗数のリーアドアドレスエリアは一定であ
る。また、サンプリング時刻毎の被乗数データの書き込
み動作は乗数データの配置とは無関係に行なわれないけ
ればならない。換言すれば、被乗数データの書き込みに
際して乗数データが一緒に書き換えられることがあって
はならない。逆に、インパルス応答特性を変化させるた
めに乗数データを書き換えるとき一緒に被乗数データが
書き換えられる事態は阻止しなければならない。

【００１７】特開昭６２−７８６４１号公報には、キャ
ッシュメモリ内の複数のデータアレイ内の複数のブロッ
クのデータを加算器を経たアドレスと加算器を経ないア
ドレスとで一緒に読み出し可能にする技術が記載されて
いる。加算器はアドレスにＮを加算することができ、Ｎ
はデータアレイ内のブロックのバイト長であると記載さ
れている。これによれば、リニアアドレスに連続して配
置された複数ブロックに対して相隣接する複数ブロック
を一緒にリードアクセスすることができる。

【００１８】しかしながら、リードアクセスアドレスに
データブロックのバイト長を加算したアドレスを用いて
も、上記本発明者による検討事項を満足させることはで
きない。

【００１９】本発明の目的は、格納アドレスエリアが逐
次変化される複数の被乗数データと格納アドレスエリア
が一定の複数の乗数データとを順番に同一アクセスサイ
クルでメモリから一緒に読み出すことができ、しかも、
乗数データと被乗数データとを個別的に書替え可能なデ
ータ処理装置を提供することにある。

【００２０】本発明の別の目的は、積和演算処理のため
の乗数データと被乗数データとの読み出しによるパイプ
ライン処理の乱れを低減できると共に、サンプリング時
刻毎の被乗数データの書き込み動作を乗数データの配置
アドレスとは無関係に行なうことができ、高速な積和演
算を実現することができるデータ処理装置を提供するこ
とにある。

【００２１】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００２２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００２３】すなわち、データ処理装置（１００）は、
中央処理装置（１０１）と、前記中央処理装置によって
リード・ライトアクセス可能な複数個の記憶装置例えば
第１及び第２の記憶装置（１０３，１０４）と、オフセ
ットアドレスが書き換え可能に設定され前記中央処理装
置によるリードアクセスに応答して中央処理装置による
アクセスアドレスに代え当該アクセスアドレスに前記オ
フセットアドレスを加算したアドレスを出力し、前記中
央処理装置によるライトアクセスに応答して中央処理装
置によるアクセスアドレスをそのまま出力するオフセッ
ト調整装置（１０２）と、前記複数個の記憶装置のデー
タ入出力端子を前記中央処理装置に個別に接続する双方
向データバス（１１２）と、中央処理装置によるアクセ
スアドレスを前記複数個の記憶装置の内の一部の所定の
記憶装置たとえば前記第１の記憶装置と前記オフセット
調整装置とに供給する第１のアドレスバス（１１０）
と、前記オフセット調整装置から出力されるアドレスを
前記一部の所定の記憶装置以外の記憶装置たとえば前記
第２の記憶装置に供給する第２のアドレスバス（１１
１）とを含む。

【００２４】上記により、第１の記憶装置のデータを参
照するためのアドレスをオフセット調整装置により操作
することにより、第１及び第２の記憶装置の異なるアド
レスから中央処理装置にデータを並列に読み出すことが
可能になる。例えば、図４に例示されるように、第１及
び第２の記憶装置（１０３，１０４）の並列アクセスビ
ット数が２バイトであって、アドレスの最下位がバイト
アドレスを規定するものとし、メモリアドレスは中央処
理装置のアドレス空間における絶対的なアドレスとして
把握するものとする。時刻ｉにおける数１の積和演算を
行う場合、アドレスオフセットをＯＦＳ１＝１０とすれ
ば、アクセスアドレス＄１００に対する中央処理装置の
リードアクセスにより、アドレス＄１００の乗数α[０]
とアドレス＄１１０の被乗数ｉｎ[ｉ]とを一緒にリード
アクセスすることができ、以下アクセスアドレスを４ず
つディクリメントしていけば、数１のｏｕｔ[ｉ]を演算
できる。

【００２５】前記オフセットアドレスはプログラマブル
に設定可能であるから、サンプリング時刻が異なる毎
に、オフセットアドレスを変化させれば、時刻ｉの場合
と同様に、順次乗数と被乗数を一緒にリードすることが
できる。例えば、図４の例において、時刻ｉ＋１におけ
る数１の積和演算を行う場合には、オフセットアドレス
をＯＦＳ２＝１４に変更することにより、中央処理装置
によるアクセスアドレス＄１００に対するリードアクセ
スでアドレス＄１００の乗数α[０]とアドレス＄１１４
の被乗数ｉｎ[ｉ＋１]とを一緒にリードアクセスでき、
中央処理装置によるアクセスアドレス＄９６に対するリ
ードアクセスでアドレス＄９６の乗数α[１]とアドレス
＄１１０の被乗数ｉｎ[ｉ]とを一緒にリードアクセスす
ることができ、以下同様にアクセスアドレスを４ずつデ
ィクリメントしていけば、ｏｕｔ[ｉ＋１]の結果を得る
ことができる。

【００２６】オフセット調整装置による加算演算はリー
ドアクセスに応答して選択され、ライトアクセスの場合
には第１及び第２の双方の記憶装置には同じアドレス信
号が供給され、アクセスアドレス等に従って第１及び第
２の記憶装置は個別的にアクセス可能になる。例えば、
図４の例において、時刻ｉ＋１の被乗数データｉｎ[ｉ
＋１]を第２の記憶装置に書き込むとき、ＣＰＵは＄１
１４をアクセスアドレスとしてライトアクセスを指示す
れば、オフセット加算による並列アクセスは行なわれ
ず、第２の記憶装置だけがライトアクセスされる。

【００２７】上記により、積和演算のために必要な２つ
のデータ列のデータを並列に読み出すことができ、パイ
プライン処理の乱れを低減して積和演算を高速に処理す
ることができる。

【００２８】データ処理装置を１個の半導体チップに形
成してＲＩＳＣプロセッサとする場合、前記データバス
及び前記第１のアドレスバスに接続され外部バスサイク
ルを起動可能なバスステートコントローラを含み、ま
た、前記データバスを命令情報とデータ情報の伝送に共
用させてバス構造の簡素化を図ることができる。

【００２９】

【発明の実施の形態】図１には本発明に係るデータ処理
装置の一例であるマイクロプロセッサが示される。同図
に示されるマイクロプロセッサ１００は、特に制限され
ないが、公知の半導体集積回路製造技術によって単結晶
シリコンのような１個の半導体チップに形成されてい
る。このマイクロプロセッサ１００は、特に制限されな
いが、ＣＰＵ１００、オフセット調整装置１０２、第１
の記憶装置１０３、第２の記憶装置１０４及びバスステ
ートコントローラ１０５を有する。マイクロプロセッサ
１００は、内部バスとして第１のアドレスバス１１０、
第２のアドレスバス１１１、双方向データバス（以下単
にデータバスとも記す）１１２、コントロールバス１１
３等を有する。データバス１１２は、特に制限されない
が、３２ビットのバス幅を有する。アドレスバス１１
０，１１１に供給されるアドレスは最小単位がバイトア
ドレスを規定する。

【００３０】前記ＣＰＵ１０１は、特に制限されない
が、算術論理演算器などを有する整数ユニット１２０と
共に積和演算装置などを有するＤＳＰユニット１２１を
備える。ＤＳＰユニット１２１にはＤＳＰレジスタ１２
２が割り当てられ、整数ユニット１２０には汎用レジス
タ１２３が割り当てられる。その他にＣＰＵ１０１には
制御レジスタ１２４が設けられている。ＣＰＵ１０１に
おける命令フェッチ及び命令デコードなどの命令制御は
命令制御部１２５が行なう。また、演算に必要なデータ
フェッチは命令制御部１２５から出力される命令デコー
ド信号や制御信号に基づいてデータ制御部１２６が行な
う。ＣＰＵ１０１はバスステートコントローラ１０５を
介して図示を省略する外部メモリなどから命令をフェッ
チし、その命令を命令制御部１２５の命令デコーダにて
解読することにより、整数ユニット１２０やＤＳＰユニ
ット１２１を用いて当該命令に応じたデータ処理を行
う。

【００３１】前記バスステートコントローラ１０５は、
ＣＰＵ１０１によるアクセス対象回路（アクセス対象と
されるアドレスエリア）に応じて、アクセスデータサイ
ズ、アクセスタイム、ウェイトステートの挿入制御など
を行なって、外部バスサイクルを制御する。

【００３２】図２には前記記憶装置１０３，１０４の一
例が示される。前記記憶装置１０３，１０４は、夫々メ
モリ１０３Ｍ，１０４Ｍとデコーダ１０３Ｄ，１０４Ｄ
とを有し、ＤＳＰユニット１２１による積和演算のため
のデータメモリとして利用される。記憶装置１０３，１
０４のメモリ１０３Ｍ，１０４Ｍは夫々１６ビットのデ
ータ出力端子を有する。データバス１１２の下位１６ビ
ット（下位２バイト）Ｄ１５〜Ｄ０は第１の記憶装置１
０３のメモリ１０３Ｍに、データバス１１２の上位１６
ビット（上位２バイト）Ｄ３１〜Ｄ１６は第２の記憶装
置１０４のメモリ１０４Ｍに接続される。この例では、
メモリ１０３Ｍ，１０４Ｍは、同一の構成を有し、例え
ば、公知のＳＲＡＭ（Static Random Access Memory：
スタティック・ランダム・アクセス・メモリ）によって
構成される。リード・ライト信号Ｒ／ＷはＣＰＵ１０１
からコントロールバス１１３を介して第１及び第２の記
憶装置１０３，１０４に共通に供給される。デコーダ１
０３Ｄは、第１のアドレスバス１１０上のアドレスビッ
トＡ１を入力し、Ａ１＝０のとき、メモリ１０３Ｍのメ
モリイネーブル信号ＭＥ１をイネーブル（活性）レベル
にする。メモリ１０３Ｍはメモリイネーブル信号ＭＥ１
がイネーブルレベルにされることによって動作可能にな
る。また、デコーダ１０４Ｄは、第２のアドレスバス１
１０上のアドレスビットＡ１を入力し、Ａ１＝１のと
き、メモリ１０４Ｍのメモリイネーブル信号ＭＥ２をイ
ネーブル（活性）レベルにする。メモリ１０４Ｍはメモ
リイネーブル信号ＭＥ２がイネーブルレベルにされるこ
とによって動作可能になる。メモリ１０３Ｍはアドレス
入力端子にバス１１０上のＡｎ〜Ａ２を入力し、それを
デコードしてワード単位のアドレシング動作を行う。メ
モリ１０４Ｍはアドレス入力端子にバス１１１上のＡｎ
〜Ａ２を入力し、それをデコードしてワード単位のアド
レシング動作を行う。

【００３３】前記オフセット調整回路１０２は、第１の
アドレスバス１１０からアドレス信号を入力し、データ
バス１１２からオフセットアドレス（以下単にオフセッ
ト値とも記す）が供給され、コントロールバス１１３を
介してリード・ライト信号Ｒ／Ｗが供給される。そし
て、オフセット調整回路１０２は第２のアドレスバス１
１１にオフセットアドレスが加算されたアドレス信号を
出力可能にする。第２のアドレスバス１１１に出力され
たアドレス信号は第２の記憶装置１０４のアドレス入力
端子に与えられる。

【００３４】前記オフセット調整装置１０２は、オフセ
ットアドレスが書き換え可能に設定されるオフセットレ
ジスタ２０１と、前記オフセットレジスタ２０１の設定
値と前記第１のアドレスバス１１０からのアクセスアド
レスとを加算する加算器２０２と、前記加算器２０２の
出力又は前記第１のアドレスバス１１０を選択して出力
に伝達するセレクタ２０３と、オフセットコントローラ
２０４とを有する。オフセットコントローラ２０４は、
第１のアドレスバス１１０よりアドレス信号を入力する
と共にコントロールバス１１３からリード・ライト信号
Ｒ／Ｗを入力し、リードアクセスに応答して前記セレク
タ２０３に加算器２０２の出力を選択させ、ライトアク
セスに応答して前記第１のアドレスバス１１０を選択さ
せる選択制御論理を有する。更に、オフセットコントロ
ーラ２０４は、アドレスバス１１０からのアドレスをデ
コードし、オフセットレジスタ２０１に割当てられたア
ドレス信号を検出すると、そのときのライトアクセスに
応答してデータバス上のオフセットアドレスをオフセッ
トレジスタ２０１に書き込み制御する。

【００３５】次に、前記マイクロプロセッサ１００を用
いてＦＩＲフィルタの畳み込み演算を行う場合について
図４を参照しながら説明する。図４に示されるＸ，Ｙ，
ＺなどはＣＰＵ１０１のアドレス空間における絶対的な
アドレスを意味する。

【００３６】前記数１において、時刻Ｔ＝ｉの時の入力
データをｉｎ[ｉ]、出力データをｏｕｔ[ｉ]とする。ま
た、フィルタ係数をα[ｋ](０≦ｋ≦ｎ,ｎは０以上の整
数)とする。nはフィルタのタップ数である。

【００３７】まず初めに、係数列αを記憶装置１０３に
配置し、入力データ列ｉｎを記憶装置１０４に配置す
る。演算結果ｏｕｔのデータ列は記憶装置１０４に記憶
領域を確保する。また、各データ列の配置順序はｉｎお
よびｏｕｔは昇順に配置し、αは降順に配置する。ここ
で、時刻Ｔ＝０の時の演算対象となる入力データ列は、
数１によればｉｎ[−ｎ]、ｉｎ[−ｎ＋１]、…、ｉｎ
[−１]、ｉｎ[０]となる。ｉｎ[０]を除く入力データ列
ｉｎ[−ｎ]、ｉｎ[−ｎ＋１]、…、ｉｎ[−ｎ]は、時刻
Ｔ＝０の時のフィルタ状態を意味し、それには何等かの
初期値が設定されることになる。

【００３８】次に、係数列αの先頭アドレスＸ、即ちα
[ｎ]の示すアドレスと入力データ列ｉｎの先頭アドレス
Ｙ、即ちｉｎ[−ｎ]の示すアドレスの差分（Ｘ−Ｙ）を
オフセット値の初期値とし、オフセット調整装置１０２
のオフセットレジスタ２０６に保持する。出力データ列
ｏｕｔの先頭アドレスをＺとする。時刻Ｔ＝０の時の出
力データｏｕｔ[０]は数２の式で表される。

【００３９】

【数２】ｏｕｔ[０]=α[ｎ]・ｉｎ[−ｎ]＋α[ｎ−１]
・ｉｎ[−ｎ＋１]＋… ＋α[１]・ｉｎ[１]＋α[０]・
ｉｎ[０］

【００４０】中央処理装置１０１は係数列αの先頭アド
レスＸをアドレス信号として送出する。記憶装置１０３
はアドレス信号を受け取り、対応するデータα［ｎ]を
データ信号の下位側を用いて中央処理装置１０１に送出
する。オフセット調整装置１０２はアドレス信号を受け
取り、予めオフセットレジスタ２０１に保持されたオフ
セット値（Ｘ−Ｙ）とアドレス信号を加算器２０２を用
いて加算し、結果Ｙ（即ち、Ｘ−Ｙ＋Ｘ）をオフセット
付きアドレス信号として記憶装置１０４に送出する。記
憶装置１０４はオフセット付きアドレス信号に対応する
データｉｎ[−ｎ]をデータ信号の上位側を用いて中央処
理装置１０１に送出する。

【００４１】この結果、中央処理装置１０１はα[ｎ]と
ｉｎ[−ｎ]を同時に得ることができ、数２によれば、右
辺の第１項のα[ｎ]・ｉｎ[−ｎ]の演算に必要なデータ
を中央処理装置１０１が確保したことになる。中央処理
装置１０１が２つのデータを用いて積和演算する実施例
については後述する。

【００４２】次に、中央処理装置１０１はα[ｎ−１]に
対応するアドレスＸ＋４をアドレス信号として送出す
る。アドレスＸ＋４は中央処理装置１０１が直前に使用
したアドレスＸを＋４だけインクリメントすることで容
易に求められる。

【００４３】記憶装置１０３はアドレス信号を受け取
り、対応するデータα[ｎ−１]をデータ信号の下位側を
用いて中央処理装置１０１に送出する。オフセット調整
装置１０２はアドレス信号を受け取り、予めオフセット
レジスタ２０１に保持されたオフセット値（Ｘ−Ｙ）と
アドレス信号を加算器２０２を用いて加算し、結果Ｙ＋
４（即ち、Ｘ−Ｙ＋Ｘ＋４）をオフセット付きアドレス
信号として記憶装置１０４に送出する。記憶装置１０４
はオフセット付きアドレス信号に対応するデータｉｎ
[−ｎ＋１]をデータ信号の上位側を用いて中央処理装置
１０１に送出する。この結果、中央処理装置１０１はα
[ｎ−１]とｉｎ[−ｎ＋１]を同時に得ることができ、数
２によれば、右辺の第２項のα[ｎ−１]・ｉｎ[−ｎ＋
１]の演算に必要なデータを中央処理装置１０１が確保
したことになる。同様な手順で数２の右辺の全ての項を
中央処理装置１０１が係数列αのアドレスをインクリメ
ントすることにより、各項の対になった２つデータを同
時に得ることが可能である。この処理過程において、オ
フセット調整装置１０２のオフセットレジスタ２０６に
保持したオフセット値（Ｘ−Ｙ）は同一の値を使用す
る。

【００４４】最終的に得られた結果ｏｕｔ[０]をデータ
列ｏｕｔの先頭アドレスＺに格納する。格納手段とし
て、中央処理装置１０１はデータ列ｏｕｔの先頭アドレ
スＺをアドレス信号として送出する。演算結果ｏｕｔの
データ列は記憶装置１０４に確保された記憶領域に格納
されることになり、この時はライト動作であるから、オ
フセット調整装置１０２のセレクタ２０３がアドレスバ
ス１１０を選択してアドレスＺをアドレスバス１１１に
伝達する。アドレスＺは第２の記憶装置１０４に割当て
られたアドレスであるから、当該記憶装置１０４が動作
可能にされ、演算結果ｏｕｔ[０]がアドレスＺにストア
される。このように、ライト動作では、オフセット調整
装置１０２によるアドレスオフセット加算機能が実質的
に無効にされ、ＣＰＵ１０１のアクセスアドレスで指定
された記憶装置１０４の記憶エリアに直接データをスト
アすることができる。以上の動作手順により、時刻Ｔ＝
０の時のＦＩＲフィルタの畳み込み演算が完了する。

【００４５】次に時刻Ｔ＝１の時の出力データｏｕｔ
[１]は数３の式で表される。

【００４６】

【数３】ｏｕｔ[１]=α[ｎ]・ｉｎ[−ｎ＋１]＋α[ｎ−
１]・ｉｎ[−ｎ＋２]＋… ＋α[１]・ｉｎ[２]＋α[０]
・ｉｎ[１]

【００４７】この時のオフセット値は（ｘ−Ｙ＋４）と
なり、ｏｕｔ[１]の格納アドレスはＺ＋４となる。演算
手順については、時刻Ｔ＝０の時と同様であり、数３の
右辺の第１項から順次演算する。

【００４８】一般的に、係数列αの先頭アドレスをＸ、
入力データ列ｉｎの先頭アドレスをＹ、出力データ列ｏ
ｕｔの先頭アドレスをＺとすると、時刻Ｔ＝ｉの時のオ
フセット値はＸ＋Ｙ＋４ｉとなり演算結果ｏｕｔ[ｉ]の
格納アドレスはＺ＋４ｉとなる。このように、時刻Ｔが
刻々変化するとき、時刻の変化に伴う演算に必要なアド
レスの変更は上記オフセット値および格納アドレスのみ
となり、オーバーヘッドなく処理を行うことが可能であ
る。

【００４９】以上のように、ＦＩＲフィルタの畳み込み
演算に本発明を適応することにより、積和演算に必要な
乗数（係数α）、被乗数（入力データｉｎ）を同時に中
央処理装置１０１に取り込むことができ、メモリアクセ
ス処理の回数を半減し、パイプライン処理の乱れを低減
することが可能である。

【００５０】次に図３を用いてＤＳＰユニット１２１の
積和演算装置の一例について説明する。ここでは前述の
図１及び図２を用いて説明したように、１つのアドレス
信号に対して２つの異なるデータが同時（同時刻）にデ
ータバス１１２の上位側、下位側にそれぞれ現れるもの
とする。

【００５１】図３において、３０１で示されるものは乗
算結果を累積加算する加算器、３０２は乗算器、３０３
はアドレスのインクリメント処理またはディクリメント
処理を行うアドレス加算器、３０４は乗数を格納するレ
ジスタ、３０５は被乗数を格納するレジスタ、３０６は
乗算結果を格納するレジスタ、３０７は加算器３０１の
結果を格納するレジスタ、３０８は直前のアドレスを格
納するレジスタである。

【００５２】各レジスタの最上位ビットを符号ビットS
とし、データは２の補数表示とする。また、データ信
号、レジスタ３０６、レジスタ３０７およびレジスタ３
０８のビット長を３２ビットとし、レジスタ３０４およ
びレジスタ３０５のビット長を１６ビットとする。本発
明によれば、２つの異なるデータが複数本のデータバス
１１２を二分した上位側、下位側にそれぞれ現れる。そ
こで、レジスタ３０４をデータ信号の下位側１６ビット
と接続し、レジスタ３０５をデータ信号の上位側１６ビ
ットと接続する。これにより２つの異なるデータを同時
に格納し、後段の積和演算処理に必要な乗数、被乗数を
得たことになる。

【００５３】次に図３の回路の動作を前述のＦＩＲフィ
ルタの畳み込み演算に適応し説明する。係数列αの先頭
アドレスをＸ、入力データ列ｉｎの先頭アドレスをＹ、
出力データ列ｏｕｔの先頭アドレスをＺとし、配置場
所、配置順序は前述の図１、図２を用いて説明した例に
従うものとする。便宜上、図３のレジスタ３０４をＸ
０、レジスタ３０５をＹ０、レジスタ３０６をＭ０、レ
ジスタ３０７をＡ０、レジスタ３０８をＲ０と記述す
る。時刻Ｔ＝ｉにおける積和演算処理の動作を下記に示
す。

【００５４】〔１〕オフセット調整装置１０２のオフセ
ットレジスタ２０１にオフセット値（Ｘ−Ｙ＋４ｉ）を
設定する。〔２〕Ａ０を初期化する。〔３〕Ｒ０の値を設定し、Ｒ０＝Ｘとする。〔４〕Ｒ０の値をアドレス信号に出力し、各記憶装置よ
り所望のデータを得る。この時、α[ｎ]がデータ信号の
下位側にｉｎ[−ｎ＋ｉ]がデータ信号の上位側に出力さ
れる。〔５〕Ｘ０にデータ信号の下位側データ、即ちα[ｎ]を
格納し、Ｙ０にデータ信号の上位側データ、即ちｉｎ
[−ｎ＋ｉ]を格納する。〔６〕Ｘ０とＹ０を乗算しＭ０に格納する。〔７〕Ａ０とＭ０を加算しＡ０に格納する。〔８〕Ｒ０の値をインクリメントする。上記〔４〕から
〔７〕までの処理をｎ＋１回繰り返す。

〔９〕Ｒ０の値を設定し、Ｒ０＝Ｚとする。〔１０〕Ｒ０の値をアドレス信号に出力し、Ａ０の値を
記憶装置に格納する。このＡ０の値が時刻Ｔ＝ｉの時の
出力結果ｏｕｔ[ｉ]に相当する。

【００５５】以上の動作により、時刻Ｔ＝ｉの時のフィ
ルタ処理が完了する。ここで、上記〔４〕から〔５〕ま
での動作と上記〔６〕から〔８〕までの動作は並列に実
行することができる。

【００５６】従来、乗数、被乗数の２つのデータの読み
出しにはアドレスのインクリメント処理やディクリメン
ト処理用の加算器やレジスタがそれぞれのデータに対し
て必要になる。しかしながら、本発明の一実施例を示す
積和演算回路図では予めオフセット値を設定することに
より、上記２つのデータの片方のアドレスを操作するだ
げで、同時に乗数と被乗数の２つのデータを乗算器に読
み込むことが可能である。これにより、連続した積和演
算処理を高速に実現することができる。

【００５７】図８は図１のマイクロプロセッサを用いて
実現したパイプライン処理の一例を示したものである。
命令１から命令７までの各命令は積和演算命令とし、命
令の実行処理（Ｅ）は単一サンプリング時間内で完了す
るものとする。また、命令のフェッチ処理（Ｆ）は従来
の技術である命令長の縮小化を適応し、２回に１回の割
合で発生するものとする。このとき、本発明を適応する
ことにより、各命令毎にメモリアクセス処理（Ｍ）回数
が１回で済むことから、図７に示す従来のパイプライン
処理に比べて６０％の高速化に成功している。

【００５８】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００５９】例えば、以上の説明では、本発明をＦＩＲ
フィルタの畳み込み演算に適用した場合について説明し
たが、本発明は、相関処理や並び換え処理など少なくと
も２つ以上のデータ列を必要とする他の演算にも適用で
きる。また、記憶装置は２個に限定されない。３個以上
のデータを並列演算する必要性がある場合には３個以上
の記憶装置を用いる。例えば３個の記憶装置を用いる場
合、ＣＰＵのアクセスアドレスに対して、第１のオフセ
ットアドレスを加算したアドレスと、第２のオフセット
アドレスを加算したアドレスとを用意し、ＣＰＵのアク
セスアドレス、第１の加算アドレス、及び第２の加算ア
ドレスを用いて３個の記憶装置から３種類のデータを並
列的にリードアクセスすることができる。

【００６０】また、本発明は中央処理装置などのシステ
ムロジックと大容量記憶装置とを１つのチップに集積し
た大規模ＬＳＩにも適用することができる。その場合
に、チップ内のバス幅も増加傾向にあり、ここに本発明
を適用しても、データ転送効率並びにデータ処理効率の
向上に資することができる。

【００６１】また、マイクロプロセッサが保有する内部
回路モジュールは図１に限定されず、所要の機能に応じ
て、キャッシュメモリ、ダイレクト・メモリ・アクセス
・コントローラ等を適宜追加してもよい。

【００６２】また、メモリイネーブル信号はＣＰＵが直
接出力してもよい。また、本発明に係るデータ処理装置
はマルチチップで構成してもよい。例えば図１０に例示
されるように、ＣＰＵを含むマイクロプロセッサ１４０
及び記憶装置１０３，１０４を夫々別々のチップとして
用意し、それらをプリントサーキット基板のような回路
基板に実装し、オフセット調整装置１０２をＴＴＬ回路
で実装基板状に形成する。図１０においてオフセット調
整装置１０２はマイクロプロセッサ１４０に内蔵しな
い。内蔵すると、マイクロプロセッサのアドレス出力端
子が倍増するからである。

【００６３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００６４】すなわち、格納アドレスエリアが逐次変化
される複数の被乗数データと格納アドレスエリアが一定
の複数の乗数データとを順番に同一アクセスサイクルで
メモリから一緒に読み出すことができ、しかも、乗数デ
ータと被乗数データとを個別的に書換えることができ
る。

【００６５】更に、積和演算処理のための乗数データと
被乗数データとの読み出しによるパイプライン処理の乱
れを低減できると共に、サンプリング時刻毎の被乗数デ
ータの書き込み動作を乗数データの配置アドレスとは無
関係に行なうことができ、高速な積和演算を実現するこ
とができる。

【図面の簡単な説明】

【図１】本発明に係るデータ処理装置の一例であるマイ
クロプロセッサのブロック図である。

【図２】オフセット調整装置の一例を示すブロック図で
ある。

【図３】ＤＳＰユニットの積和演算装置の一例を示すブ
ロック図である。

【図４】乗数及び被乗数を格納した第１及び第２の記憶
装置のアドレスマップの一例を示す説明図である。

【図５】一つの記憶装置の一例を示すブロック図であ
る。

【図６】パイプライン処理の一例を示したタイミング図
である。

【図７】２つのデータのメモリアクセス処理が必要な場
合のパイプライン処理の様子を示すタイミング図であ
る。

【図８】図１のマイクロプロセッサを用いて実現したパ
イプライン処理の一例を示すタイミング図である。

【図９】ＦＩＲフィルタを機能的に説明するためのブロ
ック図である。

【図１０】マルチチップで構成したデータ処理システム
の一例を示すブロック図である。

【符号の説明】

１００マイクロプロセッサ１０１中央処理装置１０２オフセット調整装置１０３第１の記憶装置１０４第２の記憶装置１２１ＤＳＰユニット２０１オフセットレジスタ２０２加算器２０３セレクタ２０４オフセットコントローラ３０１加算器３０２乗算器３０３アドレス加算器３０４乗数格納レジスタ３０５被乗数格納レジスタ

フロントページの続き (72)発明者石川敦義東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業本部内 (72)発明者提坂康博東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業本部内 (72)発明者井上光義東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者片桐雅視山形県米沢市大字花沢字八木橋東３の3274 日立米沢電子株式会社内Ｆターム(参考） 5B060 CA12 CA14

Claims

【特許請求の範囲】

【請求項１】中央処理装置と、前記中央処理装置によ
ってリード・ライトアクセス可能な複数個の記憶装置
と、オフセットアドレスが書き換え可能に設定され前記
中央処理装置による前記記憶装置に対するリードアクセ
スに応答して中央処理装置によるアクセスアドレスに代
え当該アクセスアドレスに前記オフセットアドレスを加
算したアドレスを出力するオフセット調整装置と、前記
複数個の記憶装置のデータ入出力端子を前記中央処理装
置に個別に接続する双方向データバスと、前記中央処理
装置によるアクセスアドレスを前記複数個の記憶装置の
内の一部の所定の記憶装置と前記オフセット調整装置に
供給する第１のアドレスバスと、前記オフセット調整装
置から出力されるアドレスを前記一部の所定の記憶装置
以外の残りの記憶装置に供給する第２のアドレスバス
と、を含んで成るものであることを特徴とするデータ処
理装置。
【請求項２】前記複数個の記憶装置は２個であり、前
記オフセット調整装置は、オフセットアドレスが書き換
え可能に設定されるオフセットレジスタと、前記オフセ
ットレジスタの設定値と前記中央処理装置からのアクセ
スアドレスとを加算する加算器と、前記加算器の出力又
は前記第１のアドレスバスを選択して出力するセレクタ
と、前記記憶装置に対するリードアクセスに応答して前
記セレクタに加算器の出力を選択させ、前記記憶装置に
対するライトアクセスに応答して前記第１のアドレスバ
スを選択させるコントローラとを有して成るものである
ことを特徴とする請求項１記載のデータ処理装置。
【請求項３】前記２個の記憶装置から並列的に読み出
されたデータを並列に入力する積和演算装置を含んで成
るものであることを特徴とする請求項２記載のデータ処
理装置。
【請求項４】１個の半導体チップに形成され、前記デ
ータバス及び前記第１のアドレスバスに接続され外部バ
スサイクルを起動可能なバスステートコントローラを更
に含み、前記データバスは命令情報とデータ情報の双方
の伝達に共用されるマイクロプロセッサとされて成るも
のであることを特徴とする請求項３記載のデータ処理装
置。