JP2000092066A

JP2000092066A - Ａｔｍセル組立・分解装置

Info

Publication number: JP2000092066A
Application number: JP25364898A
Authority: JP
Inventors: Tomoshi Katayanagi; 智志片▲柳▼
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-09-08
Filing date: 1998-09-08
Publication date: 2000-03-31
Anticipated expiration: 2018-09-08
Also published as: JP3186707B2

Abstract

(57)【要約】【課題】複数セル分のペイロードを１回のＤＭＡサイ
クルでホストメモリに転送することにより、ホストバス
上の転送効率を向上させる。【解決手段】セル受信・分解部６は、受信したセルを
分解し、該分解により得られたペイロードをＶＣ毎に受
信ペイロードバッファ１３に蓄積し、所定の転送コマン
ド発行条件が満たされた時に、蓄積されたペイロードを
ＤＭＡ転送させるためのＤＭＡコマンドを作成し、ＤＭ
Ａコマンドをキューとして第２のＦＩＦＯバッファに蓄
積する。ホストバスインターフェイス部８は、ＤＭＡコ
マンドＦＩＦＯ１６に蓄積されたＤＭＡコマンドを順次
読み出し、当該読み出されたＤＭＡコマンドに従って受
信ペイロードバッファ１３内に蓄積されたペイロードを
ホストバス４に対してＤＭＡ転送する。転送コマンドを
強制的に発行するモードも用意されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＡＴＭ（Asynchro
nous Transfer Mode）網に接続されたＡＴＭ端末上に配
置されるＡＴＭセル組立・分解装置に関し、特に、その
受信機能として、物理層デバイスから送り込まれる受信
ＡＴＭセルを、ヘッダとペイロードとに分解し、さら
に、複数のペイロードから仮想チャンネル（以下、「Ｖ
Ｃ（VirtualChannel ）」と略称する）毎に受信パケッ
トを構成して、上位アプリケーションに受け渡しするＡ
ＴＭセル組立・分解装置に関する。

【０００２】

【従来の技術】図１２は、従来のＡＴＭセル組立・分解
装置の構成を示すブロック図である。図１２に示すよう
に、ＡＴＭセル組立・分解装置８１は、ＡＴＭネットワ
ークに対してフレームデータの送受信を行う物理層デバ
イス８５と接続されている。また、一方では、ホストバ
ス８４を介して、上位アプリケーションを動作させるホ
ストＣＰＵ８２、及び、送受信パケット等を格納してお
くホストメモリ８３と接続されている。ホストＣＰＵ８
２は、ホストメモリ８３の管理や、ＡＴＭセル組立・分
解装置８１に対する命令発行等も行う。

【０００３】ＡＴＭセル組立・分解装置８１は、その内
部構成として、セルの受信、セル分解を行うセル受信・
分解部８６と、送信セルのセル組立、送信を行うセル組
立・送信部８７とを備え、さらに物理層デバイス８５に
対してＡＴＭセルの送受信を行う物理層デバイスインタ
ーフェイス部８９、及び、ホストバス８４を介して接続
されたホストＣＰＵ８２、ホストメモリ８３に対してデ
ータ転送を行うホストバスインターフェイス部８８を備
えている。

【０００４】セル受信・分解部８６は、物理層デバイス
インターフェイス部８９から送られた受信セルのフィル
タリングや、セル分解を行い、分解されたペイロードを
ホストメモリ８３にＤＭＡ転送するようホストバスイン
ターフェイス部８８に命令するセル受信・分解制御部８
０と、受信制御の際、ＤＭＡ転送先等必要となる情報
（受信パラメータ）を格納しておく受信パラメータ格納
部９１と、分解されたペイロードをホストメモリ３にＤ
ＭＡ転送するまで一時的に格納しておく、受信ＦＩＦＯ
９０１とを備えている。

【０００５】物理層デバイスインターフェイス部８９に
より受信された受信セルは、セル受信・分解制御部８０
でチャンネル識別子ＶＰＩ／ＶＣＩによってフィルタリ
ングされた後、５バイトのヘッダと４８バイトのペイロ
ードとに分解される。上記分解されたペイロードは、ホ
ストメモリ８３にＤＭＡ転送されるまで受信ＦＩＦＯ９
０１に一時的に格納される。

【０００６】セル受信・分解制御部８０は、受信パラメ
ータ格納部９１に格納されたＤＭＡ転送先アドレスを参
照し、受信ＦＩＦＯ９０１に一時的に格納されたペイロ
ードをホストメモリ８３にＤＭＡ転送するよう、ホスト
バスインターフェイス部８８に要求する。受信ＦＩＦＯ
９０１に格納されたペイロードは、格納順に順次ＤＭＡ
転送され、ホストメモリ８３内でＶＣ毎にパケットとし
て再構築される。

【０００７】ここで、ホストメモリ８３は、パケットを
ＶＣ毎に格納するため、ＶＣ毎に領域が確保されてお
り、異なるＶＣのペイロードを連続したアドレス領域に
転送することはできない。ＤＭＡ転送は通常、１回のＤ
ＭＡ転送サイクル当たり、１セル分のペイロードの割合
で行われる。これは、受信ＦＩＦＯ９０１へ格納されて
いる或るペイロードと、その次に格納されたペイロード
の属するＶＣが異なる場合、それら２つのペイロードが
転送されるべきホストメモリ８３上の格納アドレスが連
続する事は稀であるため、１回のＤＭＡ転送サイクルで
バースト転送（アドレスを１回出力し、その後データの
みを出し続けて転送するＤＭＡ転送形式）ができないた
めである。

【０００８】同一ＶＣのセルが複数個分、連続して受信
ＦＩＦＯ９０１に格納され、それらの転送先がホストメ
モリ８３内の連続したアドレス空間である場合には、１
回のＤＭＡ転送サイクルで、例えば、５セル分まとめて
転送することもある。本発明分野に属する技術を過去の
特許出願から遡及調査すると、まず、特開平６−２７６
２０９号公報には、ライン入力されたセルをＶＣ毎に構
成したＦＩＦＯ制御のバッファに格納する手段と、過去
の出力状況等から判断して、上記入力されたセル毎に出
力可能な時刻を判別する手段と、上記判定された時刻の
タイミングで、該当セルを出力する手段とを有する技術
が開示されている。

【０００９】また、特開平７−９９４９４号公報には、
到着したセルをＶＣ毎にバッファに蓄積する手段と、所
定のセル数のカウントを契機として、上記蓄積されたセ
ルをＶＰ（Virtual Path）毎に蓄積する手段と、上記Ｖ
Ｐ毎に蓄積されたセルをＶＰ毎に設定されているタイム
スロットの間隔で伝送路に出力する手段とを有する技術
が開示されている。

【００１０】さらに、特開平１０−３２５９１号公報に
は、到着したセルをＶＣ毎にバッファに蓄積する手段
と、所定のセル間隔で送出要求を生成し、その時のセル
時刻を時計から読み取ってＦＩＦＯ制御の要求キューに
蓄積する手段と、上記要求キューの時刻情報と上記バッ
ファの蓄積状況に応じて、次のセル時刻に送出するＶＣ
を決定する手段とを有する技術が開示されている。

【００１１】

【発明が解決しようとする課題】ところで、上記した従
来のＡＴＭセル組立・分解装置では、ホストバス４上の
転送効率が良くないという欠点を有している。

【００１２】その理由は、従来においては、ＡＴＭセル
組立・分解装置内で受信ペイロードを一時格納する手段
として、受信ＦＩＦＯ９０１としてＦＩＦＯ（先入れ先
出し）制御のバッファを用いていたためである。ちなみ
に、ＦＩＦＯ制御とは、データを到着順に格納し、かつ
上記格納された順に読み出すことである。

【００１３】このため、一時格納された受信セルのペイ
ロードは、受信ＦＩＦＯ９０１への格納順、すなわち、
受信された順番でしか、読み出すことができない。

【００１４】一方、ペイロードのＤＭＡ転送先であるホ
ストメモリ８３内の領域は、ＶＣ毎に領域が確保されて
おり、異なるＶＣのペイロードを連続したアドレス領域
に転送することはできない。

【００１５】また、一般にＤＭＡ転送は、一度のＤＭＡ
サイクルでは連続したアドレス領域にしか、データを転
送できない。

【００１６】ところが、一般に、ＡＴＭセル組立・分解
装置においては、必ずしも１つのＶＣのセルが連続して
受信されるとは限らず、複数のＶＣのセルが、バラバラ
に受信されると考える方が適切である。

【００１７】このため、受信ペイロードの読み出しは、
毎回ＶＣが変わると考える方が適切であり、ＤＭＡ転送
先のアドレスも連続することはないと考えられる。

【００１８】従って、偶然に同一ＶＣのセルが複数個連
続して受信された場合を除いて、一般に、一度のＤＭＡ
サイクルで複数セル分のペイロードをＤＭＡ転送するこ
とは不可能である。

【００１９】このため、従来例においては、１セル分の
ペイロード毎にＤＭＡ転送を行う必要があり、それ故、
該転送の都度、ＤＭＡサイクルの開始に伴うオーバーヘ
ッドが生じ、ホストバス４上の転送効率が悪くしてい
た。

【００２０】以下では、上記の事情を、ホストバス８４
として、よく知られた“ＰＣＩバスインターフェイス”
の３２ビットバス（以下、「ＰＣＩ」と略記する）を用
いた場合を例にとって説明する。

【００２１】文献、“ＰＣＩＬＯＣＡＬＢＵＳＳ
ＰＥＣＩＦＩＣＡＴＩＯＮＲＥＶＩＳＩＯＮ２．１
（ＰＣＩＳＩＧ刊）”に依ると、本明細書で言うＤＭ
Ａ転送とはＰＣＩのメモリ・ライト動作に相当する。

【００２２】図１３は、もっとも典型的なＰＣＩのメモ
リ・ライト動作を示すタイミング図である。ＤＭＡ転送
をする際、マスタ（従来のＡＴＭセル組立・分解装置）
は、時刻Ｔ１でＲＥＱ＃信号をＬＯＷにして、バスの使
用権を要求する。バスの使用権はＰＣＩバスシステム上
のアービタと呼ばれる装置が時刻Ｔ２でＧＮＴ＃信号を
ＬＯＷにすることによって与えられる。これを受けて、
マスタは、時刻Ｔ３でＦＲＡＭＥ＃をＬＯＷにしてＤＭ
Ａ転送を開始する。この時刻Ｔ１から時刻Ｔ３の間は、
バス使用権を獲得するための期間であり、最低２クロッ
ク分の時間を要する。

【００２３】マスタは、ＦＲＡＭＥ＃をＬＯＷにすると
同時に、ＤＭＡ転送先のアドレスを１クロック分時出力
する。この時刻Ｔ３から時刻Ｔ４の間は、“アドレスフ
ェーズ”と呼ばれる期間である。

【００２４】マスタは、アドレスフェーズに続き、３２
ビットデータを１クロック当たり、１ワード（４バイ
ト）ずつ転送してゆき、時刻Ｔ５において、すべてのデ
ータの出力を終了し、ＤＭＡ転送が終了する。

【００２５】このデータが出力されている時刻Ｔ４から
時刻Ｔ５の期間は、“データフェーズ”と呼ばれ、４８
バイトのペイロードデータを転送する場合、１２クロッ
ク分の時間を要する。上記に説明した通り、１セル分の
ペイロードをＤＭＡ転送するには最低１５クロック必要
である。この時刻Ｔ１から時刻Ｔ５までのＤＭＡサイク
ルのうち、時刻Ｔ１から時刻Ｔ４までのバス使用権獲得
とアドレスフェーズが、データ転送量に依存しない、１
回のＤＭＡサイクルに１回必要なオーバーヘッドであ
り、ここに３クロックを要している。すなわち、ペイロ
ードを１セル分ＤＭＡ転送する度に、３クロックを無駄
にしている。

【００２６】従来において、５セル分のペイロードをＤ
ＭＡ転送しようとすると、５回のＤＭＡサイクルが必要
で、ＤＭＡ転送に掛かる時間は、（オーバーヘッド＋データフェイズ）×５＝（３＋１
２）×５＝７５となり、全部で７５クロック分の時間が必要である。こ
の５セル分のペイロードを１回のＤＭＡサイクルで転送
できれば、（オーバーヘッド＋データフェイズ）×１＝（３＋６
０）×１＝６３となり、４回分のオーバーヘッドを削減して、６３クロ
ック分の時間でＤＭＡ転送ができることになる。

【００２７】さらには、上記オーバーヘッドのうち、バ
ス使用権を獲得するための期間（時刻Ｔ１から時刻Ｔ３
の間）は、ＡＴＭセル組立・分解装置以外（例えばホス
トＣＰＵ２）がホストバス３を使用中であった場合、す
ぐにはバス使用権を獲得することができず、さらに長い
時間が必要となる可能性を有する。従って、上記オーバ
ーヘッドは、最低２クロックであっても、実際にはもっ
と長い時間になるのが一般的である。

【００２８】上記の事実により、従来技術では、１回の
ＤＭＡ転送サイクルで１セル分のペイロードしかホスト
メモリ３にＤＭＡ転送できないので、ホストバス４上の
転送効率が良くないという欠点を有することが理解され
る。本発明は、以上のような従来のＡＴＭセル組立・分
解装置における問題点に鑑みてなされたものであり、そ
の目的としては、複数セル分のペイロードを１回のＤＭ
Ａサイクルでホストメモリに転送することにより、ホス
トバス上の転送効率を向上させたＡＴＭセル組立・分解
装置を提供することにある。

【００２９】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明の第１の態様に係るＡＴＭセル組立・分解
装置は、ＡＴＭ網に接続されたＡＴＭ端末に配置され、
物理層デバイスインターフェイス部と、セル受信・分解
部と、ホストバスインターフェイス部と、セル組立・送
信部を備えたＡＴＭセル組立・分解装置において、前記
セル受信・分解部は、前記物理層デバイスインターフェ
イス部を介して受信したセルをヘッダとペイロードに分
解し、前記分解により得られたペイロードを仮想チャン
ネル毎に第１の先入れ先出しメモリに蓄積するペイロー
ド蓄積手段と、所定の転送コマンド発行条件が満たされ
た時に、前記蓄積されたペイロードをダイレクトメモリ
アクセス転送させるためのダイレクトメモリアクセスコ
マンドを作成するダイレクトメモリアクセスコマンド作
成手段と、前記ダイレクトメモリアクセスコマンドを第
２の先入れ先出しメモリに蓄積するダイレクトメモリア
クセスコマンド蓄積手段を有し、前記ホストバスイン
ターフェイス部は、前記第２の先入れ先出しメモリに蓄
積されたダイレクトメモリアクセスコマンドを順次読み
出し、当該読み出されたダイレクトメモリアクセスコマ
ンドに従って前記第１の先入れ先出しメモリ内に蓄積さ
れたペイロードを、前記バスホストインタフェース部に
接続されたバスを介して外部メモリにダイレクトメモリ
アクセス転送すること、を特徴とする。

【００３０】ここで、前記の所定の転送コマンド発行条
件として、（１）受信パケットの最終セルが受信され
た時、受信セル数に１を加算したセル数分のペイロード
のデータ容量が、所定のダイレクトメモリアクセス転送
先バッファ容量を超える時、（３）前記第１の先入れ
先出しメモリ内の格納ペイロードの格納セル数が、連続
して転送可能な所定の最大転送可能セル数に達した時、
のいずれか一つを指定することが可能である。

【００３１】また、前記第１の先入れ先出しメモリ内
に、該バッファ内の領域を仮想チャンネル毎に管理する
チェーンを設け、前記ペイロードを蓄積する仮想チャン
ネル毎の領域を、対応する仮想チャンネル毎の前記チェ
ーンにより論理的に結合することが可能である。

【００３２】また、前記第１の先入れ先出しメモリ内
に、空きブロックの領域を設置し、新たなペイロードの
格納に際しては、該空きブロックの領域からブロックを
切り出して当該新たなペイロードの格納領域として充当
し、格納されたペイロードのダイレクトメモリアクセス
転送が終了した時点では、当該格納されたペイロードが
占めていた領域を前記空きブロックの領域として解放す
ることが可能である。

【００３３】さらに、前記ダイレクトメモリアクセスコ
マンド作成手段は、ダイレクトメモリアクセスコマンド
を作成するために必要な情報として、少なくとも、この
受信ペイロードバッファに対し、セル受信・分解制御部
と、受信バッファ管理部が（１）ペイロードのダイレ
クトメモリアクセス転送先を示すダイレクトメモリアク
セス転送先アドレス、（２）ペイロードのダイレクト
メモリアクセス転送先における連続アドレス空間の残り
容量を示すダイレクトメモリアクセス転送先バッファ容
量、（３）一度のダイレクトメモリアクセス転送サイ
クルで転送させるペイロード数の上限に対応する最大連
続転送セル数、（４）第１の先入れ先出しメモリ内の
先頭格納アドレス、（５）第１の先入れ先出しメモリ
内の最終格納アドレス、（６）第１の先入れ先出しメ
モリ内に格納されたペイロードに対応するセルの個数、
の内の任意の項目を記憶しておく手段を有することが可
能である。

【００３４】上記の課題を解決するために、上記構成に
加えて、前記セル受信・分解部に、前記第２の先入れ先
出しメモリ内に蓄積されたダイレクトメモリアクセスコ
マンド全体に指定されたペイロード全体に対応したセル
全体のセル数を計数する手段を設け、該セル数が所定の
強制転送閾値より小さい時には、前記ダイレクトメモリ
アクセスコマンドを発行すること、を特徴とする前記Ａ
ＴＭセル組立・分解装置が提供される。

【００３５】本発明に係るＡＴＭセル組立・分解装置
は、従来のＡＴＭセル組立・分解装置においては、受信
したペイロードを、先入れ先出しメモリに一時格納し、
１セル分ずつ読み出してダイレクトメモリアクセス転送
していたので、この点を改良し、受信ペイロードの一時
格納領域として、仮想チャンネル毎に受信ペイロードを
格納・管理し、複数セル分のペイロードをまとめて読み
出せる“ペイロード一時記憶手段”を設け、複数セル分
のペイロードを、まとめて１回のダイレクトメモリアク
セスサイクルでホストメモリに転送する手段を採用する
ことにより、ホストバス上の転送効率を向上させてい
る。

【００３６】すなわち、上記の構成により本発明のＡＴ
Ｍセル組立・分解装置では、複数セル分のペイロード
を、１回のダイレクトメモリアクセスサイクルでホスト
バスに接続された外部メモリに転送するので、ＤＭＡ転
送に関わるオーバーヘッドを削減することができ、その
結果、ホストバス上の転送効率の向上が可能となる。

【００３７】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。（第１の実施の形態）図１は、本発明の第１の実施の形
態に係るＡＴＭセル組立・分解装置の構造を示すための
ブロック図である。

【００３８】図１を参照すると、ＡＴＭセル組立・分解
装置１は、従来のＡＴＭセル組立・分解装置と同様、Ａ
ＴＭネットワークに対してフレームデータの送受信を行
う物理層デバイス５と接続されている。また、一方で
は、ホストバス４を介して、上位アプリケーションを動
作させるホストＣＰＵ２、及び、送受信パケット等を格
納しておくホストメモリ３と接続されている。ホストＣ
ＰＵ２は、ホストメモリ３の管理や、ＡＴＭセル組立・
分解装置１に対する命令発行等も行う。

【００３９】ＡＴＭセル組立・分解装置１は、その内部
構成として、セルの受信とセルの分解を行うセル受信・
分解部６と、送信セルのセル組立、送信を行うセル組立
・送信部７とを備え、さらに物理層デバイス５に対して
ＡＴＭセルの送受信を行う物理層デバイスインターフェ
イス部９、及び、ホストバス４を介して接続されたホス
トＣＰＵ２、ホストメモリ３に対してデータ転送を行う
ホストバスインターフェイス部８を備えている。上記構
成までは、従来のＡＴＭセル組立・分解装置と同じであ
る。

【００４０】セル受信・分解部６は、従来のＡＴＭセル
組立・分解装置と同様に、物理層デバイスインターフェ
イス部９から送られた受信セルのフィルタリングや、セ
ル分解を行い、分解されたペイロードをホストメモリ３
にＤＭＡ転送するようホストバスインターフェイス部８
に命令するセル受信・分解制御部１０と、受信制御の
際、ＤＭＡ転送先等必要となる情報（受信パラメータ）
を格納しておく受信パラメータ格納部１１を備えてい
る。

【００４１】上記の構成に加えて、本発明の第１の実施
の形態におけるセル受信・分解部６は、分解されたペイ
ロードをホストメモリ３にＤＭＡ転送するまで一時的に
格納しておく手段として、ランダムアクセスメモリ（Ｒ
ＡＭ）を用いた受信ペイロードバッファ１３を備えてい
る。

【００４２】この受信ペイロードバッファ１３には、書
き込みと読み出しが独立して行える“デュアルポートＲ
ＡＭ”の使用が適している。受信ペイロードバッファ１
３として使用されているＲＡＭの領域は、１セル分のペ
イロードデータを格納し得る領域（以下、「ペイロード
格納ブロック」と称する）を最小単位として分割されて
いる。このペイロード格納ブロック同志を順次、論理的
につなぎ、ペイロード格納ブロックチェーンを構成する
ことにより、ペイロード格納ブロックチェーンをＦＩＦ
Ｏの方法で使用している。

【００４３】受信ペイロードバッファ１３内に一時的に
格納されている各受信セルのペイロードは、上記ペイロ
ード格納ブロックにそれぞれ格納され、仮想チャネル
（以下、「ＶＣ」と略記する）毎にペイロードデータチ
ェーンを構成することにより、受信ペイロードバッファ
１３内において、ＶＣ毎に受信セルのペイロードを格納
した複数のＦＩＦＯバッファが存在しているような構成
になっている。

【００４４】例えば、ＶＣ１からＶＣｎまでのｎ個のＶ
Ｃに対し、ペイロードデータを、受信ペイロードバッフ
ァ１３内に一時格納しているものとすると、図１に示す
ように受信ペイロードバッファ１３内には、ＶＣ１ペイ
ロードデータチェーン１４ａからＶＣｎペイロードデー
タチェーン１４ｚまでのｎ個のペイロード格納ブロック
チェーンが存在していて、それぞれのペイロード格納ブ
ロックチェーン内に、対応するＶＣ毎にペイロードが格
納されている。受信ペイロードバッファ１３のＲＡＭ内
で、ペイロードデータが格納されていないペイロード格
納ブロック（以下、「空きペイロード格納ブロック」と
称する）も論理的につながれ、空き格納ブロックチェー
ン１５を構成している。

【００４５】セル受信・分解部６は、上記した受信ペイ
ロードバッファ１３へのペイロードを格納するためのペ
イロード格納ブロックチェーンの管理を行う受信バッフ
ァ管理部１２も備えており、受信ペイロードバッファ１
３と受信バッファ管理部１２とを併せて、受信ペイロー
ドの一時記憶手段として用いる。

【００４６】図２は、本発明の第１の実施の形態に係る
受信ペイロードバッファ１３の構成を示すブロック図で
ある。図３は、受信ペイロードバッファ１３内に設置さ
れるペイロード格納ブロックの構成を示すブロック図で
ある。

【００４７】図２を参照すると、受信ペイロードバッフ
ァ１３内に、上記のＶＣ１ペイロードデータチェーン１
４ａ、及び、空き格納ブロックチェーン１５が設置され
ている。（他のＶＣのペイロード格納ブロックチェーン
については、ＶＣ１ペイロードデータチェーン１４ａと
同様の構成であるので、説明を省略する。）

【００４８】ＶＣ１ペイロードデータチェーン１４ａ内
に、３セル分のペイロードが格納されているものとする
と、ＶＣ１ペイロードデータチェーン１４ａ内には、Ｖ
Ｃ１ペイロード格納ブロック（１）２１ａと、ＶＣ１ペ
イロード格納ブロック（２）２１ｂと、ＶＣ１ペイロー
ド格納ブロック（３）２１ｃとの、計３個のペイロード
格納ブロックが存在し、セルの受信順に、それぞれペイ
ロードが格納されている。

【００４９】各ペイロード格納ブロックには、図３に示
すように、４８バイトのペイロードデータ４１と、次に
つなげる格納ブロックのＲＡＭ内における格納アドレス
を指し示すリンクポインタ４２とが格納されている。こ
のリンクポインタ４２によって、個々のペイロード格納
ブロックは論理的につながれ、ペイロード格納ブロック
チェーンを構成する。

【００５０】ＶＣ１ペイロードデータチェーン１４ａに
おいては、ＶＣ１ペイロード格納ブロック（１）２１ａ
のリンクポインタは、ＶＣ１ペイロード格納ブロック
（２）２１ｂの格納アドレスを、ＶＣ１ペイロード格納
ブロック（２）２１ｂのリンクポインタは、ＶＣ１ペイ
ロード格納ブロック（３）２１ｃの格納アドレスを指し
示すことで、それぞれ後続の格納ブロックへの結合関係
を示し、かくして、ペイロード格納ブロックチェーンを
構成する。（以下、このようなリンクポインタによる結
合関係を「“論理的につながれている”」と表現す
る。）

【００５１】空き格納ブロックチェーン１５も又、同様
の構成で空き格納ブロックチェーンを構成している。Ｖ
Ｃ１ペイロードデータチェーン１４ａにおける、先頭ペ
イロード格納ブロックのＶＣ１ペイロード格納ブロック
（１）２１ａの格納アドレスと、最終ペイロード格納ブ
ロックのＶＣ１ペイロード格納ブロック（３）２１ｃの
格納アドレスとは、それぞれ先頭格納アドレス２２、最
終格納アドレス２３として受信パラメータ格納部１１内
に格納されている。また、ＶＣ１ペイロードデータチェ
ーン１４ａ内のペイロード格納ブロック数も、格納セル
数２４として受信パラメータ格納部１１内に格納されて
いる。

【００５２】空き格納ブロックチェーン１５における先
頭空きペイロード格納ブロックの空きペイロード格納ブ
ロック（１）３１ａの格納アドレスと、最終空きペイロ
ード格納ブロックの空きペイロード格納ブロック（４）
３１ｄの格納アドレスとは、それぞれ、先頭空きブロッ
クアドレス３２、最終空きブロックアドレス３３として
受信バッファ管理部１２内に格納されている。また、空
き格納ブロックチェーン１５内における空きペイロード
格納ブロック数も、空きブロック数３４として受信バッ
ファ管理部１２内に格納されている。

【００５３】ＶＣ１に対し、新たなセルが受信された
時、セル受信・分解制御部１０は、受信バッファ管理部
１２に対して、受信セルのペイロードを格納するように
要求する。これを受けて、受信バッファ管理部１２は、
新たなペイロード格納ブロックを空き格納ブロックチェ
ーン１５の先頭から１つ切り出し、ここにペイロードを
格納し、さらに、このペイロード格納ブロックをＶＣ１
ペイロードデータチェーン１４ａの最後尾に論理的に結
合する。

【００５４】具体的には、受信バッファ管理部１２が、
先頭空きブロックアドレス３２を、先頭空きブロックア
ドレス３２が指し示す空きペイロード格納ブロック
（１）３１ａのリンクポインタで書き換える。これによ
り、空きペイロード格納ブロック（１）３１ａは、空き
格納ブロックチェーン１５から切り離される。新たな受
信セルのペイロードは、この空きペイロード格納ブロッ
ク（１）３１ａに格納される。

【００５５】さらに、受信バッファ管理部１２は、書き
換えられる以前の先頭空きブロックアドレス３２でもっ
て、ＶＣ１ペイロードデータチェーン１４ａにおける最
終ペイロード格納ブロックのＶＣ１ペイロード格納ブロ
ック（３）２１ｃのリンクポインタを書き換える。この
ため、先頭空きブロックアドレス３２の書き換えられる
以前の値を受信バッファ管理部１２内で一時記憶してお
く。

【００５６】かくして、空きペイロード格納ブロック
（１）３１ａは、空き格納ブロックチェーン１５の先頭
から切り出され、ＶＣ１ペイロードデータチェーン１４
ａの最後尾に論理的に結合される。

【００５７】受信ペイロードバッファ１３に、ＶＣ１の
ペイロードが全く格納されていない時、ＶＣ１ペイロー
ドデータチェーン１４ａに相当するものは存在せず、受
信バッファ管理部１２は、受信セルのペイロードを格納
し、さらにＶＣ１に対する新たなペイロード格納ブロッ
クチェーンを生成する。

【００５８】受信バッファ管理部１２は、まず、上記の
ように、空き格納ブロックチェーン１５から空きペイロ
ード格納ブロックを切り出し、ここに新たな受信セルの
ペイロードを格納する。

【００５９】そして、このペイロードの格納された空き
ペイロード格納ブロックの格納アドレスを、セル受信・
分解制御部１０に通知し、セル受信・分解制御部１０
は、これを、先頭格納アドレス２２、最終格納アドレス
２３に書き込み、格納セル数２４を１とする。

【００６０】かくして、新たなペイロードが格納された
格納ブロックは、ＶＣ１のペイロード格納ブロックチェ
ーンの先頭格納ブロックとして認識され、新たなペイロ
ード格納ブロックチェーンが生成される。

【００６１】セル受信・分解部６は、セル受信・分解制
御部１０がホストバスインターフェイス部８に対して発
行したＤＭＡ転送命令（以下、「ＤＭＡ転送コマンド」
と称する）を、一時的に格納するＤＭＡコマンドＦＩＦ
Ｏ１６を備えている。

【００６２】ＶＣ１に対し、受信ペイロードの格納が終
了すると、セル受信・分解制御部１０は、ある条件に該
当する時、受信ペイロードバッファ１３内に格納された
ペイロードをホストバスインターフェイス部８にＤＭＡ
転送するよう要求するため、ＤＭＡコマンドを発行す
る。

【００６３】このＤＭＡ転送コマンド発行のため、受信
パラメータ格納部１１は、図４の、受信パラメータ格納
部１１の内容構成を示した模式図のとおり、以下の情報
を格納している。（１）ペイロードのＤＭＡ転送先を示すＤＭＡ転送先
アドレス５１、（２）ペイロードのＤＭＡ転送先にお
ける連続アドレス空間の残り容量を示すＤＭＡ転送先バ
ッファ容量５２、（３）一度のＤＭＡ転送サイクルで
転送させるペイロード数を制限する閾値としての最大連
続転送セル数５３。これらに加え、すでに上記した、
（４）先頭格納アドレス２２、（５）最終格納アド
レス２３、（６）格納セル数２４、も、受信パラメー
タ格納部１１に格納されているが、これらの格納情報は
１つのＶＣに対して記したものであり、他の全ＶＣに対
しても、これらと同様の情報が受信パラメータ格納部１
１内に格納されている。

【００６４】セル受信・分解制御部１０が、ＤＭＡ転送
コマンドの発行を行う条件、すなわち、本実施の形態に
おけるＤＭＡ転送コマンド発行基準とは、以下に示すよ
うなものである。（１）受信パケットの最終セルが受信された時、
（２）これ以上、セルを受信すると格納されたすべて
のペイロードを、１回のＤＭＡ転送サイクルで、ホスト
メモリ３に転送できない時、すなわち、格納セル数２４
に１を加算したセル数分のペイロードのデータ容量が、
ＤＭＡ転送先バッファ容量５２を超える時、（３）ペ
イロードバッファ１３内の格納ペイロードの格納セル数
２４が、最大連続転送セル数５３に達した時。以上の条
件のいずれか一つに当てはまるとき、発行されるＤＭＡ
転送コマンドは、図５の、ＤＭＡ転送コマンドの内容構
成の模式図に示したような情報を含んでいる。

【００６５】セル受信・分解制御部１０は、ＤＭＡ転送
先アドレス５１、先頭格納アドレス２２、格納セル数２
４の各情報を、それぞれ、ＤＭＡ転送先アドレス６１、
先頭格納アドレス６２、転送セル数６３に格納して、Ｄ
ＭＡ転送コマンドとする。

【００６６】セル受信・分解制御部１０は、ＤＭＡ転送
コマンドを、ＤＭＡコマンドＦＩＦＯ１６に格納する。
ホストバスインターフェイス部８は、このＤＭＡ転送コ
マンドを、ＤＭＡコマンドＦＩＦＯ１６の先頭から読み
出し、先頭格納アドレス６２で示されたペイロード格納
ブロックを先頭とするペイロード格納ブロックチェーン
から、転送セル数６３で与えられるセル数分のペイロー
ドを読み出して、ＤＭＡ転送先アドレス６１で示される
ホストメモリ３内の領域に、１回のＤＭＡ転送サイクル
で、ペイロードデータを転送する。

【００６７】この時、ホストバスインターフェイス部８
は、先頭格納アドレス６２で示されるペイロード格納ブ
ロックのリンクポインタから、次につながれたペイロー
ド格納ブロックのアドレスを知る。上記した一連の処理
を繰り返して、ペイロード格納ブロックチェーン内の全
ペイロード格納ブロックの格納アドレスを、ＤＭＡ転送
に先立って確認しておき、ペイロードの読み出しの際に
使用する。

【００６８】ペイロードが読み出されたペイロード格納
ブロックチェーンは、空き格納ブロックチェーンに戻さ
れる。

【００６９】今、図２に示すＶＣ１ペイロードデータチ
ェーン１４ａが、空き格納ブロックチェーンに戻された
とする。この場合、ＶＣ１ペイロードデータチェーン１
４ａは、空き格納ブロックチェーン１５の最後尾に連結
されることで、空き格納ブロックチェーンに戻される。

【００７０】このため、ホストバスインターフェイス部
８は、転送セル数６３を受信バッファ管理部１２に通知
する。また、ＶＣ１ペイロードデータチェーン１４ａの
最後尾であるＶＣ１ペイロード格納ブロック（３）２１
ｃの格納アドレスも、受信バッファ管理部１２に通知す
る。

【００７１】受信バッファ管理部１２は、最終空きブロ
ックアドレス３３の指す、空きペイロード格納ブロック
（４）３１ｄのリンクポインタを、先頭格納アドレス６
２で書き換え、最終空きブロックアドレス３３を、ＶＣ
１ペイロード格納ブロック（３）２１ｃの格納アドレス
でもって書き換える。そして、空きブロック数３４を転
送セル数６３だけ加算する。

【００７２】空きブロック数３４が０で、空き格納ブロ
ックチェーン１５に相当するものが存在していない時
は、先頭格納アドレス６２でもって先頭空きブロックア
ドレス３２を、ＶＣ１ペイロード格納ブロック（３）２
１ｃの格納アドレスでもって最終空きブロックアドレス
３３を、転送セル数６３でもって空きブロック数３４
を、それぞれ書き換え、ＶＣ１ペイロードデータチェー
ン１４ａを空き格納ブロックチェーンとして置き換え
る。

【００７３】図６は、本発明の第１の実施の形態に係る
ＡＴＭセル組立・分解装置の受信動作を示すフローチャ
ートである。以下、図１〜図５を参照しつつ、図６を用
いて、本発明の第１の実施の形態に係るＡＴＭセル組立
・分解装置の受信動作を説明する。

【００７４】まず、物理層デバイスインターフェイス部
９により受信された受信セルは、セル受信・分解制御部
１０でチャンネル識別子ＶＰＩ／ＶＣＩが確認され、当
該ＡＴＭセル組立・分解装置において受信すべきか否か
が判断される。

【００７５】ここで、受信されたセルがＶＣ１に属して
いて、ＶＣ１を受信すると判断されたものとして、以降
の動作を説明する。セル受信・分解制御部１０は、この
際、チャンネル識別子ＶＰＩ／ＶＣＩからＶＣ１に係わ
る受信パラメータの受信パラメータ格納部内における格
納アドレスを割り出す。この目的のためには、ＶＣと上
記パラメータ格納アドレスとの対応テーブルを持てばよ
い。

【００７６】かくして得られたパラメータ格納アドレス
を基に、ステップＳ１では、セル受信・分解制御部１０
が、以降の受信処理のために受信パラメータ格納部１１
からＶＣ１の受信パラメータを読み込み、セル受信・分
解制御部１０の内部に一時格納する。

【００７７】ステップＳ２では、セル受信・分解制御部
１０が、５３バイトの受信セルを５バイトのヘッダと４
８バイトのペイロードとに分解する。セル受信・分解制
御部１０は、受信バッファ管理部１２に対し、分解され
た受信セルのペイロードを、受信ペイロードバッファ１
３に一時的に格納するよう要求する。この時、格納セル
数２４も通知しておく。

【００７８】ステップＳ３では、これを受けて、受信バ
ッファ管理部１２が、空き格納ブロックチェーン１５の
先頭空き格納ブロックにペイロードを格納し、ステップ
Ｓ４では、ＶＣ１に対するペイロード格納ブロックチェ
ーンを構成する。

【００７９】図７は、本発明の第１の実施の形態におけ
るペイロード格納動作（ステップＳ３およびステップＳ
４の動作）の詳細を示すフローチャートである。以下、
図７を用いて、本発明の第１の実施の形態に係るペイロ
ード格納動作を説明する。ここで、受信ペイロードバッ
ファ１３は、図２のようにＶＣ１のペイロードを３セル
分格納しているものとする。

【００８０】ステップＳ２１では、受信バッファ管理部
１２が、セル受信・分解制御部１０よりペイロードを格
納する旨を通知されると、受信バッファ管理部１２内に
格納されている先頭空きブロックアドレス３２で示され
る空きペイロード格納ブロック（１）３１ａを新たなペ
イロードの格納領域として使用するため、先頭空きブロ
ックアドレス３２を内部に一時記憶する。

【００８１】ステップＳ２２では、空きペイロード格納
ブロック（１）３１ａのリンクポインタで、先頭空きブ
ロックアドレス３２の内容を書き換える。かくして新た
なペイロードを格納する空き格納ブロックが、空き格納
ブロックチェーン１５より切り出され、ここに、書き込
まれる。ステップＳ２３では、受信バッファ管理部１２
が、受信された新たなペイロードを格納する。

【００８２】ステップＳ２４では、受信バッファ管理部
１２が、格納セル数２４を読込み、ステップＳ２５で
は、該格納セル数２４により、受信ペイロードバッファ
１３内のＶＣ１のペイロード数を確認する。格納ペイロ
ード数が０でＶＣ１に対し、ＶＣ１ペイロードデータチ
ェーン１４ａに相当するものが存在してないならば、新
たにペイロード格納ブロックチェーンを作成するためス
テップＳ２６に進み、格納セル数が０以上でＶＣ１に対
し、ＶＣ１ペイロードデータチェーン１４ａが存在して
いたならば、受信されたペイロードを格納している上記
の空きペイロード格納ブロック（１）３１ａを、ＶＣ１
ペイローデータチェーン１４ａの最後尾に連結するた
め、ステップＳ２７に進む。ＶＣ１ペイローデータチェ
ーン１４ａが既に存在し、既に３セル分のペイロードが
格納されているような場合、処理はステップＳ２５から
ステップＳ２７に進む。この時、ステップＳ２７では、
受信バッファ管理部１２が、最終格納アドレス２３を読
み込み、ＶＣ１ペイロード格納ブロック（３）２１ｃの
リンクポインタの格納アドレスを算出する。

【００８３】ステップＳ２８では、上記ポインタを、空
きペイロード格納ブロック（１）３１ａの格納アドレス
で書き換える。

【００８４】ステップＳ２９では、空きペイロード格納
ブロック（１）３１ａのリンクポインタで、最終格納ア
ドレス２３を書き換えるようセル受信・分解制御部１０
に通知し、セル受信・分解制御部１０はこれを実行す
る。さらに、受信バッファ管理部１２は、ペイロードの
格納及びペイロード格納ブロックチェーンが構成された
ことを、セル受信・分解制御部１０に通知する。

【００８５】ステップＳ３０では、セル受信・分解制御
部１０が、格納セル数２４を１だけ加算して更新する。
かくして、受信ペイロードは、受信ペイロードバッファ
１３内のＶＣ１のペイロード格納ブロックチェーンに格
納される。

【００８６】格納セル数２４が０で、ＶＣ１ペイローデ
ータチェーン１４ａに相当するものが存在せず、ステッ
プＳ２５からステップＳ２６に処理が進んだ場合、ステ
ップＳ２６では、受信バッファ管理部１２が、先頭格納
アドレス２２に空きペイロード格納ブロック（１）３１
ａの格納アドレスを書き込むよう、セル受信・分解制御
部１０に通知し、セル受信・分解制御部１０はこれを実
行する。

【００８７】この後、処理フローは、ステップＳ２９、
ステップＳ３０に進み、最終格納アドレス２３と、格納
セル数２４が更新される。かくして、受信ペイロード
は、受信ペイロードバッファ１３に格納され、ＶＣ１の
ペイロード格納ブロックチェーンが新たに生成される。

【００８８】以下では、再び図６を参照して、ステップ
Ｓ５以降の動作を説明する。ステップＳ５では、受信さ
れたセルのペイロードが受信ペイロードバッファ１３に
格納されると、セル受信・分解制御部１０が、当該セル
が受信パケットの最終セルか否かを判断し、最終セルで
あった場合、現在の受信ペイロードバッファ１３内に格
納されているＶＣ１に属するペイロードをまとめてＤＭ
Ａ転送するためのＤＭＡ転送コマンドを発行するため
に、処理をステップＳ８に進ませる。

【００８９】ステップＳ５で最終セルと判断されなかっ
た場合、ステップＳ６では、受信・分解制御部１０が、
現在の受信ペイロードバッファ１３内に格納されている
ＶＣ１に属するペイロードに加え、新たに受信セルを受
信し、そのペイロードを格納したとしても、すべてのペ
イロードをホストメモリ３内の連続アドレス領域に一回
のＤＭＡ転送サイクルで転送できるか否かを判断する。
これは格納セル数２４に１加算したセル数分のペイロー
ドがホストメモリ３内で格納されるときに必要なバッフ
ァ容量を算出し、ＤＭＡ転送先バッファ容量５２と比較
することにより行う。ここで、ペイロード格納のための
容量が、ＤＭＡ転送先バッファ容量５２より大きい場
合、新たな受信セルのペイロードまで含めて一回のＤＭ
Ａ転送で転送することは不可能と判断して、現在の受信
ペイロードバッファ１３内に格納されているＶＣ１に属
するペイロードのみを、まとめて一回のＤＭＡ転送サイ
クルで転送させるため、処理をステップＳ８に進ませ
る。

【００９０】まだ、ＤＭＡ転送先バッファ容量５２に余
裕があり、新たな受信セルのペイロードまで含めてＤＭ
Ａ転送可能と判断した場合、ステップＳ７では、受信・
分解制御部１０が、受信パラメータ格納部１１内の最大
連続転送セル数５３を確認し、格納セル数２４と比較す
る。格納セル数２４が、最大連続転送セル数５３に達し
ていた場合、現在の受信ペイロードバッファ１３内に格
納されているＶＣ１に属するペイロードを、一回のＤＭ
ＡサイクルでＤＭＡ転送させるため、処理をステップＳ
８に進ませる。そうでない場合、ステップＳ８を実行せ
ず、ペイロードの格納のみを行った状態でセル受信処理
を終了させる。

【００９１】ステップＳ５、ステップＳ６、ステップＳ
７でＤＭＡ転送すると判断した場合には、受信・分解制
御部１０は、受信パラメータ格納部１１内のＤＭＡ転送
先アドレス５１と、先頭格納アドレス２２と、格納セル
数２４とをそれぞれ、図５に示すＤＭＡ転送コマンドの
ＤＭＡ転送先アドレス６１と、先頭格納アドレス６２
と、転送セル数６３とに書き込み、ＤＭＡ転送コマンド
を発行して、ＤＭＡコマンドＦＩＦＯ１６に格納する。
そして、格納セル数２４を０に戻し、次回のＤＭＡ転送
コマンド発行の準備として、ＤＭＡ転送先アドレス５１
を更新する。この場合、ペイロードの格納と、ＤＭＡ転
送コマンドの発行とを行った状態で受信処理が終了す
る。

【００９２】図８は、本発明の第１の実施の形態に係る
ＡＴＭセル組立・分解装置のＤＭＡ転送動作を示すフロ
ーチャートである。以下、図８を用いて、本発明の第１
の実施の形態に係るＡＴＭセル組立・分解装置のＤＭＡ
転送動作を詳細に説明する。

【００９３】ステップＳ４１では、ホストバスインター
フェイス部８が、ＤＭＡコマンドＦＩＦＯ１６にＤＭＡ
転送コマンドが格納されているとき、これを１つ読み出
す。そして、ステップＳ４２では、ＤＭＡ転送コマンド
内の先頭格納アドレス６２と、転送セル数６３により、
ＤＭＡ転送すべきペイロードが格納された各ペイロード
格納ブロックの受信ペイロードバッファ１３における格
納アドレスを読み出す。例えば、先頭格納アドレス６２
が、図２に示すＶＣ１ペイロードデータチェーン１４ａ
のＶＣ１ペイロード格納ブロック（１）２１ａを指し示
していたとする。この場合、まず、ＶＣ１ペイロード格
納ブロック（１）２１ａのリンクポインタを読み出し、
このリンクポインタから、ＶＣ１ペイロード格納ブロッ
ク（２）２１ｂの格納アドレスを得る。以降、同様にし
てリンクポインタを辿りながら、後続のペイロード格納
ブロックのアドレスを取得してゆき、転送セル数６３で
示される数のペイロード格納ブロックのアドレスをすべ
て取得して、ホストバスインターフェイス部８内に一時
記憶する。

【００９４】上記ステップＳ４２の処理が終了すると、
ステップＳ４３では、ホストバスインターフェイス部８
が、ＤＭＡ転送コマンドのＤＭＡ転送先アドレス６１で
示されるホストメモリ３内の領域へのＤＭＡ転送を開始
する。ＤＭＡ転送されるペイロードは、ステップＳ４２
で得た格納アドレスによって指し示されるペイロード格
納ブロックより順次読み出され、複数セル分のペイロー
ドが１回のＤＭＡ転送サイクルで、すべてホストメモリ
３へ転送される。

【００９５】ＤＭＡ転送が終了すると、ステップＳ４４
では、ペイロードが読み出されたペイロード格納ブロッ
クが、空きペイロード格納ブロックとして、空きペイロ
ード格納ブロックチェーン１５に返却される。まず、ホ
ストバスインターフェイス部８は、先頭格納アドレス６
２と、転送セル数６３と、最後にペイロードが読み出さ
れたＶＣ１ペイロード格納ブロック（３）２１ｃのアド
レスとを、受信バッファ管理部１２に通知する。

【００９６】これを受けて、ステップＳ４５では、受信
バッファ管理部１２が、最終空きブロックアドレス３３
で示された空きペイロード格納ブロック（４）３１ｄの
リンクポインタを先頭格納アドレス６２でもって書き換
え、ＶＣ１ペイロードデータチェーン１４ａを、空きペ
イロード格納ブロックチェーン１５に連結する。この
時、空きブロック数３４が０で、空きペイロード格納ブ
ロックチェーン１５に相当するものが存在していなけれ
ば、先頭空きブロックアドレス３２も、先頭格納アドレ
ス６２でもって書き換える。

【００９７】そして、ステップＳ４６では、受信バッフ
ァ管理部１２が、最終空きブロックアドレス３３をＶＣ
１ペイロード格納ブロック（３）２１ｃのアドレスでも
って書き換える。

【００９８】さらに、ステップＳ４７では、受信バッフ
ァ管理部１２が、空きブロック数３４の値を、転送セル
数６３だけ加算して書き換える。以上の処理を通して、
空きペイロード格納ブロックは、空きペイロード格納ブ
ロックチェーン１５に返却され、ＤＭＡ転送の処理が終
了し、ホストバスインターフェイス部８は、次のＤＭＡ
転送コマンドで要求されるＤＭＡ転送処理のステップに
移る。

【００９９】以上に説明してきた本発明の第１の実施の
形態に係るＡＴＭセル組立・分解装置の受信動作、ＤＭ
Ａ転送動作を纏めると、受信ペイロードをＶＣ毎に格納
し、（１）ステップＳ５で、当該ＶＣの最終セルが受
信された時、（２）ステップＳ６で、当該ＶＣの次の
受信セルのペイロードまで含めると１回のＤＭＡ転送サ
イクルですべてホストメモリ３に転送できない時、
（３）ステップＳ７で、ペイロードバッファ１３内の
格納ペイロード格納セル数２４が、最大連続転送セル数
５３に達した時、のいずれかの場合には、ＤＭＡ転送コ
マンドを発行し、このＤＭＡ転送コマンドに従い、これ
が発行された時点で、ペイロードバッファ１３内に格納
されていた、当該ＶＣのペイロードを、１回のＤＭＡ転
送サイクルでホストメモリ３に転送する。

【０１００】なお、具体的に、受信ペイロードバッファ
１３内に格納されている５セル分のペイロードに対しＤ
ＭＡ転送要求が発生し、ホストバス４にＰＣＩバスイン
ターフェイスを用いてＤＭＡ転送させた場合で説明する
と、１回のＤＭＡ転送サイクルで、１セル分のペイロー
ドしか転送できない従来例において、５セル分のペイロ
ードをＤＭＡ転送にするために必要な時間は、（オーバーヘッド＋データフェイズ）×５＝（３＋１
２）×５＝７５となり、全部で７５クロック分の時間が必要であるのに
対し、本発明の第１の実施の形態においては、複数セル
分のペイロードを１回のＤＭＡサイクルで転送できるた
め、５セル分のペイロードをＤＭＡ転送にするために必
要な時間は、（オーバーヘッド＋データフェイズ）×１＝（３＋６
０）×１＝６３となり、４回分のオーバーヘッドを削減して、６３クロ
ック分の時間でＤＭＡ転送でき、従来例に対し、ホスト
バス上の転送効率が向上していることが分かる。

【０１０１】さらに、ＡＴＭ通信のサービスクラスの一
種であるＣＢＲサービスにより通信を行っているＶＣな
どに対し、１セル受信したならば、すぐさまＤＭＡ転送
を行いたいなどの要求がある場合には、当該ＶＣの最大
連続転送セル数５３を１とし、その他のＶＣに対して
は、最大連続転送セル数５３を５とするなどして、ＣＢ
Ｒサービスに対しては１セルごとにＤＭＡ転送すること
にするが、その他については５セル分が格納されるまで
待って、転送効率の高いＤＭＡ転送方式を使用すること
にする、などの使い分けも可能である。

【０１０２】（第２の実施の形態）図９は、本発明の第
２の実施の形態に係るＡＴＭセル組立・分解装置の構成
を示すためのブロック図である。本実施の形態に係るＡ
ＴＭセル組立・分解装置では、図１に示した本発明の第
１の実施の形態に係るＡＴＭセル組立・分解装置の構成
に加えて、ＤＭＡ転送要求数カウンタ７１を構成要素と
して追加している。ＤＭＡ転送要求数カウンタ７１は、
現在のＤＭＡコマンドＦＩＦＯ１６内に格納されている
ＤＭＡ転送コマンドが、全体で何セル分のＤＭＡを要求
しているかを格納する。

【０１０３】ＤＭＡ転送要求数カウンタ７１は、例え
ば、ＤＭＡコマンドＦＩＦＯ１６にＤＭＡ転送コマンド
が格納された時に、格納されたＤＭＡ転送コマンドの転
送セル数６３のセル数だけカウントアップされ、ホスト
バスインターフェイス８が１セル分ペイロードをＤＭＡ
転送した時に、１だけカウントダウンされるような構造
にすることができる。

【０１０４】以下、本発明の第１の実施の形態に係るＡ
ＴＭセル組立・分解装置を検討することにより、本発明
の第２の実施の形態に係るＡＴＭセル組立・分解装置が
考案されるに至った経緯を説明する。

【０１０５】本発明の第１の実施の形態に係るＡＴＭセ
ル組立・分解装置において、ホストバス４が空いてい
て、ＤＭＡ転送要求があった時には、いつでもＤＭＡ転
送できて、なおかつ、１セル受信する間に１セル分のペ
イロードをＤＭＡ転送できるような条件下で、受信ペイ
ロードバッファ１３内にまったくペイロードが格納され
ておらず、なおかつ、１０セル分受信しなければＤＭＡ
転送が開始されないといった極端な条件下では、ある１
つのＶＣに対し受信を開始してから、１０セル分のペイ
ロードのＤＭＡ転送を終了するまでにかかる時間は、２
０セル受信するのに必要な時間となる。

【０１０６】一方、１セル受信して、１セル分のペイロ
ードを直ちに出す従来例の場合は、ＤＭＡ転送効率の悪
さを考慮して、仮に１セル分のペイロードをＤＭＡ転送
するのに上記の１．５倍かかるとしても、受信を開始し
てから１６セル受信するのに必要なだけの時間があれば
ＤＭＡ転送できてしまう。

【０１０７】このようにホストバス４が空いていて、な
おかつペイロードが本発明の第１の実施の形態に係るＡ
ＴＭセル組立・分解装置において、ＤＭＡ転送するに必
要な数に至らないような条件が発生した場合、本発明の
第１の実施の形態に係るＡＴＭセル組立・分解装置は、
従来例よりも一時的にスループットが低下する可能性が
生じる。

【０１０８】ただし、本発明の第１の実施の形態に係る
ＡＴＭセル組立・分解装置おいても、ホストバス４が混
んでいて、ＤＭＡ転送処理がセル受信に追いつかず、常
にＤＭＡコマンドＦＩＦＯ１６中にＤＭＡ転送コマンド
があるような場合には、先に格納されたペイロードに対
するＤＭＡ転送処理を行っている間に、セルを受信し、
ＤＭＡ転送コマンドを発行できるだけのペイロードを受
信ペイロードバッファ１３内に格納することができるた
め、ＤＭＡコマンドＦＩＦＯ１６内のコマンドを絶やす
ことなく補充でき、一瞬、ホストバス４が空いたにも関
わらずＤＭＡ転送ができないといった事態にはならず、
上記のような一時的なスループットの低下は生じない。
そればかりか、複数セルを１回のＤＭＡサイクルで転送
することにより、ＤＭＡ転送効率が従来例より向上する
ため、従来例よりもスループットは改善される。

【０１０９】本発明の第１の実施の形態に係るＡＴＭセ
ル組立・分解装置において、一時的なスループットの低
下を招かないようにするためには、ＤＭＡコマンドＦＩ
ＦＯ１６内に或る程度のＤＭＡ転送コマンドを常に格納
しているようにすればよい。本発明の第２の実施の形態
に係るＡＴＭセル組立・分解装置は、上記のような第１
の実施の形態に係るＡＴＭセル組立・分解装置の問題点
に着目して、これを改善すべく考案されたものである。

【０１１０】図１０は、本発明の第２の実施の形態に係
るＡＴＭセル組立・分解装置の受信パラメータ格納部１
１の内部構成を示す模式図である。本発明の第２の実施
の形態に係るＡＴＭセル組立・分解装置の受信パラメー
タ格納部１１は、図４に示した本発明の第１の実施の形
態に係るＡＴＭセル組立・分解装置の受信パラメータ格
納部１１の内部構成に加え、強制転送閾値を格納する強
制転送閾値７５のフィールドを設けている。本実施の形
態に係る受信パラメータ格納部１１の内部構成要素も
又、１つのＶＣに対して記したものであり、他の全ＶＣ
に対しても、該構成と同様の各フィールドに、それぞれ
同様の情報が格納される。セル受信・分解制御部１０
は、上記のＤＭＡ転送要求数カウンタ７１と強制転送閾
値７５とを比較し、ＤＭＡ転送要求数カウンタ７１で示
される、現在のＤＭＡ転送待ちセル数が、強制転送閾値
７５より少なければ、第一の実施の形態におけるＤＭＡ
転送コマンド発行の判断基準に満たなくても、強制的に
ＤＭＡ転送コマンドを発行する。

【０１１１】図１１は、本発明の第２の実施の形態に係
るＡＴＭセル組立・分解装置の受信動作を示すためのフ
ローチャートである。本発明の第２の実施の形態に係る
ＡＴＭセル組立・分解装置の受信動作では、図６に示し
た本発明の第１の実施の形態に係るＡＴＭセル組立・分
解装置の受信動作に比べて、ＤＭＡ転送要求が少ない時
に、受信ペイロードバッファ１３で溜まっているペイロ
ードを強制的にＤＭＡ転送させるための動作が加わって
いる点が相違している。

【０１１２】ステップＳ４までは、本発明の第１の実施
の形態に係るＡＴＭセル組立・分解装置の受信動作と同
様である。ステップＳ４でペイロードチェーン構成が終
了した後、セル受信・分解制御部１０は、ＤＭＡ転送要
求数カウンタ７１と強制転送閾値７５とを比較し、ＤＭ
Ａ転送要求数カウンタ７１で示される、現在のＤＭＡ転
送待ちセル数が、強制転送閾値７５より少なければ、本
発明の第１の実施の形態に係るＡＴＭセル組立・分解装
置の受信動作におけるＤＭＡ転送コマンド発行の判断基
準に満たなくても、強制的にＤＭＡ転送コマンドを発行
するため、ステップＳ８でのＤＭＡ転送コマンド発行へ
と処理を進めることができる。

【０１１３】そうでない場合は、ステップＳ５の最終セ
ル判断処理に進み、以降は、本発明の第１の実施の形態
に係るＡＴＭセル組立・分解装置の受信動作と同様とな
る。本実施の形態では、ペイロードがあまり格納されて
おらず、ＤＭＡコマンドＦＩＦＯ１６へのＤＭＡ転送コ
マンドが少ない時には、極端な例では、１セル分のペイ
ロードを格納する度に、ＤＭＡ転送コマンドを発行する
ことが可能となり、従来例と同程度のスループットを確
保できる。

【０１１４】また、受信ＶＣ数が増えてきたり、ホスト
バス４が混んできて、ＤＭＡ転送コマンドを発行しても
直ぐにはＤＭＡ転送が開始されないような場合には、１
つのＶＣに対してペイロードを複数格納することによ
り、第１の実施の形態における効果のように、１回のＤ
ＭＡサイクルで複数セル分のペイロードをＤＭＡ転送す
ることもできるため、効率よくＤＭＡ転送ができ、この
場合でも、従来例よりもスループットを改善することが
可能となる。

【０１１５】さらに、本実施の形態においては、ホスト
バス４がすぐに使用でき、ＤＭＡ転送すべきペイロード
が少ないという条件の下では、従来例と同様に、１回の
ＤＭＡ転送サイクルで１セル分のペイロードがＤＭＡ転
送され、ホストバス４が混んできて、ＤＭＡできずにい
るペイロードが溜まってくると、第１の実施の形態のよ
うに転送効率の高い転送、すなわち１回のＤＭＡ転送サ
イクルで複数セル分のペイロードをＤＭＡ転送するとい
う使い方ができ、ホストバスの転送効率を向上させる第
１の実施の形態での効果に加え、従来例に比べて、全Ｖ
ＣのペイロードをＤＭＡ転送するために必要な時間も削
減できるため、ＡＴＭセル組立・分解装置全体でのスル
ープットを向上させるという効果も有する。

【０１１６】なお、本実施の形態においては、ＡＢＲサ
ービスなど、リアルタイム性がそれほど要求されないよ
うなＶＣに対しては強制転送閾値７５を例えば１にする
など小さく設定し、ＤＭＡ転送するペイロードが殆ど無
い時にのみ、強制転送閾値７５を考慮したＤＭＡ転送コ
マンド発行を行い、その他の場合については強制転送閾
値７５を１より大きい値にして、優先的に強制転送閾値
７５を考慮したＤＭＡ転送コマンド発行を行うなどの使
い分けをすることも可能である。

【０１１７】

【発明の効果】以上に説明したとおり、本発明に係るＡ
ＴＭセル組立・分解装置に依れば、複数セル分のペイロ
ードを１回のＤＭＡサイクルでホストメモリに転送する
ことを可能にしているので、これにより、ＤＭＡ転送に
関わるオーバーヘッドを削減できるため、ホストバス上
の転送効率が向上するという効果が生じる。また、ホス
トバスがすぐに使用でき、ＤＭＡ転送すべきペイロード
が少ないという条件の下では、従来例と同様に、１回の
ＤＭＡ転送サイクルで１セル分のペイロードがＤＭＡ転
送され、ホストバスが混んできて、ＤＭＡできずにいる
ペイロードが溜まってくると、転送効率の高い転送、す
なわち１回のＤＭＡ転送サイクルで複数セル分のペイロ
ードをＤＭＡ転送するという使い方ができ、ホストバス
の転送効率を向上させる上記効果に加え、従来例に比べ
て、全ＶＣのペイロードをＤＭＡ転送するために必要な
時間も削減できるため、ＡＴＭセル組立・分解装置全体
でのスループットを向上させるという効果も有する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るＡＴＭセル組
立・分解装置の構造を示すためのブロック図である。

【図２】本発明の第１の実施の形態に係る受信ペイロー
ドバッファ１３の構成を示すブロック図である。

【図３】受信ペイロードバッファ１３内に設置されるペ
イロード格納ブロックの構成を示すブロック図である。

【図４】受信パラメータ格納部１１の内容構成を示した
模式図である。

【図５】ＤＭＡ転送コマンドの内容構成の模式図であ
る。

【図６】本発明の第１の実施の形態に係るＡＴＭセル組
立・分解装置の受信動作を示すフローチャートである。

【図７】本発明の第１の実施の形態におけるペイロード
格納動作（ステップＳ３およびステップＳ４の動作）の
詳細を示すフローチャートである。

【図８】本発明の第１の実施の形態に係るＡＴＭセル組
立・分解装置のＤＭＡ転送動作を示すフローチャートで
ある。

【図９】本発明の第２の実施の形態に係るＡＴＭセル組
立・分解装置の構成を示すためのブロック図である。

【図１０】本発明の第２の実施の形態に係るＡＴＭセル
組立・分解装置の受信パラメータ格納部１１の内部構成
を示す模式図である。

【図１１】本発明の第２の実施の形態に係るＡＴＭセル
組立・分解装置の受信動作を示すためのフローチャート
である。

【図１２】従来例のＡＴＭセル組立・分解装置の構造を
示すためのブロック図である。

【図１３】典型的なＰＣＩバスインターフェイスの３２
ビットバスのメモリ・ライト動作を示すタイミング図で
ある。

【符号の説明】

１ＡＴＭセル組立・分解装置２ホストＣＰＵ３ホストメモリ４ホストバス５物理層デバイス６セル受信・分解部７セル組立・送信部８ホストバスインターフェイス部９物理層デバイスインターフェイス部１０セル受信・分解制御部１１受信パラメータ格納部１２受信バッファ管理部１３受信ペイロードバッファ１４ａＶＣ１ペイロードバッファ１４ｚＶＣｎペイロードバッファ１５空き格納ブロックチェーン７１ＤＭＡ転送要求数カウンタ

Claims

【特許請求の範囲】

【請求項１】ＡＴＭ網に接続されたＡＴＭ端末に配置さ
れ、物理層デバイスインターフェイス部と、セル受信・
分解部と、ホストバスインターフェイス部と、セル組立
・送信部を備えたＡＴＭセル組立・分解装置において、前記セル受信・分解部は、前記物理層デバイスインター
フェイス部を介して受信したセルをヘッダとペイロード
に分解し、前記分解により得られたペイロードを仮想チ
ャンネル毎に第１の先入れ先出しメモリに蓄積するペイ
ロード蓄積手段と、所定の転送コマンド発行条件が満たされた時に、前記蓄
積されたペイロードをダイレクトメモリアクセス転送さ
せるためのダイレクトメモリアクセスコマンドを作成す
るダイレクトメモリアクセスコマンド作成手段と、前記
ダイレクトメモリアクセスコマンドを第２の先入れ先出
しメモリに蓄積するダイレクトメモリアクセスコマンド
蓄積手段を有し、前記ホストバスインターフェイス部
は、前記第２の先入れ先出しメモリに蓄積されたダイレ
クトメモリアクセスコマンドを順次読み出し、当該読み
出されたダイレクトメモリアクセスコマンドに従って前
記第１の先入れ先出しメモリ内に蓄積されたペイロード
を、前記バスホストインタフェース部に接続されたバス
を介して外部メモリにダイレクトメモリアクセス転送す
ること、を特徴とするＡＴＭセル組立・分解装置。
【請求項２】前記の所定の転送コマンド発行条件とし
て、（１）受信パケットの最終セルが受信された時、（２）受信セル数に１を加算したセル数分のペイロー
ドのデータ容量が、所定のダイレクトメモリアクセス転
送先バッファ容量を超える時、（３）前記第１の先入れ先出しメモリ内の格納ペイロ
ードの格納セル数が、連続して転送可能な所定の最大転
送可能セル数に達した時、のいずれか一つを指定したこ
と、を特徴とする請求項１に記載のＡＴＭセル組立・分
解装置。
【請求項３】前記第１の先入れ先出しメモリ内に、該バ
ッファ内の領域を仮想チャンネル毎に管理するチェーン
を設け、前記ペイロードを蓄積する仮想チャンネル毎の
領域を、対応する仮想チャンネル毎の前記チェーンによ
り論理的に結合したこと、を特徴とする請求項１又は２に記載のＡＴＭセル組立・
分解装置。
【請求項４】前記第１の先入れ先出しメモリ内に、空き
ブロックの領域を設置し、新たなペイロードの格納に際
しては、該空きブロックの領域からブロックを切り出し
て当該新たなペイロードの格納領域として充当し、格納
されたペイロードのダイレクトメモリアクセス転送が終
了した時点では、当該格納されたペイロードが占めてい
た領域を前記空きブロックの領域として解放すること、を特徴とする請求項１乃至３のいずれか１項に記載のＡ
ＴＭセル組立・分解装置。
【請求項５】前記ダイレクトメモリアクセスコマンド作
成手段は、ダイレクトメモリアクセスコマンドを作成す
るために必要な情報として、少なくとも、（１）ペイロードのダイレクトメモリアクセス転送先
を示すダイレクトメモリアクセス転送先アドレス、（２）ペイロードのダイレクトメモリアクセス転送先
における連続アドレス空間の残り容量を示すダイレクト
メモリアクセス転送先バッファ容量、（３）一度のダイレクトメモリアクセス転送サイクル
で転送させるペイロード数の上限に対応する最大連続転
送セル数、（４）第１の先入れ先出しメモリ内の先頭格納アドレ
ス、（５）第１の先入れ先出しメモリ内の最終格納アドレ
ス、（６）第１の先入れ先出しメモリ内に格納されたペイ
ロードに対応するセルの個数、の内の任意の項目を記憶
しておく手段を有すること、を特徴とする請求項１乃至
４のいずれか１項に記載のＡＴＭセル組立・分解装置。
【請求項６】前記セル受信・分解部に、前記第２の先入
れ先出しメモリ内に蓄積されたダイレクトメモリアクセ
スコマンド全体に指定されたペイロード全体に対応した
セル全体のセル数を計数する手段を設け、該セル数が所
定の強制転送閾値より小さい時には、前記ダイレクトメ
モリアクセスコマンドを発行すること、を特徴とする請求項１乃至５のいずれか１項に記載のＡ
ＴＭセル組立・分解装置。