JP2000091887A - 半導体装置 - Google Patents
半導体装置Info
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- JP2000091887A JP2000091887A JP10253891A JP25389198A JP2000091887A JP 2000091887 A JP2000091887 A JP 2000091887A JP 10253891 A JP10253891 A JP 10253891A JP 25389198 A JP25389198 A JP 25389198A JP 2000091887 A JP2000091887 A JP 2000091887A
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- Japan
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- flip
- circuit
- signal
- clock
- flop group
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Abstract
(57)【要約】
【課題】 過渡的な消費電流の変化が同一のタイミング
で集中して発生することを抑制し、ＥＭＩによりノイズ
が発生して誤動作することを防止する。 【解決手段】 フリップフロップ１〜３を含むフリップ
フロップ群Ａ ２１と、フリップフロップ１１〜１３を
含むフリップフロップ群Ｂ ２２とが同一のクロックに
同期して動作すると、組み合わせ回路１０１〜１０４に
含まれる全ての論理回路において同一のタイミングでス
イッチングが行われ、消費電流の過渡的な変化が集中
し、ＥＭＩノイズが発生する。そこで、クロックタイミ
ング調整回路ＣＴにより消費電流が最小値から最大値へ
変化する時間だけずれたクロックφ１及びφ２をそれぞ
れフリップフロップ群Ａ ２１とフリップフロップ群Ｂ
２２に供給することにより、消費電流の過渡的な変化
が同じタイミングで集中することが緩和され、ＥＭＩノ
イズが低減される。
で集中して発生することを抑制し、ＥＭＩによりノイズ
が発生して誤動作することを防止する。 【解決手段】 フリップフロップ１〜３を含むフリップ
フロップ群Ａ ２１と、フリップフロップ１１〜１３を
含むフリップフロップ群Ｂ ２２とが同一のクロックに
同期して動作すると、組み合わせ回路１０１〜１０４に
含まれる全ての論理回路において同一のタイミングでス
イッチングが行われ、消費電流の過渡的な変化が集中
し、ＥＭＩノイズが発生する。そこで、クロックタイミ
ング調整回路ＣＴにより消費電流が最小値から最大値へ
変化する時間だけずれたクロックφ１及びφ２をそれぞ
れフリップフロップ群Ａ ２１とフリップフロップ群Ｂ
２２に供給することにより、消費電流の過渡的な変化
が同じタイミングで集中することが緩和され、ＥＭＩノ
イズが低減される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係わ
り、特に複数の組み合わせ回路がクロックに同期して動
作する半導体装置に関する。
り、特に複数の組み合わせ回路がクロックに同期して動
作する半導体装置に関する。
【０００２】
【従来の技術】クロックに同期して動作する組み合わせ
回路を複数段備えた半導体装置は、その設計の容易さか
ら広く用いられている。図８に、従来の半導体装置３２
の回路構成のー例を示す。入力段の組み合わせ回路１０
１と、内部回路としての組み合わせ回路１０２と、出力
段の組み合わせ回路１０３とが直列に配列されている。
組み合わせ回路１０１は、外部から入力された信号を与
えられ、所定の処理を行って出力する。組み合わせ回路
１０２は、前段の組み合わせ回路１０１が出力した信号
を与えられて所定の処理を行い出力する。さらに、組み
合わせ回路１０３は、前段の組み合わせ回路１０２が出
力した信号を与えられて所定の処理を行った後、装置３
２の外部へ出力する。
回路を複数段備えた半導体装置は、その設計の容易さか
ら広く用いられている。図８に、従来の半導体装置３２
の回路構成のー例を示す。入力段の組み合わせ回路１０
１と、内部回路としての組み合わせ回路１０２と、出力
段の組み合わせ回路１０３とが直列に配列されている。
組み合わせ回路１０１は、外部から入力された信号を与
えられ、所定の処理を行って出力する。組み合わせ回路
１０２は、前段の組み合わせ回路１０１が出力した信号
を与えられて所定の処理を行い出力する。さらに、組み
合わせ回路１０３は、前段の組み合わせ回路１０２が出
力した信号を与えられて所定の処理を行った後、装置３
２の外部へ出力する。
【０００３】さらに、組み合わせ回路１０１と組み合わ
せ回路１０２との間に複数のフリップフロップ１〜３が
配置され、同様に組み合わせ回路１０２と組み合わせ回
路１０３との間に複数のフリップフロップ１１〜１３が
配置されている。外部から基本クロックが入力され、バ
ッファＢＵにより増幅されてフリップフロップ１〜３及
び１１〜１３に与えられる。フリップフロップ１〜３
は、このクロックに同期して組み合わせ回路１０１から
出力された信号を与えられ、保持して組み合わせ回路１
０２に出力する。フリップフロップ１１〜１３は、クロ
ックに同期して組み合わせ回路１０２から出力された信
号を取り込んで保持し、組み合わせ回路１０３に出力す
る。
せ回路１０２との間に複数のフリップフロップ１〜３が
配置され、同様に組み合わせ回路１０２と組み合わせ回
路１０３との間に複数のフリップフロップ１１〜１３が
配置されている。外部から基本クロックが入力され、バ
ッファＢＵにより増幅されてフリップフロップ１〜３及
び１１〜１３に与えられる。フリップフロップ１〜３
は、このクロックに同期して組み合わせ回路１０１から
出力された信号を与えられ、保持して組み合わせ回路１
０２に出力する。フリップフロップ１１〜１３は、クロ
ックに同期して組み合わせ回路１０２から出力された信
号を取り込んで保持し、組み合わせ回路１０３に出力す
る。
【０００４】また、従来の半導体装置には、図９に示さ
れるように装置内部で信号が戻るように構成された半導
体装置３３も存在した。組み合わせ回路１０２から出力
され、フリップフロップ１１に保持され出力された信号
が、内部戻り用組み合わせ回路１０４に与えられる。こ
の組み合わせ回路１０４において所定の処理が施され、
出力された信号がフリップフロップ１に与えられ、保持
され出力されることによって組み合わせ回路１０２に戻
る。このような装置３３においても、全てのフリップフ
ロップ１〜３及び１１〜１３は、同一のクロックに同期
して動作する。
れるように装置内部で信号が戻るように構成された半導
体装置３３も存在した。組み合わせ回路１０２から出力
され、フリップフロップ１１に保持され出力された信号
が、内部戻り用組み合わせ回路１０４に与えられる。こ
の組み合わせ回路１０４において所定の処理が施され、
出力された信号がフリップフロップ１に与えられ、保持
され出力されることによって組み合わせ回路１０２に戻
る。このような装置３３においても、全てのフリップフ
ロップ１〜３及び１１〜１３は、同一のクロックに同期
して動作する。
【０００５】
【発明が解決しようとする課題】しかし、従来の半導体
装置には次のような問題があった。図１０に、基本クロ
ックと、装置全体で消費される電流と、電磁障害（Elec
tromagnetic Interference、以下ＥＭＩという）により
引き起こされるＥＭＩノイズの波形を示す。上述したよ
うに、従来の装置は全てのフリップフロップが同一の基
本クロックに同期して信号を保持して出力するので、組
み合わせ回路１０１〜１０３が同一のタイミングで動作
を開始する。
装置には次のような問題があった。図１０に、基本クロ
ックと、装置全体で消費される電流と、電磁障害（Elec
tromagnetic Interference、以下ＥＭＩという）により
引き起こされるＥＭＩノイズの波形を示す。上述したよ
うに、従来の装置は全てのフリップフロップが同一の基
本クロックに同期して信号を保持して出力するので、組
み合わせ回路１０１〜１０３が同一のタイミングで動作
を開始する。
【０００６】よって、組み合わせ回路１０１〜１０３を
それぞれ構成する全ての論理回路が、基本クロックの立
上がり又は立ち下がりをきっかけとして一斉にスイッチ
ングすることになる。この結果、スイッチングの際に消
費する電流が、基本クロックが変化する瞬間に過渡的に
集中する。よって、各々の論理回路に電源を供給するラ
インにおいて、一斉に過渡的に電流が変化し、ＥＭＩノ
イズが発生して誤動作が引き起こされていた。
それぞれ構成する全ての論理回路が、基本クロックの立
上がり又は立ち下がりをきっかけとして一斉にスイッチ
ングすることになる。この結果、スイッチングの際に消
費する電流が、基本クロックが変化する瞬間に過渡的に
集中する。よって、各々の論理回路に電源を供給するラ
インにおいて、一斉に過渡的に電流が変化し、ＥＭＩノ
イズが発生して誤動作が引き起こされていた。
【０００７】本発明は上記事情に鑑み、過渡的な消費電
流の変化が同ーのタイミングで集中して発生することを
抑制し、これによりＥＭＩノイズにより誤動作が引き起
こされることを防止し装置の信頼性を向上させることを
目的とする。
流の変化が同ーのタイミングで集中して発生することを
抑制し、これによりＥＭＩノイズにより誤動作が引き起
こされることを防止し装置の信頼性を向上させることを
目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
外部又は前段から信号を与えられて所定の処理を行い後
段又は外部へ出力する直列に配置された複数の組み合わ
せ回路と、前記組み合わせ回路のうちの所定の組み合わ
せ回路が出力した信号を与えられて所定の処理を行い該
所定の組み合わせ回路に信号を戻す内部戻り用組み合わ
せ回路とを含む装置であって、前記組み合わせ回路の間
又は前記組み合わせ回路と前記内部戻り用組み合わせ回
路の間に設けられ、前段の組み合わせ回路又は前記内部
戻り用組み合わせ回路が出力した信号とクロックとを与
えられ、このクロックに同期して前記信号を保持し後段
の組み合わせ回路又は前記内部戻り用組み合わせ回路に
出力するフリップフロップを含む複数のフリップフロッ
プ群と、所定時間位相がずれた少なくとも２種類の前記
クロックを生成し、いずれかの前記クロックを前記フリ
ップフロップ群に含まれる前記フリップフロップに与え
るクロックタイミング調整回路と、前記内部戻り用組み
合わせ回路が前記所定の組み合わせ回路に信号を戻すタ
イミングを前記所定時間遅らせる遅延回路とを備えたこ
とを特徴としている。
外部又は前段から信号を与えられて所定の処理を行い後
段又は外部へ出力する直列に配置された複数の組み合わ
せ回路と、前記組み合わせ回路のうちの所定の組み合わ
せ回路が出力した信号を与えられて所定の処理を行い該
所定の組み合わせ回路に信号を戻す内部戻り用組み合わ
せ回路とを含む装置であって、前記組み合わせ回路の間
又は前記組み合わせ回路と前記内部戻り用組み合わせ回
路の間に設けられ、前段の組み合わせ回路又は前記内部
戻り用組み合わせ回路が出力した信号とクロックとを与
えられ、このクロックに同期して前記信号を保持し後段
の組み合わせ回路又は前記内部戻り用組み合わせ回路に
出力するフリップフロップを含む複数のフリップフロッ
プ群と、所定時間位相がずれた少なくとも２種類の前記
クロックを生成し、いずれかの前記クロックを前記フリ
ップフロップ群に含まれる前記フリップフロップに与え
るクロックタイミング調整回路と、前記内部戻り用組み
合わせ回路が前記所定の組み合わせ回路に信号を戻すタ
イミングを前記所定時間遅らせる遅延回路とを備えたこ
とを特徴としている。
【０００９】また、本発明の半導体装置は、外部から信
号を与えられて所定の処理を行い出力する第１の組み合
わせ回路と、前記第１の組み合わせ回路及び第４の組み
合わせ回路が出力した信号を与えられ、第１又は第２の
クロックに同期して保持し出力する複数のフリップフロ
ップを含む第１のフリップフロップ群と、前記第１のフ
リップフロップ群から出力された信号を与えられて所定
の処理を行い出力する第２の組み合わせ回路と、前記第
２の組み合わせ回路が出力した信号を与えられ、前記第
１又は第２のクロックに同期して保持し出力する複数の
フリップフロップを含む第２のフリップフロップ群と、
前記第２のフリップフロップ群から出力された信号を与
えられて所定の処理を行い出力する第３の組み合わせ回
路と、前記第２のフリップフロップ群から出力された信
号を与えられて所定の処理を行い前記第１のフリップフ
ロップ群に出力する前記第４の組み合わせ回路と、外部
からクロックを与えられて、所定時間位相がずれた前記
第１及び第２のクロックを発生し、前記第１のフリップ
フロップ群及び前記第２のフリップフロップ群がそれぞ
れ含むフリップフロップに与えるクロックタイミング調
整回路と、前記第４の組み合わせ回路が前記第２の組み
合わせ回路に信号を戻すタイミングを前記所定時間遅ら
せる遅延回路と、を備えたことを特徴とする。
号を与えられて所定の処理を行い出力する第１の組み合
わせ回路と、前記第１の組み合わせ回路及び第４の組み
合わせ回路が出力した信号を与えられ、第１又は第２の
クロックに同期して保持し出力する複数のフリップフロ
ップを含む第１のフリップフロップ群と、前記第１のフ
リップフロップ群から出力された信号を与えられて所定
の処理を行い出力する第２の組み合わせ回路と、前記第
２の組み合わせ回路が出力した信号を与えられ、前記第
１又は第２のクロックに同期して保持し出力する複数の
フリップフロップを含む第２のフリップフロップ群と、
前記第２のフリップフロップ群から出力された信号を与
えられて所定の処理を行い出力する第３の組み合わせ回
路と、前記第２のフリップフロップ群から出力された信
号を与えられて所定の処理を行い前記第１のフリップフ
ロップ群に出力する前記第４の組み合わせ回路と、外部
からクロックを与えられて、所定時間位相がずれた前記
第１及び第２のクロックを発生し、前記第１のフリップ
フロップ群及び前記第２のフリップフロップ群がそれぞ
れ含むフリップフロップに与えるクロックタイミング調
整回路と、前記第４の組み合わせ回路が前記第２の組み
合わせ回路に信号を戻すタイミングを前記所定時間遅ら
せる遅延回路と、を備えたことを特徴とする。
【００１０】ここで、前記所定時間は、前記組み合わせ
回路が前記クロックに基づいて消費する電流が最小値か
ら最大値に変化する時間と略一致することが望ましい。
回路が前記クロックに基づいて消費する電流が最小値か
ら最大値に変化する時間と略一致することが望ましい。
【００１１】
【発明の実施の形態】以下、本発明のー実施の形態につ
いて図面を参照して説明する。本実施の形態による半導
体装置３１は、図１に示されたような構成を備えてい
る。図９に示された従来の装置と比較し、本実施の形態
は位相がずれた２種類のクロックφ１及びφ２を用い
て、フリップフロップ１〜３及び１１〜１３がデータを
取り込んで出力するタイミングを設定する点が相違す
る。このような異なるクロックφ１及びφ２を生成しフ
リップフロップ１〜３及び１１〜１３に与えるために、
図９に示された組み合わせ回路１０１〜１０４、フリッ
プフロップ１〜３及び１１〜１３、バッファＢＵの他
に、遅延回路ＴＤ１を含むクロックタイミング調整回路
ＣＴと、遅延回路ＴＤ２とをさらに備えている。図９に
示された要素と同一のものには、同一の番号を付して説
明を省略する。
いて図面を参照して説明する。本実施の形態による半導
体装置３１は、図１に示されたような構成を備えてい
る。図９に示された従来の装置と比較し、本実施の形態
は位相がずれた２種類のクロックφ１及びφ２を用い
て、フリップフロップ１〜３及び１１〜１３がデータを
取り込んで出力するタイミングを設定する点が相違す
る。このような異なるクロックφ１及びφ２を生成しフ
リップフロップ１〜３及び１１〜１３に与えるために、
図９に示された組み合わせ回路１０１〜１０４、フリッ
プフロップ１〜３及び１１〜１３、バッファＢＵの他
に、遅延回路ＴＤ１を含むクロックタイミング調整回路
ＣＴと、遅延回路ＴＤ２とをさらに備えている。図９に
示された要素と同一のものには、同一の番号を付して説
明を省略する。
【００１２】クロックタイミング調整回路ＣＴは、外部
から入力されバッファＢＵにより増幅された基本クロッ
クを与えられ、この基本クロックをクロックφ２として
出力すると共に、遅延回路ＴＤ１により所定の遅延時間
Ｔだけ遅延させたクロックφ１とを生成して出力する。
から入力されバッファＢＵにより増幅された基本クロッ
クを与えられ、この基本クロックをクロックφ２として
出力すると共に、遅延回路ＴＤ１により所定の遅延時間
Ｔだけ遅延させたクロックφ１とを生成して出力する。
【００１３】フリップフロップ１〜３は、クロックφ１
を供給されるフリップフロップ群Ａ２１に属し、組み合
わせ回路１０１又は組み合わせ回路１０４から出力され
た信号をクロックφ１が立ち上がるタイミング（又は立
ち下がるタイミング）に同期して取り込んで保持し、組
み合わせ回路１０２に出力する。
を供給されるフリップフロップ群Ａ２１に属し、組み合
わせ回路１０１又は組み合わせ回路１０４から出力され
た信号をクロックφ１が立ち上がるタイミング（又は立
ち下がるタイミング）に同期して取り込んで保持し、組
み合わせ回路１０２に出力する。
【００１４】フリップフロップ１１〜１３は、クロック
φ２を供給されるフリップフロップ群Ｂ ２２に属し、
組み合わせ回路１０２から出力された信号をクロックφ
２が立ち上がるタイミング（又は立ち下がるタイミン
グ）に同期して取り込んで保持し、組み合わせ回路１０
３又は１０４に出力する。
φ２を供給されるフリップフロップ群Ｂ ２２に属し、
組み合わせ回路１０２から出力された信号をクロックφ
２が立ち上がるタイミング（又は立ち下がるタイミン
グ）に同期して取り込んで保持し、組み合わせ回路１０
３又は１０４に出力する。
【００１５】遅延回路ＴＤ２は、フリップフロップ群２
２から出力された信号を遅延回路ＴＤ１と同じ遅延時間
Ｔだけ遅延させた後、組み合わせ回路１０４に出力す
る。
２から出力された信号を遅延回路ＴＤ１と同じ遅延時間
Ｔだけ遅延させた後、組み合わせ回路１０４に出力す
る。
【００１６】ここで、ＥＭＩノイズの発生を抑制するた
めに遅延時間Ｔをどのように設定すべきかについて述べ
る。ＥＭＩノイズは、単位時間当たりの消費電流の変化
が最大となる時点において最大となる。即ち、ｄｉ／ｄ
ｔの微分値の絶対値が大きい瞬間にＥＭＩノイズが放射
されることになる。従って、図２に示されたように消費
電流ｉが時間的に変化するとした場合、ＥＭＩノイズは
この波形の立ち上がり時点ｔ１及び立ち下がり時点ｔ２
において発生する。従来は図１０に示されたように、１
種類の基本クロックが立ち上がる時点で消費電流が集中
していたので、この消費電流が立ち上がる瞬間と立ち下
がる瞬間とにおいてＥＭＩノイズが発生していた。
めに遅延時間Ｔをどのように設定すべきかについて述べ
る。ＥＭＩノイズは、単位時間当たりの消費電流の変化
が最大となる時点において最大となる。即ち、ｄｉ／ｄ
ｔの微分値の絶対値が大きい瞬間にＥＭＩノイズが放射
されることになる。従って、図２に示されたように消費
電流ｉが時間的に変化するとした場合、ＥＭＩノイズは
この波形の立ち上がり時点ｔ１及び立ち下がり時点ｔ２
において発生する。従来は図１０に示されたように、１
種類の基本クロックが立ち上がる時点で消費電流が集中
していたので、この消費電流が立ち上がる瞬間と立ち下
がる瞬間とにおいてＥＭＩノイズが発生していた。
【００１７】そこで本実施の形態では、図２に示された
ように、消費電流ｉが最小値から最大値まで立ち上がる
のに要する時間Ｔupを遅延時間Ｔとして設定する。この
遅延時間Ｔだけ基本クロックを遅延させたクロックφ１
と、基本クロックと同一位相のクロックφ２との位相の
関係は、図４（ａ）〜（ｃ）にそれぞれ示されたとおり
である。
ように、消費電流ｉが最小値から最大値まで立ち上がる
のに要する時間Ｔupを遅延時間Ｔとして設定する。この
遅延時間Ｔだけ基本クロックを遅延させたクロックφ１
と、基本クロックと同一位相のクロックφ２との位相の
関係は、図４（ａ）〜（ｃ）にそれぞれ示されたとおり
である。
【００１８】これにより、図３（ａ）に示されたクロッ
クφ２に同期して動作する組み合わせ回路で消費される
電流ｉ２に対し、図３（ｂ）に示されたクロックφ１に
同期して動作する組み合わせ回路で消費される電流ｉ１
は、時間Ｔupだけ遅れて発生することになる。
クφ２に同期して動作する組み合わせ回路で消費される
電流ｉ２に対し、図３（ｂ）に示されたクロックφ１に
同期して動作する組み合わせ回路で消費される電流ｉ１
は、時間Ｔupだけ遅れて発生することになる。
【００１９】このような消費電流ｉ１と消費電流ｉ２と
を装置全体の消費電流ｉ１＋ｉ２として組み合わせる
と、消費電流ｉ２が最大値から最小値へ向けて立ち下が
る負の変化と、消費電流ｉ１が最小値から最大値へ向け
て立ち上がる正の変化とが相殺される。よって、図４
（ｄ）に示されたように全体の消費電流ｉ１＋ｉ２は図
１０に示された従来の消費電流よりも最大値が減少する
とともに、波形全体の幅が広がる。これにより、図４
（ｅ）に示されたようにＥＭＩノイズのレベルが低下
し、装置の誤動作の発生が防止される。
を装置全体の消費電流ｉ１＋ｉ２として組み合わせる
と、消費電流ｉ２が最大値から最小値へ向けて立ち下が
る負の変化と、消費電流ｉ１が最小値から最大値へ向け
て立ち上がる正の変化とが相殺される。よって、図４
（ｄ）に示されたように全体の消費電流ｉ１＋ｉ２は図
１０に示された従来の消費電流よりも最大値が減少する
とともに、波形全体の幅が広がる。これにより、図４
（ｅ）に示されたようにＥＭＩノイズのレベルが低下
し、装置の誤動作の発生が防止される。
【００２０】ここで、図１に示された構成ではフリップ
フロップ群Ａ ２１に属する全てのフリップフロップ１
〜３はクロックφ１を与えられて動作し、フリップフロ
ップ群Ｂ ２２に属する全てのフリップフロップ１１〜
１３はクロックφ２を与えられて動作する。しかし、ク
ロックφ１に基づいて動作する回路素子の負荷と、クロ
ックφ２に基づいて動作する回路素子の負荷との間に隔
たりがある場合が考えられる。このような場合には、ク
ロックφ１に基づいて消費される電流ｉ１の値とクロッ
クφ２に基づいて消費される電流ｉ２の値とが大きく相
違するので、消費電流の負の変化と正の変化とが相殺さ
れる効果が殆ど得られなくなる。
フロップ群Ａ ２１に属する全てのフリップフロップ１
〜３はクロックφ１を与えられて動作し、フリップフロ
ップ群Ｂ ２２に属する全てのフリップフロップ１１〜
１３はクロックφ２を与えられて動作する。しかし、ク
ロックφ１に基づいて動作する回路素子の負荷と、クロ
ックφ２に基づいて動作する回路素子の負荷との間に隔
たりがある場合が考えられる。このような場合には、ク
ロックφ１に基づいて消費される電流ｉ１の値とクロッ
クφ２に基づいて消費される電流ｉ２の値とが大きく相
違するので、消費電流の負の変化と正の変化とが相殺さ
れる効果が殆ど得られなくなる。
【００２１】そこで、クロックφ１、φ２に基づいてそ
れぞれ動作する負荷の間に相違がある場合は、次のよう
な手順で偏りを是正する処理を行う。この処理は、汎用
コンピュータを用いてソフトウェアにより処理を行って
もよい。図５に示されたように、複数の組み合わせ回路
を含む組み合わせ回路群１００１を入力し、ステップ１
００２として入力側の組み合わせ回路１０１か否かを判
断し、ステップ１００３として出力側の組み合わせ回路
１０３か否かを判断し、ステップ１００４として内部戻
り用の組み合わせ回路１０４か否かを判断していくこと
で、組み合わせ回路１０１〜１０４に分類する。
れぞれ動作する負荷の間に相違がある場合は、次のよう
な手順で偏りを是正する処理を行う。この処理は、汎用
コンピュータを用いてソフトウェアにより処理を行って
もよい。図５に示されたように、複数の組み合わせ回路
を含む組み合わせ回路群１００１を入力し、ステップ１
００２として入力側の組み合わせ回路１０１か否かを判
断し、ステップ１００３として出力側の組み合わせ回路
１０３か否かを判断し、ステップ１００４として内部戻
り用の組み合わせ回路１０４か否かを判断していくこと
で、組み合わせ回路１０１〜１０４に分類する。
【００２２】次に、図６に示されたような手順でフリッ
プフロップ群１０１１を、その設けられている位置によ
って分類する。即ち、ステップ１０１２として上記ステ
ップ１００２により分類された入力側の組み合わせ回路
１０１の次段に位置するか否かを判断し、次段に位置す
る場合はフリップフロップ群Ａ ２１、次段に位置しな
い場合はフリップフロップ群Ｂ ２２に分類する。
プフロップ群１０１１を、その設けられている位置によ
って分類する。即ち、ステップ１０１２として上記ステ
ップ１００２により分類された入力側の組み合わせ回路
１０１の次段に位置するか否かを判断し、次段に位置す
る場合はフリップフロップ群Ａ ２１、次段に位置しな
い場合はフリップフロップ群Ｂ ２２に分類する。
【００２３】この後、図７に示された手順に従い、クロ
ックφ１に基づいて動作する負荷と、クロックφ２に基
づいて動作する動作する負荷との釣り合いをとる処理を
行う。ステップ１０２１として、クロックφ１に基づい
て動作する負荷、具体的には容量ｃ１＋ｃ２＋ … ＋
ｃｎ（ｎは自然数）の総和ΣＣｉ（φ１）（ｉはｎ以下
の自然数）と、クロックφ２に基づいて動作する負荷Σ
Ｃｉ（φ２）とを対比する。負荷ΣＣｉ（φ１）の方が
大きい場合は、クロックφ１で動作するフリップフロッ
プ群Ａ ２１からフリップフロップ群Ｂ ２２へフリッ
プフロップを移し、逆の場合はクロックφ２で動作する
フリップフロップ群Ｂ ２２からフリップフロップ群Ａ
２１へ移す。このような処理を進めていき、ステップ
１０２４において負荷がほぼ一致した場合には、処理を
終了する。
ックφ１に基づいて動作する負荷と、クロックφ２に基
づいて動作する動作する負荷との釣り合いをとる処理を
行う。ステップ１０２１として、クロックφ１に基づい
て動作する負荷、具体的には容量ｃ１＋ｃ２＋ … ＋
ｃｎ（ｎは自然数）の総和ΣＣｉ（φ１）（ｉはｎ以下
の自然数）と、クロックφ２に基づいて動作する負荷Σ
Ｃｉ（φ２）とを対比する。負荷ΣＣｉ（φ１）の方が
大きい場合は、クロックφ１で動作するフリップフロッ
プ群Ａ ２１からフリップフロップ群Ｂ ２２へフリッ
プフロップを移し、逆の場合はクロックφ２で動作する
フリップフロップ群Ｂ ２２からフリップフロップ群Ａ
２１へ移す。このような処理を進めていき、ステップ
１０２４において負荷がほぼ一致した場合には、処理を
終了する。
【００２４】上述した実施の形態はー例であり、本発明
を限定するものではない。例えば、組み合わせ回路やフ
リップフロップの数は任意に設定することができる。ま
た、位相がずれたクロックの数は２種類に限らず３種類
以上であってもよい。さらに、上記実施の形態では組み
合わせ回路１０２が出力した信号が組み合わせ回路１０
４を経て組み合わせ回路１０２へ戻る経路において、遅
延回路ＴＤ２がフリップフロップ群２２の出力側と組み
合わせ回路１０４の入力側との間に設けられている。し
かし、この位置に限らず組み合わせ回路１０４の出力側
とフリップフロップ群２１の入力側との間に遅延回路Ｔ
Ｄ２が設けられていてもよい。
を限定するものではない。例えば、組み合わせ回路やフ
リップフロップの数は任意に設定することができる。ま
た、位相がずれたクロックの数は２種類に限らず３種類
以上であってもよい。さらに、上記実施の形態では組み
合わせ回路１０２が出力した信号が組み合わせ回路１０
４を経て組み合わせ回路１０２へ戻る経路において、遅
延回路ＴＤ２がフリップフロップ群２２の出力側と組み
合わせ回路１０４の入力側との間に設けられている。し
かし、この位置に限らず組み合わせ回路１０４の出力側
とフリップフロップ群２１の入力側との間に遅延回路Ｔ
Ｄ２が設けられていてもよい。
【００２５】
【発明の効果】以上説明したように、本発明の半導体装
置によれば位相がずれた複数のクロックに基づいて組み
合わせ回路が動作するので、消費電流が過渡的に変化す
るタイミングが同一時期に集中することが緩和されるの
で、ＥＭＩにより引き起こされるノイズが低減され、誤
動作が防止される。
置によれば位相がずれた複数のクロックに基づいて組み
合わせ回路が動作するので、消費電流が過渡的に変化す
るタイミングが同一時期に集中することが緩和されるの
で、ＥＭＩにより引き起こされるノイズが低減され、誤
動作が防止される。
【図１】本発明の第１の実施の形態による半導体装置の
構成を示した回路図。
構成を示した回路図。
【図２】一般的な半導体装置における消費電流の時間的
変化を示したタイムチャート。
変化を示したタイムチャート。
【図３】同第１の実施の形態による半導体装置における
消費電流の時間的変化を示したタイムチャート。
消費電流の時間的変化を示したタイムチャート。
【図４】同半導体装置におけるクロック、消費電流及び
ＥＭＩノイズの時間的変化を示したタイムチャート。
ＥＭＩノイズの時間的変化を示したタイムチャート。
【図５】同半導体装置を設計する際に、組み合わせ回路
群を設けられている位置に応じて分類する手順を示した
フローチャート。
群を設けられている位置に応じて分類する手順を示した
フローチャート。
【図６】同半導体装置を設計する際に、フリップフロッ
プ群を設けられている位置に応じて分類する手順を示し
たフローチャート。
プ群を設けられている位置に応じて分類する手順を示し
たフローチャート。
【図７】同半導体装置を設計する際に、各々のクロック
に基づいて動作する負荷の大きさの釣り合いをとる処理
を示したフローチャート。
に基づいて動作する負荷の大きさの釣り合いをとる処理
を示したフローチャート。
【図８】従来の半導体装置の構成を示した回路図。
【図９】従来の他の半導体装置の構成を示した回路図。
【図１０】図９又は図１０に示された半導体装置におけ
る基本クロック、消費電流及びＥＭＩノイズを示したタ
イムチャート。
る基本クロック、消費電流及びＥＭＩノイズを示したタ
イムチャート。
１〜３、１１〜１３ フリップフロップ ３１ 半導体装置 ２１、２２ フリップフロップ群 １０１ 組み合わせ回路（入力側） １０２ 組み合わせ回路（内部） １０３ 組み合わせ回路（出力側） １０４ 組み合わせ回路（内部戻り） ＣＴ クロックタイミング調整回路 ＴＤ１、ＴＤ２ 遅延回路 ＢＵ バッファ
フロントページの続き (72)発明者 西 牧 治 良 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 Ｆターム(参考） 5J042 AA10 BA19 CA00 CA12 CA15 CA27 DA00 5J043 AA06 BB04 DD00 DD05 DD10
Claims (2)
- 【請求項１】外部又は前段から信号を与えられて所定の
処理を行い後段又は外部へ出力する直列に配置された複
数の組み合わせ回路と、前記組み合わせ回路のうちの所
定の組み合わせ回路が出力した信号を与えられて所定の
処理を行い該所定の組み合わせ回路に信号を戻す内部戻
り用組み合わせ回路とを含む半導体装置において、 前記組み合わせ回路の間又は前記組み合わせ回路と前記
内部戻り用組み合わせ回路の間に設けられ、前段の組み
合わせ回路又は前記内部戻り用組み合わせ回路が出力し
た信号とクロックとを与えられ、このクロックに同期し
て前記信号を保持し後段の組み合わせ回路又は前記内部
戻り用組み合わせ回路に出力するフリップフロップを含
む複数のフリップフロップ群と、 所定時間位相がずれた少なくとも２種類の前記クロック
を生成し、いずれかの前記クロックを前記フリップフロ
ップ群に含まれる前記フリップフロップに与えるクロッ
クタイミング調整回路と、 前記内部戻り用組み合わせ回路が前記所定の組み合わせ
回路に信号を戻すタイミングを前記所定時間遅らせる遅
延回路と、 を備えたことを特徴とする半導体装置。 - 【請求項２】外部から信号を与えられて所定の処理を行
い出力する第１の組み合わせ回路と、 前記第１の組み合わせ回路及び第４の組み合わせ回路が
出力した信号を与えられ、第１又は第２のクロックに同
期して保持し出力する複数のフリップフロップを含む第
１のフリップフロップ群と、 前記第１のフリップフロップ群から出力された信号を与
えられて所定の処理を行い出力する第２の組み合わせ回
路と、 前記第２の組み合わせ回路が出力した信号を与えられ、
前記第１又は第２のクロックに同期して保持し出力する
複数のフリップフロップを含む第２のフリップフロップ
群と、 前記第２のフリップフロップ群から出力された信号を与
えられて所定の処理を行い出力する第３の組み合わせ回
路と、 前記第２のフリップフロップ群から出力された信号を与
えられて所定の処理を行い前記第１のフリップフロップ
群に出力する前記第４の組み合わせ回路と、 外部からクロックを与えられて、所定時間位相がずれた
前記第１及び第２のクロックを発生し、前記第１のフリ
ップフロップ群及び前記第２のフリップフロップ群がそ
れぞれ含むフリップフロップに与えるクロックタイミン
グ調整回路と、 前記第４の組み合わせ回路が前記第２の組み合わせ回路
に信号を戻すタイミングを前記所定時間遅らせる遅延回
路と、 を備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10253891A JP2000091887A (ja) | 1998-09-08 | 1998-09-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10253891A JP2000091887A (ja) | 1998-09-08 | 1998-09-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000091887A true JP2000091887A (ja) | 2000-03-31 |
Family
ID=17257552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10253891A Withdrawn JP2000091887A (ja) | 1998-09-08 | 1998-09-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000091887A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007135122A (ja) * | 2005-11-14 | 2007-05-31 | Ricoh Co Ltd | データ送受信回路 |
| WO2008038391A1 (fr) * | 2006-09-28 | 2008-04-03 | Fujitsu Limited | Appareil intégré semi-conducteur et procédé de nivellement de la consommation de puissance d'un appareil intégré semi-conducteur |
| JP2021009083A (ja) * | 2019-07-02 | 2021-01-28 | 三菱電機株式会社 | アクティブフェーズドアレイアンテナ装置および電源制御方法 |
-
1998
- 1998-09-08 JP JP10253891A patent/JP2000091887A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007135122A (ja) * | 2005-11-14 | 2007-05-31 | Ricoh Co Ltd | データ送受信回路 |
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| JPWO2008038391A1 (ja) * | 2006-09-28 | 2010-01-28 | 富士通株式会社 | 半導体集積装置及び半導体集積装置の消費電力平準化方法 |
| JP4941470B2 (ja) * | 2006-09-28 | 2012-05-30 | 富士通株式会社 | 半導体集積装置及び半導体集積装置の消費電力平準化方法 |
| JP2021009083A (ja) * | 2019-07-02 | 2021-01-28 | 三菱電機株式会社 | アクティブフェーズドアレイアンテナ装置および電源制御方法 |
| JP7233324B2 (ja) | 2019-07-02 | 2023-03-06 | 三菱電機株式会社 | アクティブフェーズドアレイアンテナ装置および電源制御方法 |
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Legal Events
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|---|---|---|---|
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