JP2000068830A - Da converter and successive-comparison type ad converter using the da converter - Google Patents
Da converter and successive-comparison type ad converter using the da converterInfo
- Publication number
- JP2000068830A JP2000068830A JP10235479A JP23547998A JP2000068830A JP 2000068830 A JP2000068830 A JP 2000068830A JP 10235479 A JP10235479 A JP 10235479A JP 23547998 A JP23547998 A JP 23547998A JP 2000068830 A JP2000068830 A JP 2000068830A
- Authority
- JP
- Japan
- Prior art keywords
- converter
- correction
- data
- bits
- significant bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、リニアリティを含
んだＤＣ誤差の補正ができるＤＡコンバータ及びそのＤ
Ａコンバータを用いた逐次比較型ＡＤコンバータに関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a D / A converter capable of correcting a DC error including linearity and a D / A converter thereof.
The present invention relates to a successive approximation type AD converter using an A converter.
【０００２】[0002]
【従来の技術】従来技術の例について、図５を参照して
説明する。図５に示すように、従来の等電流源型ＤＡコ
ンバータは、Ｒ−２Ｒラダー抵抗１０と、スイッチＳＷ
１〜ＳＷｎと、ｎ本の定電流源Ｉｏと、スイッチ制御手
段１１と、演算増幅器Ａと、帰還抵抗Ｒｆとで構成して
いる。2. Description of the Related Art An example of the prior art will be described with reference to FIG. As shown in FIG. 5, a conventional equal current source type DA converter includes an R-2R ladder resistor 10 and a switch SW.
1 to SWn, n constant current sources Io, switch control means 11, an operational amplifier A, and a feedback resistor Rf.
【０００３】そして、定電流源Ｉｏを構成する薄膜抵抗
のレーザトリミングにより、高精度のリニアリティを実
現することができる。しかし、レーザトリミングをおこ
なうことは、製造工程が増加するのみならず、直接ウェ
ハに対してレーザを照射するために、パシベーション膜
を傷つけ信頼性が低下する要因となる場合がある。そこ
で、レーザトリミング無しで精度を向上させる構成とし
て、図５に示す等電流型ＤＡコンバータを、セグメント
デコード型ＤＡコンバータに変更する方法がある。[0003] High-precision linearity can be realized by laser trimming of the thin-film resistor constituting the constant current source Io. However, performing the laser trimming not only increases the number of manufacturing steps, but also irradiates the laser directly to the wafer, which may damage the passivation film and reduce reliability. Therefore, as a configuration for improving accuracy without laser trimming, there is a method of changing the equal current type DA converter shown in FIG. 5 to a segment decode type DA converter.
【０００４】例えば、図には示していないが、１２ビッ
トのセグメントデコード型ＤＡコンバータの構成は、上
位３ビットをセグメントデコーダを用いて７本にデコー
ドする。そして、セグメントデコード型ＤＡコンバータ
のデコードされた７本の数だけ等電流回路と電流スイッ
チをそれぞれ設ける。一方、セグメントデコード型ＤＡ
コンバータの下位９ビットは、デコードせず、バイナリ
ウェイトを持つ一般的定電流源と、スイッチ回路とによ
り構成する。For example, although not shown in the figure, the configuration of a 12-bit segment decode type D / A converter decodes the upper 3 bits into 7 using a segment decoder. Then, equal current circuits and current switches are provided for each of the seven decoded segments of the segment decode type DA converter. On the other hand, segment decode DA
The lower 9 bits of the converter are composed of a general constant current source having a binary weight without decoding and a switch circuit.
【０００５】このように、セグメントデコード型ＤＡコ
ンバータは、上位ビットを分割することにより、上位ビ
ットを構成する定電流源回路やスイッチに要求される精
度は大幅に低減でき、レーザトリミングが不要となる。
しかし、１２ビットクラスのセグメントデコード型ＤＡ
コンバータは、上位３ビットをセグメント化して７本に
分割することによっても、各薄膜抵抗のバラツキにより
レーザトリミング無しでは１２ビット精度（０．０２５
％）が限界である。As described above, in the segment decode type DA converter, by dividing the upper bits, the accuracy required for the constant current source circuits and switches constituting the upper bits can be greatly reduced, and laser trimming is not required. .
However, a 12-bit class segment decode DA
Even if the converter divides the upper 3 bits into seven segments and divides it into seven, the 12-bit accuracy (0.025
%) Is the limit.
【０００６】[0006]
【発明が解決しようとする課題】上記説明のように、レ
ーザトリミング無しで高精度のＤＡコンバータを得るこ
とは、セグメントデコード化によっても実現困難であり
実用上の不便があった。そこで、本発明は、こうした問
題に鑑みなされたもので、その目的は、薄膜抵抗のレー
ザトリミングなしで高精度のリニアリティが得られ、か
つコストの低減と信頼性の向上がはかれるＤＡコンバー
タ及びそのＤＡコンバータを用いた逐次比較型ＡＤコン
バータを提供することにある。As described above, obtaining a high-precision D / A converter without laser trimming is difficult to achieve even by segment decoding, and has been inconvenient in practical use. Accordingly, the present invention has been made in view of such a problem, and an object of the present invention is to provide a D / A converter and a D / A converter capable of achieving high-accuracy linearity without laser trimming of a thin-film resistor, reducing costs and improving reliability. An object of the present invention is to provide a successive approximation type AD converter using a converter.
【０００７】[0007]
【課題を解決するための手段】即ち、上記目的を達成す
るためになされた本発明の第１は、最下位ビットを２つ
有するＤＡコンバータにおいて、該最下位ビットの１つ
を補正データの収得用としていることを特徴としたＤＡ
コンバータを要旨としている。That is, the first object of the present invention to achieve the above object is to provide a DA converter having two least significant bits, wherein one of the least significant bits is obtained as correction data. DA characterized by using
The gist is a converter.
【０００８】また、上記目的を達成するためになされた
本発明の第２は、最下位ビットを２つ有するメインＤＡ
コンバータと、補正データにより補正電流を出力する補
正ＤＡコンバータと、該補正ＤＡコンバータの補正電流
と、前記メインＤＡコンバータの出力電流を加算して電
圧に変換出力するＩ／Ｖ変換回路と、を具備しているこ
とを特徴としたＤＡコンバータを要旨としている。In order to achieve the above object, a second aspect of the present invention is to provide a main DA having two least significant bits.
A converter, a correction DA converter that outputs a correction current based on the correction data, and an I / V conversion circuit that adds the correction current of the correction DA converter and the output current of the main DA converter to convert and output a voltage. The gist of the present invention is a D / A converter characterized by performing the above.
【０００９】そして、上記目的を達成するためになされ
た本発明の第３は、最下位ビットを２つ有するメインＤ
Ａコンバータと、補正データにより補正電流を出力する
補正ＤＡコンバータと、該補正ＤＡコンバータの補正電
流と、前記メインＤＡコンバータの出力電流とを加算し
て電圧に変換出力するＩ／Ｖ変換回路と、該Ｉ／Ｖ変換
回路の電圧出力を受けてデジタルデータに変換するＡＤ
コンバータと、該ＡＤコンバータのデジタルデータから
補正データを演算する演算手段と、該演算手段の補正デ
ータを格納するメモリと、を具備してリニアリティ誤差
を含めたＤＣ誤差を補正していることを特徴としたＤＡ
コンバータを要旨としている。In order to achieve the above object, a third aspect of the present invention is to provide a main D having two least significant bits.
An A / converter, a correction DA converter that outputs a correction current based on the correction data, an I / V conversion circuit that adds the correction current of the correction DA converter, and the output current of the main DA converter, and converts and outputs a voltage. AD which receives the voltage output of the I / V conversion circuit and converts it into digital data
A converter for calculating correction data from the digital data of the AD converter; and a memory for storing the correction data of the calculation unit, wherein a DC error including a linearity error is corrected. DA
The gist is a converter.
【００１０】さらに、上記目的を達成するためになされ
た本発明の第４は、本発明第２または３記載のＤＡコン
バータを用いたことを特徴とする逐次比較型ＡＤコンバ
ータを要旨としている。Further, a fourth aspect of the present invention, which has been made to achieve the above object, is a gist of a successive approximation type AD converter characterized by using the DA converter according to the second or third aspect of the present invention.
【００１１】[0011]
【発明の実施の形態】本発明の実施の形態は、下記の実
施例において説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described in the following examples.
【００１２】[0012]
【実施例】（実施例１）本発明の実施例１について、図
１〜図４を参照して説明する。図１に示すように、本発
明のメインＤＡコンバータは、Ｒ−２Ｒラダー抵抗１０
と、スイッチＳＷ１〜ＳＷｎと、ｎ本の定電流源Ｉｏ
と、演算増幅器Ａと、帰還抵抗Ｒｆとの従来構成に、ス
イッチＳＷ０と、定電流源Ｉｏとを追加し、スイッチ制
御手段１２を設けた構成になっている。(Embodiment 1) Embodiment 1 of the present invention will be described with reference to FIGS. As shown in FIG. 1, the main DA converter of the present invention has an R-2R ladder resistor 10.
, Switches SW1 to SWn, and n constant current sources Io
, An operational amplifier A and a feedback resistor Rf, a switch SW0 and a constant current source Io are added to the conventional configuration, and a switch control means 12 is provided.
【００１３】スイッチ制御手段１２は、従来と同様のデ
ジタル入力のＢ１〜Ｂ１２に最下位ビットであるＢ０を
追加して設けた構成になっている。そして、スイッチ制
御手段１２の最下位ビットのＢ０は、追加したスイッチ
ＳＷ０を制御して追加した定電流源Ｉｏを切り換える補
正データ取得用である。つまり、本発明のメインＤＡコ
ンバータは、最下位ビット（ＬＳＢ）としてＢ０とＢ１
との２つを有する等電流源型ＤＡコンバータとして構成
している。The switch control means 12 has a configuration in which the least significant bit B0 is additionally provided to digital inputs B1 to B12 as in the conventional case. The least significant bit B0 of the switch control means 12 is for obtaining correction data for controlling the added switch SW0 to switch the added constant current source Io. That is, the main DA converter of the present invention uses B0 and B1 as the least significant bit (LSB).
This is configured as an equal current source type DA converter having the two.
【００１４】例えば、メインＤＡコンバータ２１を１２
ビット（ｎ＝１２）として、補正データを出力する補正
ＤＡコンバータ２５と、それぞれの出力電流を加算し、
加算した電流を電圧に変換するＩ／Ｖ変換回路２２と、
ＡＤコンバータ２６によって取得されたデータにより補
正データを作成する演算手段２４と、その結果を記憶す
るメモリ２３とで構成される。演算手段２４は、例えば
ＤＳＰまたはＣＰＵ等を使用して演算をおこなう。For example, the main DA converter 21
As a bit (n = 12), the correction DA converter 25 that outputs correction data and the respective output currents are added,
An I / V conversion circuit 22 that converts the added current into a voltage,
The arithmetic unit 24 generates correction data based on the data obtained by the AD converter 26, and the memory 23 stores the result. The calculating means 24 performs a calculation using, for example, a DSP or a CPU.
【００１５】次に、本発明のＤＡコンバータの補正デー
タを収得して自動校正する動作について、図２を参照し
て以下箇条書きにより説明する。あらかじめ、Ｉ／Ｖ変
換回路２２の出力をＡＤコンバータ２６入力に接続して
おく。最初に、補正データ取得用の最下位ビットＢ０を
基準にして、リニアリティの補正をおこなう。Next, the operation of acquiring the correction data of the DA converter of the present invention and automatically calibrating the data will be described with reference to FIG. The output of the I / V conversion circuit 22 is connected to the input of the AD converter 26 in advance. First, the linearity is corrected based on the least significant bit B0 for obtaining correction data.
【００１６】（１）設定データに補正データ取得用の最
下位の１ビット（Ｂ０）のみを１とし、他のビット（Ｂ
１〜Ｂ１２）はすべて０としてデータ設定する。(1) Only the least significant bit (B0) for acquiring correction data is set to 1 in the set data, and the other bits (B
1 to B12) are all set to 0 for data setting.
【００１７】（２）ＡＤコンバータ２６により、デジタ
ルデータを取得する。(2) Digital data is obtained by the AD converter 26.
【００１８】（３）設定データに補正データ取得用の最
下位ビットＢ０を０とし、正規の最下位ビット（Ｂ１）
を１として設定する。(3) The least significant bit B0 for acquiring correction data is set to 0 in the setting data, and the least significant bit (B1)
Is set as 1.
【００１９】（４）ＡＤコンバータ２６によりデジタル
データを取得し、上記（２）のデジタルデータと比較す
る。(4) Digital data is acquired by the AD converter 26 and compared with the digital data of (2).
【００２０】（５）これらのデジタルデータが等しくな
るように補正ＤＡコンバータ２５を設定し、その値を最
下位ビットＢ１の補正データ（例えば、α１）としてメ
モリ２３に格納する。(5) The correction DA converter 25 is set so that these digital data become equal, and the value is stored in the memory 23 as correction data (for example, α1) of the least significant bit B1.
【００２１】（６）補正データ取得用の最下位ビットＢ
０の設定データを１とし、また補正された正規の最下位
ビットＢ１の設定データを１に設定する。(6) Least Significant Bit B for Acquiring Correction Data
The setting data of 0 is set to 1, and the setting data of the corrected normal least significant bit B1 is set to 1.
【００２２】（７）Ｉ／Ｖ変換回路２２の出力をＡＤコ
ンバータ２６によりデジタルデータに変換してデータを
取得する。(7) The output of the I / V conversion circuit 22 is converted into digital data by the AD converter 26 to obtain data.
【００２３】（８）補正データ取得用の最下位ビットＢ
０の設定データを０とし、正規の最下位ビットＢ１の設
定データも０とし、１つ上位のビットＢ２の設定データ
を１として設定する。(8) Least Significant Bit B for Acquiring Correction Data
The setting data of “0” is set to “0”, the setting data of the normal least significant bit B1 is set to “0”, and the setting data of the bit B2 which is one higher order is set to “1”.
【００２４】（９）ＡＤコンバータ２６によりデジタル
データを取得し、上記（７）のデジタルデータと比較す
る。(9) Digital data is obtained by the AD converter 26 and compared with the digital data of (7).
【００２５】（１０）これらのデジタルデータが等しく
なるように補正ＤＡコンバータ２５を設定し、その値を
正規の２ビット目のＢ２の補正データ（例えば、α２）
としてメモリ２３に格納する。(10) The correction DA converter 25 is set so that these digital data become equal, and the value is set to the correction data (eg, α2) of B2 of the second regular bit.
And stored in the memory 23.
【００２６】（１１）同様にして全ビット（Ｂ１〜Ｂ１
２）のリニアリティの補正データ（α１〜α１２）を収
得する。(11) Similarly, all bits (B1 to B1)
2) The linearity correction data (α1 to α12) is obtained.
【００２７】（１２）次に、オフセットの補正データ
は、全ビット（Ｂ１〜Ｂ１２）の設定データを０に設定
し、そのときＩ／Ｖ変換回路２２の出力が０Ｖになるよ
うに補正ＤＡコンバータ２５を設定し、その値をオフセ
ットの補正データ（例えば、OffsetErr）としてメモリ
２３に格納する。(12) Next, as the offset correction data, the setting data of all the bits (B1 to B12) is set to 0, and the correction DA converter is set so that the output of the I / V conversion circuit 22 becomes 0V at that time. 25, and the value is stored in the memory 23 as offset correction data (for example, OffsetErr).
【００２８】（１３）そして、ゲインの補正データは、
全ビット（Ｂ１〜Ｂ１２）に１を設定し、かつそのとき
すべての出力が期待値になるように補正ＤＡコンバータ
２５を設定し、その値（例えば、αgain）をメモリ２３
に格納する。(13) The gain correction data is
All bits (B1 to B12) are set to 1, and at that time, the correction DA converter 25 is set so that all outputs become expected values, and the values (for example, αgain) are stored in the memory 23.
To be stored.
【００２９】（１４）ゲインの補正データは、下記式
（１）より算出する。 GainErr＝｛（αgain）−（OffsetErr）｝／（ビット数） ・・・（１）(14) The gain correction data is calculated by the following equation (1). GainErr = {(αgain)-(OffsetErr)} / (number of bits) (1)
【００３０】（１５）以上により、ＤＡコンバータの校
正動作を終了する。(15) With the above, the calibration operation of the DA converter is completed.
【００３１】一般に、リニアリティ誤差は、上位ビット
ほど影響が大きいので、実用的には上位ビットのみ補正
することになる。In general, the linearity error has a greater effect on the upper bits, so that only the upper bits are practically corrected.
【００３２】さらに、本発明のＤＡコンバータを動作さ
せる場合について、図３を参照して以下箇条書きで説明
する。Further, a case where the DA converter of the present invention is operated will be described below with reference to FIG.
【００３３】（１）デジタルの設定データを入力する
と、その設定データはメインＤＡコンバータ２１と、演
算手段２４との両方に伝えられる。(1) When digital setting data is input, the setting data is transmitted to both the main DA converter 21 and the arithmetic means 24.
【００３４】（２）メインＤＡコンバータ２１は、その
設定データに従ったメイン電流（例えば、Ｉm）をＩ／
Ｖ変換回路２２の入力へ出力する。(2) The main DA converter 21 outputs a main current (for example, Im) according to the set data to I /
Output to the input of the V conversion circuit 22.
【００３５】（３）演算手段２４に伝えられた設定デー
タは、校正時に収得した補正データを用いて演算され、
補正ＤＡコンバータ２５の設定データを生成する。補正
ＤＡコンバータの設定データの演算式は、リニアリティ
を補正したＤＡコンバータの出力は直線とみなせるか
ら、下記式（２）で求められる。 CAL(out)=GainErr｛α12(B12)＋α11(B11)・・・＋α1(B1)｝＋OffsetErr・・（２ ） ここで、 CAL(out)：補正ＤＡコンバータ設定データ GainErr：ゲイン補正データ α**：各ビットのリニアリティ補正データ B**：設定ビット OffsetErr：オフセット補正データである。(3) The setting data transmitted to the calculating means 24 is calculated using the correction data obtained at the time of calibration,
The setting data of the correction DA converter 25 is generated. Since the output of the D / A converter whose linearity has been corrected can be regarded as a straight line, the arithmetic expression of the set data of the correction D / A converter is obtained by the following expression (2). CAL (out) = GainErr ｛α12 (B12) + α11 (B11) ... + α1 (B1)｝ + OffsetErr (2) where CAL (out): correction DA converter setting data GainErr: gain correction data α ** : Linearity correction data of each bit B **: Setting bit OffsetErr: Offset correction data.
【００３６】（４）補正ＤＡコンバータ２５は、その設
定データに従った補正電流（例えば、Ｉc）を出力す
る。(4) The correction DA converter 25 outputs a correction current (for example, Ic) according to the set data.
【００３７】（５）メイン電流Ｉmと補正電流Ｉcとは電
流加算され、Ｉ／Ｖ変換回路２２によってアナログ電圧
に変換されて出力される。(5) The main current Im and the correction current Ic are added together, converted into an analog voltage by the I / V conversion circuit 22, and output.
【００３８】（実施例２）実施例２は、実施例１で説明
したＤＡコンバータを用いて構成した逐次比較型ＡＤコ
ンバータであり、図４を参照して説明する。図４に示す
ように、本実施例２の逐次比較型ＡＤコンバータは、Ｄ
Ａコンバータ２０と、コンパレータ３０と、逐次比較レ
ジスタ５０とで構成している。(Embodiment 2) Embodiment 2 is a successive approximation type AD converter constituted by using the DA converter described in Embodiment 1, and will be described with reference to FIG. As shown in FIG. 4, the successive approximation type AD converter of the second embodiment has a D
It comprises an A converter 20, a comparator 30, and a successive approximation register 50.
【００３９】ここで、ＤＡコンバータ２０は、実施例１
で説明したＤＡコンバータであり、校正済みとする。コ
ンパレータ３０は、アナログ入力電圧と、ＤＡコンバー
タ２０との出力をクロックごとに比較する。Here, the DA converter 20 corresponds to the first embodiment.
It is assumed that the D / A converter has been calibrated. The comparator 30 compares the analog input voltage with the output of the DA converter 20 for each clock.
【００４０】そして、逐次比較レジスタ５０は、コンパ
レータ３０の最上位ビット（ＭＳＢ）との比較結果によ
り、入力電圧より比較電圧が高ければ次のビットに変更
して比較し、逆に入力電圧より比較電圧が低ければ次の
ビットを追加する。Based on the result of comparison with the most significant bit (MSB) of the comparator 30, the successive approximation register 50 changes to the next bit if the comparison voltage is higher than the input voltage, and conversely compares the input voltage. If the voltage is low, add the next bit.
【００４１】以上の動作を最上位ビットのＭＳＢから最
下位ビットのＬＳＢまで順次おこない、平衡したときの
デジタル値を出力する。The above operation is sequentially performed from the MSB of the most significant bit to the LSB of the least significant bit, and a digital value when balanced is output.
【００４２】[0042]
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。本技術
は、従来技術のレーザトリミング無しの場合、１２ビッ
トクラスのセグメントデコード型ＤＡコンバータは、１
２ビット精度（０．０２５％）が限界であったが、本技
術ではレーザトリミングなしで１４ビット（０．００６
％）以上の精度のＤＡコンバータと、そのＤＡコンバー
タを用いた高精度のＡＤコンバータが得られる効果があ
る。また、本技術ではレーザトリミングを必要としない
ので、製造プロセスが簡単になり、パシベーション膜を
傷つけないという効果もある。The present invention is embodied in the form described above and has the following effects. According to the present technology, the 12-bit class segment decode type D / A converter has one
Although 2-bit precision (0.025%) was the limit, 14 bits (0.006
%) And an effect that a highly accurate AD converter using the D / A converter with the above accuracy can be obtained. Further, since the present technology does not require laser trimming, the manufacturing process is simplified, and there is also an effect that the passivation film is not damaged.
【図１】本発明のＤＡコンバータのメインＤＡコンバー
タの回路図である。FIG. 1 is a circuit diagram of a main DA converter of a DA converter according to the present invention.
【図２】本発明のＤＡコンバータの校正時のブロック図
である。FIG. 2 is a block diagram at the time of calibration of the DA converter of the present invention.
【図３】本発明のＤＡコンバータの動作時のブロック図
である。FIG. 3 is a block diagram when the DA converter of the present invention operates.
【図４】本発明のＤＡコンバータを用いたＡＤコンバー
タのブロック図である。FIG. 4 is a block diagram of an AD converter using the DA converter of the present invention.
【図５】従来の等電流源型ＤＡコンバータの回路図であ
る。FIG. 5 is a circuit diagram of a conventional equal current source type DA converter.
１０ Ｒ−２Ｒラダー抵抗 １１、１２ スイッチ制御手段 ２０ ＤＡコンバータ ２１ メインＤＡコンバータ ２２ Ｉ／Ｖ変換回路 ２３ メモリ ２４ 演算手段 ２５ 補正ＤＡコンバータ ２６ ＡＤコンバータ ３０ コンパレータ ４０ クロック ５０ 逐次比較レジスタ DESCRIPTION OF SYMBOLS 10 R-2R ladder resistance 11, 12 Switch control means 20 DA converter 21 Main DA converter 22 I / V conversion circuit 23 Memory 24 Calculation means 25 Correction DA converter 26 AD converter 30 Comparator 40 Clock 50 Successive comparison register
Claims (4)
タにおいて、 該最下位ビットの１つを補正データの収得用としている
ことを特徴としたＤＡコンバータ。1. A DA converter having two least significant bits, wherein one of the least significant bits is used for obtaining correction data.
ンバータと、 補正データにより補正電流を出力する補正ＤＡコンバー
タと、 該補正ＤＡコンバータの補正電流と、前記メインＤＡコ
ンバータの出力電流とを加算して電圧に変換出力するＩ
／Ｖ変換回路と、 を具備していることを特徴としたＤＡコンバータ。2. A main DA converter having two least significant bits, a correction DA converter that outputs a correction current based on correction data, a correction current of the correction DA converter, and an output current of the main DA converter. I to convert to voltage
And a / V conversion circuit.
ンバータと、 補正データにより補正電流を出力する補正ＤＡコンバー
タと、 該補正ＤＡコンバータの補正電流と、前記メインＤＡコ
ンバータの出力電流とを加算して電圧に変換出力するＩ
／Ｖ変換回路と、 該Ｉ／Ｖ変換回路の電圧出力を受けてデジタルデータに
変換するＡＤコンバータと、 該ＡＤコンバータのデジタルデータから補正データを演
算する演算手段と、 該演算手段の補正データを格納するメモリと、 を具備してリニアリティ誤差を含めたＤＣ誤差を補正し
ていることを特徴としたＤＡコンバータ。3. A main D / A converter having two least significant bits, a correction D / A converter that outputs a correction current based on correction data, a correction current of the correction D / A converter, and an output current of the main D / A converter. I to convert to voltage
A / V conversion circuit, an AD converter that receives the voltage output of the I / V conversion circuit and converts it into digital data, an arithmetic unit that calculates correction data from the digital data of the AD converter, A DA converter, comprising: a memory for storing data; and correcting a DC error including a linearity error.
を用いたことを特徴とする逐次比較型ＡＤコンバータ。4. A successive approximation type AD converter using the DA converter according to claim 2 or 3.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23547998A JP4097796B2 (en) | 1998-08-21 | 1998-08-21 | DA converter and successive approximation AD converter using the DA converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23547998A JP4097796B2 (en) | 1998-08-21 | 1998-08-21 | DA converter and successive approximation AD converter using the DA converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000068830A true JP2000068830A (en) | 2000-03-03 |
| JP4097796B2 JP4097796B2 (en) | 2008-06-11 |
Family
ID=16986685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23547998A Expired - Fee Related JP4097796B2 (en) | 1998-08-21 | 1998-08-21 | DA converter and successive approximation AD converter using the DA converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4097796B2 (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012074979A (en) * | 2010-09-29 | 2012-04-12 | Fujitsu Ltd | Successive approximation a/d converter |
| JP2012156995A (en) * | 2011-01-21 | 2012-08-16 | Advantest Corp | High-speed, high-resolution and highly accurate voltage source/awg system for ate |
| JP2012169860A (en) * | 2011-02-14 | 2012-09-06 | Hitachi High-Technologies Corp | High resolution digital-analog conversion device and method |
| JP2013131838A (en) * | 2011-12-20 | 2013-07-04 | Advantest Corp | D/a converter system and testing apparatus using the same |
| US9100034B2 (en) | 2013-03-11 | 2015-08-04 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| US9874479B2 (en) | 2013-07-04 | 2018-01-23 | Denso Corporation | Temperature detection device |
| CN110920422A (en) * | 2019-11-06 | 2020-03-27 | 天津大学 | High-power electric vehicle charging device based on current source and control method |
| JP2022003830A (en) * | 2017-06-21 | 2022-01-11 | テキサス インスツルメンツ インコーポレイテッド | Segmented digital-to-analog converter |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102477688B (en) * | 2010-11-29 | 2013-10-30 | 佛山市顺德区盛熙电器制造有限公司 | Garment steamer |
-
1998
- 1998-08-21 JP JP23547998A patent/JP4097796B2/en not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012074979A (en) * | 2010-09-29 | 2012-04-12 | Fujitsu Ltd | Successive approximation a/d converter |
| JP2012156995A (en) * | 2011-01-21 | 2012-08-16 | Advantest Corp | High-speed, high-resolution and highly accurate voltage source/awg system for ate |
| JP2012169860A (en) * | 2011-02-14 | 2012-09-06 | Hitachi High-Technologies Corp | High resolution digital-analog conversion device and method |
| JP2013131838A (en) * | 2011-12-20 | 2013-07-04 | Advantest Corp | D/a converter system and testing apparatus using the same |
| US9100034B2 (en) | 2013-03-11 | 2015-08-04 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| US9258006B2 (en) | 2013-03-11 | 2016-02-09 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| US9874479B2 (en) | 2013-07-04 | 2018-01-23 | Denso Corporation | Temperature detection device |
| JP2022003830A (en) * | 2017-06-21 | 2022-01-11 | テキサス インスツルメンツ インコーポレイテッド | Segmented digital-to-analog converter |
| CN110920422A (en) * | 2019-11-06 | 2020-03-27 | 天津大学 | High-power electric vehicle charging device based on current source and control method |
| CN110920422B (en) * | 2019-11-06 | 2022-07-29 | 天津大学 | High-power electric vehicle charging device based on current source and control method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4097796B2 (en) | 2008-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6130632A (en) | Digitally self-calibrating current-mode D/A converter | |
| US6897794B2 (en) | All-analog calibration of sting-DAC linearity: application to high voltage processes | |
| TWI489790B (en) | Integrated non-linearity (inl) and differential non-linearity (dnl) correction techniques for digital-to-analog converters (dacs) | |
| US7898452B2 (en) | Methods and systems for calibrating a pipelined analog-to-digital converter | |
| US20060208933A1 (en) | Multi-step analog/digital converter and on-line calibration method thereof | |
| US9438260B1 (en) | Semiconductor apparatus and calibration method for analog to digital converter | |
| JPH0454408B2 (en) | ||
| JP5995983B2 (en) | Digital error correction in analog-digital converter | |
| JPH06152415A (en) | Range-split conversion means of multistage operation | |
| JP2003298418A (en) | Analog/digital converter with automatic error calibration function | |
| US20100001891A1 (en) | A/d converter | |
| US7796060B2 (en) | Circuits and methods to minimize nonlinearity errors in interpolating circuits | |
| KR101679008B1 (en) | Analog/digital converter and method for converting analog signals to digital signals | |
| JP4097796B2 (en) | DA converter and successive approximation AD converter using the DA converter | |
| US8421659B2 (en) | Minimum differential non-linearity trim DAC | |
| CN114650061A (en) | Integrated circuit, digital-to-analog converter and driving method thereof | |
| TWI632778B (en) | Digital-to-analog converter and an operation method thereof | |
| US7068193B2 (en) | Integrated digital calibration circuit and digital to analog converter (DAC) | |
| CN111337153B (en) | Temperature sensor and temperature analog signal digitization method | |
| JP2001024509A (en) | Sequential comparator ad converter of charge redistribution self-correcting system | |
| CN113517891B (en) | Linear calibration system and method applied to digital-to-analog converter | |
| JPS6161577B2 (en) | ||
| US11757463B2 (en) | Self-calibration of reference voltage drop in digital to analog converter | |
| JP2003060504A (en) | A/d conversion apparatus and error correction device for a/d converter | |
| KR102242402B1 (en) | Method of converting analog signal to digital information having a plurality of bits |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050705 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070404 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070417 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070615 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20070615 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080115 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080218 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080311 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080312 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110321 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110321 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120321 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120321 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130321 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130321 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130321 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140321 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |