JP2000068340A - テストパターン - Google Patents
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Abstract
(57)【要約】
【課題】 断面形状が一様なテストパターンを提供す
る。 【解決手段】 半導体基板に積層されたエピタキシャル
結晶の結晶構造において等価かつ互いに直交する２つの
軸方向Ｘ，Ｙに、エピタキシャル結晶を選択的に成長さ
せて、断面形状が実質的に等しい２つのライン形状のエ
ピタキシャル結晶層１ａ、１ｂを設け、テストパターン
１を形成した。
る。 【解決手段】 半導体基板に積層されたエピタキシャル
結晶の結晶構造において等価かつ互いに直交する２つの
軸方向Ｘ，Ｙに、エピタキシャル結晶を選択的に成長さ
せて、断面形状が実質的に等しい２つのライン形状のエ
ピタキシャル結晶層１ａ、１ｂを設け、テストパターン
１を形成した。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板に形成
された半導体エピタキシャル層の電気的特性をファン・
デル・パウ法（Van der Pauw）によって測定する際に利
用されるテストパターンに関する。
された半導体エピタキシャル層の電気的特性をファン・
デル・パウ法（Van der Pauw）によって測定する際に利
用されるテストパターンに関する。
【０００２】
【従来の技術】ファン・デル・パウ法とは、ホール効果
測定の一種であり、エピタキシャル層のような半導体薄
膜又は薄片状の半導体の抵抗値及びホール係数を測定す
るのに適した方法である。詳細には、試料に４つの電極
を設け、所定の電極から電圧を印加して電流値を測定す
る等の所定の測定を行い、その測定値から試料の電気的
特性を算出するものである。
測定の一種であり、エピタキシャル層のような半導体薄
膜又は薄片状の半導体の抵抗値及びホール係数を測定す
るのに適した方法である。詳細には、試料に４つの電極
を設け、所定の電極から電圧を印加して電流値を測定す
る等の所定の測定を行い、その測定値から試料の電気的
特性を算出するものである。
【０００３】通常、任意形状の試料の電気的特性のホー
ル効果測定には、ファン・デル・パウ法が用いられる。
しかし、任意の形状の試料に電極を設け、上述したよう
な測定を行うと、試料の形状の非対称性に起因する誤差
が発生する場合がある。
ル効果測定には、ファン・デル・パウ法が用いられる。
しかし、任意の形状の試料に電極を設け、上述したよう
な測定を行うと、試料の形状の非対称性に起因する誤差
が発生する場合がある。
【０００４】このような問題点に対処するため、図６
（ａ）のように測定するエピタキシャル結晶層を正方形
に形成し、その端部に４つの電極を設けたテストパター
ンが利用されていた。さらに、図６（ｂ）〜（ｅ）で示
すように、対称性を有する形状のテストパターンも利用
されていた。
（ａ）のように測定するエピタキシャル結晶層を正方形
に形成し、その端部に４つの電極を設けたテストパター
ンが利用されていた。さらに、図６（ｂ）〜（ｅ）で示
すように、対称性を有する形状のテストパターンも利用
されていた。
【０００５】半導体基板に形成された半導体エピタキシ
ャル結晶層の電気的評価を行うには、エピタキシャル結
晶層の一部を上述したようなテストパターンに形成し、
ＴＥＧ（Test Element Group）として利用する。
ャル結晶層の電気的評価を行うには、エピタキシャル結
晶層の一部を上述したようなテストパターンに形成し、
ＴＥＧ（Test Element Group）として利用する。
【０００６】従来、前述したようなテストパターンは、
半導体基板上に形成されたエピタキシャル結晶層をダイ
ヤモンドカッター又はサンドブラスト等で物理的に切削
・研磨して形成していた。このように形成したテストパ
ターンは、表面等が傷つけられたダメージ領域を有す
る。このようなダメージ領域が、電気的特性の測定の誤
差の原因となっていた。この問題に対処するために、エ
ピタキシャル結晶層を選択成長させて、テストパターン
を形成することが提案されていた。具体的には、エピタ
キシャル結晶層を十字型に選択成長させ、テストパター
ンに利用することが提案されていた。
半導体基板上に形成されたエピタキシャル結晶層をダイ
ヤモンドカッター又はサンドブラスト等で物理的に切削
・研磨して形成していた。このように形成したテストパ
ターンは、表面等が傷つけられたダメージ領域を有す
る。このようなダメージ領域が、電気的特性の測定の誤
差の原因となっていた。この問題に対処するために、エ
ピタキシャル結晶層を選択成長させて、テストパターン
を形成することが提案されていた。具体的には、エピタ
キシャル結晶層を十字型に選択成長させ、テストパター
ンに利用することが提案されていた。
【０００７】
【発明が解決しようとする課題】しかしながら、エピタ
キシャル結晶層で十字型のテストパターンを形成するに
は、以下に説明するような問題点があった。
キシャル結晶層で十字型のテストパターンを形成するに
は、以下に説明するような問題点があった。
【０００８】以下、本明細書においては、ミラー・ブラ
ヴァー指数を、以下のように示す。
ヴァー指数を、以下のように示す。
【０００９】
【表１】
【００１０】十字型のテストパターンを形成するため
に、直交する任意の二つの方向、例えば＜１−１００＞
方向及び＜１１−２０＞方向にエピタキシャル結晶層を
選択成長させた場合について説明する。
に、直交する任意の二つの方向、例えば＜１−１００＞
方向及び＜１１−２０＞方向にエピタキシャル結晶層を
選択成長させた場合について説明する。
【００１１】最初に、＜１−１００＞方向に延びる横エ
ピタキシャル結晶層９ａについて説明する。サファイア
基板４で形成されたＧａＮエピタキシャル結晶層３に＜
１−１００＞方向に延びる開口部を有する誘電体マスク
２を形成し、該開口部でのみＧａＮエピタキシャル結晶
層３を選択成長させてなる横エピタキシャル結晶層９ａ
を、図７（ａ）、（ｂ）に示す。図示するように、横エ
ピタキシャル結晶層９ａは、ＧａＮエピタキシャル結晶
層３の面（０００１）６、面（１−１０１）７及び面
（１−１０１）７に等価な面を成長させたものである。
ピタキシャル結晶層９ａについて説明する。サファイア
基板４で形成されたＧａＮエピタキシャル結晶層３に＜
１−１００＞方向に延びる開口部を有する誘電体マスク
２を形成し、該開口部でのみＧａＮエピタキシャル結晶
層３を選択成長させてなる横エピタキシャル結晶層９ａ
を、図７（ａ）、（ｂ）に示す。図示するように、横エ
ピタキシャル結晶層９ａは、ＧａＮエピタキシャル結晶
層３の面（０００１）６、面（１−１０１）７及び面
（１−１０１）７に等価な面を成長させたものである。
【００１２】次に、縦方向＜１１−２０＞に延びる縦エ
ピタキシャル結晶層９ｂについて述べる。図８（ａ）、
（ｂ）は、横エピタキシャル結晶層９ａと同じ条件で成
長させれらた、縦方向に延びる２つの縦エピタキシャル
結晶層９ｂを示す。
ピタキシャル結晶層９ｂについて述べる。図８（ａ）、
（ｂ）は、横エピタキシャル結晶層９ａと同じ条件で成
長させれらた、縦方向に延びる２つの縦エピタキシャル
結晶層９ｂを示す。
【００１３】図７（ｂ）、図８（ｂ）とから、横エピタ
キシャル結晶層９ａと縦エピタキシャル結晶層９ｂとの
断面形状が違うことが判る。このことは、任意の直交す
る二つの方向にエピタキシャル結晶層を同じ断面形状で
選択成長させることが不可能であることを示す。
キシャル結晶層９ａと縦エピタキシャル結晶層９ｂとの
断面形状が違うことが判る。このことは、任意の直交す
る二つの方向にエピタキシャル結晶層を同じ断面形状で
選択成長させることが不可能であることを示す。
【００１４】ファン・デル・パウ法が用いられるテスト
パターンの断面形状は一様であることが要求される為、
直交する任意の二つの方向にエピタキシャル結晶層を選
択成長させて十字型のテストパターンを形成することは
不可能であった。
パターンの断面形状は一様であることが要求される為、
直交する任意の二つの方向にエピタキシャル結晶層を選
択成長させて十字型のテストパターンを形成することは
不可能であった。
【００１５】本発明は、従来技術の有するこのような問
題点に鑑みてなされたものであり、断面形状が一様なテ
ストパターンを提供することである。
題点に鑑みてなされたものであり、断面形状が一様なテ
ストパターンを提供することである。
【００１６】
【課題を解決するための手段】上記問題を解決するた
め、本発明はエピタキシャル結晶層を成長させる方向に
着眼する。即ち、エピタキシャル結晶層は、その結晶構
造において等価な方向には同じ速度で成長するので、等
価な方向に成長させられた結晶層は同一の断面形状を有
することに着眼する。
め、本発明はエピタキシャル結晶層を成長させる方向に
着眼する。即ち、エピタキシャル結晶層は、その結晶構
造において等価な方向には同じ速度で成長するので、等
価な方向に成長させられた結晶層は同一の断面形状を有
することに着眼する。
【００１７】具体的には、本発明のテストパターンは、
半導体基板上に形成されたエピタキシャル結晶からなる
半導体層の電気的特性をファン・デル・パウ法で測定す
る際に利用される、上記半導体層に設けられたテストパ
ターンにおいて、上記エピタキシャル結晶の結晶構造に
おいて等価かつ互いに直交する２つの軸方向に上記エピ
タキシャル結晶を選択的に成長させてなる、断面形状が
実質的に等しい２つのライン形状のエピタキシャル結晶
層を含んでいることを特徴とする。
半導体基板上に形成されたエピタキシャル結晶からなる
半導体層の電気的特性をファン・デル・パウ法で測定す
る際に利用される、上記半導体層に設けられたテストパ
ターンにおいて、上記エピタキシャル結晶の結晶構造に
おいて等価かつ互いに直交する２つの軸方向に上記エピ
タキシャル結晶を選択的に成長させてなる、断面形状が
実質的に等しい２つのライン形状のエピタキシャル結晶
層を含んでいることを特徴とする。
【００１８】また、本発明のテストパターンは、上記２
つのライン形状のエピタキシャル結晶層の一方を、上記
結晶構造の面（０００１）において、軸方向＜１−１０
０＞に対して１２〜１８度傾斜した方向に延びるものと
してもよい。
つのライン形状のエピタキシャル結晶層の一方を、上記
結晶構造の面（０００１）において、軸方向＜１−１０
０＞に対して１２〜１８度傾斜した方向に延びるものと
してもよい。
【００１９】さらに、本発明のテストパターンは、上記
エピタシャル結晶層を、ＧａＮ結晶としてもよい。
エピタシャル結晶層を、ＧａＮ結晶としてもよい。
【００２０】
【発明の実施の形態】以下、図面を参照して、本発明に
かかる実施の形態について説明する。
かかる実施の形態について説明する。
【００２１】実施の形態１．図１に示すように、本発明
の実施の形態１にかかるテストパターン１は、互いに中
央で直交するライン形状の縦半導体層１ａと横半導体層
１ｂとを含んでいる。両半導体層１ａ、１ｂは、サファ
イア基板に積層された高抵抗ＧａＮエピタキシャル層上
にエピタキシャル選択成長させたものであり、高抵抗Ｇ
ａＮエピタキシャル層の面（０００１）から＜０００１
＞方向に突出している。詳細には、縦半導体層１ａは、
＜１−１００＞方向から反時計方向に１５°回転した方
向（以下、本明細書ではＹ方向とする）に延び、横半導
体層１ｂはＸ方向と平行に延びる。図１で示すように、
縦半導体層１ａ及び横半導体層１ｂの幅は等しく、図４
（ａ）、（ｂ）で示すように、縦半導体層１ａ及び横半
導体層１ｂの長さは等しい。尚、高抵抗ＧａＮ層３上の
縦半導体層１ａと横半導体層１ｂとが形成された以外の
部分は、誘電体層マスク２で覆われている。
の実施の形態１にかかるテストパターン１は、互いに中
央で直交するライン形状の縦半導体層１ａと横半導体層
１ｂとを含んでいる。両半導体層１ａ、１ｂは、サファ
イア基板に積層された高抵抗ＧａＮエピタキシャル層上
にエピタキシャル選択成長させたものであり、高抵抗Ｇ
ａＮエピタキシャル層の面（０００１）から＜０００１
＞方向に突出している。詳細には、縦半導体層１ａは、
＜１−１００＞方向から反時計方向に１５°回転した方
向（以下、本明細書ではＹ方向とする）に延び、横半導
体層１ｂはＸ方向と平行に延びる。図１で示すように、
縦半導体層１ａ及び横半導体層１ｂの幅は等しく、図４
（ａ）、（ｂ）で示すように、縦半導体層１ａ及び横半
導体層１ｂの長さは等しい。尚、高抵抗ＧａＮ層３上の
縦半導体層１ａと横半導体層１ｂとが形成された以外の
部分は、誘電体層マスク２で覆われている。
【００２２】図２で示すように、縦半導体層１ａが延び
るＹ方向、即ち＜１−１００＞方向から反時計方向に１
５°回転した方向即ちＹ方向と、横半導体層１ｂが延び
る方向即ちＸ方向は、結晶構造上等価であるから、Ｇａ
Ｎエピタキシャル層３のＸ方向に対する成長速度と、Ｙ
方向に対する成長速度とは等しい。尚、Ｙ方向は、＜１
１−２０＞方向から時計方向に１５°回転した方向と一
致する。
るＹ方向、即ち＜１−１００＞方向から反時計方向に１
５°回転した方向即ちＹ方向と、横半導体層１ｂが延び
る方向即ちＸ方向は、結晶構造上等価であるから、Ｇａ
Ｎエピタキシャル層３のＸ方向に対する成長速度と、Ｙ
方向に対する成長速度とは等しい。尚、Ｙ方向は、＜１
１−２０＞方向から時計方向に１５°回転した方向と一
致する。
【００２３】従って、図３（ａ）及び図３（ｂ）に示す
ように、縦半導体層１ａ及び横半導体層１ｂは、サファ
イア基板４に積層された高抵抗ＧａＮエピタキシャル層
３の（０００１）面６、（１−１０１）面７、及び（１
−１０１）面と等価な面を選択成長させたものである。
上述したように、ＧａＮエピタキシャル層３のＸ方向に
対する成長速度と、Ｙ方向に対する成長速度とは等しい
ので、図示するように、縦半導体層１ａの断面と横半導
体層１ｂの断面とは同じ形状になる。
ように、縦半導体層１ａ及び横半導体層１ｂは、サファ
イア基板４に積層された高抵抗ＧａＮエピタキシャル層
３の（０００１）面６、（１−１０１）面７、及び（１
−１０１）面と等価な面を選択成長させたものである。
上述したように、ＧａＮエピタキシャル層３のＸ方向に
対する成長速度と、Ｙ方向に対する成長速度とは等しい
ので、図示するように、縦半導体層１ａの断面と横半導
体層１ｂの断面とは同じ形状になる。
【００２４】上述したようにテストパターン１は同一の
断面形状を有するので、こういったテストパターンを利
用することで、半導体層の電気的測定を正確に行うこと
ができる。
断面形状を有するので、こういったテストパターンを利
用することで、半導体層の電気的測定を正確に行うこと
ができる。
【００２５】次に、テストパターン１の製造方法につい
て説明する。最初に、原料ガスであるトリメチルガリウ
ム及びアンモニアを、ＭＯＣＶＤ装置で約５５０℃で熱
分解させ、（０００１）面サファイア基板上にＧａＮバ
ッファー層を形成する。次に同じ原料ガスを、ＭＯＣＶ
Ｄ装置で１１００℃で熱分解させ、ＧａＮバッファー層
上に膜厚約２μｍの高抵抗ＧａＮ層をエピタキシャル成
長させる。続いて、高抵抗ＧａＮ層上にスパッタ法で膜
厚が約２００ｎｍの誘電体層を形成する。誘電体の材料
としては、ＳｉＯ2又はＳｉＮを用いる。
て説明する。最初に、原料ガスであるトリメチルガリウ
ム及びアンモニアを、ＭＯＣＶＤ装置で約５５０℃で熱
分解させ、（０００１）面サファイア基板上にＧａＮバ
ッファー層を形成する。次に同じ原料ガスを、ＭＯＣＶ
Ｄ装置で１１００℃で熱分解させ、ＧａＮバッファー層
上に膜厚約２μｍの高抵抗ＧａＮ層をエピタキシャル成
長させる。続いて、高抵抗ＧａＮ層上にスパッタ法で膜
厚が約２００ｎｍの誘電体層を形成する。誘電体の材料
としては、ＳｉＯ2又はＳｉＮを用いる。
【００２６】さらに、フォトリソグラフィー技術によっ
て、誘電体層に縦開口部５ａと横開口部５ｂを形成し
て、誘電体マスク２を形成する工程を図５に示す。図５
（ａ）に示すように、縦開口部５ａは、＜１−１００＞
方向から反時計方向に約１５°回転した方向即ちＹ方向
に延び、横開口部５ｂは縦開口部５ａに直交する。縦開
口部５ａと横開口部５ｂとは、同じ長さ、同じ幅で形成
される。図５（ｂ）で示すように、開口部５ａが形成さ
れることで、Ｙ軸と平行で所定の幅を有する高抵抗Ｇａ
Ｎ層３が露出される。さらに、図５（ｃ）で示すよう
に、開口部５ｂが形成されることで、Ｘ軸と平行で所定
の長さを有する高抵抗ＧａＮ層３が露出される。
て、誘電体層に縦開口部５ａと横開口部５ｂを形成し
て、誘電体マスク２を形成する工程を図５に示す。図５
（ａ）に示すように、縦開口部５ａは、＜１−１００＞
方向から反時計方向に約１５°回転した方向即ちＹ方向
に延び、横開口部５ｂは縦開口部５ａに直交する。縦開
口部５ａと横開口部５ｂとは、同じ長さ、同じ幅で形成
される。図５（ｂ）で示すように、開口部５ａが形成さ
れることで、Ｙ軸と平行で所定の幅を有する高抵抗Ｇａ
Ｎ層３が露出される。さらに、図５（ｃ）で示すよう
に、開口部５ｂが形成されることで、Ｘ軸と平行で所定
の長さを有する高抵抗ＧａＮ層３が露出される。
【００２７】続いて、誘電体マスクを備えたサファイア
基板を再度ＭＯＣＶＤ装置に投入して、ＧａＮを所定の
条件で成長させる。具体的には、ＧａＮエピタキシャル
層の（０００１）面、（１−１０１）面、及び（１−１
０１）面と等価な面を成長させる。ＧａＮ層は開口部で
のみエピタキシャル成長し、誘電体マスク２上には成長
しないので、上記図１で示したようなテストパターン１
が完成する。
基板を再度ＭＯＣＶＤ装置に投入して、ＧａＮを所定の
条件で成長させる。具体的には、ＧａＮエピタキシャル
層の（０００１）面、（１−１０１）面、及び（１−１
０１）面と等価な面を成長させる。ＧａＮ層は開口部で
のみエピタキシャル成長し、誘電体マスク２上には成長
しないので、上記図１で示したようなテストパターン１
が完成する。
【００２８】上記実施の形態１においては、テストパタ
ーン１は、縦半導体層１ａと横半導体層１ｂとが形成さ
れた以外の部分は、誘電体マスク２で覆われているが、
本発明はこれに制限されるものではなく、誘電体マスク
２を除去して利用することもできる。
ーン１は、縦半導体層１ａと横半導体層１ｂとが形成さ
れた以外の部分は、誘電体マスク２で覆われているが、
本発明はこれに制限されるものではなく、誘電体マスク
２を除去して利用することもできる。
【００２９】また、上記実施の形態においては、縦半導
体層１ａを＜１−１００＞方向から反時計回りの向きに
約１５°回転した方向に延びるものとしたが、本発明は
これに制限されるものではなく、エピタキシャル結晶の
結晶構造において等価かつ互いに直交する２つの軸方向
に、エピタキシャル結晶を選択的に成長させた長さ及び
断面形状が実質的に等しい２つのライン状の半導体層か
らテストパターンを形成してもよい。
体層１ａを＜１−１００＞方向から反時計回りの向きに
約１５°回転した方向に延びるものとしたが、本発明は
これに制限されるものではなく、エピタキシャル結晶の
結晶構造において等価かつ互いに直交する２つの軸方向
に、エピタキシャル結晶を選択的に成長させた長さ及び
断面形状が実質的に等しい２つのライン状の半導体層か
らテストパターンを形成してもよい。
【００３０】具体的には、縦半導体層１ａを＜１−１０
０＞方向から反時計回りの向き又は時計回りに約１２°
〜１８°回転した方向に延びるものとし、横半導体層１
ｂを該縦半導体層１ａに直交する方向に形成してもよ
い。
０＞方向から反時計回りの向き又は時計回りに約１２°
〜１８°回転した方向に延びるものとし、横半導体層１
ｂを該縦半導体層１ａに直交する方向に形成してもよ
い。
【００３１】さらに、上記実施の形態１においては、縦
半導体層１ａ及び横縦半導体層１ｂとをＧａＮエピタキ
シャル層を選択成長させることで形成したが、本発明は
これに制限されるものではなく、ＡｌＧａＮエピタキシ
ャル層、ＩｎＧａＮ等のＡｌＧａＩｎＮ系のエピタキシ
ャル層を選択成長させて形成してもよい。
半導体層１ａ及び横縦半導体層１ｂとをＧａＮエピタキ
シャル層を選択成長させることで形成したが、本発明は
これに制限されるものではなく、ＡｌＧａＮエピタキシ
ャル層、ＩｎＧａＮ等のＡｌＧａＩｎＮ系のエピタキシ
ャル層を選択成長させて形成してもよい。
【００３２】
【発明の効果】本発明のテストパターンは、半導体基板
上のエピタキシャル結晶層を、該エピタキシャル結晶の
結晶構造において等価かつ互いに直交する２つの軸方向
に選択的に成長させて、断面形状が一様な十字型のテス
トパターンを形成したものである。このテストパターン
を利用することで、上記エピタキシャル結晶層の電気的
測定を正確に行うことができる。
上のエピタキシャル結晶層を、該エピタキシャル結晶の
結晶構造において等価かつ互いに直交する２つの軸方向
に選択的に成長させて、断面形状が一様な十字型のテス
トパターンを形成したものである。このテストパターン
を利用することで、上記エピタキシャル結晶層の電気的
測定を正確に行うことができる。
【００３３】本発明のテストパターンは、エピタキシャ
ル結晶を成長させる方向の一つを軸方向＜１−１００＞
から約１２°〜１８°回転した方向とすることで、テス
トパターンの断面形状が一様になり、エピタキシャル結
晶層の電気的測定を正確に行うことができる。
ル結晶を成長させる方向の一つを軸方向＜１−１００＞
から約１２°〜１８°回転した方向とすることで、テス
トパターンの断面形状が一様になり、エピタキシャル結
晶層の電気的測定を正確に行うことができる。
【００３４】本発明のテストパターンは、エピタキシャ
ル結晶をＧａＮ層とすることで、エピタキシャル結晶層
の電気的測定をより正確に行うことができる。
ル結晶をＧａＮ層とすることで、エピタキシャル結晶層
の電気的測定をより正確に行うことができる。
【図１】 本発明の実施の形態にかかるテストパターン
を示すものである。
を示すものである。
【図２】 六方晶の結晶方位を示す図である。
【図３】 テストパターンの断面図を示すもので、
（ａ）は図１の線IIIa-IIIaに沿った断面を示すもので
あり、（ｂ）は図１の線IIIb-IIIbに沿った断面を示
す。
（ａ）は図１の線IIIa-IIIaに沿った断面を示すもので
あり、（ｂ）は図１の線IIIb-IIIbに沿った断面を示
す。
【図４】 テストパターンの断面図を示すもので、
（ａ）は図１の線IVa-IVaに沿った断面を示すものであ
り、（ｂ）は図１の線IVb-IVbに沿った断面を示す。
（ａ）は図１の線IVa-IVaに沿った断面を示すものであ
り、（ｂ）は図１の線IVb-IVbに沿った断面を示す。
【図５】 本発明の実施の形態にかかるテストパターン
の製造方法のマスク製造工程を示すもので、（ａ）は上
面図を、（ｂ）は図５の線Vb-Vbに沿った断面図を、
（ｃ）は図５の線Vc-Vcに沿った断面図を示す。
の製造方法のマスク製造工程を示すもので、（ａ）は上
面図を、（ｂ）は図５の線Vb-Vbに沿った断面図を、
（ｃ）は図５の線Vc-Vcに沿った断面図を示す。
【図６】 従来例にかかるテストパターンを示すもの
で、（ａ）は第１の従来例にかかるテストパターンを、
（ｂ）は第２の従来例にかかるテストパターンを、
（ｃ）は第３の従来例にかかるテストパターンを、
（ｄ）は第４の従来例にかかるテストパターンを、
（ｅ）は第５の従来例にかかるテストパターンを示す。
で、（ａ）は第１の従来例にかかるテストパターンを、
（ｂ）は第２の従来例にかかるテストパターンを、
（ｃ）は第３の従来例にかかるテストパターンを、
（ｄ）は第４の従来例にかかるテストパターンを、
（ｅ）は第５の従来例にかかるテストパターンを示す。
【図７】 従来例にかかるテストパターンを示すもの
で、（ａ）はテストパターンの上面図を、（ｂ）は、図
７の線VIIｂ-VIIｂに沿った断面図を示す。
で、（ａ）はテストパターンの上面図を、（ｂ）は、図
７の線VIIｂ-VIIｂに沿った断面図を示す。
【図８】 従来例にかかるテストパターンを示すもの
で、（ａ）はテストパターンの上面図を、（ｂ）は、図
８の線VIIIｂ-VIIIｂに沿った断面図を示す。
で、（ａ）はテストパターンの上面図を、（ｂ）は、図
８の線VIIIｂ-VIIIｂに沿った断面図を示す。
１ テストパターン、 １ａ 縦半導体層、 １ｂ 横
半導体層、 ２ 誘電体マスク、 ３ 高抵抗ＧａＮ
層、 ４ サファイア基板、 ５ａ 縦開口部、５ｂ
横開口部。
半導体層、 ２ 誘電体マスク、 ３ 高抵抗ＧａＮ
層、 ４ サファイア基板、 ５ａ 縦開口部、５ｂ
横開口部。
フロントページの続き (72)発明者 マルクス・ディートハード 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 4M106 AA01 AA10 AB15 AB17 AB20 BA20 CA28 CB12
Claims (3)
- 【請求項１】 半導体基板上に形成されたエピタキシャ
ル結晶からなる半導体層の電気的特性をファン・デル・
パウ法で測定する際に利用される、上記半導体層に設け
られたテストパターンにおいて、 上記エピタキシャル結晶の結晶構造において等価かつ互
いに直交する２つの軸方向に上記エピタキシャル結晶を
選択的に成長させてなる、断面形状が実質的に等しい２
つのライン形状のエピタキシャル結晶層を含んでいるこ
とを特徴とするテストパターン。 - 【請求項２】 上記２つのライン形状のエピタキシャル
結晶層の一方が、上記結晶構造の（０００１）面におい
て、軸方向＜１−１００＞に対して１２〜１８度傾斜し
た方向に延びるものであることを特徴とする請求項１記
載のテストパターン。 - 【請求項３】 上記エピタシャル結晶層が、ＧａＮ結晶
からなることを特徴とする請求項１又は２記載のテスト
パターン。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10237063A JP2000068340A (ja) | 1998-08-24 | 1998-08-24 | テストパターン |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10237063A JP2000068340A (ja) | 1998-08-24 | 1998-08-24 | テストパターン |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000068340A true JP2000068340A (ja) | 2000-03-03 |
Family
ID=17009879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10237063A Pending JP2000068340A (ja) | 1998-08-24 | 1998-08-24 | テストパターン |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000068340A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007088234A (ja) * | 2005-09-22 | 2007-04-05 | Seiko Epson Corp | 半導体装置の製造方法、半導体装置、電気光学装置および電子機器 |
| CN106684011A (zh) * | 2016-12-28 | 2017-05-17 | 西安电子科技大学 | 测试欧姆接触区方块电阻的方法 |
| CN106684010A (zh) * | 2016-12-28 | 2017-05-17 | 西安电子科技大学 | 基于垂直测试图形的有源区方块电阻测试方法 |
| CN106783661A (zh) * | 2016-12-28 | 2017-05-31 | 西安电子科技大学 | 基于垂直测试图形的欧姆接触区方块电阻测试方法 |
-
1998
- 1998-08-24 JP JP10237063A patent/JP2000068340A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007088234A (ja) * | 2005-09-22 | 2007-04-05 | Seiko Epson Corp | 半導体装置の製造方法、半導体装置、電気光学装置および電子機器 |
| CN106684011A (zh) * | 2016-12-28 | 2017-05-17 | 西安电子科技大学 | 测试欧姆接触区方块电阻的方法 |
| CN106684010A (zh) * | 2016-12-28 | 2017-05-17 | 西安电子科技大学 | 基于垂直测试图形的有源区方块电阻测试方法 |
| CN106783661A (zh) * | 2016-12-28 | 2017-05-31 | 西安电子科技大学 | 基于垂直测试图形的欧姆接触区方块电阻测试方法 |
| CN106783661B (zh) * | 2016-12-28 | 2019-04-23 | 西安电子科技大学 | 基于垂直测试图形的欧姆接触区方块电阻测试方法 |
| CN106684011B (zh) * | 2016-12-28 | 2019-04-23 | 西安电子科技大学 | 测试欧姆接触区方块电阻的方法 |
| CN106684010B (zh) * | 2016-12-28 | 2019-06-21 | 西安电子科技大学 | 基于垂直测试图形的有源区方块电阻测试方法 |
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