JP2000059689A - Defect pixel detection.correction device for solid-state age pickup element - Google Patents
Defect pixel detection.correction device for solid-state age pickup elementInfo
- Publication number
- JP2000059689A JP2000059689A JP10222858A JP22285898A JP2000059689A JP 2000059689 A JP2000059689 A JP 2000059689A JP 10222858 A JP10222858 A JP 10222858A JP 22285898 A JP22285898 A JP 22285898A JP 2000059689 A JP2000059689 A JP 2000059689A
- Authority
- JP
- Japan
- Prior art keywords
- defect level
- defective pixel
- information
- level information
- defect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＣＣＤ型固体撮像
素子等の固体撮像素子の欠陥画素検出・補正装置に係る
ものであり、特に、経時的に発生した画素欠陥を自動的
に検出・補正する、固体撮像素子の欠陥画素検出・補正
装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an apparatus for detecting and correcting defective pixels of a solid-state image pickup device such as a CCD type solid-state image pickup device. The present invention relates to a defective pixel detection / correction device for a solid-state imaging device.
【０００２】[0002]
【従来の技術】半導体基板上に形成されたＣＣＤ型固体
撮像素子等に於いては、基板の局部的な結晶欠陥等によ
り欠陥画素が発生して、部分的に感度が変化し、その結
果、撮像出力信号の不均一性による画質劣化が生じるこ
とが知られている。かかる問題に対し、従来より、製品
出荷時に、欠陥画素のアドレスデータをＲＯＭ等に記憶
させ、隣接する正常な画素の撮像出力信号等で置換する
ことにより、欠陥画素補正を行うことが一般的に行われ
ている。しかしながら、製品を出荷してから発生する、
所謂、「経時的な画素欠陥」については、余り対処され
ていなかった。2. Description of the Related Art In a CCD type solid-state imaging device or the like formed on a semiconductor substrate, a defective pixel is generated due to a local crystal defect or the like of the substrate, and the sensitivity is partially changed. It is known that image quality is deteriorated due to non-uniformity of an imaging output signal. In order to solve such a problem, it has been generally practiced to perform defective pixel correction by storing address data of a defective pixel in a ROM or the like at the time of product shipment and replacing the defective pixel with an imaging output signal of an adjacent normal pixel. Is being done. However, it occurs after shipping the product,
The so-called "defect with time" has not been dealt with much.
【０００３】そこで、近年、ビデオカメラなどでは、こ
のような画素欠陥を検出し、補正するための、欠陥画素
自動検出・補正回路が提案されている。その例を図３を
用いて、以下に説明する。In recent years, therefore, a video camera and the like have proposed a defective pixel automatic detection / correction circuit for detecting and correcting such a pixel defect. An example thereof will be described below with reference to FIG.
【０００４】１画面走査して、欠陥検出回路１で検出さ
れた欠陥画素の欠陥レベル（正常な画素の撮像出力信号
からの「ずれ」の度合）は、その時点で記憶回路４に記
憶されている欠陥レベル（例えば、欠陥レベルの大きい
順に１０個以内の欠陥レベル及び欠陥アドレスが記憶さ
れている）と、欠陥レベル比較回路３で比較される。こ
のとき、記憶回路４に記憶されている欠陥レベルの方が
大きい場合は、記憶回路４の内容の更新は行われない。
すなわち、記憶回路４への、新たな欠陥アドレス及び欠
陥レベルの書き込みは行われない。したがって、記憶回
路４に既に記憶されていた、欠陥アドレス及び欠陥レベ
ルが、そのまま欠陥補正回路５に入力され、該欠陥補正
回路５にて、欠陥画素を補正するための処理が実行され
る。一方、記憶回路４に記憶されている欠陥レベルの方
が小さい場合は、記憶回路４に記憶されている最小欠陥
レベルと、それに対応する欠陥アドレスを消去し、それ
らに代えて、新たに検出された欠陥画素のアドレスと、
欠陥レベルとを、記憶回路４に記憶させる処理が実行さ
れる。すなわち、欠陥レベル比較回路３よりの出力に基
づき、そのとき、Ｖ（垂直方向）アドレスカウンタ６及
びＨ（水平方向）アドレスカウンタ７に記憶されている
欠陥アドレスが、アドレス書き込み制御回路８を介し
て、記憶回路４に書き込まれると共に、新たに検出され
た欠陥画素の欠陥レベルが記憶回路４に書き込まれる。The defect level of a defective pixel detected by the defect detection circuit 1 after scanning one screen (the degree of “shift” from the imaging output signal of a normal pixel) is stored in the storage circuit 4 at that time. The defect level is compared with the defect level (for example, the defect levels and defect addresses of 10 or less in the descending order of the defect level are stored). At this time, if the defect level stored in the storage circuit 4 is higher, the content of the storage circuit 4 is not updated.
That is, writing of a new defect address and a new defect level to the storage circuit 4 is not performed. Therefore, the defect address and the defect level already stored in the storage circuit 4 are directly input to the defect correction circuit 5, and the defect correction circuit 5 executes a process for correcting the defective pixel. On the other hand, when the defect level stored in the storage circuit 4 is lower, the minimum defect level stored in the storage circuit 4 and the corresponding defect address are erased, and a newly detected defect level is replaced with the newly detected defect address. The address of the defective pixel
A process of storing the defect level in the storage circuit 4 is executed. That is, based on the output from the defect level comparison circuit 3, the defect addresses stored in the V (vertical direction) address counter 6 and the H (horizontal direction) address counter 7 at that time are transmitted via the address write control circuit 8. , And the defect level of the newly detected defective pixel is written to the storage circuit 4.
【０００５】かかる構成により、記憶回路４には、常
に、レベル的に大きい欠陥を有する欠陥画素のアドレス
と、その欠陥レベルが、最大１０個を限度として記憶さ
れることになり、欠陥レベルの大きい欠陥画素の補正が
優先して行われることになるものである。[0005] With this configuration, the address of the defective pixel having a large level of defect and the defect level of the defective pixel are always stored in the storage circuit 4 with a maximum of ten defects. The correction of the defective pixel is performed with priority.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上記従
来の欠陥検出・補正回路には、以下に示す問題点があっ
た。However, the above-described conventional defect detection / correction circuit has the following problems.
【０００７】すなわち、上記従来の構成では、欠陥画素
の位置は全く考慮されず、その欠陥レベルのみが考慮さ
れて、記憶されるべき欠陥画素が決定されている。した
がって、例えば、画面の中央部分と、周辺部分とに欠陥
画素が生じていた場合で、中央部分の欠陥画素の欠陥レ
ベルが、周辺部分の欠陥画素の欠陥レベルよりも、若
干、低いような場合、周辺部分の欠陥画素が優先されて
記憶回路に記憶されることになる。しかしながら、１つ
の画面を構成する各画素の画面上に於ける重要度を考慮
すると、レベル的には、中央部分の画素の欠陥レベルが
低い場合でも、そのレベル差によっては、中央部分の欠
陥画素を優先的に補正する方が、画面全体の画質向上の
点で効果的であると考えられる。That is, in the above-mentioned conventional configuration, the position of a defective pixel is not considered at all, and only the defect level is considered to determine the defective pixel to be stored. Therefore, for example, in the case where defective pixels occur in the central portion and the peripheral portion of the screen, and the defect level of the defective pixel in the central portion is slightly lower than the defective level of the defective pixel in the peripheral portion. , The defective pixel in the peripheral portion is preferentially stored in the storage circuit. However, considering the importance of each pixel constituting one screen on the screen, even if the defect level of the pixel in the central part is low, depending on the level difference, the defective pixel in the central part Is preferentially corrected in terms of improving the image quality of the entire screen.
【０００８】本発明は、上記の事情に鑑みて為されたも
のであり、より重要な部分、例えば、画面中央部分の欠
陥画素を優先的に補正する構成とした、固体撮像素子の
欠陥画素検出・補正装置を提供するものである。The present invention has been made in view of the above circumstances, and has a configuration in which a more important portion, for example, a defective pixel in a central portion of a screen is preferentially corrected, and a defective pixel detection of a solid-state imaging device is performed. -To provide a correction device.
【０００９】[0009]
【課題を解決するための手段】請求項１に係る本発明の
固体撮像素子の欠陥画素検出・補正装置は、固体撮像素
子の欠陥画素を検出する検出手段と、検出された欠陥画
素の画素位置を記憶する記憶手段と、該記憶手段の内容
に基づき、固体撮像素子の出力に対して、欠陥補正を行
う補正手段とを有する固体撮像素子の欠陥画素検出・補
正装置であって、固体撮像素子の欠陥画素の画素位置を
示す欠陥画素位置情報と、該欠陥画素の欠陥レベルを示
す欠陥レベル情報との組をｎ組（ｎは自然数）記憶する
記憶手段と、欠陥画素が検出されたときに、既に記憶さ
れている欠陥画素位置情報と欠陥レベル情報との組の数
がｎ未満であるときは、該検出された欠陥画素の画素位
置を示す欠陥画素位置情報と該欠陥画素の欠陥レベルを
示す欠陥レベル情報とを上記記憶手段に記憶させ、欠陥
画素が検出されたときに、既に記憶されている欠陥画素
位置情報と欠陥レベル情報との組の数がｎであるとき
は、該検出された欠陥画素の欠陥レベルを示す欠陥レベ
ル情報と、上記記憶手段に記憶されている欠陥レベル情
報とを比較し、既に記憶されているｎ個の欠陥レベル情
報の内の最小の欠陥レベル情報が、新たに検出された欠
陥画素の欠陥レベル情報より大であるときは、上記記憶
手段の内容の更新は行わず、既に記憶されている最小の
欠陥レベル情報が、新たに検出された欠陥画素の欠陥レ
ベル情報より小であるときは、該最小欠陥レベル情報及
び該情報と組を成す欠陥画素位置情報に代えて、新たに
検出された欠陥画素の画素位置情報と欠陥レベル情報の
組を上記記憶手段に記憶させる制御手段とを備えた、固
体撮像素子の欠陥画素検出・補正装置に於いて、上記比
較動作に先立ち、検出された欠陥画素の画素位置に応じ
て選択された所定の重み付け係数を、該検出された欠陥
画素の欠陥レベル情報に乗算することにより、補正欠陥
レベル情報を算出する重み付け手段と、該補正欠陥レベ
ル情報と、上記記憶手段に記憶されている欠陥レベル情
報とを比較し、既に記憶されている複数の欠陥レベル情
報の内の最小の欠陥レベル情報が、新たに検出された欠
陥画素の補正欠陥レベル情報より大であるときは、上記
記憶手段の内容の更新は行わず、既に記憶されている最
小欠陥レベル情報が、新たに検出された欠陥画素の補正
欠陥レベル情報より小であるときは、該最小欠陥レベル
情報及び該情報と組を成す欠陥画素位置情報に代えて、
新たに検出された欠陥画素の画素位置情報と補正欠陥レ
ベル情報の組を上記記憶手段に記憶させる上記制御手段
とを設けて成ることを特徴とするものである。According to the first aspect of the present invention, there is provided an apparatus for detecting and correcting a defective pixel of a solid-state imaging device, comprising: a detecting unit for detecting a defective pixel of the solid-state imaging device; and a pixel position of the detected defective pixel. A defective pixel detection / correction device for a solid-state imaging device, comprising: a storage unit for storing the image data; and a correction unit for performing a defect correction on an output of the solid-state imaging device based on the content of the storage unit. Storage means for storing n sets (n is a natural number) of defective pixel position information indicating the pixel position of the defective pixel and defect level information indicating the defect level of the defective pixel; When the number of sets of the defective pixel position information and the defect level information already stored is less than n, the defective pixel position information indicating the pixel position of the detected defective pixel and the defect level of the defective pixel are changed. Defect level information Is stored in the storage means, and when a defective pixel is detected, if the number of sets of the defective pixel position information and the defect level information already stored is n, the detected defective pixel is The defect level information indicating the defect level is compared with the defect level information stored in the storage means, and the minimum defect level information among the n pieces of defect level information already stored is newly detected. If the defect level information is larger than the defect level information of the defective pixel, the content of the storage unit is not updated, and the minimum defect level information already stored is smaller than the defect level information of the newly detected defective pixel. Is satisfied, control is performed to store a set of pixel position information and defect level information of a newly detected defective pixel in the storage means in place of the minimum defect level information and the defective pixel position information forming a pair with the information. hand In the apparatus for detecting and correcting a defective pixel of a solid-state imaging device, a predetermined weighting coefficient selected according to the pixel position of the detected defective pixel is compared with the detected defect pixel prior to the comparison operation. Weighting means for calculating the corrected defect level information by multiplying the defect level information of the pixel, the corrected defect level information is compared with the defect level information stored in the storage means, and is already stored. When the minimum defect level information of the plurality of defect level information is larger than the correction defect level information of the newly detected defective pixel, the content of the storage unit is not updated, and is already stored. When the minimum defect level information is smaller than the correction defect level information of the newly detected defective pixel, instead of the minimum defect level information and the defective pixel position information forming a pair with the information,
The above-mentioned control means for storing a set of pixel position information of a newly detected defective pixel and corrected defect level information in the storage means is provided.
【００１０】また、請求項２に係る本発明の固体撮像素
子の欠陥画素検出・補正装置は、上記請求項１に係る固
体撮像素子の欠陥画素検出・補正装置に於いて、画面が
複数の領域に分割されて成り、該複数の領域の各領域毎
に上記重み付け係数が設定されて成ることを特徴とする
ものである。According to a second aspect of the present invention, there is provided the defective pixel detection / correction device for a solid-state image sensor according to the first aspect, wherein the screen has a plurality of areas. And the weighting coefficient is set for each of the plurality of regions.
【００１１】更に、請求項３に係る本発明の固体撮像素
子の欠陥画素検出・補正装置は、上記請求項１または２
に係る固体撮像素子の欠陥画素検出・補正装置に於い
て、画面の中央部分の画素ほど、上記重み付け係数が大
きく、画面の周辺部分の画素ほど、上記重み付け係数が
小さくなるように、上記重み付け係数が設定されて成る
ことを特徴とするものである。Further, according to the third aspect of the present invention, there is provided the apparatus for detecting and correcting a defective pixel of a solid-state imaging device according to the first or second aspect.
In the device for detecting and correcting a defective pixel of a solid-state imaging device according to the above, the weighting coefficient is set such that the weighting coefficient is larger for a pixel at the center of the screen and smaller for a pixel at a peripheral portion of the screen. Is set.
【００１２】また、請求項４に係る本発明の固体撮像素
子の欠陥画素検出・補正装置は、上記請求項２に係る固
体撮像素子の欠陥画素検出・補正装置に於いて、上記複
数の領域の各領域と、該各領域に対して定められている
上記各重み付け係数とを、それぞれ対応付けて記憶する
補助記憶手段と、欠陥画素の画素位置を記憶しているア
ドレス計数手段の内容に基づいて、欠陥画素が何れの領
域に属しているかを検出して、対応する重み付け係数を
選択する重み付け係数選択手段とを設けて成ることを特
徴とするものである。According to a fourth aspect of the present invention, there is provided the solid-state image sensor defective pixel detection / correction apparatus according to the second aspect of the present invention, Based on the contents of each area and the auxiliary storage means for storing the respective weighting coefficients defined for each area in association with each other, and the address counting means for storing the pixel position of the defective pixel. And a weighting coefficient selecting means for detecting which area the defective pixel belongs to and selecting a corresponding weighting coefficient.
【００１３】かかる本発明の固体撮像素子の欠陥画素検
出・補正装置によれば、例えば、画面の中央部分の画素
ほど重み付けを大きくして、欠陥レベル的には小さい場
合でも優先的に補正する構成としているため、より効果
的な欠陥補正が可能となるものである。According to the apparatus for detecting and correcting a defective pixel of a solid-state image pickup device according to the present invention, for example, the weight is increased for the pixel at the center of the screen, and correction is preferentially performed even when the defect level is small. Therefore, more effective defect correction can be performed.
【００１４】[0014]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【００１５】図１は、本発明の一実施形態である欠陥画
素検出・補正装置のブロック構成図である。FIG. 1 is a block diagram of a defective pixel detection / correction apparatus according to an embodiment of the present invention.
【００１６】図に於いて、従来（図３）と同一の構成要
素には、同一符号を付している。すなわち、欠陥検出回
路１、欠陥レベル比較回路３、記憶回路４、欠陥補正回
路５、Ｖ（垂直方向）アドレスカウンタ６、Ｈ（水平方
向）アドレスカウンタ７、及びアドレス書き込み制御回
路８については、従来と同様の構成となっている。本発
明に於ける特徴は、重み付け回路２と、補助記憶装置９
を設けている点にある。In the figure, the same constituent elements as those in the prior art (FIG. 3) are denoted by the same reference numerals. That is, the defect detection circuit 1, the defect level comparison circuit 3, the storage circuit 4, the defect correction circuit 5, the V (vertical) address counter 6, the H (horizontal) address counter 7, and the address write control circuit 8 It has the same configuration as. The feature of the present invention is that the weighting circuit 2 and the auxiliary storage device 9
Is provided.
【００１７】本実施形態に於いては、図２の重み付けテ
ーブル例に示すように、表示画面を含むＣＣＤ有効エリ
アを、４個の領域に分割し（表示画面内は３個の領域に
分割されている）、各領域毎に、重み付け係数を、図に
示すように設定している。すなわち、表示画面中の中央
部分の領域は、重み付け係数を２．０に、同周辺部分の
領域は、重み付け係数を１．０に、更に、その中間の領
域は、重み付け係数を１．５に設定している。また、表
示画面外の無効領域は、重み付け係数を０に設定してい
る。これら各領域と、各重み付け係数との対応関係が、
図１に示す補助記憶装置９に記憶されているものであ
る。In this embodiment, as shown in the weighting table example of FIG. 2, the CCD effective area including the display screen is divided into four areas (the display screen is divided into three areas). Weighting coefficients are set for each region as shown in the figure. That is, the weighting coefficient is set to 2.0 for the central area in the display screen, the weighting coefficient is set to 1.0 for the peripheral area, and the weighting coefficient is set to 1.5 for the intermediate area. You have set. The weighting coefficient is set to 0 for an invalid area outside the display screen. The correspondence between each of these areas and each weighting coefficient is
This is stored in the auxiliary storage device 9 shown in FIG.
【００１８】具体的な例として、ＮＴＳＣ方式の４１万
画素ＣＣＤを用いた場合の重み付けテーブル例を図５に
示す。図５に示す各領域と各重み付け係数との対応関係
が、図１に示す補助記憶装置９に記憶されているもので
あるが、具体的には、垂直方向に１１分割され、また、
水平方向に１１分割されて形成されている、計１２１個
の各小領域毎に、該小領域が垂直、水平方向の何番目に
位置しているかを示す数値（それぞれ、０〜１０）と、
該小領域に対して設定されている重み付け係数（２．
０、１．５、１．０、または０）とが、対応付けられ
て、補助記憶装置９に記憶されているものである。As a specific example, FIG. 5 shows an example of a weighting table in a case where a 410,000 pixel CCD of the NTSC system is used. The correspondence between each area and each weighting coefficient shown in FIG. 5 is stored in the auxiliary storage device 9 shown in FIG. 1. Specifically, the area is divided into 11 in the vertical direction.
Numerical values (0 to 10 respectively) indicating the vertical and horizontal positions of the small regions for each of a total of 121 small regions formed by being divided into 11 in the horizontal direction,
The weighting coefficient (2.
0, 1.5, 1.0, or 0) are stored in the auxiliary storage device 9 in association with each other.
【００１９】従来の回路に於いては、欠陥検出回路１よ
りの出力である欠陥レベルが、直接、記憶回路４に記憶
されている欠陥レベルと、欠陥レベル比較回路３で比較
される構成となっていたが、本発明に於いては、まず、
検出された欠陥画素が、図５に示す５つの領域のどの領
域に属しているかによって、所定の重み付け係数が選択
され、欠陥検出回路１よりの出力である欠陥レベルに、
選択された重み付け係数が乗算されて、補正欠陥レベル
が算出される。そして、その後、この補正欠陥レベル
と、記憶回路４に記憶されている欠陥レベルとが比較さ
れる構成となっている。図１に示す重み付け回路２は、
上記重み付け係数の選択及び乗算を実行する回路であ
る。In the conventional circuit, the defect level output from the defect detection circuit 1 is directly compared with the defect level stored in the storage circuit 4 by the defect level comparison circuit 3. However, in the present invention, first,
Depending on which of the five areas shown in FIG. 5 the detected defective pixel belongs to, a predetermined weighting coefficient is selected, and a defect level output from the defect detection circuit 1 is selected.
The correction weight level is calculated by multiplying by the selected weighting coefficient. After that, the correction defect level is compared with the defect level stored in the storage circuit 4. The weighting circuit 2 shown in FIG.
This is a circuit for selecting and multiplying the weighting coefficients.
【００２０】図５の重み付けテーブル例を用いた場合の
重み付け回路２の内部ブロック構成図を、図４に示す。
図に於いて、１０は、Ｖアドレスカウンタ６よりのＶカ
ウント値に基づき、欠陥画素が垂直方向で何番目の小領
域に属しているかを示す上記０〜１０の数値を出力する
テーブル変換回路であり、１１は、同様に、Ｈアドレス
カウンタ７よりのＨカウント値に基づき、欠陥画素が水
平方向で何番目の小領域に属しているかを示す上記０〜
１０の数値を出力するテーブル変換回路である。重み付
け回路２は、この２つのテーブル変換回路よりの出力デ
ータが記憶されている補助記憶装置９の領域を検索し、
該検索領域に記憶されている重み付け係数を読み出す。
これにより、欠陥画素が属する領域に対して設定されて
いる重み付け係数が、補助記憶装置９より読み出され
る。この重み付け係数は乗算回路１２に入力され、欠陥
検出回路１よりの欠陥レベルとの乗算が実行されて、補
正欠陥レベルが算出される。該補正欠陥レベルは、欠陥
レベル比較回路３に入力され、その時点で記憶回路４に
記憶されている欠陥レベル（例えば、欠陥レベルの大き
い順に１０個以内の欠陥レベル及び欠陥アドレスが記憶
されている）と、欠陥レベル比較回路３で比較される。
このとき、記憶回路４に記憶されている欠陥レベルの方
が大きい場合は、記憶回路４の内容の更新は行われな
い。すなわち、記憶回路４への、新たな欠陥アドレス及
び欠陥レベルの書き込みは行われない。したがって、記
憶回路４に既に記憶されていた、欠陥アドレス及び欠陥
レベルが、そのまま欠陥補正回路５に入力され、該欠陥
補正回路５にて、欠陥画素を補正するための処理が実行
される。なお、記憶回路４に記憶されている欠陥アドレ
ス及び欠陥レベルの個数が、記憶回路４の記憶容量未満
の個数であるときは、欠陥レベル比較回路３による比較
は、特に行われず、新たに検出された欠陥画素のアドレ
ス及び欠陥レベルが記憶回路４に書き込まれる。FIG. 4 shows an internal block diagram of the weighting circuit 2 when the example of the weighting table shown in FIG. 5 is used.
In the figure, reference numeral 10 denotes a table conversion circuit for outputting the numerical value of 0 to 10 indicating the number of a small area in the vertical direction to which a defective pixel belongs based on the V count value from the V address counter 6. In the same manner, 11 indicates the number of the small area in the horizontal direction to which the defective pixel belongs based on the H count value from the H address counter 7.
This is a table conversion circuit that outputs a numerical value of 10. The weighting circuit 2 searches an area of the auxiliary storage device 9 in which the output data from the two table conversion circuits is stored,
The weighting coefficient stored in the search area is read.
As a result, the weighting coefficient set for the area to which the defective pixel belongs is read from the auxiliary storage device 9. The weighting coefficient is input to the multiplying circuit 12 and is multiplied by the defect level from the defect detection circuit 1 to calculate a corrected defect level. The corrected defect level is input to the defect level comparison circuit 3 and the defect levels (for example, up to 10 defect levels and defect addresses in descending order of defect level) stored in the storage circuit 4 at that time are stored. ) Is compared with the defect level comparison circuit 3.
At this time, if the defect level stored in the storage circuit 4 is higher, the content of the storage circuit 4 is not updated. That is, writing of a new defective address and a new defective level to the storage circuit 4 is not performed. Therefore, the defect address and the defect level already stored in the storage circuit 4 are directly input to the defect correction circuit 5, and the defect correction circuit 5 executes a process for correcting the defective pixel. When the number of defect addresses and defect levels stored in the storage circuit 4 is less than the storage capacity of the storage circuit 4, the comparison by the defect level comparison circuit 3 is not particularly performed and newly detected. The address of the defective pixel and the defect level are written to the storage circuit 4.
【００２１】一方、記憶回路４に記憶されている欠陥レ
ベルの方が小さく、新たに検出された欠陥画素の補正欠
陥レベルの方が大きい場合は、記憶回路４に記憶されて
いる最小欠陥レベルと、それに対応する欠陥アドレスを
消去し、それらに代えて、新たに検出された欠陥画素の
アドレスと、補正欠陥レベルとを、記憶回路４に記憶さ
せる処理が実行される。すなわち、欠陥レベル比較回路
３よりの出力に基づき、そのとき、Ｖ（垂直方向）アド
レスカウンタ６及びＨ（水平方向）アドレスカウンタ７
に記憶されている、欠陥アドレスが、アドレス書き込み
制御回路８を介して、記憶回路４に書き込まれると共
に、新たに検出された欠陥画素の補正欠陥レベルが記憶
回路４に書き込まれる。On the other hand, when the defect level stored in the storage circuit 4 is lower and the correction defect level of a newly detected defective pixel is higher, the minimum defect level stored in the storage circuit 4 Then, a process of erasing the corresponding defective address and storing the address of the newly detected defective pixel and the corrected defect level in the storage circuit 4 in place of them is executed. That is, based on the output from the defect level comparison circuit 3, the V (vertical) address counter 6 and the H (horizontal) address counter 7
Is written to the storage circuit 4 via the address write control circuit 8, and the correction defect level of the newly detected defective pixel is written to the storage circuit 4.
【００２２】かかる構成により、記憶回路４には、画素
位置を考慮して補正が施された補正欠陥レベルで比較し
て、レベル的に大きい欠陥を有する欠陥画素のアドレス
と、その欠陥レベルが、例えば、最大１０個を限度とし
て記憶されることになる。これにより、画素位置と欠陥
レベルの双方を考慮した補正欠陥レベルの大きい欠陥画
素の補正が優先して行われることになるものである。With this configuration, the storage circuit 4 compares the address of a defective pixel having a defect with a higher level and the defect level in the memory circuit 4 with the corrected defect level corrected in consideration of the pixel position. For example, a maximum of 10 items are stored. As a result, the correction of a defective pixel having a large correction defect level in consideration of both the pixel position and the defect level is performed with priority.
【００２３】なお、図１の実施形態に於いては、Ｖアド
レスカウンタ６とＨアドレスカウンタ７の２つの独立の
アドレスカウンタに分離された構成のアドレスカウンタ
を用いる構成としているが、図６に示すように、単一の
１画面アドレスカウンタ（Ｈ，Ｖアドレスカウンタ）１
３を用いる構成としてもよいものである。In the embodiment shown in FIG. 1, an address counter having a configuration separated into two independent address counters of a V address counter 6 and an H address counter 7 is used. Thus, a single one-screen address counter (H, V address counter) 1
3 may be used.
【００２４】また、各領域と各重み付け係数とを対応付
けて、補助記憶装置９に記憶させる方法は、上記実施形
態の方法に限定されるものではなく、任意の方法を採る
ことができるものであることは言うまでもない。The method of associating each area with each weighting coefficient and storing it in the auxiliary storage device 9 is not limited to the method of the above-described embodiment, but may be any method. Needless to say, there is.
【００２５】更に、上記実施形態に於いては、画面の中
央部ほど、重み付け係数を大きくし、周辺部ほど、重み
付け係数を小さくする構成として、画面中央部の欠陥画
素を重点的に補正する構成としているが、必要に応じ
て、補助記憶装置の内容を任意に設定することにより、
任意の領域を重点的に補正する構成とすることが可能で
あることは言うまでもない。。Further, in the above-described embodiment, the weighting coefficient is increased toward the center of the screen, and the weighting coefficient is decreased toward the periphery of the screen. However, if necessary, by setting the contents of the auxiliary storage device arbitrarily,
Needless to say, it is possible to adopt a configuration in which an arbitrary region is mainly corrected. .
【００２６】[0026]
【発明の効果】以上、詳細に説明したように、本発明の
固体撮像素子の欠陥画素検出・補正装置によれば、欠陥
画素の欠陥レベルだけではなく、欠陥画素の画素位置も
加味して、より重要な部分の欠陥画素の補正を優先的に
実行させることが可能となるものであり、より効果的な
欠陥補正が可能となる、極めて有用な、固体撮像素子の
欠陥画素検出・補正装置を提供することができるもので
ある。As described above in detail, according to the apparatus for detecting and correcting a defective pixel of a solid-state imaging device according to the present invention, not only the defect level of the defective pixel but also the pixel position of the defective pixel is taken into consideration. An extremely useful defective pixel detection / correction device for a solid-state imaging device that enables priority correction of a defective pixel in a more important portion and enables more effective defect correction. That can be provided.
【図１】本発明の一実施形態である欠陥画素検出・補正
装置のブロック構成図である。FIG. 1 is a block diagram of a defective pixel detection / correction apparatus according to an embodiment of the present invention.
【図２】重み付けテーブル例を示す図である。FIG. 2 is a diagram illustrating an example of a weighting table.
【図３】従来の欠陥画素検出・補正装置のブロック構成
図である。FIG. 3 is a block diagram of a conventional defective pixel detection / correction device.
【図４】重み付け回路の内部ブロック構成図である。FIG. 4 is an internal block diagram of a weighting circuit.
【図５】ＮＴＳＣ方式の４１万画素ＣＣＤを用いたとき
の重み付けテーブル例を示す図である。FIG. 5 is a diagram illustrating an example of a weighting table when a 410,000 pixel CCD of the NTSC system is used.
【図６】本発明の他の実施形態である欠陥画素検出・補
正装置のブロック構成図である。FIG. 6 is a block diagram of a defective pixel detection / correction device according to another embodiment of the present invention.
１ 欠陥検出回路 ２ 重み付け回路 ３ 欠陥レベル比較回路 ４ 記憶回路 ５ 欠陥補正回路 ６ Ｖアドレスカウンタ ７ Ｈアドレスカウンタ ８ アドレス書き込み制御回路 ９ 補助記憶装置 １０、１１ テーブル変換回路 １２ 乗算回路 １３ Ｈ，Ｖアドレスカウンタ DESCRIPTION OF SYMBOLS 1 Defect detection circuit 2 Weighting circuit 3 Defect level comparison circuit 4 Storage circuit 5 Defect correction circuit 6 V address counter 7 H address counter 8 Address writing control circuit 9 Auxiliary storage device 10, 11 Table conversion circuit 12 Multiplication circuit 13 H, V address counter
Claims (4)
手段と、検出された欠陥画素の画素位置を記憶する記憶
手段と、該記憶手段の内容に基づき、固体撮像素子の出
力に対して、欠陥補正を行う補正手段とを有する固体撮
像素子の欠陥画素検出・補正装置であって、固体撮像素
子の欠陥画素の画素位置を示す欠陥画素位置情報と、該
欠陥画素の欠陥レベルを示す欠陥レベル情報との組をｎ
組（ｎは自然数）記憶する記憶手段と、欠陥画素が検出
されたときに、既に記憶されている欠陥画素位置情報と
欠陥レベル情報との組の数がｎ未満であるときは、該検
出された欠陥画素の画素位置を示す欠陥画素位置情報と
該欠陥画素の欠陥レベルを示す欠陥レベル情報とを上記
記憶手段に記憶させ、欠陥画素が検出されたときに、既
に記憶されている欠陥画素位置情報と欠陥レベル情報と
の組の数がｎであるときは、該検出された欠陥画素の欠
陥レベルを示す欠陥レベル情報と、上記記憶手段に記憶
されている欠陥レベル情報とを比較し、既に記憶されて
いるｎ個の欠陥レベル情報の内の最小の欠陥レベル情報
が、新たに検出された欠陥画素の欠陥レベル情報より大
であるときは、上記記憶手段の内容の更新は行わず、既
に記憶されている最小の欠陥レベル情報が、新たに検出
された欠陥画素の欠陥レベル情報より小であるときは、
該最小欠陥レベル情報及び該情報と組を成す欠陥画素位
置情報に代えて、新たに検出された欠陥画素の画素位置
情報と欠陥レベル情報の組を上記記憶手段に記憶させる
制御手段とを備えた、固体撮像素子の欠陥画素検出・補
正装置に於いて、 上記比較動作に先立ち、検出された欠陥画素の画素位置
に応じて選択された所定の重み付け係数を、該検出され
た欠陥画素の欠陥レベル情報に乗算することにより、補
正欠陥レベル情報を算出する重み付け手段と、 該補正欠陥レベル情報と、上記記憶手段に記憶されてい
る欠陥レベル情報とを比較し、既に記憶されている複数
の欠陥レベル情報の内の最小の欠陥レベル情報が、新た
に検出された欠陥画素の補正欠陥レベル情報より大であ
るときは、上記記憶手段の内容の更新は行わず、既に記
憶されている最小欠陥レベル情報が、新たに検出された
欠陥画素の補正欠陥レベル情報より小であるときは、該
最小欠陥レベル情報及び該情報と組を成す欠陥画素位置
情報に代えて、新たに検出された欠陥画素の画素位置情
報と補正欠陥レベル情報の組を上記記憶手段に記憶させ
る上記制御手段とを設けて成ることを特徴とする、固体
撮像素子の欠陥画素検出・補正装置。A detecting means for detecting a defective pixel of the solid-state imaging device; a storage means for storing a pixel position of the detected defective pixel; and an output of the solid-state imaging device based on the content of the storing means. A defect pixel detection / correction device for a solid-state imaging device having correction means for performing defect correction, comprising: defective pixel position information indicating a pixel position of a defective pixel of the solid-state imaging device; and a defect level indicating a defect level of the defective pixel. A set of information and n
A storage means for storing sets (n is a natural number); and, when a defective pixel is detected, if the number of already stored sets of defective pixel position information and defect level information is less than n, the detected pixel is detected. The defective pixel position information indicating the pixel position of the defective pixel and the defect level information indicating the defect level of the defective pixel are stored in the storage means. When the defective pixel is detected, the defective pixel position already stored is stored. When the number of sets of information and defect level information is n, the defect level information indicating the defect level of the detected defective pixel is compared with the defect level information stored in the storage means, When the minimum defect level information among the stored n pieces of defect level information is larger than the defect level information of the newly detected defective pixel, the content of the storage unit is not updated, and Remembered When the defect level information of the small is smaller than the defect level information of the newly detected defective pixels,
Control means for storing, in the storage means, a set of pixel position information and defect level information of a newly detected defective pixel in place of the minimum defect level information and defective pixel position information forming a pair with the information. Prior to the comparison operation, the defective pixel detection / correction device of the solid-state imaging device converts a predetermined weighting coefficient selected according to the pixel position of the detected defective pixel into a defect level of the detected defective pixel. Weighting means for calculating corrected defect level information by multiplying the information; comparing the corrected defect level information with the defect level information stored in the storage means; When the minimum defect level information of the information is larger than the correction defect level information of the newly detected defective pixel, the contents of the storage unit are not updated, and the information is already stored. If the minimum defect level information is smaller than the corrected defect level information of the newly detected defective pixel, the newly detected defective pixel is replaced with the minimum defect level information and the defective pixel position information forming a pair with the information. And a control unit for storing a set of the pixel position information of the defective pixel and the corrected defect level information in the storage unit.
複数の領域の各領域毎に上記重み付け係数が設定されて
成ることを特徴とする、請求項１に記載の、固体撮像素
子の欠陥画素検出・補正装置。2. The solid-state imaging device according to claim 1, wherein the screen is divided into a plurality of regions, and the weighting coefficient is set for each of the plurality of regions. Defective pixel detection and correction device.
け係数が大きく、画面の周辺部分の画素ほど、上記重み
付け係数が小さくなるように、上記重み付け係数が設定
されて成ることを特徴とする、請求項１または２に記載
の、固体撮像素子の欠陥画素検出・補正装置。3. The weighting coefficient is set such that the weighting coefficient is larger in a pixel in a central portion of the screen and smaller in a peripheral portion of the screen. 3. The device for detecting and correcting a defective pixel of a solid-state imaging device according to claim 1 or 2.
対して定められている上記各重み付け係数とを、それぞ
れ対応付けて記憶する補助記憶手段と、欠陥画素の画素
位置を記憶しているアドレス計数手段の内容に基づい
て、欠陥画素が何れの領域に属しているかを検出して、
対応する重み付け係数を選択する重み付け係数選択手段
とを設けて成ることを特徴とする、請求項２に記載の、
固体撮像素子の欠陥画素検出・補正装置。4. An auxiliary storage means for storing the respective areas of the plurality of areas and the respective weighting factors determined for the respective areas in association with each other, and storing a pixel position of a defective pixel. Based on the contents of the address counting means, which area the defective pixel belongs to is detected,
The weighting coefficient selecting means for selecting a corresponding weighting coefficient is provided.
Device for detecting and correcting defective pixels in solid-state imaging devices.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22285898A JP3578384B2 (en) | 1998-08-06 | 1998-08-06 | Detector / corrector for defective pixels in solid-state image sensors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22285898A JP3578384B2 (en) | 1998-08-06 | 1998-08-06 | Detector / corrector for defective pixels in solid-state image sensors |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000059689A true JP2000059689A (en) | 2000-02-25 |
| JP3578384B2 JP3578384B2 (en) | 2004-10-20 |
Family
ID=16789006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22285898A Expired - Fee Related JP3578384B2 (en) | 1998-08-06 | 1998-08-06 | Detector / corrector for defective pixels in solid-state image sensors |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3578384B2 (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002330353A (en) * | 2001-04-27 | 2002-11-15 | Olympus Optical Co Ltd | Imaging unit and method for correcting defective pixel |
| JP2003023563A (en) * | 2001-07-10 | 2003-01-24 | Canon Inc | Foreign matter detecting device and foreign matter detecting method for camera |
| KR20040038193A (en) * | 2002-10-31 | 2004-05-08 | 주식회사 하이닉스반도체 | Defective pixel concealment apparatus in image sensor |
| JP2005136970A (en) * | 2003-10-08 | 2005-05-26 | Canon Inc | Image processor and image processing method |
| JP2006013598A (en) * | 2004-06-22 | 2006-01-12 | Canon Inc | Image processing apparatus |
| JP2010249621A (en) * | 2009-04-15 | 2010-11-04 | Shimadzu Corp | Two-dimensional image detector |
| JP2016086293A (en) * | 2014-10-27 | 2016-05-19 | 三菱電機株式会社 | Count device |
| JP7499695B2 (en) | 2020-12-24 | 2024-06-14 | ゼタテクノロジーズ株式会社 | Solid-state imaging device, signal processing method for solid-state imaging device, and electronic device |
-
1998
- 1998-08-06 JP JP22285898A patent/JP3578384B2/en not_active Expired - Fee Related
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002330353A (en) * | 2001-04-27 | 2002-11-15 | Olympus Optical Co Ltd | Imaging unit and method for correcting defective pixel |
| JP4546664B2 (en) * | 2001-04-27 | 2010-09-15 | オリンパス株式会社 | Imaging apparatus and pixel defect correction method |
| JP2003023563A (en) * | 2001-07-10 | 2003-01-24 | Canon Inc | Foreign matter detecting device and foreign matter detecting method for camera |
| JP4574075B2 (en) * | 2001-07-10 | 2010-11-04 | キヤノン株式会社 | Foreign matter adhesion determination device and foreign matter adhesion determination method |
| KR20040038193A (en) * | 2002-10-31 | 2004-05-08 | 주식회사 하이닉스반도체 | Defective pixel concealment apparatus in image sensor |
| JP2005136970A (en) * | 2003-10-08 | 2005-05-26 | Canon Inc | Image processor and image processing method |
| JP2006013598A (en) * | 2004-06-22 | 2006-01-12 | Canon Inc | Image processing apparatus |
| US7742086B2 (en) | 2004-06-22 | 2010-06-22 | Canon Kabushiki Kaisha | Image processing apparatus and image processing method |
| JP4508740B2 (en) * | 2004-06-22 | 2010-07-21 | キヤノン株式会社 | Image processing device |
| JP2010249621A (en) * | 2009-04-15 | 2010-11-04 | Shimadzu Corp | Two-dimensional image detector |
| JP2016086293A (en) * | 2014-10-27 | 2016-05-19 | 三菱電機株式会社 | Count device |
| JP7499695B2 (en) | 2020-12-24 | 2024-06-14 | ゼタテクノロジーズ株式会社 | Solid-state imaging device, signal processing method for solid-state imaging device, and electronic device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3578384B2 (en) | 2004-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3773773B2 (en) | Image signal processing apparatus and pixel defect detection method | |
| JP5740465B2 (en) | Imaging apparatus and defective pixel correction method | |
| US7034872B1 (en) | Image processing apparatus and method | |
| US20060132626A1 (en) | Pixel defect correction device | |
| CN1964431B (en) | Image data processing apparatus and method of processing image data | |
| US7551799B2 (en) | Apparatus and method for image noise reduction | |
| JP3578384B2 (en) | Detector / corrector for defective pixels in solid-state image sensors | |
| TW200303687A (en) | Circuit for correction of white pixel defects and an image sensor using circuit for the correction of white pixel defects | |
| TWI753410B (en) | Image sensing system and detection and correction method for defective pixel | |
| US20060087570A1 (en) | Image sensing device with pixel correction function and method for correcting pixel sensing data in image sensing device | |
| JP2004501575A (en) | Image sensor signal defect correction | |
| JP2010212788A (en) | Image capturing apparatus, defective pixel correction method, and electronic information apparatus | |
| JP3819063B2 (en) | Image correction apparatus and image correction method | |
| JP5477035B2 (en) | Imaging device | |
| JPH04345383A (en) | Picture defect correcting circuit | |
| JP4390940B2 (en) | Defective pixel detection device | |
| JP2010272916A (en) | White defect correction device of solid-state imaging element | |
| JP2008011567A (en) | Image signal processing device | |
| JP4166246B2 (en) | Image signal processing apparatus and pixel defect detection method | |
| JPH08190363A (en) | Video signal processing device | |
| JP2003348456A (en) | Digital still camera | |
| JP2005175987A (en) | Image processor | |
| JP2006174497A (en) | Image signal processing device | |
| JP2002214148A (en) | Image processing method | |
| CN100508629C (en) | Bad-point detecting circuit based on dynamic refresh mechanism |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040415 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040427 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20040617 Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040617 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040617 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040709 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040709 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070723 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080723 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080723 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090723 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100723 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110723 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110723 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120723 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120723 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130723 Year of fee payment: 9 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D04 |
|
| LAPS | Cancellation because of no payment of annual fees |