JP2000059217A - アナログ／デジタル変換器 - Google Patents
アナログ／デジタル変換器Info
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- JP2000059217A JP2000059217A JP10228368A JP22836898A JP2000059217A JP 2000059217 A JP2000059217 A JP 2000059217A JP 10228368 A JP10228368 A JP 10228368A JP 22836898 A JP22836898 A JP 22836898A JP 2000059217 A JP2000059217 A JP 2000059217A
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Abstract
(57)【要約】
【課題】 高速動作時にも高い精度で変換を行うことが
できるアナログ／デジタル変換器を提供する。 【解決手段】 ３種のアナログ入力信号から一つのアナ
ログ入力信号を選択するマルチプレクサ４が設けられて
いる。マルチプレクサ４内のスイッチ４ａ乃至４ｃは配
線２に共通接続されている。また、配線２はアナログ信
号をデジタル信号に変換するＡＤ変換回路１に接続され
ている。更に、配線２には、他端が接地されたディスチ
ャージ回路３が接続されている。ディスチャージ回路３
は、スイッチ３ａを有しており、このスイッチ３ａを導
通させると、配線２が接地される。ＡＤ変換回路１に
は、入力された信号を１／（１−１／ｅ）倍に増幅して
出力するゲインアンプ１ａ及びこのゲインアンプ１ａか
ら出力されたアナログ信号をデジタル信号に変換するＡ
Ｄ変換部１ｂが設けられている。
できるアナログ／デジタル変換器を提供する。 【解決手段】 ３種のアナログ入力信号から一つのアナ
ログ入力信号を選択するマルチプレクサ４が設けられて
いる。マルチプレクサ４内のスイッチ４ａ乃至４ｃは配
線２に共通接続されている。また、配線２はアナログ信
号をデジタル信号に変換するＡＤ変換回路１に接続され
ている。更に、配線２には、他端が接地されたディスチ
ャージ回路３が接続されている。ディスチャージ回路３
は、スイッチ３ａを有しており、このスイッチ３ａを導
通させると、配線２が接地される。ＡＤ変換回路１に
は、入力された信号を１／（１−１／ｅ）倍に増幅して
出力するゲインアンプ１ａ及びこのゲインアンプ１ａか
ら出力されたアナログ信号をデジタル信号に変換するＡ
Ｄ変換部１ｂが設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は入力されたアナログ
信号をデジタル信号に変換するアナログ／デジタル変換
器に関し、特に、高い精度で高速動作が可能なアナログ
／デジタル変換器に関する。
信号をデジタル信号に変換するアナログ／デジタル変換
器に関し、特に、高い精度で高速動作が可能なアナログ
／デジタル変換器に関する。
【０００２】
【従来の技術】アナログ／デジタル変換器（以下、ＡＤ
変換器という。）には、多数のアナログ入力信号のうち
一つを選択するマルチプレクサを備えたものがある。
変換器という。）には、多数のアナログ入力信号のうち
一つを選択するマルチプレクサを備えたものがある。
【０００３】しかし、マルチプレクサには複数個のスイ
ッチが設けられているので、スイッチの端子容量の総和
が大きくなると共に、これらのスイッチを共通接続する
配線が長くなって浮遊容量が大きく、入力回路の容量が
大きい。このため、マルチプレクサを有する従来のＡＤ
変換器では高い精度が得られなかった。
ッチが設けられているので、スイッチの端子容量の総和
が大きくなると共に、これらのスイッチを共通接続する
配線が長くなって浮遊容量が大きく、入力回路の容量が
大きい。このため、マルチプレクサを有する従来のＡＤ
変換器では高い精度が得られなかった。
【０００４】そこで、入力配線と接地との間の浮遊容量
に起因する測定誤差発生の防止を図ったＡＤ変換器が提
案されている（特開昭６３−２０５５７２号公報）。図
３は特開昭６３−２０５５７２号公報に記載された従来
のＡＤ変換器を示すブロック図である。
に起因する測定誤差発生の防止を図ったＡＤ変換器が提
案されている（特開昭６３−２０５５７２号公報）。図
３は特開昭６３−２０５５７２号公報に記載された従来
のＡＤ変換器を示すブロック図である。
【０００５】従来のＡＤ変換器には、複数個のスイッチ
２４−１、２４−２、・・・、２４−ｎが配線２２に共
通接続されたマルチプレクサ２４が設けられており、各
スイッチにアナログ信号が入力される。また、配線２２
はアナログ信号をデジタル信号に変換するＡＤ変換回路
２１に接続されている。更に、配線２２には、放電回路
２３が接続されている。放電回路２３は、例えば、相互
に接続された抵抗とリレー接点から構成されており、他
端は接地されている。従って、リレー接点を導通させる
と、配線２２は接地されることになる。
２４−１、２４−２、・・・、２４−ｎが配線２２に共
通接続されたマルチプレクサ２４が設けられており、各
スイッチにアナログ信号が入力される。また、配線２２
はアナログ信号をデジタル信号に変換するＡＤ変換回路
２１に接続されている。更に、配線２２には、放電回路
２３が接続されている。放電回路２３は、例えば、相互
に接続された抵抗とリレー接点から構成されており、他
端は接地されている。従って、リレー接点を導通させる
と、配線２２は接地されることになる。
【０００６】このように構成された従来のＡＤ変換器に
おいては、スイッチ２４−１乃至２４−ｎが一定の間隔
をあけて順次ＯＮ状態とされ、アナログ入力信号の走査
が行われるが、前記一定の間隔の間に放電回路２３によ
り配線２２は必ず接地される。従って、配線２２に残留
していた電圧が除かれるので、断線等が生じていてもそ
れに起因する誤差の発生は防止される。
おいては、スイッチ２４−１乃至２４−ｎが一定の間隔
をあけて順次ＯＮ状態とされ、アナログ入力信号の走査
が行われるが、前記一定の間隔の間に放電回路２３によ
り配線２２は必ず接地される。従って、配線２２に残留
していた電圧が除かれるので、断線等が生じていてもそ
れに起因する誤差の発生は防止される。
【０００７】また、高レベルの入力信号の次に低レベル
の入力信号が入力された場合の精度不良の改善を図った
ＡＤ変換器が提案されている（特開平４−３２４７１７
号公報）。この公報に記載されたＡＤ変換器において
は、マルチプレクサとゲインアンプとを接続する配線
に、マイクロプロセッサから入力ショート選択信号が伝
送されるスイッチが接続されており、特開昭６３−２０
５５７２号公報に記載されたＡＤ変換器と同様に、アナ
ログ信号が入力されるチャンネルが変更される毎に配線
がショートされ浮遊容量による残留電圧が除かれてい
る。
の入力信号が入力された場合の精度不良の改善を図った
ＡＤ変換器が提案されている（特開平４−３２４７１７
号公報）。この公報に記載されたＡＤ変換器において
は、マルチプレクサとゲインアンプとを接続する配線
に、マイクロプロセッサから入力ショート選択信号が伝
送されるスイッチが接続されており、特開昭６３−２０
５５７２号公報に記載されたＡＤ変換器と同様に、アナ
ログ信号が入力されるチャンネルが変更される毎に配線
がショートされ浮遊容量による残留電圧が除かれてい
る。
【０００８】
【発明が解決しようとする課題】しかしながら、前述の
ＡＤ変換器を使用した場合、十分に速い順次変換の速度
が得られないという問題点がある。
ＡＤ変換器を使用した場合、十分に速い順次変換の速度
が得られないという問題点がある。
【０００９】これは、変換精度に影響が及ぼされなくな
るように、アナログ入力信号がスイッチでマルチプレク
サに接続されてから入力回路の容量が入力信号でチャー
ジされるまで待機してからＡＤ変換を行う必要があるた
めである。
るように、アナログ入力信号がスイッチでマルチプレク
サに接続されてから入力回路の容量が入力信号でチャー
ジされるまで待機してからＡＤ変換を行う必要があるた
めである。
【００１０】例えば、誤差が入力電圧の０．１％以下の
精度が必要な場合には、入力回路に固有の時定数をτと
したときに約６τの待機時間が必要となる。
精度が必要な場合には、入力回路に固有の時定数をτと
したときに約６τの待機時間が必要となる。
【００１１】本発明はかかる問題点に鑑みてなされたも
のであって、高速動作時にも高い精度で変換を行うこと
ができるアナログ／デジタル変換器を提供することを目
的とする。
のであって、高速動作時にも高い精度で変換を行うこと
ができるアナログ／デジタル変換器を提供することを目
的とする。
【００１２】
【課題を解決するための手段】本発明に係るアナログ／
デジタル変換器は、複数のアナログ信号が入力されこれ
らのアナログ信号から１のアナログ信号を選択して出力
するマルチプレクサと、このマルチプレクサに接続され
前記マルチプレクサからアナログ信号が出力されてから
所定時間経過したときに前記マルチプレクサから出力さ
れたアナログ信号を所定倍に増幅してデジタル信号に変
換するアナログ／デジタル変換回路と、前記マルチプレ
クサと前記アナログ／デジタル変換回路との間に接続さ
れた配線と、この配線に接続され前記アナログ／デジタ
ル変換回路によりアナログ信号がデジタル信号に変換さ
れた後に前記配線を接地に接続する制御回路と、を有す
ることを特徴とする。
デジタル変換器は、複数のアナログ信号が入力されこれ
らのアナログ信号から１のアナログ信号を選択して出力
するマルチプレクサと、このマルチプレクサに接続され
前記マルチプレクサからアナログ信号が出力されてから
所定時間経過したときに前記マルチプレクサから出力さ
れたアナログ信号を所定倍に増幅してデジタル信号に変
換するアナログ／デジタル変換回路と、前記マルチプレ
クサと前記アナログ／デジタル変換回路との間に接続さ
れた配線と、この配線に接続され前記アナログ／デジタ
ル変換回路によりアナログ信号がデジタル信号に変換さ
れた後に前記配線を接地に接続する制御回路と、を有す
ることを特徴とする。
【００１３】本発明においては、マルチプレクサにより
選択されて出力されたアナログ信号は、アナログ／デジ
タル変換回路により出力されてから所定時間経過したと
きに所定倍に増幅される。従って、配線等に寄生する容
量等により変化したアナログ信号を変化前の状態に戻し
て変換することが可能である。このため、高精度で変換
を行う場合にも長い待機時間を設ける必要がない。
選択されて出力されたアナログ信号は、アナログ／デジ
タル変換回路により出力されてから所定時間経過したと
きに所定倍に増幅される。従って、配線等に寄生する容
量等により変化したアナログ信号を変化前の状態に戻し
て変換することが可能である。このため、高精度で変換
を行う場合にも長い待機時間を設ける必要がない。
【００１４】また、制御回路により１のアナログ信号が
デジタル信号に変換される毎に配線が接地されるので、
マルチプレクサ等の残留電圧が除去される。
デジタル信号に変換される毎に配線が接地されるので、
マルチプレクサ等の残留電圧が除去される。
【００１５】なお、前記アナログ／デジタル変換回路
は、前記マルチプレクサから出力されたアナログ信号を
前記所定倍に増幅するゲインアンプと、このゲインアン
プから出力されたアナログ信号をデジタル信号に変換す
るアナログ／デジタル変換部と、を有することができ
る。
は、前記マルチプレクサから出力されたアナログ信号を
前記所定倍に増幅するゲインアンプと、このゲインアン
プから出力されたアナログ信号をデジタル信号に変換す
るアナログ／デジタル変換部と、を有することができ
る。
【００１６】また、前記マルチプレクサに入力される信
号をＳ１、前記マルチプレクサから出力され前記所定時
間経過したときのアナログ信号をＳ２としたとき、前記
ゲインアンプは、前記ゲインアンプに入力されるアナロ
グ信号をＳ１／Ｓ２倍に増幅することが望ましい。
号をＳ１、前記マルチプレクサから出力され前記所定時
間経過したときのアナログ信号をＳ２としたとき、前記
ゲインアンプは、前記ゲインアンプに入力されるアナロ
グ信号をＳ１／Ｓ２倍に増幅することが望ましい。
【００１７】更に、前記ディスチャージ回路は、一方の
端子が前記配線に接続され他方の端子が接地されたスイ
ッチング素子を有してもよい。
端子が前記配線に接続され他方の端子が接地されたスイ
ッチング素子を有してもよい。
【００１８】更にまた、前記マルチプレクサにアナログ
信号を出力し外部回路との導通及び絶縁を制御するフラ
イングキャパシタ回路と、アナログ信号が入力されこの
アナログ信号をその中に存在するノイズを除去して前記
フライングキャパシタ回路に出力するフィルタ回路と、
を有してもよい。
信号を出力し外部回路との導通及び絶縁を制御するフラ
イングキャパシタ回路と、アナログ信号が入力されこの
アナログ信号をその中に存在するノイズを除去して前記
フライングキャパシタ回路に出力するフィルタ回路と、
を有してもよい。
【００１９】また、前記マルチプレクサ及び前記アナロ
グ／デジタル変換回路の動作は前記制御装置により制御
されてもよい。
グ／デジタル変換回路の動作は前記制御装置により制御
されてもよい。
【００２０】
【発明の実施の形態】以下、本発明の実施例に係るＡＤ
変換器について、添付の図面を参照して具体的に説明す
る。図１は本発明の第１の実施例に係るＡＤ変換器を示
すブロック図である。
変換器について、添付の図面を参照して具体的に説明す
る。図１は本発明の第１の実施例に係るＡＤ変換器を示
すブロック図である。
【００２１】本実施例には、３種のアナログ入力信号か
ら一つのアナログ入力信号を選択するマルチプレクサ４
が設けられており、マルチプレクサ４には、ＣＨ１アナ
ログ信号選択スイッチ４ａ、ＣＨ２アナログ信号選択ス
イッチ４ｂ及びＣＨ３アナログ信号選択スイッチ４ｃが
設けられている。ＣＨ１アナログ信号選択スイッチ４ａ
には、チャンネルＣＨ１の信号（電圧：Ｖｉ１）が入力
され、ＣＨ２アナログ信号選択スイッチ４ｂには、チャ
ンネルＣＨ２の信号（電圧：Ｖｉ２）が入力され、ＣＨ
３アナログ信号選択スイッチ４ｃには、チャンネルＣＨ
３の信号（電圧：Ｖｉ３）が入力される。そして、これ
らのスイッチ４ａ乃至４ｃは配線２に共通接続されてい
る。また、配線２はアナログ信号をデジタル信号に変換
するＡＤ変換回路１に接続されている。更に、配線２に
は、他端が接地されたディスチャージ回路３が接続され
ている。ディスチャージ回路３は、スイッチ３ａを有し
ており、このスイッチ３ａを導通させると、配線２が接
地される。
ら一つのアナログ入力信号を選択するマルチプレクサ４
が設けられており、マルチプレクサ４には、ＣＨ１アナ
ログ信号選択スイッチ４ａ、ＣＨ２アナログ信号選択ス
イッチ４ｂ及びＣＨ３アナログ信号選択スイッチ４ｃが
設けられている。ＣＨ１アナログ信号選択スイッチ４ａ
には、チャンネルＣＨ１の信号（電圧：Ｖｉ１）が入力
され、ＣＨ２アナログ信号選択スイッチ４ｂには、チャ
ンネルＣＨ２の信号（電圧：Ｖｉ２）が入力され、ＣＨ
３アナログ信号選択スイッチ４ｃには、チャンネルＣＨ
３の信号（電圧：Ｖｉ３）が入力される。そして、これ
らのスイッチ４ａ乃至４ｃは配線２に共通接続されてい
る。また、配線２はアナログ信号をデジタル信号に変換
するＡＤ変換回路１に接続されている。更に、配線２に
は、他端が接地されたディスチャージ回路３が接続され
ている。ディスチャージ回路３は、スイッチ３ａを有し
ており、このスイッチ３ａを導通させると、配線２が接
地される。
【００２２】ＡＤ変換回路１には、入力された信号を１
／（１−１／ｅ）倍に増幅して出力するゲインアンプ１
ａ及びこのゲインアンプ１ａから出力されたアナログ信
号をデジタル信号に変換するＡＤ変換部１ｂが設けられ
ている。
／（１−１／ｅ）倍に増幅して出力するゲインアンプ１
ａ及びこのゲインアンプ１ａから出力されたアナログ信
号をデジタル信号に変換するＡＤ変換部１ｂが設けられ
ている。
【００２３】更にまた、ＡＤ変換器には、スイッチ４ａ
乃至４ｃのいずれかが導通されてからτ秒間経過したと
きにＡＤ変換回路１が入力された信号のＡＤ変換を行う
ように制御する中央処理装置（ＣＰＵ）５が設けられて
いる。なお、τはディスチャージ回路３の入力容量、Ａ
Ｄ変換回路１の入力容量及び配線２の浮遊容量により決
定されるＡＤ変換器に固有の時間の単位を有する時定数
である。このＣＰＵ５は、スイッチ４ａ乃至４ｃの開閉
タイミングの制御及びディスチャージ回路３のスイッチ
３ａの開閉タイミングの制御も行う。
乃至４ｃのいずれかが導通されてからτ秒間経過したと
きにＡＤ変換回路１が入力された信号のＡＤ変換を行う
ように制御する中央処理装置（ＣＰＵ）５が設けられて
いる。なお、τはディスチャージ回路３の入力容量、Ａ
Ｄ変換回路１の入力容量及び配線２の浮遊容量により決
定されるＡＤ変換器に固有の時間の単位を有する時定数
である。このＣＰＵ５は、スイッチ４ａ乃至４ｃの開閉
タイミングの制御及びディスチャージ回路３のスイッチ
３ａの開閉タイミングの制御も行う。
【００２４】次に、上述のように構成されたＡＤ変換器
の動作について説明する。
の動作について説明する。
【００２５】先ず、ＣＰＵ５によりディスチャージ回路
３のスイッチ３ａが閉じられる。これにより、マルチプ
レクサ４の残留電圧が接地レベルに初期化される。つま
り、残留電圧が除かれる。このとき、スイッチ４ａ乃至
４ｃは開けられている。
３のスイッチ３ａが閉じられる。これにより、マルチプ
レクサ４の残留電圧が接地レベルに初期化される。つま
り、残留電圧が除かれる。このとき、スイッチ４ａ乃至
４ｃは開けられている。
【００２６】次に、ＣＰＵ５によりスイッチ３ａが開け
られた後、ＣＨ１アナログ信号選択スイッチ４ａが閉じ
られる。これにより、チャンネルＣＨ１の電圧Ｖｉ１が
配線２に入力される。但し、配線２の浮遊容量等が存在
しているので、スイッチ４ａが閉じられてからＴ秒間経
過したときのＡＤ変換回路１に入力される信号の電圧Ｖ
ｉＣは下記数式１で表される。
られた後、ＣＨ１アナログ信号選択スイッチ４ａが閉じ
られる。これにより、チャンネルＣＨ１の電圧Ｖｉ１が
配線２に入力される。但し、配線２の浮遊容量等が存在
しているので、スイッチ４ａが閉じられてからＴ秒間経
過したときのＡＤ変換回路１に入力される信号の電圧Ｖ
ｉＣは下記数式１で表される。
【００２７】
【数１】ＶｉＣ＝Ｖｉ１×（１−ｅｘｐ（−Ｔ／τ））
【００２８】そして、スイッチ４ａが閉じられてからτ
秒間経過したとき、ＣＰＵ５からＡＤ変換回路１にＡＤ
変換命令が伝達される。このとき、ゲインアンプ１ａか
らは、Ｖｉ１×（１−ｅｘｐ（−τ／τ））が１／（１
−１／ｅ）倍に増幅された電圧、即ち、電圧がＶｉ１の
アナログ信号がＡＤ変換部１ｂに出力される。次いで、
入力信号の電圧と一致する電圧のアナログ信号がＡＤ変
換部１ｂにより変換される。ＡＤ変換後には、ＣＰＵ５
によりスイッチ４ａが開かれる。
秒間経過したとき、ＣＰＵ５からＡＤ変換回路１にＡＤ
変換命令が伝達される。このとき、ゲインアンプ１ａか
らは、Ｖｉ１×（１−ｅｘｐ（−τ／τ））が１／（１
−１／ｅ）倍に増幅された電圧、即ち、電圧がＶｉ１の
アナログ信号がＡＤ変換部１ｂに出力される。次いで、
入力信号の電圧と一致する電圧のアナログ信号がＡＤ変
換部１ｂにより変換される。ＡＤ変換後には、ＣＰＵ５
によりスイッチ４ａが開かれる。
【００２９】その後、再度ＣＰＵ５によりディスチャー
ジ回路３のスイッチ３ａが閉じられ、チャンネルＣＨ２
及びＣＨ３についてチャンネルＣＨ１と同様の工程が繰
り返されＡＤ変換が行われる。即ち、ＡＤ変換部１ｂに
より変換されるアナログ信号の電圧は、チャンネルＣＨ
２の場合にはＶｉ２、チャンネルＣＨ３の場合にはＶｉ
３である。
ジ回路３のスイッチ３ａが閉じられ、チャンネルＣＨ２
及びＣＨ３についてチャンネルＣＨ１と同様の工程が繰
り返されＡＤ変換が行われる。即ち、ＡＤ変換部１ｂに
より変換されるアナログ信号の電圧は、チャンネルＣＨ
２の場合にはＶｉ２、チャンネルＣＨ３の場合にはＶｉ
３である。
【００３０】本実施例においては、スイッチ４ａ乃至４
ｃのいずれが閉じられたときにも、その後τ秒間経過し
たときにＡＤ変換が行われる。従って、入力回路の容量
が入力信号でチャージされるまで待機してからＡＤ変換
を行う必要はない。これにより、複数のＡＤ変換を高速
に行うことが可能である。また、従来のＡＤ変換器と同
様に、残留電圧は確実に除かれるので精度が高い。更
に、従来のＡＤ変換器には、複数のＡＤ変換回路が必要
であったが、本実施例によれば、１個のＡＤ変換回路１
のみで十分に変換を行うことが可能であるため、回路構
成が簡易になりコストが低減される。
ｃのいずれが閉じられたときにも、その後τ秒間経過し
たときにＡＤ変換が行われる。従って、入力回路の容量
が入力信号でチャージされるまで待機してからＡＤ変換
を行う必要はない。これにより、複数のＡＤ変換を高速
に行うことが可能である。また、従来のＡＤ変換器と同
様に、残留電圧は確実に除かれるので精度が高い。更
に、従来のＡＤ変換器には、複数のＡＤ変換回路が必要
であったが、本実施例によれば、１個のＡＤ変換回路１
のみで十分に変換を行うことが可能であるため、回路構
成が簡易になりコストが低減される。
【００３１】次に、本発明の第２の実施例について説明
する。本実施例には、フィルタ回路及びフライングキャ
パシタ回路がマルチプレクサの入力側に設けられてい
る。図２は本発明の第２の実施例に係るＡＤ変換器を示
すブロック図である。
する。本実施例には、フィルタ回路及びフライングキャ
パシタ回路がマルチプレクサの入力側に設けられてい
る。図２は本発明の第２の実施例に係るＡＤ変換器を示
すブロック図である。
【００３２】本実施例には、１２種のアナログ入力信号
から一つのアナログ入力信号を選択するマルチプレクサ
１４が設けられており、マルチプレクサ１４には、ＣＨ
１アナログ信号選択スイッチ１４ａ、ＣＨ２アナログ信
号選択スイッチ１４ｂ、ＣＨ３アナログ信号選択スイッ
チ１４ｃ、・・・、ＣＨ１２アナログ信号選択スイッチ
１４ｌが設けられている。また、スイッチ１４ａ乃至１
４ｌの入力側に夫々接続されたフライングキャパシタ回
路１６ａ乃至１６ｌが設けられている。更に、フライン
グキャパシタ回路１６ａ乃至１６ｌの入力側に夫々接続
されたフィルタ回路１７ａ乃至１７ｌが設けられてい
る。
から一つのアナログ入力信号を選択するマルチプレクサ
１４が設けられており、マルチプレクサ１４には、ＣＨ
１アナログ信号選択スイッチ１４ａ、ＣＨ２アナログ信
号選択スイッチ１４ｂ、ＣＨ３アナログ信号選択スイッ
チ１４ｃ、・・・、ＣＨ１２アナログ信号選択スイッチ
１４ｌが設けられている。また、スイッチ１４ａ乃至１
４ｌの入力側に夫々接続されたフライングキャパシタ回
路１６ａ乃至１６ｌが設けられている。更に、フライン
グキャパシタ回路１６ａ乃至１６ｌの入力側に夫々接続
されたフィルタ回路１７ａ乃至１７ｌが設けられてい
る。
【００３３】フライングキャパシタ回路１６ａは、図２
に示すように、４個のスイッチ及びコンデンサから構成
される。フィルタ回路１７ａは、同じく図２に示すよう
に、２個の抵抗とコンデンサから構成されている。な
お、フライングキャパシタ回路１６ｂ乃至１６ｌ及びフ
ィルタ回路１７ｂ乃至１７ｌ内の回路構成は図示しない
が、夫々フライングキャパシタ回路１６ａ及びフィルタ
回路１７ａと同様の構造を有する。フィルタ回路１７ａ
乃至１７ｌにより入力信号に含まれるノイズ成分が低減
される。また、フライングキャパシタ回路１６ａ乃至１
６ｌにより、アナログ入力信号が保持され、外部回路と
内部回路との導通及び絶縁が制御されると共に、ＡＤ変
換器の外部に接続されるアナログ回路の容量等に拘わら
ずマルチプレクサ１４の時定数が一定のものとされる。
に示すように、４個のスイッチ及びコンデンサから構成
される。フィルタ回路１７ａは、同じく図２に示すよう
に、２個の抵抗とコンデンサから構成されている。な
お、フライングキャパシタ回路１６ｂ乃至１６ｌ及びフ
ィルタ回路１７ｂ乃至１７ｌ内の回路構成は図示しない
が、夫々フライングキャパシタ回路１６ａ及びフィルタ
回路１７ａと同様の構造を有する。フィルタ回路１７ａ
乃至１７ｌにより入力信号に含まれるノイズ成分が低減
される。また、フライングキャパシタ回路１６ａ乃至１
６ｌにより、アナログ入力信号が保持され、外部回路と
内部回路との導通及び絶縁が制御されると共に、ＡＤ変
換器の外部に接続されるアナログ回路の容量等に拘わら
ずマルチプレクサ１４の時定数が一定のものとされる。
【００３４】そして、フィルタ回路１７ａには、チャン
ネルＣＨ１の信号（電圧：Ｖｉ１）が入力され、フィル
タ回路１７ｂには、チャンネルＣＨ２の信号（電圧：Ｖ
ｉ２）が入力され、フィルタ回路１７ｃには、チャンネ
ルＣＨ３の信号（電圧：Ｖｉ３）が入力され、フィルタ
回路１７ｌには、チャンネルＣＨ１２の信号（電圧：Ｖ
ｉ１２）が入力される。
ネルＣＨ１の信号（電圧：Ｖｉ１）が入力され、フィル
タ回路１７ｂには、チャンネルＣＨ２の信号（電圧：Ｖ
ｉ２）が入力され、フィルタ回路１７ｃには、チャンネ
ルＣＨ３の信号（電圧：Ｖｉ３）が入力され、フィルタ
回路１７ｌには、チャンネルＣＨ１２の信号（電圧：Ｖ
ｉ１２）が入力される。
【００３５】更に、本実施例に係るＡＤ変換器には、第
１の実施例と同様に、配線１２、ディスチャージ回路１
３、ＡＤ変換回路１１及び中央処理装置（ＣＰＵ）１５
が設けられている。ＡＤ変換回路１１には、入力された
信号を所定倍に増幅して出力するゲインアンプ１１ａ及
びこのゲインアンプ１１ａから出力されたアナログ信号
をデジタル信号に変換するＡＤ変換部１１ｂが設けられ
ている。また、ＣＰＵ１５は、第１の実施例と同様に、
スイッチ１４ａ乃至１４ｌのいずれかが導通されてから
１６０μ秒間経過したときにＡＤ変換回路１１が入力さ
れた信号のＡＤ変換を行うように制御しディスチャージ
回路１３のスイッチ１３ａの開閉タイミングを制御する
だけでなく、フライングキャパシタ回路１６ａ乃至１６
ｌのスイッチの開閉タイミングの制御も行う。
１の実施例と同様に、配線１２、ディスチャージ回路１
３、ＡＤ変換回路１１及び中央処理装置（ＣＰＵ）１５
が設けられている。ＡＤ変換回路１１には、入力された
信号を所定倍に増幅して出力するゲインアンプ１１ａ及
びこのゲインアンプ１１ａから出力されたアナログ信号
をデジタル信号に変換するＡＤ変換部１１ｂが設けられ
ている。また、ＣＰＵ１５は、第１の実施例と同様に、
スイッチ１４ａ乃至１４ｌのいずれかが導通されてから
１６０μ秒間経過したときにＡＤ変換回路１１が入力さ
れた信号のＡＤ変換を行うように制御しディスチャージ
回路１３のスイッチ１３ａの開閉タイミングを制御する
だけでなく、フライングキャパシタ回路１６ａ乃至１６
ｌのスイッチの開閉タイミングの制御も行う。
【００３６】次に、上述のように構成された本実施例の
ＡＤ変換器の動作について説明する。
ＡＤ変換器の動作について説明する。
【００３７】先ず、静止状態では、フライングキャパシ
タ回路１６ａ乃至１６ｌの入力側の２個のスイッチが閉
じられ、その出力側の２個のスイッチは開かれ、アナロ
グ信号選択スイッチ１４ａ乃至１４ｌは開かれている。
また、ディスチャージ回路１３のスイッチ１３ａは閉じ
られている。
タ回路１６ａ乃至１６ｌの入力側の２個のスイッチが閉
じられ、その出力側の２個のスイッチは開かれ、アナロ
グ信号選択スイッチ１４ａ乃至１４ｌは開かれている。
また、ディスチャージ回路１３のスイッチ１３ａは閉じ
られている。
【００３８】ＡＤ変換を行う際には、ＣＰＵ１５により
フライングキャパシタ回路１６ａ乃至１６ｌの入力側の
スイッチが全て開かれ、出力側のスイッチが全て閉じら
れる。
フライングキャパシタ回路１６ａ乃至１６ｌの入力側の
スイッチが全て開かれ、出力側のスイッチが全て閉じら
れる。
【００３９】次に、ＣＰＵ１５によりスイッチ１３ａが
開けられた後、ＣＨ１アナログ信号選択スイッチ１４ａ
が閉じられる。これにより、チャンネルＣＨ１の電圧Ｖ
ｉ１が配線１２に入力される。
開けられた後、ＣＨ１アナログ信号選択スイッチ１４ａ
が閉じられる。これにより、チャンネルＣＨ１の電圧Ｖ
ｉ１が配線１２に入力される。
【００４０】そして、スイッチ１４ａが閉じられてから
１６０μ秒間経過したとき、ＣＰＵ１５からＡＤ変換回
路１１にＡＤ変換命令が伝達される。このとき、ゲイン
アンプ１１ａからは、電圧が所定倍に増幅されＶｉ１と
なったアナログ信号がＡＤ変換部１１ｂに出力される。
次いで、入力信号の電圧と一致する電圧のアナログ信号
がＡＤ変換部１１ｂにより変換される。ＡＤ変換後に
は、ＣＰＵ１５によりスイッチ１４ａが開かれ、再度デ
ィスチャージ回路１３のスイッチ１３ａが閉じられ静止
状態と同一の状態となる。
１６０μ秒間経過したとき、ＣＰＵ１５からＡＤ変換回
路１１にＡＤ変換命令が伝達される。このとき、ゲイン
アンプ１１ａからは、電圧が所定倍に増幅されＶｉ１と
なったアナログ信号がＡＤ変換部１１ｂに出力される。
次いで、入力信号の電圧と一致する電圧のアナログ信号
がＡＤ変換部１１ｂにより変換される。ＡＤ変換後に
は、ＣＰＵ１５によりスイッチ１４ａが開かれ、再度デ
ィスチャージ回路１３のスイッチ１３ａが閉じられ静止
状態と同一の状態となる。
【００４１】以下、チャンネルＣＨ２乃至ＣＨ１２につ
いてチャンネルＣＨ１と同様の工程が繰り返されＡＤ変
換が行われる。即ち、ＡＤ変換部１１ｂにより変換され
るアナログ信号の電圧は、チャンネルＣＨ２の場合には
Ｖｉ２、チャンネルＣＨ３の場合にはＶｉ３、チャンネ
ルＣＨ１２の場合にはＶｉ１２である。
いてチャンネルＣＨ１と同様の工程が繰り返されＡＤ変
換が行われる。即ち、ＡＤ変換部１１ｂにより変換され
るアナログ信号の電圧は、チャンネルＣＨ２の場合には
Ｖｉ２、チャンネルＣＨ３の場合にはＶｉ３、チャンネ
ルＣＨ１２の場合にはＶｉ１２である。
【００４２】そして、チャンネルＣＨ１２までの全ての
ＡＤ変換が終了した後、ＣＰＵ１５によりディスチャー
ジ回路１３のスイッチ１３ａが閉じられ、フライングキ
ャパシタ回路１６ａ乃至１６ｌの出力側のスイッチが開
かれ、入力側のスイッチが閉じられて初期状態とされ
る。
ＡＤ変換が終了した後、ＣＰＵ１５によりディスチャー
ジ回路１３のスイッチ１３ａが閉じられ、フライングキ
ャパシタ回路１６ａ乃至１６ｌの出力側のスイッチが開
かれ、入力側のスイッチが閉じられて初期状態とされ
る。
【００４３】本実施例においては、待機時間はＣＰＵ１
５により１６０μ秒に制御されているが、これだけの待
機時間で誤差が０．１％以下の高い精度が得られる。な
お、ＡＤ変換の精度を向上させるためには各ＣＨ毎の待
機時間を正確に一定にすることが必要であるが、一般的
に使用されている制御用ＣＰＵのクロック精度より待機
時間を正確に一定にすることは容易に実現可能である。
５により１６０μ秒に制御されているが、これだけの待
機時間で誤差が０．１％以下の高い精度が得られる。な
お、ＡＤ変換の精度を向上させるためには各ＣＨ毎の待
機時間を正確に一定にすることが必要であるが、一般的
に使用されている制御用ＣＰＵのクロック精度より待機
時間を正確に一定にすることは容易に実現可能である。
【００４４】比較として、例えば、パーソナルコンピュ
ータによりＡＤ変換の制御が行われる場合には、オペレ
ーションシステムの機能上待機時間を正確に一定にする
ことができないことがある。このようなときにＡＤ変換
の精度を十分に確保するためには、待機時間をその誤差
による影響を無視できるように時定数より十分に長く設
定する必要がある。そして、前述の実施例と同様なＡＤ
変換器において待機時間を一定にせず誤差が０．１％以
下の精度を確保するためには、３５０乃至１０００μ秒
程度の待機時間が必要となる。このため、高速化が困難
である。
ータによりＡＤ変換の制御が行われる場合には、オペレ
ーションシステムの機能上待機時間を正確に一定にする
ことができないことがある。このようなときにＡＤ変換
の精度を十分に確保するためには、待機時間をその誤差
による影響を無視できるように時定数より十分に長く設
定する必要がある。そして、前述の実施例と同様なＡＤ
変換器において待機時間を一定にせず誤差が０．１％以
下の精度を確保するためには、３５０乃至１０００μ秒
程度の待機時間が必要となる。このため、高速化が困難
である。
【００４５】
【発明の効果】以上詳述したように、本発明によれば、
配線等に寄生する容量等により変化したアナログ信号を
変化前の状態に戻して変換することが可能であるため、
高精度で変換を行う場合にも長い待機時間を設ける必要
がない。従って、高速動作時にも高い精度で変換を行う
ことができる。また、アナログ／デジタル変換回路の構
成を簡素化することが可能であるので、コストを低減す
ることができる。
配線等に寄生する容量等により変化したアナログ信号を
変化前の状態に戻して変換することが可能であるため、
高精度で変換を行う場合にも長い待機時間を設ける必要
がない。従って、高速動作時にも高い精度で変換を行う
ことができる。また、アナログ／デジタル変換回路の構
成を簡素化することが可能であるので、コストを低減す
ることができる。
【図１】本発明の第１の実施例に係るＡＤ変換器を示す
ブロック図である。
ブロック図である。
【図２】本発明の第２の実施例に係るＡＤ変換器を示す
ブロック図である。
ブロック図である。
【図３】特開昭６３−２０５５７２号公報に記載された
従来のＡＤ変換器を示すブロック図である。
従来のＡＤ変換器を示すブロック図である。
１、１１；ＡＤ変換回路 １ａ、１１ａ；ゲインアンプ １ｂ、１１ｂ；ＡＤ変換部 ２、１２、２２；配線 ３、１３；ディスチャージ回路 ３ａ、４ａ、４ｂ、４ｃ、１３ａ、１４ａ、１４ｂ、１
４ｃ、１４ｌ、２４−１、２４−２、２４−３、２４−
ｎ；スイッチ ４、１４、２４；マルチプレクサ ５、１５；ＣＰＵ １６ａ、１６ｂ、１６ｃ、１６ｌ；フライングキャパシ
タ回路 １７ａ、１７ｂ、１７ｃ、１７ｌ；フィルタ回路 ２３；放電回路
４ｃ、１４ｌ、２４−１、２４−２、２４−３、２４−
ｎ；スイッチ ４、１４、２４；マルチプレクサ ５、１５；ＣＰＵ １６ａ、１６ｂ、１６ｃ、１６ｌ；フライングキャパシ
タ回路 １７ａ、１７ｂ、１７ｃ、１７ｌ；フィルタ回路 ２３；放電回路
Claims (6)
- 【請求項１】 複数のアナログ信号が入力されこれらの
アナログ信号から１のアナログ信号を選択して出力する
マルチプレクサと、このマルチプレクサに接続され前記
マルチプレクサからアナログ信号が出力されてから所定
時間経過したときに前記マルチプレクサから出力された
アナログ信号を所定倍に増幅してデジタル信号に変換す
るアナログ／デジタル変換回路と、前記マルチプレクサ
と前記アナログ／デジタル変換回路との間に接続された
配線と、この配線に接続され前記アナログ／デジタル変
換回路によりアナログ信号がデジタル信号に変換された
後に前記配線を接地に接続する制御回路と、を有するこ
とを特徴とするアナログ／デジタル変換器。 - 【請求項２】 前記アナログ／デジタル変換回路は、前
記マルチプレクサから出力されたアナログ信号を前記所
定倍に増幅するゲインアンプと、このゲインアンプから
出力されたアナログ信号をデジタル信号に変換するアナ
ログ／デジタル変換部と、を有することを特徴とする請
求項１に記載のアナログ／デジタル変換器。 - 【請求項３】 前記マルチプレクサに入力される信号を
Ｓ１、前記マルチプレクサから出力され前記所定時間経
過したときのアナログ信号をＳ２としたとき、前記ゲイ
ンアンプは、前記ゲインアンプに入力されるアナログ信
号をＳ１／Ｓ２倍に増幅することを特徴とする請求項２
に記載のアナログ／デジタル変換器。 - 【請求項４】 前記ディスチャージ回路は、一方の端子
が前記配線に接続され他方の端子が接地されたスイッチ
ング素子を有することを特徴とする請求項１乃至３のい
ずれか１項に記載のアナログ／デジタル変換器。 - 【請求項５】 前記マルチプレクサにアナログ信号を出
力し外部回路との導通及び絶縁を制御するフライングキ
ャパシタ回路と、アナログ信号が入力されこのアナログ
信号をその中に存在するノイズを除去して前記フライン
グキャパシタ回路に出力するフィルタ回路と、を有する
ことを特徴とする請求項１乃至４のいずれか１項に記載
のアナログ／デジタル変換器。 - 【請求項６】 前記マルチプレクサ及び前記アナログ／
デジタル変換回路の動作は前記制御装置により制御され
ることを特徴とする請求項１乃至５のいずれか１項に記
載のアナログ／デジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22836898A JP3166718B2 (ja) | 1998-08-12 | 1998-08-12 | アナログ／デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22836898A JP3166718B2 (ja) | 1998-08-12 | 1998-08-12 | アナログ／デジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000059217A true JP2000059217A (ja) | 2000-02-25 |
| JP3166718B2 JP3166718B2 (ja) | 2001-05-14 |
Family
ID=16875377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22836898A Expired - Fee Related JP3166718B2 (ja) | 1998-08-12 | 1998-08-12 | アナログ／デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3166718B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001244813A (ja) * | 2000-02-28 | 2001-09-07 | Hitachi Ltd | 入力回路、断線検出回路及び断線検出方法 |
| EP3320838A1 (en) * | 2016-11-14 | 2018-05-16 | Biosense Webster (Israel) Ltd. | Asic with switching noise reduction |
| JP2020003504A (ja) * | 2019-09-11 | 2020-01-09 | ラピスセミコンダクタ株式会社 | 半導体装置 |
-
1998
- 1998-08-12 JP JP22836898A patent/JP3166718B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001244813A (ja) * | 2000-02-28 | 2001-09-07 | Hitachi Ltd | 入力回路、断線検出回路及び断線検出方法 |
| EP3320838A1 (en) * | 2016-11-14 | 2018-05-16 | Biosense Webster (Israel) Ltd. | Asic with switching noise reduction |
| JP2018079322A (ja) * | 2016-11-14 | 2018-05-24 | バイオセンス・ウエブスター・（イスラエル）・リミテッドＢｉｏｓｅｎｓｅ Ｗｅｂｓｔｅｒ （Ｉｓｒａｅｌ）， Ｌｔｄ． | スイッチングノイズ除去機能を有するａｓｉｃ |
| US10314507B2 (en) | 2016-11-14 | 2019-06-11 | Biosense Webster (Israel) Ltd. | ASIC with switching noise reduction |
| EP3607880A1 (en) * | 2016-11-14 | 2020-02-12 | Biosense Webster (Israel) Ltd. | Asic with switching noise reduction |
| US10863914B2 (en) | 2016-11-14 | 2020-12-15 | Biosense Webster (Israel) Ltd. | ASIC with switching noise reduction |
| JP7058979B2 (ja) | 2016-11-14 | 2022-04-25 | バイオセンス・ウエブスター・（イスラエル）・リミテッド | スイッチングノイズを軽減する制御方法及び装置 |
| JP2020003504A (ja) * | 2019-09-11 | 2020-01-09 | ラピスセミコンダクタ株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3166718B2 (ja) | 2001-05-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |