JP2000029684A - コンピュ―タ・システム - Google Patents
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- 238000006073 displacement reaction Methods 0.000 claims description 15
- 230000015654 memory Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 4
- 230000000717 retained effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 235000019987 cider Nutrition 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/355—Indexed addressing
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 サイクル・タイムを増やすことなくオペレー
ション・コードを拡張すること。 【解決手段】 特定のフォーマットの命令を受け取る命
令レジスタと、指標値、基底値および変位値を加算する
ことによってアドレスを生成する加算器とを含むプロセ
ッサを備えたコンピュータ・システムである。特定のフ
ォーマットは、オペレーション・コード、指標値および
基底値を含むレジスタの番号、並びに変位値を所定のフ
ィールドに有する第１のフォーマットと、オペレーショ
ン・コードの第１部分、レジスタの番号および変位値を
第１のフォーマットと同じ所定のフィールドに有し、オ
ペレーション・コードの拡張部分を所定のフィールドを
超えた部分に有する第２のフォーマットとを含む。
ション・コードを拡張すること。 【解決手段】 特定のフォーマットの命令を受け取る命
令レジスタと、指標値、基底値および変位値を加算する
ことによってアドレスを生成する加算器とを含むプロセ
ッサを備えたコンピュータ・システムである。特定のフ
ォーマットは、オペレーション・コード、指標値および
基底値を含むレジスタの番号、並びに変位値を所定のフ
ィールドに有する第１のフォーマットと、オペレーショ
ン・コードの第１部分、レジスタの番号および変位値を
第１のフォーマットと同じ所定のフィールドに有し、オ
ペレーション・コードの拡張部分を所定のフィールドを
超えた部分に有する第２のフォーマットとを含む。
Description
【０００１】
【発明の属する技術分野】この発明は、コンピュータお
よびコンピュータ・システム、特に、アドレス生成のた
めの値を得るためのレジスタ番号を含む命令フォーマッ
トを有するプロセッサに関する。
よびコンピュータ・システム、特に、アドレス生成のた
めの値を得るためのレジスタ番号を含む命令フォーマッ
トを有するプロセッサに関する。
【０００２】
【従来の技術】Ｓｙｓｔｅｍ／３９０のアーキテクチャ
は、１９６４年４月に発表されたＳｙｓｔｅｍ／３６０
が発展したものである。この３４年間の革新的な期間中
に、多くの新しい機能および命令フォーマットが加えら
れ、同時に、最初のＳｙｓｔｅｍ／３６０のために書か
れた大半のプログラムに対して、互換性が維持されてき
た。拡張の多くは、命令デコード中の追加の１または２
サイクルが重大な性能問題でない複雑な機能についての
ものである。
は、１９６４年４月に発表されたＳｙｓｔｅｍ／３６０
が発展したものである。この３４年間の革新的な期間中
に、多くの新しい機能および命令フォーマットが加えら
れ、同時に、最初のＳｙｓｔｅｍ／３６０のために書か
れた大半のプログラムに対して、互換性が維持されてき
た。拡張の多くは、命令デコード中の追加の１または２
サイクルが重大な性能問題でない複雑な機能についての
ものである。
【０００３】しかし、１または２サイクルの性能差が非
常に重大となりうる特定のケースが存在する。特に、新
しい浮動小数点フォーマットに対するサポートは、ＲＸ
（レジスタと指標付き記憶域との間の操作を示す）フォ
ーマットでの２０個以上の新しい命令を必要とする。Ｒ
Ｘフォーマットには、多くのスペア１バイト・オペレー
ション・コードは存在しない。したがって、これらの新
しい命令に対して、拡張されたオペレーション・コード
を与えることが必要であると思われる。Ｓｙｓｔｅｍ／
３６０の命令セットに新しい命令を加えるためのすべて
の従前の拡張は、命令の次の連続バイトで、４ビットま
たは８ビットの拡張オペレーション・コードによってい
た。
常に重大となりうる特定のケースが存在する。特に、新
しい浮動小数点フォーマットに対するサポートは、ＲＸ
（レジスタと指標付き記憶域との間の操作を示す）フォ
ーマットでの２０個以上の新しい命令を必要とする。Ｒ
Ｘフォーマットには、多くのスペア１バイト・オペレー
ション・コードは存在しない。したがって、これらの新
しい命令に対して、拡張されたオペレーション・コード
を与えることが必要であると思われる。Ｓｙｓｔｅｍ／
３６０の命令セットに新しい命令を加えるためのすべて
の従前の拡張は、命令の次の連続バイトで、４ビットま
たは８ビットの拡張オペレーション・コードによってい
た。
【０００４】
【発明が解決しようとする課題】浮動小数点に対して
は、ＲＳ／６０００は、３２ビット命令フォーマット内
に、不連続なオペレーション・コードを有している。Ｅ
ＳＡ／３９０のＲＩフォーマットは、また、不連続オペ
レーション・コードを、命令の最初の１６ビット内に有
している。新しいＲＸ命令についての拡張オペレーショ
ン・コードをどのようにすれば、高周波動作をサポート
できるかが問題である。
は、ＲＳ／６０００は、３２ビット命令フォーマット内
に、不連続なオペレーション・コードを有している。Ｅ
ＳＡ／３９０のＲＩフォーマットは、また、不連続オペ
レーション・コードを、命令の最初の１６ビット内に有
している。新しいＲＸ命令についての拡張オペレーショ
ン・コードをどのようにすれば、高周波動作をサポート
できるかが問題である。
【０００５】
【課題を解決するための手段】ＲＸタイプの新しいフォ
ーマットについての好適な実施例は、オペレーション・
コードの拡張を、命令フォーマットの最初の４バイトの
外に配置して、マシンがオペレーション・コードの最初
の８ビットのみから、命令の正確なフォーマットを決定
できるように、オペレーション・コードを割当てる。
ーマットについての好適な実施例は、オペレーション・
コードの拡張を、命令フォーマットの最初の４バイトの
外に配置して、マシンがオペレーション・コードの最初
の８ビットのみから、命令の正確なフォーマットを決定
できるように、オペレーション・コードを割当てる。
【０００６】この解決手段によれば、新しいマシンは、
後述されるアーキテクチャについて、この発明の新しい
フォーマット・バージョンを使用するように書かれたプ
ログラムを実行することができる。
後述されるアーキテクチャについて、この発明の新しい
フォーマット・バージョンを使用するように書かれたプ
ログラムを実行することができる。
【０００７】
【発明の実施の形態】好適な実施例を詳細に説明する前
に、直面しなければならなかったいくつかの問題につい
て説明することは、意味があるであろう。他のアーキテ
クチャでは、命令テキストの一定部分内に、プレフィッ
クス・フォーマットまたはサフィックス・フォーマット
を用いているが、Ｓｙｓｔｅｍ／３６０のＸ−Ｂ−Ｄフ
ォーマットは、いくつかの固有の問題を生じる。Ｘ−Ｂ
−Ｄアドレス生成は、当然に、クリティカル・パスであ
り、したがって命令のレイアウトに特別の注意を払う必
要があることは、必ずしも認識されていない。Ｓｙｓｔ
ｅｍ／３６０の可変長命令フォーマット（命令を、２，
４，６バイト長とすることができる）が、ハードウェア
をさらに複雑にし、拡張および最適性能に対する解決
を、より困難な問題にすることに留意すべきである。
に、直面しなければならなかったいくつかの問題につい
て説明することは、意味があるであろう。他のアーキテ
クチャでは、命令テキストの一定部分内に、プレフィッ
クス・フォーマットまたはサフィックス・フォーマット
を用いているが、Ｓｙｓｔｅｍ／３６０のＸ−Ｂ−Ｄフ
ォーマットは、いくつかの固有の問題を生じる。Ｘ−Ｂ
−Ｄアドレス生成は、当然に、クリティカル・パスであ
り、したがって命令のレイアウトに特別の注意を払う必
要があることは、必ずしも認識されていない。Ｓｙｓｔ
ｅｍ／３６０の可変長命令フォーマット（命令を、２，
４，６バイト長とすることができる）が、ハードウェア
をさらに複雑にし、拡張および最適性能に対する解決
を、より困難な問題にすることに留意すべきである。
【０００８】さらに、ＲＸＥフォーマットを、後述する
ように、代替フォーマット、例えばＲＸＥａｌｔフォー
マットと比較することができる。見掛け上、これら２つ
のフォーマットは、同等であると思われる。しかし、２
つのフォーマットを実施することが要求される回路を詳
細に調べると、ＲＸＥフォーマットについてのクリティ
カル・パスには、代替フォーマットについてのクリティ
カル・パスよりも、存在するステージは少ないことがわ
かる。
ように、代替フォーマット、例えばＲＸＥａｌｔフォー
マットと比較することができる。見掛け上、これら２つ
のフォーマットは、同等であると思われる。しかし、２
つのフォーマットを実施することが要求される回路を詳
細に調べると、ＲＸＥフォーマットについてのクリティ
カル・パスには、代替フォーマットについてのクリティ
カル・パスよりも、存在するステージは少ないことがわ
かる。
【０００９】さらに、性能上の理由から、Ｓ／３９０ハ
ードウェアの大半の構成は、専用的に用いられる独立の
加算器を備えて、Ｘ−Ｂ−Ｄアドレス生成を実行する。
この加算器と、関連するゲート回路とは、プロセッサの
サイクル・タイムを決定するクリティカル・パス内にあ
る。命令フォーマット内に種々のオフセットでＸ，Ｂ，
Ｄフィールドを配置する新しい命令フォーマットが導入
されるならば、このことは、追加のゲート回路を必要と
し、このクリティカル・パス内の回路レベルの数を増大
させる。したがって、ＲＸタイプの命令のための新しい
フォーマットは、オペレーションを許容しなければなら
ず、Ｘ−Ｂ−Ｄアドレス演算のための追加のサイクルま
たはＣＰＵ全体のサイクル・タイムの増大を招いてはな
らない。
ードウェアの大半の構成は、専用的に用いられる独立の
加算器を備えて、Ｘ−Ｂ−Ｄアドレス生成を実行する。
この加算器と、関連するゲート回路とは、プロセッサの
サイクル・タイムを決定するクリティカル・パス内にあ
る。命令フォーマット内に種々のオフセットでＸ，Ｂ，
Ｄフィールドを配置する新しい命令フォーマットが導入
されるならば、このことは、追加のゲート回路を必要と
し、このクリティカル・パス内の回路レベルの数を増大
させる。したがって、ＲＸタイプの命令のための新しい
フォーマットは、オペレーションを許容しなければなら
ず、Ｘ−Ｂ−Ｄアドレス演算のための追加のサイクルま
たはＣＰＵ全体のサイクル・タイムの増大を招いてはな
らない。
【００１０】ＲＸタイプの新しいフォーマットについて
の好適な実施例は、オペレーション・コードの拡張を、
命令フォーマットの最初の４バイトの外に配置して、オ
ペレーション・コードを次のように割当てる。すなわ
ち、オペレーション・コードの最初の８ビットのみか
ら、以下に説明するように、マシンが命令の正確なフォ
ーマットを決定することができる。
の好適な実施例は、オペレーション・コードの拡張を、
命令フォーマットの最初の４バイトの外に配置して、オ
ペレーション・コードを次のように割当てる。すなわ
ち、オペレーション・コードの最初の８ビットのみか
ら、以下に説明するように、マシンが命令の正確なフォ
ーマットを決定することができる。
【００１１】図１は、種々の命令フォーマットを示す。
ＲＲおよびＲＸフォーマットは、最初のＳｙｓｔｅｍ／
３６０の命令フォーマットであり、８ビットのオペレー
ション・コードを有している。最初の拡張の１つであっ
たＳフォーマットは、１６ビットのオペレーション・コ
ードを用いており、最初のＲＸフォーマットのＢ2 およ
びＤ2 フィールドと同じビット位置にあるＢ2 およびＤ
2 が続いている。初期の拡張であったＲＲＥフォーマッ
トは、１６ビットのオペレーション・コードを用いてお
り、Ｒ1 およびＲ2 フィールドが続いているが、これら
フィールドは、ＲＲフォーマットのＲ1 およびＲ2 フィ
ールドと同じ位置にない。このフォーマットについての
Ｒフィールドの配置は、問題ではない。というのは、こ
れらレジスタをアクセスするためのパスが、特に、クリ
ティカル・パスでないからである。
ＲＲおよびＲＸフォーマットは、最初のＳｙｓｔｅｍ／
３６０の命令フォーマットであり、８ビットのオペレー
ション・コードを有している。最初の拡張の１つであっ
たＳフォーマットは、１６ビットのオペレーション・コ
ードを用いており、最初のＲＸフォーマットのＢ2 およ
びＤ2 フィールドと同じビット位置にあるＢ2 およびＤ
2 が続いている。初期の拡張であったＲＲＥフォーマッ
トは、１６ビットのオペレーション・コードを用いてお
り、Ｒ1 およびＲ2 フィールドが続いているが、これら
フィールドは、ＲＲフォーマットのＲ1 およびＲ2 フィ
ールドと同じ位置にない。このフォーマットについての
Ｒフィールドの配置は、問題ではない。というのは、こ
れらレジスタをアクセスするためのパスが、特に、クリ
ティカル・パスでないからである。
【００１２】かなり最近の拡張のＲＩフォーマットは、
１２ビットのオペレーション・コードを示している。こ
のオペレーション・コードでは、４ビットの拡張は、命
令の第２バイト内にあるが、オペレーション・コードの
最初の８ビットには連続していない。
１２ビットのオペレーション・コードを示している。こ
のオペレーション・コードでは、４ビットの拡張は、命
令の第２バイト内にあるが、オペレーション・コードの
最初の８ビットには連続していない。
【００１３】この発明の内容であるＲＸＥフォーマット
は、ＲＸフォーマットと同じ位置に、Ｒ1 ，Ｘ2 ，
Ｂ2 ，Ｄ2 フィールドを配置している。オペレーション
・コードの割当ては、ＲＸＥフォーマットの実現に対し
て非常に重要である。マシンは、オペレーション・コー
ドの最初８ビットのみから、これが実際にはＲＸＥフォ
ーマット命令であることを決定し、この情報を用いて、
正しい情報をＸ−Ｂ−Ｄアドレス加算器へゲートできな
ければならない。
は、ＲＸフォーマットと同じ位置に、Ｒ1 ，Ｘ2 ，
Ｂ2 ，Ｄ2 フィールドを配置している。オペレーション
・コードの割当ては、ＲＸＥフォーマットの実現に対し
て非常に重要である。マシンは、オペレーション・コー
ドの最初８ビットのみから、これが実際にはＲＸＥフォ
ーマット命令であることを決定し、この情報を用いて、
正しい情報をＸ−Ｂ−Ｄアドレス加算器へゲートできな
ければならない。
【００１４】図１は、新規なＲＸＥフォーマットの好適
な実施例と、比較のための他のフォーマットとを示して
いる。図２には、パイプラインが示されている。パイプ
ラインにおける第１のサイクルの前に、命令テキストが
フェッチされる。特定の命令についての第１のサイクル
中に、命令がデコードされ（１）、アドレス生成に用い
るために、基底（Ｂ）および指標（Ｘ）レジスタが読取
られる（２）。第２のサイクル中に、Ｂ＋Ｘ＋変位
（Ｄ）のアドレス加算（３）が実行され、キャッシュに
送られる。第３および第４のサイクル中に、キャッシュ
がアクセスされ（４），（５）、データが戻される
（６）。サイクル５では、実行（７）が行われ、サイク
ル６では、結果を保持する（８）。したがって、Ｂおよ
びＸフィールドについてのクリティカル・パスは、命令
デコードおよびレジスタ・アレイの読取りが行われる第
１のサイクルである。命令実行パイプライン・タイミン
グは、図３に示されている。図３では、ＡＧＥＮロジッ
クが、Ｘ2 およびＢ2 の内容を変位に加算し、これはデ
コード直後のサイクルで行われることがわかる。このこ
とは、アドレス生成のためのレジスタの仕様が、実行の
ためのデータ読取りよりも、何故により重要なのかを示
している。
な実施例と、比較のための他のフォーマットとを示して
いる。図２には、パイプラインが示されている。パイプ
ラインにおける第１のサイクルの前に、命令テキストが
フェッチされる。特定の命令についての第１のサイクル
中に、命令がデコードされ（１）、アドレス生成に用い
るために、基底（Ｂ）および指標（Ｘ）レジスタが読取
られる（２）。第２のサイクル中に、Ｂ＋Ｘ＋変位
（Ｄ）のアドレス加算（３）が実行され、キャッシュに
送られる。第３および第４のサイクル中に、キャッシュ
がアクセスされ（４），（５）、データが戻される
（６）。サイクル５では、実行（７）が行われ、サイク
ル６では、結果を保持する（８）。したがって、Ｂおよ
びＸフィールドについてのクリティカル・パスは、命令
デコードおよびレジスタ・アレイの読取りが行われる第
１のサイクルである。命令実行パイプライン・タイミン
グは、図３に示されている。図３では、ＡＧＥＮロジッ
クが、Ｘ2 およびＢ2 の内容を変位に加算し、これはデ
コード直後のサイクルで行われることがわかる。このこ
とは、アドレス生成のためのレジスタの仕様が、実行の
ためのデータ読取りよりも、何故により重要なのかを示
している。
【００１５】図４において、命令テキストは、命令デコ
ードのために命令レジスタ（１０）にロードされる。基
底および指標のフィールドは、ＲＸＥａｌｔフォーマッ
トでは複数の位置に存在し得るので、組合せロジック
（１１）は、ＢおよびＸフィールドが、命令中のどこに
あるかを調べなければならない。これは、指標（１
２），基底（１３），変位（１４）のためのマルチプレ
クサ（ＭＵＸ）を制御するために用いられる。基底およ
び指標のためのマルチプレクサからの出力値は、ＧＰＲ
レジスタ・ファイル（１５）をアクセスするために用い
られる。このファイルは、ＥＳＡ／３９０については、
１６エントリである。ＧＰＲレジスタ・ファイルの出力
および変位情報は、次のサイクルでアドレス加算器（１
６）によって用いるためにラッチに保持される。図４か
らわかるように、命令テキストのオペレーション・コー
ド部分からのパスは、組合せロジック（１１），基底マ
ルチプレクサ（１３）および指標マルチプレクサ（１
２），ならびにＧＰＲファイル（１５）を経て、アドレ
ス加算器（１６）に至る。このパスは、サイクル・タイ
ムに影響する。
ードのために命令レジスタ（１０）にロードされる。基
底および指標のフィールドは、ＲＸＥａｌｔフォーマッ
トでは複数の位置に存在し得るので、組合せロジック
（１１）は、ＢおよびＸフィールドが、命令中のどこに
あるかを調べなければならない。これは、指標（１
２），基底（１３），変位（１４）のためのマルチプレ
クサ（ＭＵＸ）を制御するために用いられる。基底およ
び指標のためのマルチプレクサからの出力値は、ＧＰＲ
レジスタ・ファイル（１５）をアクセスするために用い
られる。このファイルは、ＥＳＡ／３９０については、
１６エントリである。ＧＰＲレジスタ・ファイルの出力
および変位情報は、次のサイクルでアドレス加算器（１
６）によって用いるためにラッチに保持される。図４か
らわかるように、命令テキストのオペレーション・コー
ド部分からのパスは、組合せロジック（１１），基底マ
ルチプレクサ（１３）および指標マルチプレクサ（１
２），ならびにＧＰＲファイル（１５）を経て、アドレ
ス加算器（１６）に至る。このパスは、サイクル・タイ
ムに影響する。
【００１６】図５において、命令テキストは、命令デコ
ードのために命令レジスタ（１０）にロードされる。同
時に、命令フォーマットのＢおよびＸの初期位置からの
データは、また、指標（１７）および基底（１８）のた
めのレジスタにロードされる。また、新しい命令が命令
レジスタ（１０）にロードされると、マルチプレクサ・
セレクタ（１９）は、０にセットされる。指標レジスタ
（１７）は、ＧＰＲレジスタ・ファイル（１５）に直接
に接続されている。基底レジスタ（１８）については、
マルチプレクサ・セレクタ（１９）は、基底マルチプレ
クサ（２０）を直接に制御して、デフォルト基底位置を
選んで、ＧＰＲレジスタ・ファイル（１５）に送る。マ
ルチプレクサ・セレクタ（１９）は、また、変位マルチ
プレクサ（１４）を制御する。基底および指標レジスタ
の値は、変位値と共に、アドレス加算器（１６）に用い
るためにラッチされる。ＥＳＡ／３９０ＳＳフォーマッ
ト命令の場合、第２の基底レジスタは、第１のサイクル
中に、命令テキストから、基底レジスタ（１８）内のＢ
プライム・スロットへゲートされ、マルチプレクサ・セ
レクタ（１９）は、１にセットされる。したがって、ク
リティカル・パスは、基底レジスタ（１８）から、セレ
クタ（１９）によって制御されるマルチプレクサ（２
０）、ＧＰＲファイル（１５）を経て、アドレス加算器
（１６）のためのレジスタに至る。このようにして、ク
リティカル・パスから、組合わせロジック（１１）を排
除する。このことは、好適な実施例が、ＲＸフォーマッ
トと同じＲＸＥフォーマットの位置にＢおよびＸフィー
ルドを有するが故に、可能である。このクリティカル・
パスは、プロセッサのサイクル・タイムの目標の実現を
可能にする。
ードのために命令レジスタ（１０）にロードされる。同
時に、命令フォーマットのＢおよびＸの初期位置からの
データは、また、指標（１７）および基底（１８）のた
めのレジスタにロードされる。また、新しい命令が命令
レジスタ（１０）にロードされると、マルチプレクサ・
セレクタ（１９）は、０にセットされる。指標レジスタ
（１７）は、ＧＰＲレジスタ・ファイル（１５）に直接
に接続されている。基底レジスタ（１８）については、
マルチプレクサ・セレクタ（１９）は、基底マルチプレ
クサ（２０）を直接に制御して、デフォルト基底位置を
選んで、ＧＰＲレジスタ・ファイル（１５）に送る。マ
ルチプレクサ・セレクタ（１９）は、また、変位マルチ
プレクサ（１４）を制御する。基底および指標レジスタ
の値は、変位値と共に、アドレス加算器（１６）に用い
るためにラッチされる。ＥＳＡ／３９０ＳＳフォーマッ
ト命令の場合、第２の基底レジスタは、第１のサイクル
中に、命令テキストから、基底レジスタ（１８）内のＢ
プライム・スロットへゲートされ、マルチプレクサ・セ
レクタ（１９）は、１にセットされる。したがって、ク
リティカル・パスは、基底レジスタ（１８）から、セレ
クタ（１９）によって制御されるマルチプレクサ（２
０）、ＧＰＲファイル（１５）を経て、アドレス加算器
（１６）のためのレジスタに至る。このようにして、ク
リティカル・パスから、組合わせロジック（１１）を排
除する。このことは、好適な実施例が、ＲＸフォーマッ
トと同じＲＸＥフォーマットの位置にＢおよびＸフィー
ルドを有するが故に、可能である。このクリティカル・
パスは、プロセッサのサイクル・タイムの目標の実現を
可能にする。
【００１７】この発明の好適な実施例を説明したが、現
在および将来において、この発明の範囲内で種々の改良
を行うことができる。例えば、この発明は、固定小数点
処理および浮動小数点処理の両方に用いることができ
る。
在および将来において、この発明の範囲内で種々の改良
を行うことができる。例えば、この発明は、固定小数点
処理および浮動小数点処理の両方に用いることができ
る。
【００１８】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）特定のフォーマットの命令を受け取る命令レジス
タと、指標値、基底値および変位値を加算することによ
ってアドレスを生成する加算器とを含むプロセッサを備
えたコンピュータ・システムであって、前記特定のフォ
ーマットは、オペレーション・コード、前記指標値およ
び前記基底値を含むレジスタの番号、並びに前記変位値
を所定のフィールドに有する第１のフォーマットと、オ
ペレーション・コードの第１部分、前記レジスタの番号
および前記変位値を前記第１のフォーマットと同じ所定
のフィールドに有し、オペレーション・コードの拡張部
分を前記所定のフィールドを超えた部分に有する第２の
フォーマットとを含み、前記プロセッサは、前記オペレ
ーション・コードの第１部分をデコードすることによ
り、当該命令が前記第２のフォーマットであることを決
定し、それに基づいてアドレス生成に必要な情報を前記
加算器にゲートする、コンピュータ・システム。 （２）命令が６サイクル・パイプラインで処理され、こ
のパイプラインの第１のサイクルの前に、命令テキスト
がフェッチされ、およびフェッチされた特定の命令につ
いて第１のサイクル中に、命令がデコードされ、前記レ
ジスタの番号が、アドレス生成に用いるために読取ら
れ、第２のサイクル中に、前記加算器によるアドレス加
算が実行され、メモリに送られ、第３および第４のサイ
クル中に、前記メモリがそれぞれアクセスされ、データ
が戻され、第５サイクル中に、フェッチされた命令が実
行され、第６サイクル中に、結果が保持されることを特
徴とする上記（１）に記載のコンピュータ・システム。 （３）前記プロセッサによる命令の処理の前に、前記命
令テキストがデコードのために前記命令レジスタにロー
ドされ、同時に、命令フォーマット内の前記レジスタの
番号が、指標および基底のためのレジスタにロードさ
れ、新しい命令が前記命令レジスタにロードされると、
マルチプレクサ選択信号が０にセットされて、前記指標
レジスタが、汎用レジスタ・ファイルに直接に接続さ
れ、前記基底レジスタのデフォルト基底位置が選択され
て、前記汎用レジスタ・ファイルに送られ、前記変位値
が、マルチプレクサを介して前記加算器に送られること
を特徴とする上記（１）に記載のコンピュータ・システ
ム。 （４）前記プロセッサは、また、第２の基底値を含む第
２のレジスタ番号を所定のフィールドに有する第３のフ
ォーマットの命令を処理し、該第３のフォーマットの命
令テキストが、前記命令レジスタにロードされると、前
記第２のレジスタ番号が、第１サイクル中に、前記基底
レジスタ内の第２の位置へゲートされ、前記マルチプレ
クサ選択信号は、１にセットされ、前記第２の位置を選
択してその内容を前記汎用レジスタ・ファイルへ送るこ
とを特徴とする上記（２）に記載のコンピュータ・シス
テム。
の事項を開示する。 （１）特定のフォーマットの命令を受け取る命令レジス
タと、指標値、基底値および変位値を加算することによ
ってアドレスを生成する加算器とを含むプロセッサを備
えたコンピュータ・システムであって、前記特定のフォ
ーマットは、オペレーション・コード、前記指標値およ
び前記基底値を含むレジスタの番号、並びに前記変位値
を所定のフィールドに有する第１のフォーマットと、オ
ペレーション・コードの第１部分、前記レジスタの番号
および前記変位値を前記第１のフォーマットと同じ所定
のフィールドに有し、オペレーション・コードの拡張部
分を前記所定のフィールドを超えた部分に有する第２の
フォーマットとを含み、前記プロセッサは、前記オペレ
ーション・コードの第１部分をデコードすることによ
り、当該命令が前記第２のフォーマットであることを決
定し、それに基づいてアドレス生成に必要な情報を前記
加算器にゲートする、コンピュータ・システム。 （２）命令が６サイクル・パイプラインで処理され、こ
のパイプラインの第１のサイクルの前に、命令テキスト
がフェッチされ、およびフェッチされた特定の命令につ
いて第１のサイクル中に、命令がデコードされ、前記レ
ジスタの番号が、アドレス生成に用いるために読取ら
れ、第２のサイクル中に、前記加算器によるアドレス加
算が実行され、メモリに送られ、第３および第４のサイ
クル中に、前記メモリがそれぞれアクセスされ、データ
が戻され、第５サイクル中に、フェッチされた命令が実
行され、第６サイクル中に、結果が保持されることを特
徴とする上記（１）に記載のコンピュータ・システム。 （３）前記プロセッサによる命令の処理の前に、前記命
令テキストがデコードのために前記命令レジスタにロー
ドされ、同時に、命令フォーマット内の前記レジスタの
番号が、指標および基底のためのレジスタにロードさ
れ、新しい命令が前記命令レジスタにロードされると、
マルチプレクサ選択信号が０にセットされて、前記指標
レジスタが、汎用レジスタ・ファイルに直接に接続さ
れ、前記基底レジスタのデフォルト基底位置が選択され
て、前記汎用レジスタ・ファイルに送られ、前記変位値
が、マルチプレクサを介して前記加算器に送られること
を特徴とする上記（１）に記載のコンピュータ・システ
ム。 （４）前記プロセッサは、また、第２の基底値を含む第
２のレジスタ番号を所定のフィールドに有する第３のフ
ォーマットの命令を処理し、該第３のフォーマットの命
令テキストが、前記命令レジスタにロードされると、前
記第２のレジスタ番号が、第１サイクル中に、前記基底
レジスタ内の第２の位置へゲートされ、前記マルチプレ
クサ選択信号は、１にセットされ、前記第２の位置を選
択してその内容を前記汎用レジスタ・ファイルへ送るこ
とを特徴とする上記（２）に記載のコンピュータ・シス
テム。
【図１】ＲＲ，ＲＸ，Ｓ，ＰＲＥ，ＲＩ，ＲＸＥ，ＲＸ
Ｅａｌｔ命令について好適な実施例の命令フォーマット
を示す図である。
Ｅａｌｔ命令について好適な実施例の命令フォーマット
を示す図である。
【図２】ＥＳＡ／３９０のＧ４（第４世代）およびＧ５
（第５世代）シリーズ・プロセッサにおいて用いられる
パイプライン・シーケンスを示す図である。
（第５世代）シリーズ・プロセッサにおいて用いられる
パイプライン・シーケンスを示す図である。
【図３】命令実行パイプラインのタイミングを示す図で
ある。
ある。
【図４】ＲＸＥａｌｔフォーマットについて、その限界
を説明するための基本的なフローを示す図である。
を説明するための基本的なフローを示す図である。
【図５】好適なＲＸＥフォーマットの実施例について、
問題の解決を示すための基本的なフローを示す図であ
る。
問題の解決を示すための基本的なフローを示す図であ
る。
１０ 命令レジスタ １１ 組合せロジック １２ 指標マルチプレクサ １３ 基底マルチプレクサ １４ 変位マルチプレクサ １５ ＧＰＲレジスタ・ファイル １６ アドレス加算器 １７ 指標レジスタ １８ 基底レジスタ １９ レジスタ・マルチプレクサ選択コントローラ
フロントページの続き (72)発明者 マーク・エイ・チェック アメリカ合衆国 12533 ニューヨーク州 ホープウェル ジャンクション パトリ シア コート １ (72)発明者 ロナルド・エム・スミス アメリカ合衆国 12590 ニューヨーク州 ワッピンガーズ フォールズ サイダー ミル ループ 15 (72)発明者 ジョン・エス・リプティ アメリカ合衆国 12572 ニューヨーク州 ラインベック トロイ ドライブ １ (72)発明者 エリック・エム・シュワーツ アメリカ合衆国 12525 ニューヨーク州 ガーディナー ティナ ドライブ ５ (72)発明者 ティモシィ・ジェイ・スリーガル アメリカ合衆国 12580 ニューヨーク州 スターツバーグ コネリィ ドライブ 19 (72)発明者 チャールズ・エフ・ウェブ アメリカ合衆国 12603 ニューヨーク州 ポウキープシー メイネッティ ドライ ブ ４
Claims (4)
- 【請求項１】特定のフォーマットの命令を受け取る命令
レジスタと、指標値、基底値および変位値を加算するこ
とによってアドレスを生成する加算器とを含むプロセッ
サを備えたコンピュータ・システムであって、 前記特定のフォーマットは、 オペレーション・コード、前記指標値および前記基底値
を含むレジスタの番号、並びに前記変位値を所定のフィ
ールドに有する第１のフォーマットと、 オペレーション・コードの第１部分、前記レジスタの番
号および前記変位値を前記第１のフォーマットと同じ所
定のフィールドに有し、オペレーション・コードの拡張
部分を前記所定のフィールドを超えた部分に有する第２
のフォーマットとを含み、 前記プロセッサは、前記オペレーション・コードの第１
部分をデコードすることにより、当該命令が前記第２の
フォーマットであることを決定し、それに基づいてアド
レス生成に必要な情報を前記加算器にゲートする、 コンピュータ・システム。 - 【請求項２】命令が６サイクル・パイプラインで処理さ
れ、このパイプラインの第１のサイクルの前に、命令テ
キストがフェッチされ、およびフェッチされた特定の命
令について第１のサイクル中に、命令がデコードされ、
前記レジスタの番号が、アドレス生成に用いるために読
取られ、第２のサイクル中に、前記加算器によるアドレ
ス加算が実行され、メモリに送られ、第３および第４の
サイクル中に、前記メモリがそれぞれアクセスされ、デ
ータが戻され、第５サイクル中に、フェッチされた命令
が実行され、第６サイクル中に、結果が保持されること
を特徴とする請求項１記載のコンピュータ・システム。 - 【請求項３】前記プロセッサによる命令の処理の前に、
前記命令テキストがデコードのために前記命令レジスタ
にロードされ、同時に、命令フォーマット内の前記レジ
スタの番号が、指標および基底のためのレジスタにロー
ドされ、新しい命令が前記命令レジスタにロードされる
と、マルチプレクサ選択信号が０にセットされて、前記
指標レジスタが、汎用レジスタ・ファイルに直接に接続
され、前記基底レジスタのデフォルト基底位置が選択さ
れて、前記汎用レジスタ・ファイルに送られ、前記変位
値が、マルチプレクサを介して前記加算器に送られるこ
とを特徴とする請求項１記載のコンピュータ・システ
ム。 - 【請求項４】前記プロセッサは、また、第２の基底値を
含む第２のレジスタ番号を所定のフィールドに有する第
３のフォーマットの命令を処理し、該第３のフォーマッ
トの命令テキストが、前記命令レジスタにロードされる
と、前記第２のレジスタ番号が、第１サイクル中に、前
記基底レジスタ内の第２の位置へゲートされ、前記マル
チプレクサ選択信号は、１にセットされ、前記第２の位
置を選択してその内容を前記汎用レジスタ・ファイルへ
送ることを特徴とする請求項２記載のコンピュータ・シ
ステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/070359 | 1998-04-30 | ||
| US09/070,359 US6105126A (en) | 1998-04-30 | 1998-04-30 | Address bit decoding for same adder circuitry for RXE instruction format with same XBD location as RX format and dis-jointed extended operation code |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000029684A true JP2000029684A (ja) | 2000-01-28 |
| JP3030297B2 JP3030297B2 (ja) | 2000-04-10 |
Family
ID=22094823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11114756A Expired - Lifetime JP3030297B2 (ja) | 1998-04-30 | 1999-04-22 | コンピュ―タ・システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6105126A (ja) |
| JP (1) | JP3030297B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101894010A (zh) * | 2009-08-24 | 2010-11-24 | 威盛电子股份有限公司 | 微处理器及适用于微处理器的操作方法 |
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| US5694617A (en) * | 1995-03-31 | 1997-12-02 | International Business Machines Corporation | System for prioritizing quiesce requests and recovering from a quiescent state in a multiprocessing system with a milli-mode operation |
-
1998
- 1998-04-30 US US09/070,359 patent/US6105126A/en not_active Expired - Lifetime
-
1999
- 1999-04-22 JP JP11114756A patent/JP3030297B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US6105126A (en) | 2000-08-15 |
| JP3030297B2 (ja) | 2000-04-10 |
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