JP2000012528A - Method for etching film covering stepped parts - Google Patents

Method for etching film covering stepped parts

Info

Publication number
JP2000012528A
JP2000012528A JP10179913A JP17991398A JP2000012528A JP 2000012528 A JP2000012528 A JP 2000012528A JP 10179913 A JP10179913 A JP 10179913A JP 17991398 A JP17991398 A JP 17991398A JP 2000012528 A JP2000012528 A JP 2000012528A
Authority
JP
Japan
Prior art keywords
etching
film
step portion
ion implantation
polysilicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10179913A
Other languages
Japanese (ja)
Inventor
Hidehiro Ueno
英浩 上野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP10179913A priority Critical patent/JP2000012528A/en
Publication of JP2000012528A publication Critical patent/JP2000012528A/en
Pending legal-status Critical Current

Links

Abstract

PROBLEM TO BE SOLVED: To prevent etch residue by selectively implanting ions into regions of a film which is directly above the lower sides of steps covered with this film prior to etching and then etching the film. SOLUTION: Damage steps 24a of a polysilicon film 24 is subjected to ion implantation, the crystal structure of the steps 24a is damaged, resulting in a slightly brittle structure and hence high-etching rate parts 24b. Then the etching is made with a resist pattern 26 used as a mask, rapidly advanced at the high-etching rate parts 24b and ends earlier at the steps 24a easy to produce etch residue. When the overall etching ends, no etch residue is generated, a second layer polysilicon electrode 27 can be satisfactorily formed, and thereby the nonconformities caused by electrode short-circuits, etc., ascribed to the etch residue can be prevented.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、配線や電極等のパ
ターンによって形成された段差部において、エッチング
残りをなくすようにした段差部を覆う膜のエッチング方
法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for etching a film for covering a step formed by a pattern such as a wiring or an electrode so as to eliminate an etching residue.

【0002】[0002]

【従来の技術】微細構造を形成するプロセスとして、例
えば図3に示すような固体撮像素子1の製造において
は、フォトリソグラフィー技術やエッチング技術などの
半導体製造技術が多く用いられている。
2. Description of the Related Art As a process for forming a fine structure, for example, in the manufacture of a solid-state imaging device 1 as shown in FIG. 3, semiconductor manufacturing techniques such as photolithography and etching are often used.

【0003】ここで、図3に示した固体撮像素子1は、
光電変換を行うフォトセンサ部2、および信号電荷を転
送する垂直転送レジスタ3を形成した撮像領域4と、垂
直転送レジスタ3によって転送された信号電荷を出力部
5に転送する水平転送レジスタ6とを備えて構成されて
いる。なお、垂直レジスタ3での信号電荷の転送は、該
垂直レジスタ3上に形成された転送電極(図示略)によ
ってなされるようになっている。
Here, the solid-state imaging device 1 shown in FIG.
An imaging area 4 in which a photosensor unit 2 that performs photoelectric conversion and a vertical transfer register 3 that transfers signal charges is formed, and a horizontal transfer register 6 that transfers the signal charges transferred by the vertical transfer register 3 to an output unit 5 It is provided with. The transfer of the signal charges in the vertical register 3 is performed by a transfer electrode (not shown) formed on the vertical register 3.

【0004】このような構成の固体撮像素子1を製造す
るにあたり、特に撮像領域4における転送電極を形成す
るには、図4に示すようにシリコン基板7上に第1層ポ
リシリコン電極8を形成した後、図4中破線で示す第2
層ポリシリコン電極9の形成のためポリシリコンを成膜
し、さらにこれをエッチングして所定のパターンとす
る。なお、図4では、第2層ポリシリコン電極、遮光
膜、カラーフィルタ、レンズ等の構成の記載を省略して
いる。
In manufacturing the solid-state imaging device 1 having such a configuration, in order to form a transfer electrode, particularly in the imaging region 4, a first-layer polysilicon electrode 8 is formed on a silicon substrate 7 as shown in FIG. After that, the second line shown by the broken line in FIG.
A polysilicon film is formed for forming the layer polysilicon electrode 9 and is etched to form a predetermined pattern. In FIG. 4, the description of the configuration of the second-layer polysilicon electrode, the light-shielding film, the color filter, the lens, and the like is omitted.

【0005】このとき、図4中Aで示す段差部の近辺に
おいては、その低部側でエッチング残りが生じる。この
エッチング残りが生じる過程を、図4のB−B線矢視断
面図となる図5(a)〜(c)によって説明すると、ま
ず、図5(a)に示すように第1層ポリシリコン電極8
上に、これを覆って形成した絶縁膜10を介してポリシ
リコン膜11を成膜する。このようにしてポリシリコン
膜11を形成すると、当然のことながらこのポリシリコ
ン膜11にも、第1層ポリシリコン電極8の有無によっ
て形成された段差部上、すなわち該第1層ポリシリコン
電極8の端縁部直上から外側にかけて、やはり段差部1
1aが形成される。
[0005] At this time, in the vicinity of the step portion indicated by A in FIG. The process in which this etching residue occurs will be described with reference to FIGS. 5A to 5C which are sectional views taken along line BB of FIG. 4. First, as shown in FIG. Electrode 8
A polysilicon film 11 is formed thereon via an insulating film 10 formed so as to cover the polysilicon film. When the polysilicon film 11 is formed in this manner, it is needless to say that the polysilicon film 11 is also provided on the step formed by the presence or absence of the first-layer polysilicon electrode 8, that is, the first-layer polysilicon electrode 8. From just above the edge to the outside, the step 1
1a is formed.

【0006】このようにして段差部11aが形成される
と、ポリシリコン膜11には、図5(a)中Cで示す平
坦部の膜厚とDで示す段差部11aの膜厚とに差が生じ
てしまう。すなわち、第1層ポリシリコン電極8の有無
によって形成された段差部の低部側の直上に位置する、
ポリシリコン膜11による段差部11aでは、第1層ポ
リシリコン電極8の側面に堆積付着するポリシリコンに
よってその膜厚が平坦部より厚くなってしまうのであ
る。
When the step portion 11a is formed in this manner, the polysilicon film 11 has a difference between the film thickness of the flat portion indicated by C and the film thickness of the step portion 11a indicated by D in FIG. Will occur. That is, it is located immediately above the lower portion side of the step formed by the presence or absence of the first layer polysilicon electrode 8.
The thickness of the step portion 11a of the polysilicon film 11 is larger than that of the flat portion due to polysilicon deposited on the side surface of the first layer polysilicon electrode 8.

【0007】次に、ポリシリコン膜11をパターニング
すべく、図5(b)に示すようにレジストパターン12
を形成し、これをマスクとしてポリシリコン膜11のエ
ッチングを行う。このエッチング法としては、微細加工
であるため、通常は反応性イオンエッチング(RIE)
等の異方性のドライエッチングが採用される。
Next, in order to pattern the polysilicon film 11, a resist pattern 12 is formed as shown in FIG.
Is formed, and the polysilicon film 11 is etched using this as a mask. Since this etching method is microfabrication, it is usually performed by reactive ion etching (RIE).
Anisotropic dry etching such as is employed.

【0008】ところが、図5(b)に示したようなレジ
ストパターン12によってポリシリコン膜11をエッチ
ングすると、平坦部と段差部11aとの膜厚の差によ
り、図5(c)に示すように段差部11aであった箇所
にエッチング残り13が生じてしまうのである。
However, when the polysilicon film 11 is etched by the resist pattern 12 as shown in FIG. 5B, due to the difference in film thickness between the flat portion and the step portion 11a, as shown in FIG. That is, the etching residue 13 is generated at the position that was the step portion 11a.

【0009】また、図5(a)〜(c)に示したように
ポリシリコン膜11表面には自然酸化膜14が形成され
ているが、この自然酸化膜14についても、シリコン基
板7に対する垂直方向の厚さが、段差部11aの方が平
坦部より厚くなっている。したがって、この自然酸化膜
14はポリシリコン膜10よりエッチングレートが遅い
ことから、縦方向(シリコン基板7に対して垂直方向)
のエッチングが遅くなり、これによってエッチング残り
13がさらに生じやすくなってしまっている。
As shown in FIGS. 5A to 5C, a natural oxide film 14 is formed on the surface of the polysilicon film 11, and this natural oxide film 14 is also perpendicular to the silicon substrate 7. The thickness in the direction is larger in the step portion 11a than in the flat portion. Therefore, since the natural oxide film 14 has a lower etching rate than the polysilicon film 10, the natural oxide film 14 has a vertical direction (perpendicular to the silicon substrate 7).
Is slowed down, so that the etching residue 13 is more likely to occur.

【0010】[0010]

【発明が解決しようとする課題】しかしながら、このよ
うなエッチング残り13が生じると、電極ショートの原
因になり易いといった不都合がある。また、固体撮像素
子1の場合では、このエッチング残り13が生じた場所
がフォトセンサ部2となるので、このエッチング処理工
程の後の工程においてエッチング残り13に含まれてい
る不純物がフォトセンサ部2を汚染してしまい、これに
起因して不良が生じてしまう。
However, if such an etching residue 13 occurs, there is a disadvantage that an electrode short circuit is likely to occur. Further, in the case of the solid-state imaging device 1, the location where the etching residue 13 is formed becomes the photosensor portion 2, so that impurities contained in the etching residue 13 in the process after this etching process are removed. Is contaminated, resulting in a defect.

【0011】このようなエッチング残り13が生じるの
を抑える方策として、エッチング量を増やすことが考え
られるが、その場合には、平坦部におけるシリコン基板
7上の絶縁膜15がオーバーエッチングにより薄くなっ
てしまってこの絶縁膜15自身やその下層部にダメージ
が与えられてしまい、これにより白点と呼ばれる不良が
多発して歩留が低下するなどの不都合が生じてしまう。
As a measure to suppress the generation of such an etching residue 13, it is conceivable to increase the etching amount. In this case, however, the insulating film 15 on the silicon substrate 7 in the flat portion is thinned by over-etching. As a result, the insulating film 15 itself and the underlying layer are damaged, which causes inconveniences such as the occurrence of many defects called white spots and a decrease in yield.

【0012】本発明は前記事情に鑑みてなされたもの
で、その目的とするところは、配線や電極等のパターン
によって形成された基板上の段差部を覆う膜をエッチン
グする際に、エッチング残りが残るのを防止した、エッ
チング方法を提供することにある。
The present invention has been made in view of the above circumstances. It is an object of the present invention to remove an etching residue when etching a film covering a step portion on a substrate formed by a pattern of wiring, electrodes, and the like. An object of the present invention is to provide an etching method in which the remaining is prevented.

【0013】[0013]

【課題を解決するための手段】本発明の段差部を覆う膜
のエッチング方法では、配線や電極等のパターンによっ
て形成された基板上の段差部を覆う膜をエッチングする
にあたり、このエッチングに先立って前記膜における、
前記段差部低部側の直上箇所に選択的にイオン注入処理
を行っておき、その後、前記膜をエッチングすることを
前記課題の解決手段とした。
In the method of etching a film covering a step portion according to the present invention, a film covering a step portion on a substrate formed by a pattern of wirings, electrodes, etc. is etched prior to the etching. In the membrane,
The ion-implantation process is selectively performed immediately above the lower portion of the step portion, and thereafter, the film is etched.

【0014】このエッチング方法によれば、段差部を覆
う膜において、その膜厚が平坦部に比べ厚くなる段差部
低部側の直上箇所に予め選択的にイオン注入処理を行っ
ておくので、このエッチング残りが生じやすい段差部低
部側の直上箇所がイオン注入処理によりダメージを受け
てエッチングレートが高くなり、したがってその後エッ
チング処理を行った際、エッチング残りが生じなくな
る。
According to this etching method, in the film covering the step portion, the ion implantation process is selectively performed in advance on the portion immediately above the lower portion of the step portion where the film thickness is larger than that of the flat portion. Immediately above the stepped portion on the lower side where the etching residue tends to occur is damaged by the ion implantation process, and the etching rate increases, so that when the etching process is performed thereafter, the etching residue does not occur.

【0015】[0015]

【発明の実施の形態】以下、本発明をその実施形態例に
基づいて詳しく説明する。本例においては、本発明の段
差部を覆う膜のエッチング方法を、図3に示した固体撮
像素子1における、図4に示した撮像領域4において転
送電極を形成する工程に適用した場合について、図4の
B−B線矢視断面図となる図1(a)〜(f)を参照し
て説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail based on an embodiment. In the present example, the case where the method for etching a film covering a step portion according to the present invention is applied to the step of forming a transfer electrode in the imaging region 4 shown in FIG. 4 in the solid-state imaging device 1 shown in FIG. This will be described with reference to FIGS. 1A to 1F which are sectional views taken along line BB of FIG.

【0016】本例では、図1(a)に示すようにシリコ
ン基板20上に絶縁膜21を介して形成した第1層ポリ
シリコン電極22の上に、これを覆う絶縁膜23を介し
てポリシリコン膜24を成膜する。なお、このポリシリ
コン膜24にはその表面に自然酸化膜(図示略)が形成
される。このようにしてポリシリコン膜24を形成する
と、先に述べたように、このポリシリコン膜24にも第
1層ポリシリコン電極22の有無によって形成された段
差部上、すなわち該第1層ポリシリコン電極22の端縁
部直上から外側にかけて、段差部24aが形成される。
In this embodiment, as shown in FIG. 1A, a first-layer polysilicon electrode 22 formed on a silicon substrate 20 with an insulating film 21 interposed is formed on a first-layer polysilicon electrode 22 with an insulating film 23 covering the same. A silicon film 24 is formed. Note that a natural oxide film (not shown) is formed on the surface of the polysilicon film 24. When the polysilicon film 24 is formed in this manner, as described above, this polysilicon film 24 is also formed on the step formed by the presence or absence of the first-layer polysilicon electrode 22, that is, the first-layer polysilicon film. A step 24a is formed from just above the edge of the electrode 22 to the outside.

【0017】次に、イオン注入用のマスクとして、図1
(b)に示すようにレジストパターン25を形成する。
ここで、このレジストパターン25には、ポリシリコン
膜24の段差部24a、すなわち第1層ポリシリコン電
極22の有無によって形成されたシリコン基板20上の
段差部の低部側の直上箇所を露出させる開口部25aを
公知のフォトリソグラフィー技術によって形成してお
く。そして、このレジストパターン25をマスクとして
低エネルギー、高ドーズ量でイオン注入を行い、前記開
口部25a内にて外側に臨む、ポリシリコン膜24の段
差部24aにイオン注入によるダメージを与える。
Next, as a mask for ion implantation, FIG.
A resist pattern 25 is formed as shown in FIG.
Here, the resist pattern 25 exposes a step portion 24 a of the polysilicon film 24, that is, a portion immediately above the lower portion side of the step portion on the silicon substrate 20 formed by the presence or absence of the first-layer polysilicon electrode 22. The opening 25a is formed by a known photolithography technique. Then, using this resist pattern 25 as a mask, ion implantation is performed at a low energy and a high dose to damage the step portion 24a of the polysilicon film 24 facing the outside in the opening 25a.

【0018】ここで、このイオン注入の条件としては、
後にエッチングを行うためのポリシリコン膜24のみに
イオン種が残る条件で行うものとする。すなわち、イオ
ン種がポリシリコン膜24を突き抜けてその下層にまで
到達してしまうと、エッチングによるこの下層部へのダ
メージが大きくなるため、製品に影響を与えてしまうか
らである。
Here, conditions for this ion implantation are as follows.
It is assumed that the ion species is left only in the polysilicon film 24 for performing the etching later. That is, if the ion species penetrates through the polysilicon film 24 and reaches the lower layer, the damage to the lower layer by etching increases, which affects the product.

【0019】イオン種については、特に限定されること
なく任意のものが用いられるが、一般にイオン種での原
子が大きい場合にこのイオン種が下層部に到達しにく
く、したがってボロン(B)よりヒ素(As)の方が突
き抜けしづらいことから、前記条件を満たすためにはヒ
素を用いるのが好ましい。
The ionic species is not particularly limited, and any ionic species can be used. In general, when the ionic species has a large atom, the ionic species hardly reach the lower layer portion. Since (As) is more difficult to penetrate, it is preferable to use arsenic to satisfy the above condition.

【0020】ドーズ量については、ポリシリコン膜24
にダメージを与えてそのエッチングレートを高くするこ
とのできる量が必要であり、かつ、ポリシリコン膜24
の下層にまでイオンが到達せず、したがって得られる製
品の性能に悪影響がないようにする必要があり、具体的
には、1.0×1014/cm2 以上とするのが好まし
く、上限については、ポリシリコン膜24の膜厚によっ
て適宜に決定される。
Regarding the dose, the polysilicon film 24
The polysilicon film 24 needs to have an amount capable of damaging the substrate and increasing the etching rate.
It is necessary that the ions do not reach the lower layer, so that there is no adverse effect on the performance of the obtained product. Specifically, it is preferably 1.0 × 10 14 / cm 2 or more. Is appropriately determined by the thickness of the polysilicon film 24.

【0021】加速エネルギーについては、エッチングす
る膜の種類(本例ではポリシリコン)、その膜厚、使用
するイオン種によって適宜に決定されるが、この加速エ
ネルギーについても、イオン種がポリシリコン膜24の
下層にまで到達しない条件とする。
The acceleration energy is appropriately determined depending on the type of the film to be etched (polysilicon in this example), its thickness, and the type of ion used. Condition that does not reach the lower layer.

【0022】このようにしてイオン注入を行ったら、図
1(c)に示すようにレジストパターン25を剥離除去
する。なお、ポリシリコン膜24の段差部24aは、イ
オン注入がなされたことによりその結晶構造にダメージ
を受け、構造がわずかながらもろい状態となることによ
って高エッチングレート部24bとなっている。
After the ion implantation is performed as described above, the resist pattern 25 is peeled and removed as shown in FIG. The step portion 24a of the polysilicon film 24 is damaged by the ion implantation, and its crystal structure is damaged, and the structure becomes slightly fragile, thereby forming a high etching rate portion 24b.

【0023】次いで、ポリシリコン膜24をパターニン
グすべく、図1(d)に示すように従来と同様にレジス
トパターン26を形成し、これをマスクとしてエッチン
グを行う。なお、このエッチング法については微細加工
であるため、従来と同様に反応性イオンエッチング(R
IE)等の異方性のドライエッチングが採用される。
Next, in order to pattern the polysilicon film 24, a resist pattern 26 is formed as in the prior art as shown in FIG. 1D, and etching is performed using this as a mask. In addition, since this etching method is fine processing, reactive ion etching (R
Anisotropic dry etching such as IE) is employed.

【0024】このような条件のもとでエッチングを行う
と、図1(e)に示すように段差部24aに形成された
高エッチングレート部24bのエッチングが急速に進む
ため、本来であればエッチング残りが発生し易い箇所で
ある段差部24aにおいてエッチングが先に終了する。
よって、全体のエッチングが終了すると、図1(f)に
示すようにエッチング残りが発生せず、これにより良好
に第2層ポリシリコン電極27を形成することができ
る。
When etching is performed under such conditions, the etching of the high etching rate portion 24b formed in the step portion 24a proceeds rapidly as shown in FIG. 1 (e). Etching ends first at the step portion 24a where the remainder is likely to occur.
Therefore, when the entire etching is completed, no etching residue is generated as shown in FIG. 1F, whereby the second-layer polysilicon electrode 27 can be favorably formed.

【0025】このように本例のエッチング方法にあって
は、段差部24aに予めイオン注入処理を選択的に行っ
ておくことにより、このエッチング残りが生じやすい段
差部24aのエッチングレートを高めて、その後エッチ
ング処理を行った際にエッチング残りが生じなくなるよ
うにしたので、このエッチング残りに起因する電極ショ
ートなどの不都合が起こるのを防止することができる。
また、このようにエッチング残りを無くすことができる
ことから、成形エッチングでのエッチング量を減らして
ポリシリコン膜24の下地である絶縁層21のエッチン
グダメージを減らすことができ、これにより白点の発生
等を抑えて安定した歩留りを得ることができる。
As described above, in the etching method according to the present embodiment, by selectively performing ion implantation in advance on the step portion 24a, the etching rate of the step portion 24a where this etching residue easily occurs is increased, Since an etching residue is not generated when an etching process is performed thereafter, it is possible to prevent inconveniences such as an electrode short-circuit caused by the etching residue.
In addition, since the etching residue can be eliminated as described above, the etching amount in the forming etching can be reduced, and the etching damage of the insulating layer 21 which is the base of the polysilicon film 24 can be reduced. And a stable yield can be obtained.

【0026】なお、前記実施形態例では、イオン注入を
行う際にマスクとして用いるレジストパターン25とし
て、ポリシリコン膜24の段差部24aを露出させる開
口部25aを形成したパターンを用いたが、本発明はこ
れに限定されることなく、例えば図2(a)に示すよう
に、ポリシリコン膜24を覆うとともにその段差部24
aの直上箇所に凹部28aを有したレジストパターン
(レジスト層)28を、イオン注入を行う際にマスクと
して用いてもよい。
In the above embodiment, the resist pattern 25 used as a mask when performing ion implantation is a pattern in which an opening 25a for exposing the step portion 24a of the polysilicon film 24 is used. The structure is not limited to this. For example, as shown in FIG.
A resist pattern (resist layer) 28 having a concave portion 28a immediately above a may be used as a mask when performing ion implantation.

【0027】このようなレジストパターン28を用いれ
ば、加速エネルギーを高くしてイオン注入を行っても、
段差部24aでは図1(b)に示した開口部25aでな
く凹部28aが形成されているので、この凹部28aを
形成するレジストによってエネルギが吸収されることに
よりイオンがポリシリコン膜24を突き抜けることなく
該ポリシリコン膜24中に留まり、その段差部24のエ
ッチングレートを高めるようになる。したがって、イオ
ン注入装置として、加速エネルギーが低い場合にイオン
種が引き出せないような装置を用いても、加速エネルギ
ーを高くしてイオン注入が行えるため、このような装置
を用いることができるようになる。
If such a resist pattern 28 is used, even if ion implantation is performed with an increased acceleration energy,
Since the concave portion 28a is formed in the step portion 24a instead of the opening 25a shown in FIG. 1B, ions penetrate the polysilicon film 24 by absorbing energy by the resist forming the concave portion 28a. Instead, it stays in the polysilicon film 24 and the etching rate of the step portion 24 is increased. Therefore, even if an ion implantation apparatus that does not allow extraction of ion species when the acceleration energy is low is used, ion implantation can be performed with a high acceleration energy, so that such an apparatus can be used. .

【0028】ここで、前記レジストパターン28の形成
方法としては、図1(b)に示したレジストパターン2
5のごとくパターニング時にレジストをその下面にまで
露光することなく、途中で露光を止め、これにより現像
後下地を露出させる開口部でなく凹部28aを形成する
ようにする。
Here, as a method of forming the resist pattern 28, the resist pattern 2 shown in FIG.
Exposure is stopped in the middle without exposing the resist to the lower surface during patterning as shown in 5 so that a concave portion 28a is formed instead of an opening for exposing the base after development.

【0029】また、凹部を有するレジストパターンにつ
いては、例えば図2(b)に示すようにポリシリコン膜
24を覆う第1レジスト層29と、この第1レジスト層
29上に形成されて該第1レジスト層29を露出させる
開口部30aを有した第2レジスト層30との積層膜に
よって形成してもよい。すなわち、この積層膜によるレ
ジストパターンの形成では、一度レジストコーティング
を行い全面現像して第1レジスト層29を形成し、その
後、再びレジストをコーティングしさらに開口部30a
のパターニングを行って第2レジスト層30を形成する
のである。
As for the resist pattern having a concave portion, for example, as shown in FIG. 2B, a first resist layer 29 covering the polysilicon film 24 and the first resist layer 29 formed on the first resist layer 29 are formed. It may be formed by a laminated film with the second resist layer 30 having the opening 30a for exposing the resist layer 29. That is, in the formation of a resist pattern using this laminated film, the first resist layer 29 is formed by performing a resist coating once and developing the entire surface, and then the resist is coated again and the opening 30a is formed.
Is performed to form the second resist layer 30.

【0030】このような形成方法によれば、得られる積
層膜からなるレジストパターンの段差が少なくなるの
で、パターニングの面内均一性を良くすることができ
る。また、薄い膜のエッチングの場合にも、イオン注入
を、第1レジスト層29の膜厚を厚くすることによって
制御することができる。
According to such a forming method, the step in the resist pattern formed of the obtained laminated film is reduced, so that the in-plane uniformity of the patterning can be improved. Also, in the case of etching a thin film, the ion implantation can be controlled by increasing the thickness of the first resist layer 29.

【0031】なお、前記実施形態例では本発明を固体撮
像素子の転送電極形成に適用した場合について説明した
が、本発明はこれに限定されることなく、例えば、構造
が複雑な配線部分や、段差部の高低差が大きいところ等
の、エッチング残りが発生し易いところにも適用可能で
ある。また、エッチング残りを抑えるだけでなく、電極
配線等の形成の場合、イオン注入とエッチング、パター
ニングの組み合わせにより、1度のエッチングによって
2種以上の膜厚の形状を作るようにするプロセスにも適
用可能である。
In the above embodiment, the case where the present invention is applied to the formation of a transfer electrode of a solid-state imaging device has been described. However, the present invention is not limited to this, and for example, a wiring portion having a complicated structure, The present invention can also be applied to a place where etching residue easily occurs, such as a place where a height difference of a step portion is large. In addition to suppressing etching residue, it is also applicable to the process of forming two or more types of film thickness by one etching by combining ion implantation, etching and patterning when forming electrode wiring etc. It is possible.

【0032】[0032]

【発明の効果】以上説明したように本発明の段差部を覆
う膜のエッチング方法は、段差部を覆う膜において、そ
の膜厚が平坦部に比べ厚くなる段差部低部側の直上箇所
に予め選択的にイオン注入処理を行っておく方法である
から、このエッチング残りが生じやすい段差部低部側の
直上箇所にイオン注入処理によってダメージを与え、エ
ッチングレートを高くすることができ、これによりその
後エッチング処理を行った際にエッチング残りが生じな
くなるようにしてこのエッチング残りに起因する電極シ
ョートなどの不都合が起こるのを防止することができ
る。
As described above, according to the method of etching a film covering a step portion according to the present invention, in a film covering a step portion, a film is formed at a position immediately above a lower portion of the step portion where the film thickness is larger than that of a flat portion. Since this is a method in which the ion implantation process is selectively performed, the portion immediately above the lower portion of the step portion where this etching residue is apt to occur is damaged by the ion implantation process, and the etching rate can be increased, thereby increasing the etching rate. It is possible to prevent the occurrence of a residue such as an electrode short-circuit caused by the residue of the etching by making the residue of the etching no longer occur when the etching process is performed.

【0033】また、エッチングを行う膜にイオン注入処
理によってダメージを与え、エッチングレートを局部的
に高めることができるので、エッチング後の形状を制御
することができる。また、このようにエッチング残りを
無くすことができることから、成形エッチングでのエッ
チング量を減らして被エッチング膜の下地層のエッチン
グダメージを減らすことができ、これにより安定した品
質を得ることができる。
Further, since the film to be etched is damaged by the ion implantation process and the etching rate can be locally increased, the shape after the etching can be controlled. Further, since the etching residue can be eliminated as described above, the etching amount in the forming etching can be reduced, and the etching damage of the underlying layer of the film to be etched can be reduced, whereby stable quality can be obtained.

【0034】また、エッチングレートを局部的に高めた
い箇所に凹部を有したレジスト層をマスクとしてイオン
注入処理を行うようにすれば、イオン注入装置として、
加速エネルギーが低い場合にイオン種が引き出せないよ
うな装置を用いても、加速エネルギーを高くしてイオン
注入を行うことができ、したがって使用できる装置の選
択の幅を広くすることができる。また、前記の凹部を有
したレジスト層を、被エッチング膜を覆う第1レジスト
層と、前記凹部を形成してなる第2レジスト層との積層
膜によって形成すれば、レジストコーティングを2回行
うことにより、面内均一性の向上とレジスト膜厚制御に
よるイオン注入の制御を行うことができる。
Further, if the ion implantation process is performed using a resist layer having a concave portion at a position where the etching rate is to be locally increased, the ion implantation apparatus can be implemented as
Even if a device that cannot extract ion species when the acceleration energy is low is used, ion implantation can be performed with a high acceleration energy, and thus the range of available devices can be widened. Further, if the resist layer having the concave portion is formed by a laminated film of the first resist layer covering the film to be etched and the second resist layer having the concave portion, the resist coating is performed twice. This makes it possible to improve the in-plane uniformity and control the ion implantation by controlling the resist film thickness.

【図面の簡単な説明】[Brief description of the drawings]

【図1】(a)〜(f)は、本発明の段差部を覆う膜の
エッチング方法を固体撮像素子における転送電極を形成
する工程に適用した場合の一実施形態例を示す図であ
り、転送電極の形成を工程順に示す要部側断面図であ
る。
FIGS. 1A to 1F are views showing an embodiment in which the method of etching a film covering a step portion according to the present invention is applied to a step of forming a transfer electrode in a solid-state imaging device; FIG. 5 is a cross-sectional side view of a main part showing formation of a transfer electrode in order of steps.

【図2】(a)、(b)は、図1(a)〜(f)に示し
た実施形態例の変形例を説明するための要部側断面図で
ある。
FIGS. 2 (a) and 2 (b) are side sectional views for explaining a modification of the embodiment shown in FIGS. 1 (a) to 1 (f).

【図3】本発明に係る固体撮像素子の概略構成を示す平
面図である。
FIG. 3 is a plan view showing a schematic configuration of a solid-state imaging device according to the present invention.

【図4】図3に示した固体撮像素子の撮像領域を示す要
部平面図である。
4 is a main part plan view showing an imaging area of the solid-state imaging device shown in FIG. 3;

【図5】(a)〜(c)は、エッチング残りが生じる過
程を説明するための要部側断面図である。
FIGS. 5A to 5C are cross-sectional views of a main part for explaining a process in which an etching residue occurs.

【符号の説明】[Explanation of symbols]

20…シリコン基板、22…第1層ポリシリコン電極、
24…ポリシリコン膜、24a…段差部、25…レジス
トパターン、25a…開口部、26…レジストパター
ン、27…第2層ポリシリコン電極、28…レジストパ
ターン、28a…凹部、29…第1レジスト層、30…
第2レジスト層、30a…開口部
20 silicon substrate, 22 first layer polysilicon electrode,
Reference numeral 24: polysilicon film, 24a: stepped portion, 25: resist pattern, 25a: opening, 26: resist pattern, 27: second-layer polysilicon electrode, 28: resist pattern, 28a: concave portion, 29: first resist layer , 30 ...
Second resist layer, 30a ... opening

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 配線や電極等のパターンによって形成さ
れた基板上の段差部を覆う膜をエッチングするにあた
り、 このエッチングに先立って前記膜における、前記段差部
低部側の直上箇所に選択的にイオン注入処理を行ってお
き、 その後、前記膜をエッチングすることを特徴とする段差
部を覆う膜のエッチング方法。
In etching a film covering a step portion on a substrate formed by a pattern of wirings, electrodes, etc., prior to this etching, a film is selectively formed on a portion of the film immediately above a lower portion of the step portion. A method of etching a film covering a step portion, which comprises performing an ion implantation process and thereafter etching the film.
【請求項2】 前記イオン注入処理に先立ち、前記膜上
に、該膜を覆うとともに前記段差部低部側の直上箇所に
凹部を有するレジスト層を形成しておき、 前記イオン注入処理を、前記凹部にてイオンがこれを突
き抜けて前記膜中に到達するように前記レジスト層の上
から行うことを特徴とする請求項1記載の段差部を覆う
膜のエッチング方法。
2. Prior to the ion implantation, a resist layer covering the film and having a concave portion immediately above the lower portion of the step portion is formed on the film, and the ion implantation is performed by the ion implantation. 2. The method for etching a film covering a step portion according to claim 1, wherein the etching is performed from above the resist layer so that the ions penetrate the recess and reach the film.
【請求項3】 前記レジスト層を、前記膜を覆う第1レ
ジスト層と、前記凹部を形成してなる第2レジスト層と
の積層膜によって形成することを特徴とする請求項2記
載の段差部を覆う膜のエッチング方法。
3. The step portion according to claim 2, wherein the resist layer is formed by a laminated film of a first resist layer covering the film and a second resist layer formed with the concave portion. Method for etching the film covering the surface.
JP10179913A 1998-06-26 1998-06-26 Method for etching film covering stepped parts Pending JP2000012528A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10179913A JP2000012528A (en) 1998-06-26 1998-06-26 Method for etching film covering stepped parts

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10179913A JP2000012528A (en) 1998-06-26 1998-06-26 Method for etching film covering stepped parts

Publications (1)

Publication Number Publication Date
JP2000012528A true JP2000012528A (en) 2000-01-14

Family

ID=16074114

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10179913A Pending JP2000012528A (en) 1998-06-26 1998-06-26 Method for etching film covering stepped parts

Country Status (1)

Country Link
JP (1) JP2000012528A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100349348B1 (en) * 2000-08-17 2002-08-21 주식회사 하이닉스반도체 Method of etching a silicon layer
JP2016001709A (en) * 2014-06-12 2016-01-07 キヤノン株式会社 Solid state image pickup device manufacturing method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100349348B1 (en) * 2000-08-17 2002-08-21 주식회사 하이닉스반도체 Method of etching a silicon layer
JP2016001709A (en) * 2014-06-12 2016-01-07 キヤノン株式会社 Solid state image pickup device manufacturing method

Similar Documents

Publication Publication Date Title
KR100259078B1 (en) Thin film transistor and method fabricating the same
JP2000012528A (en) Method for etching film covering stepped parts
JPS63173340A (en) Manufacture of semiconductor device
JP3239911B2 (en) Method for manufacturing solid-state imaging device
JPH07221316A (en) Manufacture of thin film transistor
JPH09331043A (en) Fabrication of semiconductor memory
KR0171736B1 (en) Method of manufacturing mosfet
KR100252892B1 (en) Method for forming metal-line of semiconductor device
JPH0294568A (en) Manufacture of solid-state image sensing device
KR100533375B1 (en) Dual Gate Electrode Formation Method_
KR100218727B1 (en) Forming method of contact hole of semiconductor device
JP2577996B2 (en) Method of manufacturing image display device
JP2737256B2 (en) Method for manufacturing semiconductor device
KR0147716B1 (en) Formation method of elf alignment contact
KR970000649B1 (en) Manufacturing method for semiconductor device field oxide
KR100396689B1 (en) Method for manufacturing gate of semiconductor device
JPH0738093A (en) Semiconductor device and manufacture thereof
JPH01204414A (en) Manufacture of semiconductor device
KR19990080191A (en) MOS transistor manufacturing method
JPH0245909A (en) Manufacture of semiconductor device
JPS5933834A (en) Manufacture of semiconductor device
JPH09102595A (en) Forming method for shielding film pattern
JPS58197728A (en) Preparation of semiconductor device
JPH06204217A (en) Manufacturing method of semiconductor device
JPH09162358A (en) Manufacture of semiconductor device