JP2000011016A - 並列論理シミュレーション方式 - Google Patents

Abstract

(57)【要約】 【課題】複数プロセッサにて、クロック同期式０遅延回
路の論理シミュレーションを実行する際、同期処理及び
入力イベント待ち状態による並列処理効率の低下を制御
する。 【解決手段】複数プロセッサで、クロック同期式０遅延
回路の論理シミュレーションを並列で実行する場合、シ
ミュレーションクロックと同期しない論理回路（組合せ
回路）部分と、シミュレーションクロックに同期して動
作する同期回路部分とを別プロセッサに分け、組合せ回
路部分はシミュレーションクロックと非同期でシミュレ
ーションを行い、同期回路部分はシミュレーションクロ
ックに同期してシミュレーションを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、並列論理シミュレ
ーション制御方式に関し、特に複数のプロセッサで並列
に論理回路のシミュレーション処理を行うクロック同期
式０遅延回路の並列論理シミュレーション方式に関す
る。

【０００２】

【従来の技術】図９に従来のクロック同期式０遅延回路
の論理シミュレーション方式の模式図を示す。クロック
同期式０遅延回路の論理シミュレーションは、シミュレ
ーションクロックに同期して動作するＦＦ等の同期回路
部分の論理と、それ以外の論理（組合せ）部分とに分
け、あるシミュレーション時刻でシミュレーション時刻
の更新、その時刻で変化する信号の値を更新する時刻処
理と、シミュレーションクロックの立ち上げ、立ち下げ
を行うシミュレーションクロック処理を施した後、組合
せ回路部分を評価論理がなくなるまでシミュレーション
を行い、シミュレーションクロックに同期して動作する
同期回路部分のシミュレーションを行うことで、０遅延
のシミュレーションを可能にすることで、論理シミュレ
ーションの処理効率の向上を図るものである。

【０００３】図１０に従来のクロック同期式０遅延回路
を複数プロセッサ上で動作する並列論理シミュレーショ
ン方式の模式図を示す。プロセッサ１，２，３にシミュ
レーション対象となる論理を分配し論理の切り口に対し
てプロセッサ間のイベント伝達処理が必要である。ま
た、各プロセッサに分配された論理の処理量は必ずしも
均等とはなり難く、プロセッサ間のイベント伝播処理を
するためには全プロセッサで同期を取る必要があり、同
期待ちが発生する。あるシミュレーション時刻での組合
せ回路部分のシミュレーションが全て終了するまでに、
上記の同期処理が行われ、その後で同期回路部分のシミ
ュレーションが実行されるために、処理量が多いプロセ
ッサのシミュレーション時間に合わせて、他プロセッサ
が同期待ちしながらシミュレーションを実行するように
なり、並列計算機の能力を十分に生かすことができな
い。

【０００４】また図１１に示す各プロセッサの同期方法
として、特開昭６４−１５８６１号公報にも記載されて
いるように、現在の時刻に関する同期を次の時刻におけ
る前処理の間までに取るようにし、各プロセッサの同期
のタイミングをできるだけ遅くしてプロセッサ間の時刻
ごとの負荷分散を改善する方法が考えられているが、シ
ミュレーションを進めていく上でプロセッサ間の同期を
取る必要があるので、これも並列計算機の能力を十分に
生かすことができない。

【０００５】また図１２に示す各プロセッサで同期を取
る必要が無くシミュレーションを行う方法として、特開
平１−２０７８３８号公報にも記載されているように、
プロセッサ間の同期をとる必要が無く各プロセッサがそ
れぞれ担当するゲートのシミュレーションを進めていく
ものもあるが、他プロセッサからの自プロセッサに対す
るイベント待ちを行うため、処理量の多いプロセッサか
らのイベント待ちなどで、自プロセッサのシミュレーシ
ョンがストップしてしまう場合があり、これも並列計算
機の能力を十分に生かすことができない。

【０００６】

【発明が解決しようとする課題】以上のように、複数プ
ロセッサによる並列論理シミュレーション方式におい
て、上記従来技術ではプロセッサ間のイベント伝播、時
刻更新時などで、各プロセッサで同期処理が必要であり
評価処理時間の長いプロセッサに同期させるために他プ
ロセッサの評価が終わるまでイベント待ちが発生するプ
ロセッサなどがあった。この同期待ち、入力イベント待
ちの間は評価処理停止状態であり、シミュレーションの
並列処理の効率を低下させていた。

【０００７】本発明は、上記問題点の解決を図り、各プ
ロセッサ間での同期を一部のプロセッサのみに限定し、
全体の構成から見て、評価処理が停止状態にならない様
に、既知の論理入出力情報を元にシミュレーションを進
行させ、並列効果を高めて論理シミュレーションを効率
よく実行できるようにすることを目的とする。

【０００８】

【課題を解決するための手段】本発明の並列論理シミュ
レーション制御方式は、時刻、クロック情報、入力情
報、出力情報を制御する制御プロセッサと、制御プロセ
ッサより入力情報を取得して組合せ回路部分のシミュレ
ーションを実行し出力情報を制御プロセッサに渡す組合
せ回路部分シミュレーションプロセッサと、制御プロセ
ッサからクロック情報と組合せ回路部分シミュレーショ
ンプロセッサから同期回路部分の入力情報を取得して、
同期回路部分のシミュレーションを行い、その結果を制
御プロセッサに渡す同期回路部分シミュレーションプロ
セッサから構成されていて、組合せ回路部分シミュレー
ションプロセッサが制御プロセッサから必要時に入力情
報を取得し、シミュレーションクロックとは非同期に動
作する。また、組合せ回路部分シミュレーションプロセ
ッサから同期回路部分への入力情報を、随時同期回路部
分シミュレーションプロセッサに送り、シミュレーショ
ンクロックと同期して同期回路部分のシミュレーション
を実行する。これにより組合せ回路部分シミュレーショ
ンプロセッサは非同期でシミュレーション終了まで評価
処理を行い、同期回路部分シミュレーションプロセッサ
では、組合せ回路部分シミュレーションプロセッサの進
み具合により、シミュレーションクロックに同期して評
価処理を行うことにより、シミュレーションの同期待ち
及び入力イベント待ちなどによる処理停止を減少させ
る。

【０００９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ詳細に説明する。

【００１０】図１は本発明の一実施例のブロック図であ
る。本実施例によるクロック同期式０遅延回路の並列論
理シミュレーション方式はマルチプロセッサ構成で、制
御プロセッサ１００と組合せ回路部分シミュレーション
プロセッサ１１０と、同期回路部分シミュレーションプ
ロセッサ１２０の複数のプロセッサと各プロセッサ間を
結ぶプロセッサ間接続網１３０とから構成される。

【００１１】制御プロセッサ１００は、各プロセッサに
分配したシミュレーション対象論理の入出力情報、分配
論理切り口情報と、シミュレーションクロック相、系、
サイクル情報を格納した記憶媒体１４０より各情報を取
り込み、制御プロセッサ１００上のメモリに組合せ回路
部分シミュレーションプロセッサ１１０単位に、組合せ
回路部分シミュレーションプロセッサ１１０、同期回路
部分シミュレーションプロセッサ１２０に分配した論理
の切り口に対する入出力情報を展開した論理情報データ
１０１と、シミュレーションクロック相、系、サイクル
情報を展開したクロックデータ１０２と、他組合せ回路
部分シミュレーションプロセッサ１１０に分配されてい
るシミュレーション対象論理に対して、その入力となる
切り口に該当する信号にシミュレーション時間単位の入
力データを供給する処理１０３と、他組合せ回路部分シ
ミュレーションプロセッサ１１０の出力となるシミュレ
ーション対象論理の切り口情報を収集する処理１０４
と、その収集した結果を論理情報データ１０１の該当す
る値と照合する照合処理１０５と、任意のシミュレーシ
ョンクロック変化時刻に対してその時刻の他組合せ回路
部分シミュレーションプロセッサ１１０から収集した結
果が全て揃った場合に、他同期回路部分シミュレーショ
ンプロセッサ１２０に対して、シミュレーション時間、
クロック値のクロック情報と同期回路部分論理のシミュ
レーション開始要求を通達するクロック処理部１０６
と、他プロセッサとの情報のやり取りを行う送受信処理
部１０７を有する。

【００１２】組合せ回路シミュレーションプロセッサ１
１０は、送受信処理部１１１を介して制御プロセッサ１
００より供給される当プロセッサに分配されている切り
口情報を該当する論理の切り口に与える切り口入力処理
部１１２と、当プロセッサに分配されている組合せ回路
部分のシミュレーションを行うシミュレーション実行処
理部１１５と、シミュレーション実行結果を送受信処理
部１１１を介して制御プロセッサへ送信する切り口出力
処理部１１４と、シミュレーション実行中に同期回路部
分シミュレーションプロセッサに配置した同期回路に対
する処理が発生した場合、そのインタフェース情報を送
受信部１１１を介して、該当する同期回路部分シミュレ
ーションプロセッサ１２０に配布する同期回路インタフ
ェース処理部１１３と、他プロセッサとの情報のやり取
りを行う送受信処理部１１１を有する。

【００１３】同期回路部分シミュレーションプロセッサ
１２０は、当同期回路部分プロセッサ１２０のインタフ
ェース情報を持つ他組合せ論理回路部分シミュレーショ
ンプロセッサ１１０より送受信処理部１２１を介して該
当する同期回路への時間ごとの入力情報をスタックする
同期回路入力処理部１２２と、制御プロセッサ１００か
らクロックの変化情報とその時刻が送受信処理部１２１
を介して渡され該当する時刻の同期回路の入力情報とク
ロック情報を元に同期回路のシミュレーション開始する
タイミングを起こすシミュレーションクロック処理部１
２３と、シミュレーションクロック処理部１２３からの
タイミングを元に同期回路部分のシミュレーションを行
うシミュレーション実行処理部１２５と、同期回路部分
のシミュレーション結果をそのシミュレーション時刻単
位に送受信処理部１２１を介して制御プロセッサ１００
に出力情報を送る同期回路出力部１２４と、他プロセッ
サとの情報のやり取りを行う送受信処理部１２１を有す
る。

【００１４】図２に制御プロセッサ１００のメインフロ
ーチャートを示す。制御プロセッサ１０１は、処理開始
とともに記憶媒体１４０より、各プロセスに分配した論
理の切り口情報とクロック情報と論理情報と論理分配情
報を取り込み、各プロセスに分配した論理の切り口情報
と論理情報と論理分配情報を元に情報データ１０２を作
成し、クロック情報よりクロックデータ１０２を作成し
て論理分配情報より各プロセッサに論理情報の展開の指
示を出す。その後、各プロセッサからの要求待ちとな
り、処理要求の内容により処理を実行する。要求処理後
は、シミュレーション終了判定を行い終了条件の場合は
各プロセッサに終了要求を出し処理を終了する。

【００１５】図３に制御プロセッサ１００の他組合せ論
理回路部分シミュレーションプロセッサ１１０に分配し
ている論理情報に対して、その切り口への入力データを
供給する処理１０４のフローチャートを示す。組合せ回
路部分シミュレーションプロセッサ１１０より入力情報
供給要求がきたときに、展開した情報データ１０２より
要求もとの組合せ回路部分シミュレーションプロセッサ
１１０に分配した論理情報の入力情報を取得し、要求元
の組合せ回路部分シミュレーションプロセッサ１１０に
入力情報を供給する。

【００１６】図４に制御プロセッサ１００の他組合せ論
理回路部分シミュレーションプロセッサ１１０からのシ
ミュレーション実行結果を収集するフローチャートを示
す。図２の要求待ちに他組合せ回路部分シミュレーショ
ンプロセッサ１１０ より照合要求があった場合、該当
組合せ回路部分シミュレーションプロセッサ１１０より
シミュレーション実行結果を収集する。収集が終了する
と次のシミュレーションクロック変化時刻までで全組合
せ回路部分のシミュレーションが終了しているか判定を
行い、終了しているならば図１のシミュレーションクロ
ック情報１０３を元に、各同期回路部分シミュレーショ
ンプロセッサ１２０にシミュレーションクロック情報を
供給し、組合せ回路シミュレーションプロセッサ１１０
のシミュレーション結果を照合する。次シミュレーショ
ンクロック変化時刻までに全組合せ回路シミュレーショ
ンプロセッサ１１０のシミュレーション結果が収集され
ていない場合、照合処理のみ行う。

【００１７】図５に組合せ回路部分シミュレーションプ
ロセッサ１１０のメインフローチャートを示す。当組合
せ回路部分プロセッサに分配される論理の展開処理後、
当組合せ回路部分シミュレーションプロセッサ１１０に
対する分配された論理の切り口情報を制御プロセッサ１
１０より取得し、その内容が終了要求か判定を行い、終
了要求でなければ入力情報の展開を行う。展開終了後、
組合せ回路のシミュレーションを実行し、シミュレーシ
ョン終了後分配された論理の出力側の切り口情報を制御
プロセッサ１００へ転送、再度当組合せ回路部分シミュ
レーションプロセッサに対する切り口情報の取得処理を
行う。

【００１８】図６に組合せ回路部分シミュレーションプ
ロセッサ１１０のシミュレーション実行処理１１５のフ
ローチャートを示す。取得した入力値を該当する配線先
へ設定し配線先の論理評価を行い、その評価結果を配線
先へ出力値として伝播させる。その配線先が同期回路部
分シミュレーションプロセッサ１２０に分配した同期回
路部分への入力の場合、その入力情報を該当する同期回
路部分シミュレーションプロセッサ１２０へ供給する。
配線先へ伝播させその先の論理に対して評価要素がある
場合は、配線先の論理評価を評価論理が無くなるまで実
行する。

【００１９】図７に同期回路部分シミュレーションプロ
セッサ１２０のメインフローを示す。処理要求の内容
が、組合せ回路部分シミュレーションプロセッサ１１０
より当同期回路部分シミュレーションプロセッサ１２０
に分配された同期回路論理に対する入力情報供給要求の
場合、供給された入力情報より該当する同期回路部分の
入力値、時刻を取り出し、時刻単位に該当同期回路部分
の入力情報としてスタックし、処理要求待ちとなる。処
理要求内容が制御プロセッサ１００より当同期回路部分
シミュレーションプロセッサ１２０に対するクロック処
理要求の場合、供給されたクロック情報より、クロック
変化情報、時刻を取り出し、クロック変化時刻を同じ時
刻のスタックしている同期回路部分の入力情報を設定
し、同期回路部分のシミュレーションを実行する。シミ
ュレーション終了後は同期回路部分のシミュレーション
結果を制御プロセッサ１００に送り要求待ちとなる。処
理要求内容が終了要求の場合は処理を終了する。

【００２０】図８に本発明のシミュレーション実行時の
動作を模式的に示す。組合せ回路部分シミュレーション
プロセッサ１，２，３のＳ１−［１２３］，Ｓ２−［１
２３］，Ｓ３−［１２３］は、組合せ回路部分のシミュ
レーション時間である。各組合せ回路部分シミュレーシ
ョンプロセッサの処理量を１〉２〉３とした場合、シミ
ュレーションクロック変化時刻でのクロックを処理する
までにＳ３−１→Ｓ２−１→Ｓ３−１の順でシミュレー
ションを終了し、最初にシミュレーションを終了したＳ
３−１は図５の処理に従い次時刻の入力情報を取得、シ
ミュレーションを再開する。Ｓ２−１が終了してもまだ
Ｓ１−１が終了していないため、Ｓ３−１と同様の処理
を行う。組合せ回路部分シミュレーションプロセッサが
シミュレーション実行中でシミュレーションクロック処
理を実行していない場合、同期回路部分シミュレーショ
ンプロセッサ１，２，３では図７の入力情報供給処理を
随時実行中である。Ｓ１−１のシミュレーションが終了
した時に図５に示すように次時刻の入力情報を取得、シ
ミュレーションを再開し、制御プロセッサ１００では図
４の処理に従い同期回路部分シミュレーションプロセッ
サ１，２，３にクロック処理要求が発行し、そのシミュ
レーションクロック情報に従い図７のクロック処理を実
行する。同期回路部分シミュレーションプロセッサ１，
２，３のＦ１−［１２３］，Ｆ２−［１２３］，Ｆ３−
［１２３］が同期回路部分のシミュレーション時間であ
る。同期回路部分シミュレーションプロセッサ１，２，
３がＦ１−１，Ｆ２−１，Ｆ３−１のシミュレーション
実行中は組合せ回路部分プロセッサでは次時刻のシミュ
レーションＳ１−２，Ｓ２−２，Ｓ３−２のシミュレー
ションを行っている。これを繰り返すことにより、組合
せ回路部分シミュレーションプロセッサでは全プロセッ
サ間で同期を取らず、シミュレーションクロックで動作
する同期回路部分シミュレーションプロセッサのみ同期
を行うことで、組合せ回路部分と同期回路部分を並列で
シミュレーション可能とすることにより、シミュレーシ
ョン時間の減少ができる。

【００２１】

【発明の効果】以上述べたように、本発明によれば複数
のプロセッサによりクロック同期式０遅延回路の並列論
理シミュレーションを行う場合、各プロセッサ間の同期
処理及び入力イベント待ちによる評価処理停止状態をシ
ミュレーション実行中減少することができ、各プロセッ
サ間の同期処理及び入力イベント待ちによる待ち時間を
減少させることができる。

【００２２】また、各プロセッサの評価処理時間が異な
る場合でも、組合せ回路部分と同期回路部分のシミュレ
ーションが並列に実行可能で各プロセッサ間の同期処理
及び入力イベント待ちによる評価停止時間を減少させる
ことでシミュレーションの並列処理の効率を向上させる
効果がある。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図。

【図２】制御プロセッサのメインフロー。

【図３】制御プロセッサの入力処理フロー。

【図４】制御プロセッサの照合処理及びクロック処理フ
ロー。

【図５】組合せ回路部分シミュレーションプロセッサの
メインフロー。

【図６】組合せ回路部分シミュレーションプロセッサの
シミュレーション実行処理フロー。

【図７】同期回路部分シミュレーションプロセッサのメ
インフロー。

【図８】本発明のシミュレーション方式の模式図。

【図９】クロック同期式０遅延回路論理シミュレーショ
ン方式の模式図。

【図１０】従来のクロック同期式０遅延回路並列論理シ
ミュレーション方式の模式図。

【図１１】従来方式の同期処理例。

【図１２】従来方式のシミュレーション実行処理部の処
理フロー。

【符号の説明】

１００…制御プロセッサ、 １０１…制御プロセッサ処
理部、１０２…情報データ、 １０３…クロックデ
ータ、１０４…制御プロセッサの送受信処理部、１１０
…組合せ回路部分シミュレーションプロセッサ、１１１
…組合せ回路部分シミュレーションプロセッサの送受信
処理部、１１２…組合せ回路部分シミュレーションプロ
セッサの分配論理切り口入力処理部、１１３…組合せ回
路部分シミュレーションプロセッサの同期回路部分イン
タフェース処理部、１１４…組合せ回路部分シミュレー
ションプロセッサの分配論理切り口出力処理部、１１５
…組合せ回路部分シミュレーションプロセッサのシミュ
レーション実行処理部、１２０…同期回路部分シミュレ
ーションプロセッサ、１２１…同期回路部分シミュレー
ションプロセッサの送受信処理部、１２２…同期回路部
分の入力処理部、１２３…シミュレーションクロック処
理部、１２４…同期回路部分の出力処理部、１２５…シ
ミュレーション実行処理部、１３０…プロセッサ間通信
網、１４０…各情報を格納している記憶媒体。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 冨田 広志 神奈川県秦野市堀山下１番地株式会社日立 インフォメーションテクノロジー内 Ｆターム(参考） 5B045 CC01 GG11 KK04 5B046 CA03 CA07 JA05

Claims (4)

【特許請求の範囲】
1. 【請求項１】時刻、クロック情報、入力情報、出力情報
   を制御する制御プロセッサと、制御プロセッサより入力
   情報を取得して、組合せ回路部分のシミュレーションを
   実行し、出力情報を制御プロセッサに渡す組合せ回路部
   分シミュレーションプロセッサと、制御プロセッサから
   クロック情報と組合せ回路部分プロセッサから同期回路
   部分の入力情報をもらい、同期回路部分のシミュレーシ
   ョンを行ってその結果を制御プロセッサに渡す同期回路
   部分シミュレーションプロセッサから成ることを特徴と
   したクロック同期式０遅延回路の並列論理シミュレーシ
   ョン方式。
2. 【請求項２】組合せ回路部分シミュレーションプロセッ
   サが、制御プロセッサから必要時入力情報を取得、シミ
   ュレーションクロックに非同期で動作し、同期回路部分
   シミュレーションプロセッサのみシミュレーションクロ
   ックに同期してシミュレーションを行うことを特徴とし
   た請求項１記載のクロック同期式０遅延回路の並列論理
   シミュレーション方式。
3. 【請求項３】制御プロセッサが各プロセッサに展開され
   た論理の切り口に対する情報を持つことで、組合せ回路
   部分プロセッサが同期処理ステップを処理しないでシミ
   ュレーションが可能なることを特徴とした請求項１記載
   のクロック同期式０遅延回路の並列論理シミュレーショ
   ン方式。
4. 【請求項４】制御プロセッサが、同期回路部分プロセッ
   サに対してシミュレーションクロックに対する同期ステ
   ップ処理の制御を行い、組合せ回路部分シミュレーショ
   ンプロセッサに対しては、同期処理ステップを制御しな
   いことを特徴とした請求項３記載のクロック同期式０遅
   延回路の並列論理シミュレーション方式。