JP2000010873A

JP2000010873A - メモリテスト装置及びメモリテスト方法

Info

Publication number: JP2000010873A
Application number: JP11003477A
Authority: JP
Inventors: Yukio Nakamoto; 幸夫中本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-04-20
Filing date: 1999-01-08
Publication date: 2000-01-14

Abstract

(57)【要約】【課題】通常、メモリ１９とデータバス制御器１８を
接続するデータ入出力バス１８ｂのバス幅よりデータピ
ン１４のピン幅が狭いため、メモリ１９がデータ入出力
バス１８ｂのバス幅に合わせてテストパターン信号を読
み込んでも、テストパターン信号を分割しなければ、テ
スタ２にテストパターン信号を送信することができず、
メモリ１９のテストを高速に実施することができない課
題があった。【解決手段】テストパターンの読込要求にしたがって
メモリ３０がテストパターンをデータ入出力バス２９ｂ
に出力すると、そのデータ入出力バス２９ｂからテスト
パターン信号を入力し、そのテストパターン信号と期待
値を比較する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、欠陥ビットの存
在の有無を判定するメモリテスト装置及びメモリテスト
方法に関するものである。

【０００２】

【従来の技術】図６は従来のメモリテスト装置を示す構
成図であり、図において、１はテスト対象のメモリ１９
を搭載するチップ、２はチップ１に搭載されたメモリ１
９をテストするテスタ、３はデータパターン等を格納す
るパターンプログラム格納メモリ、４はメモリ１９にテ
ストパターンを書き込む場合には、テストパターンの書
込要求を制御レベル生成器５に出力するとともに、テス
トパターンの書込アドレスをアドレスレベル生成器６に
出力し、メモリ１９からテストパターンを読み込む場合
には、テストパターンの読込要求を制御レベル生成器５
に出力するとともに、テストパターンの読込アドレスを
アドレスレベル生成器６に出力するパターン発生器であ
り、また、パターン発生器４はテストパターンの書込要
求又は読込要求を出力する際、パターンプログラム格納
メモリ３からデータパターンを取得し、そのデータパタ
ーンにしたがってテストパターンをデータレベル生成比
較器７に出力する。

【０００３】また、５はパターン発生器４から出力され
たテストパターンの書込要求又は読込要求を制御テスト
ピン９に出力する複数の制御レベル生成器、６はパター
ン発生器４から出力されたテストパターンの書込アドレ
ス又は読込アドレスをアドレステストピン１０に出力す
る複数のアドレスレベル生成器、７はメモリ１９にテス
トパターンを書き込む際に、パターン発生器４からテス
トパターンが出力されると、そのテストパターンに対応
するＨレベル又はＬレベルの信号（以下、テストパター
ンに対応するＨレベル又はＬレベルの信号を「テストパ
ターン信号」と称する）をデータテストピン１１に出力
する一方、メモリ１９にテストパターンを読み込む際
に、パターン発生器４からテストパターンが出力される
と、そのテストパターンに対応する期待値（Ｈレベルま
たはＬレベルの値）を生成するとともに、データテスト
ピン１１の信号レベルを期待値と比較する複数のデータ
レベル生成比較器である。

【０００４】また、８は各データレベル生成比較器７の
比較結果を入力して、欠陥ビットの存在の有無を判定す
る総合判定器、９はチップ１の制御ピン１２と接続され
たテスタ２の制御テストピン、１０はチップ１のアドレ
スピン１３と接続されたテスタ２のアドレステストピ
ン、１１はチップ１のデータピン１４と接続されたテス
タ２のデータテストピン、１２はテスタ２の制御テスト
ピン９と接続されたチップ１の制御ピン、１３はテスタ
２のアドレステストピン１０と接続されたチップ１のア
ドレスピン、１４はテスタ２のデータテストピン１１と
接続されたチップ１のデータピンである。

【０００５】また、１５はチップ１のＣＰＵ、１６はテ
スタ２から制御テストピン９及び制御ピン１２を介して
テストパターンの書込要求又は読込要求を入力すると、
その書込要求又は読込要求をメモリ１９に出力するとと
もに、テストパターンの書込アドレス又は読込アドレス
をメモリ１９に対して出力すべき指示をアドレス制御器
１７に出力し、また、テストパターンの転送方向をデー
タバス制御器１８に指示するバス制御器、１７はバス制
御器１６の指示の下、アドレスピン１３からテストパタ
ーンの書込アドレス又は読込アドレスを入力し、その書
込アドレス又は読込アドレスをメモリ１９に出力するア
ドレス制御器、１８はバス制御器１６の指示の下、テス
トパターンの転送方向を制御するデータバス制御器、１
９はバス制御器１６からテストパターンの書込要求を受
けると、データピン１４からテストパターン信号を入力
し、そのテストパターン信号をアドレス制御器１７から
出力された書込アドレスに書き込む一方、バス制御器１
６からテストパターンの読込要求を受けると、アドレス
制御器１７から出力された読込アドレスに格納されたテ
ストパターン信号を読み込み、そのテストパターン信号
をデータピン１４に出力するメモリ、２０はテスト結果
ピンである。

【０００６】次に動作について説明する。メモリ１９に
欠陥ビットが存在するか否かを確認するため、まず、メ
モリ１９にテストパターンを書き込む処理を実施する。
具体的には、まず、パターン発生器４が、テストパター
ンをメモリ１９に書き込む処理を実施することをチップ
１に認識させる必要があるため、テストパターンの書込
要求を制御レベル生成器５に出力するとともに、テスト
パターンの書込アドレスをアドレスレベル生成器６に出
力する。

【０００７】これにより、制御レベル生成器５から制御
テストピン９及び制御ピン１２を介してチップ１のバス
制御器１６にテストパターンの書込要求が出力され、ア
ドレスレベル生成器６からアドレステストピン１０及び
アドレスピン１３を介してチップ１のアドレス制御器１
７にテストパターンの書込アドレスが出力されるが、そ
の際、メモリ１９に書き込むテストパターンをチップ１
に出力する必要があるため、パターン発生器４は、パタ
ーンプログラム格納メモリ３からデータパターンを取得
し、そのデータパターンにしたがってテストパターンを
各データレベル生成比較器７に出力する。

【０００８】そして、各データレベル生成比較器７は、
パターン発生器４からテストパターンが出力されると、
そのテストパターンに対応するＨレベルまたはＬレベル
の信号（テストパターン信号）をデータテストピン１１
に出力する。ただし、各データレベル生成比較器７は、
各データテストピン１１と一対一に接続されるため、例
えば、データテストピン１１のピン数が１６ピンの場合
には、データレベル生成比較器７は１６個存在すること
になるが、この場合、テスタ２がチップ１に対して一度
に出力できるデータ数は１６ビットになるため、例え
ば、１２８ビットの書き込みを実施したい場合には、テ
ストパターンを８回に分けて出力することになる（１２
８ビット÷１６ビット＝８回）。

【０００９】このようにして、テスタ２からテストパタ
ーンの書込要求，書込アドレス及びテストパターン信号
がチップ１に出力されると、バス制御器１６が、テスト
パターンの書込要求をメモリ１９に出力し、アドレス制
御器１７が、テストパターンの書込アドレスをメモリ１
９に出力する。これにより、メモリ１９は、データピン
１４からテストパターン信号を入力する処理を繰り返し
８回実行し、そのテストパターン信号を書込アドレスに
書き込む処理を実施する。

【００１０】メモリ１９に対するテストパターンの書込
処理を完了すると、次に、メモリ１９に格納されたテス
トパターンの読み込み処理を実施して、そのテストパタ
ーンが期待値と一致するか否かを判定する処理を実施す
る。具体的には、まず、パターン発生器４が、テストパ
ターンをメモリ１９から読み込む処理を実施することを
チップ１に認識させる必要があるため、テストパターン
の読込要求を制御レベル生成器５に出力するとともに、
テストパターンの読込アドレスをアドレスレベル生成器
６に出力する。

【００１１】これにより、制御レベル生成器５から制御
テストピン９及び制御ピン１２を介してチップ１のバス
制御器１６にテストパターンの読込要求が出力され、ア
ドレスレベル生成器６からアドレステストピン１０及び
アドレスピン１３を介してチップ１のアドレス制御器１
７にテストパターンの読込アドレスが出力されるが、そ
の際、メモリ１９から読み込んだテストパターンが期待
値と一致するか否かを判定する必要があるため、パター
ン発生器４は、パターンプログラム格納メモリ３からデ
ータパターンを取得し、そのデータパターンにしたがっ
てテストパターンを各データレベル生成比較器７に出力
する。

【００１２】そして、各データレベル生成比較器７は、
パターン発生器４からテストパターンが出力されると、
そのテストパターンに対応する期待値（Ｈレベルまたは
Ｌレベルの値）を生成する。

【００１３】そして、テスタ２からテストパターンの読
込要求及び読込アドレスがチップ１に出力されると、バ
ス制御器１６が、テストパターンの読込要求をメモリ１
９に出力し、アドレス制御器１７が、テストパターンの
読込アドレスをメモリ１９に出力する。これにより、メ
モリ１９は、テストパターンの読込アドレスに格納され
たテストパターン信号を読み込み、そのテストパターン
信号をデータピン１４に出力する。

【００１４】ただし、各データピン１４は、各データテ
ストピン１１と一対一に接続されるため、例えば、デー
タテストピン１１のピン数が１６ピンの場合には、デー
タピン１４のピン数も１６ピンになるが、この場合、チ
ップ１がテスタ２に対して一度に出力できるデータ数は
１６ビットになるため、例えば、１２８ビットの読み込
みを実施したい場合には、テストパターンを８回に分け
て出力することになる（１２８ビット÷１６ビット＝８
回）。

【００１５】そして、データレベル生成比較器７は、チ
ップ１のメモリ１９からテストパターン信号が出力され
ると、データテストピン１１からテストパターン信号を
入力し、そのテストパターン信号と期待値を比較する。
ただし、テストパターンが１２８ビットのデータである
場合には、テストパターン信号の入力処理と比較処理を
繰り返し８回実行する。

【００１６】そして、総合判定器８は、全データレベル
生成比較器７が、８回の比較処理において、テストパタ
ーン信号と期待値の一致を示す場合には、メモリ１９に
欠陥ビットが存在しない旨を示す判定結果をテスト結果
ピン２０に出力する。一方、８回の比較処理において、
何れかのデータレベル生成比較器７が、テストパターン
信号と期待値の不一致を示す場合には、メモリ１９に欠
陥ビットが存在する旨を示す判定結果をテスト結果ピン
２０に出力する。

【００１７】なお、ＣＰＵとメモリがバスに接続された
システムにおいて、バス不使用時のバス故障を検出する
ために、テストパターン発生器と判定器をバスに接続す
る技術が特開平６−１１０７２４号公報に開示されてい
る。

【００１８】

【発明が解決しようとする課題】従来のメモリテスト装
置は以上のように構成されているので、メモリ１９にお
ける欠陥ビットの存在の有無を判定することができる
が、通常、メモリ１９とデータバス制御器１８を接続す
るデータ入出力バス１８ｂのバス幅よりデータピン１４
のピン幅が狭いため、メモリ１９がデータ入出力バス１
８ｂのバス幅に合わせてテストパターン信号を読み込ん
でも、テストパターン信号を分割しなければ、テスタ２
にテストパターン信号を送信することができず、メモリ
１９のテストを高速に実施することができないなどの課
題があった。なお、チップ１のピン数を増加すれば、デ
ータピン１４のピン幅がボトルネックになることはない
が、チップ１にはピン数を増加する設置スペースがな
く、現実的にはデータピン１４を増加することは困難で
ある。また、テスタ２とチップ１間の通信速度を上げれ
ば、メモリ１９のテストを高速に実施することができる
が、この場合、高価なテスタ２が必要となり、テスタ２
やチップ１のピンも高速化に対応できる高価なピンが必
要となる。また、テスタ２のピンとチップ１のピン間の
ノイズ対策を更に強化する必要も生じる。

【００１９】この発明は上記のような課題を解決するた
めになされたもので、チップのピン数を増加することな
く、メモリのテストを高速に実施することができるメモ
リテスト装置及びメモリテスト方法を得ることを目的と
する。

【００２０】

【課題を解決するための手段】この発明に係るメモリテ
スト装置は、テストパターンを指定するためのテストパ
ターン関連データを発行する発行手段と、そのテストパ
ターン関連データによって指定されたテストパターンの
期待値を生成する期待値生成手段と、上記テストパター
ン関連データに応答して、テストパターンの読込要求を
メモリに発行するメモリ制御手段と、該テストパターン
の読込要求にしたがってメモリからデータ入出力バスを
介して上記テストパターンを読み出し、そのテストパタ
ーンと期待値を比較する比較手段とを備えたものであ
る。

【００２１】この発明に係るメモリテスト装置は、上記
発行手段が上記テストパターン関連データとしてテスト
パターン番号を発行するパターン番号発行手段を備えた
ものである。

【００２２】この発明に係るメモリテスト装置は、上記
発行手段が上記テストパターン関連データとしてデータ
パターンを発行するプログラム発行手段を備えたもので
ある。

【００２３】この発明に係るメモリテスト装置は、さら
に、上記テストパターン番号に対応するテストパターン
を生成し、そのテストパターンをデータ入出力バスに出
力するテストパターン生成手段を備え、上記メモリ制御
手段は、上記パターン番号発行手段がテストパターン番
号を発行すると、テストパターンの書込要求をメモリに
発行するものである。

【００２４】この発明に係るメモリテスト装置は、さら
に、上記データパターンにしたがってテストパターンを
生成し、そのテストパターンをデータ入出力バスに出力
するテストパターン生成手段を備え、上記メモリ制御手
段は、上記プログラム発行手段がデータパターンを発行
すると、テストパターンの書込要求をメモリに発行する
ものである。

【００２５】この発明に係るメモリテスト装置は、メモ
リ制御手段がテストパターンの読込要求又は書込要求を
メモリに発行すると、データ入出力バスと内部データバ
ス間を切り離すバス切断手段を設けたものである。

【００２６】この発明に係るメモリテスト装置は、比較
手段の比較結果が、すべてのテストパターンが期待値と
一致する旨を示す場合には、メモリに欠陥ビットが存在
しない旨を示す判定結果を出力し、期待値と一致しない
テストパターンがある旨を示す場合には、メモリに欠陥
ビットが存在する旨を示す判定結果を出力する総合判定
手段を設けたものである。

【００２７】この発明に係るメモリテスト装置は、デー
タ出力バスを介して上記メモリの書込を実施するために
テストモードを設定する設定手段を設けたものである。

【００２８】この発明に係るメモリテスト装置は、比較
手段の比較結果からメモリの欠陥ビットを特定する特定
手段を設けたものである。

【００２９】この発明に係るメモリテスト装置は、特定
手段がメモリの欠陥ビットからＬＴ救済アドレスを求め
るものである。

【００３０】この発明に係るメモリテスト装置は、パタ
ーン番号発行手段がパターン番号発生手順記憶手段に基
づいてテストパターン番号を発行するものである。

【００３１】この発明に係るメモリテスト装置は、上記
発行手段および上記テストパターン生成手段内の少なく
とも一部のデータパターンを修正する修正手段を設けた
ものである。

【００３２】この発明に係るメモリテスト方法は、テス
トパターン関連データを発行するステップと、そのテス
トパターン関連データに指定されたテストパターンの期
待値を生成するステップと、上記テストパターン関連デ
ータに応答して、テストパターンの読込要求をメモリに
発行するステップと、該テストパターンの読込要求にし
たがってメモリからデータ入出力バスを介して上記テス
トパターンを入力し、そのテストパターンと期待値を比
較するステップとを備えたものである。

【００３３】この発明に係るメモリテスト方法は、テス
トパターン関連データとしてテストパターン番号を発行
するステップと、そのテストパターン番号に対応するテ
ストパターンを生成し、そのテストパターンをデータ入
出力バスに出力するステップと、テストパターン書込要
求をメモリに発行するステップとを有するものである。

【００３４】この発明に係るメモリテスト方法は、テス
トパターン関連データとしてデータパターンを発行する
ステップと、そのデータパターンにしたがってテストパ
ターンを生成して、そのテストパターンをデータ入出力
バスに出力するステップと、テストパターンの書込要求
をメモリに発行するステップとを有するものである。

【００３５】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。実施の形態１．図１はこの発明の実施の形
態１によるメモリテスト装置を示す構成図であり、図に
おいて、２１はテスト対象のメモリ３０を搭載するチッ
プ、２２はパターンプログラムやテストパターン番号を
含むライト命令等を格納するパターンプログラム格納メ
モリ（発行手段、パターン番号発行手段、プログラム発
行手段、パターン番号発生手順記憶手段）であり、パタ
ーンプログラムは、メモリテストの流れを制御するジャ
ンプ命令やループカウンタ命令等の処理制御命令と、Ｃ
ＰＵ２３のレジスタ２３ａに格納されるテストパターン
の書込アドレス又は読込アドレスを制御するアドレス加
減算命令と、テストパターン番号を含むライト命令の発
行命令と、その他メモリテストに必要な命令とを格納す
る。２３はパターンプログラム格納メモリ２２により格
納されたパターンプログラムに記述された実行手順にし
たがって処理制御命令やアドレス加減算命令等を実行
し、特に、メモリ３０にテストパターンを書き込む場合
又はメモリ３０からテストパターンを読み込む場合、パ
ターンプログラムの発行命令にしたがってパターンプロ
グラム格納メモリ２２からテストパターン番号を含むラ
イト命令を受信し、そのライト命令を発行するＣＰＵ
（発行手段、パターン番号発行手段、プログラム発行手
段）、２３ａは書込アドレス又は読込アドレス（アドレ
ス情報）を格納するレジスタ、２４はＣＰＵ２３がライ
ト命令を発行すると、ＣＰＵ２３のレジスタ２３ａに格
納された書込アドレス又は読込アドレスからＣＰＵ２３
のアクセス対象を検出するアドレスデコーダ（メモリ制
御手段）である。

【００３６】また、２５はメモリテストの実施を指示す
るテスト実施信号を入力するメモリテストピン、２６は
メモリテストピン２５からテスト実施信号が入力され、
かつ、ＣＰＵ２３のアクセス対象としてメモリ３０が選
択された旨を示す通知をアドレスデコーダ２４から受け
ると、メモリ３０に対するライト命令（テストパターン
の書込要求）又はリード命令（テストパターンの読込要
求）の発行をバス制御器２７に指示するとともに、デー
タ入出力バス２９ｂと内部データバス２９ａ間の切り離
しをデータバス制御器２９に指示し、また、ライト命令
に含まれるテストパターン番号に対応するデータパター
ンにしたがってテストパターンを出力するパターン発生
器（メモリ制御手段、バス切断手段、テストパターン生
成手段、期待値生成手段）である。

【００３７】また、２７はパターン発生器２６の指示の
下、ライト命令又はリード命令をメモリ３０に発行する
とともに、アドレス情報（書込アドレス又は読込アドレ
ス）をメモリ３０に対して出力すべき指示をアドレス制
御器２８に出力するバス制御器（メモリ制御手段）、２
８はバス制御器２７の指示の下、内部アドレスバス２８
ａからアドレス情報を入力し、そのアドレス情報をメモ
リ３０に出力するアドレス制御器（メモリ制御手段）、
２９はパターン発生器２６の指示の下、データ入出力バ
ス２９ｂと内部データバス２９ａ間を切り離すデータバ
ス制御器（バス切断手段）、３０はバス制御器２７から
ライト命令を受けると、データ入出力バス２９ｂからテ
ストパターン信号を入力し、そのテストパターン信号を
アドレス制御器２８から出力された書込アドレスに書き
込む一方、バス制御器２７からリード命令を受けると、
アドレス制御器２８から出力された読込アドレスに格納
されたテストパターン信号を読み込み、そのテストパタ
ーン信号をデータ入出力バス２９ｂに出力するメモリ、
３１は制御ピン、３２はアドレスピン、３３はデータピ
ンである。

【００３８】また、３４はパターン発生器２６がライト
命令の発行をバス制御器２７に指示すると、パターン発
生器２６から出力されたテストパターンに対応するＨレ
ベル又はＬレベルの信号（テストパターン信号）をデー
タ入出力バス２９ｂを介してメモリ３０に出力する一
方、パターン発生器２６がリード命令の発行をバス制御
器２７に指示すると、パターン発生器２６から出力され
たテストパターンに対応する期待値（ＨレベルまたはＬ
レベルの値）を生成するとともに、メモリ３０から出力
されたテストパターン信号をデータ入出力バス２９ｂか
ら入力し、そのテストパターン信号と期待値を比較する
複数のデータレベル生成比較器（テストパターン生成手
段、期待値生成手段、比較手段）である。

【００３９】さらに、３５は全データレベル生成比較器
３４がテストパターン信号と期待値の一致を示す場合に
は、メモリ３０に欠陥ビットが存在しない旨を示す判定
結果を総合判定ピン３６に出力する一方、何れかのデー
タレベル生成比較器３４がテストパターン信号と期待値
の不一致を示す場合には、メモリ３０に欠陥ビットが存
在する旨を示す判定結果を総合判定ピン３６に出力する
総合判定器（総合判定手段）、３６は総合判定器３５の
判定結果を出力する総合判定ピン、４０はパターン発生
器２６の内蔵メモリに格納されたデータパターン又はパ
ターンプログラム格納メモリ２２に格納されたパターン
プログラムを修正するための修正手段である。修正手段
４０については、実施の形態３で説明する。

【００４０】次に、図１の各ブロックにおける信号およ
びデータの入出力について説明する。ＣＰＵ２３は、内
部制御バス２７ａ、内部アドレスバス２８ａおよび内部
データバス２９ａの３種類のバスを備えている。これら
のバスを介して、ＣＰＵ２３は、パターンプログラム格
納メモリ２２に内部パターンプログラム制御信号および
内部パターンプログラムアドレス信号を供給するととも
に、パターンプログラム格納メモリ２２と内部パターン
プログラムデータの授受を行う。また、ＣＰＵ２３は、
パターン発生器２６に内部データパターン制御信号およ
び内部データパターンアドレス信号を供給するととも
に、これと内部データパターンデータの授受を行う。さ
らに、ＣＰＵ２３は、バス制御器２７およびアドレス制
御器２８に内部制御バス２７ａおよび内部アドレスバス
２８ａを介して内部バス制御信号および内部アドレス信
号を供給するとともに、データバス制御器２９と内部デ
ータバス２９ａを介して内部データの授受を行う。

【００４１】アドレスデコーダ２４は、内部アドレスバ
ス２８ａを介してＣＰＵ２３からデコードアドレスを受
信し、内部制御バス２７ａを介してバス制御器２７に選
択アドレスを供給する。バス制御器２７には、さらに、
制御ピン３１を介して外部バス制御信号が入力されてい
る。バス制御器２７は、これらの入力信号によって、ア
ドレス制御器２８にアドレス制御信号を供給し、データ
バス制御器２９にデータ制御信号を供給し、メモリ３０
にメモリ制御信号を供給する。アドレス制御器２８に
は、内部アドレス信号およびアドレス制御信号の他に、
アドレスピン３２を介して外部アドレス信号が供給され
ている。アドレス制御器２８は、これらの信号によって
メモリ３０にメモリアドレス信号を供給する。データバ
ス制御器２９は、内部データの授受およびデータ制御信
号の受信の他に、データピン３３を介して外部データの
授受を行い、これらによってメモリ３０とメモリデータ
の授受を行う。

【００４２】パターン発生器２６には、ＣＰＵ２３から
の信号の他、メモリテストピン２５からのメモリテスト
実施信号が供給される。この信号が供給されており、か
つＣＰＵ２３がメモリ３０をアクセス対象とした場合、
パターン発生器２６は、バス制御器２７にテストパター
ンの書込要求または読込要求を行い、次いで、データバ
ス制御器２９にバスの強制切断を指示する。パターン発
生器２６は、さらに、各データレベル生成比較器３４に
テストパターンを供給するとともに、書込要求および読
込要求時にはその旨を知らせる情報を動作モード信号と
して供給する。データレベル生成比較器３４は、テスト
パターン書込時には、テストパターンに対応するテスト
パターン信号をデータ入出力バス２９ｂを介してメモリ
３０に供給する一方、テストパターン読込時には、メモ
リ３０から読み出したテストパターン信号をデータ入出
力バス２９ｂを介して取り込む。さらに、データの比較
結果を総合判定器３５に供給する。総合判定器３５は総
合判定結果を総合判定ピン３６から出力する。なお、
図２及び図３はこの発明の実施の形態１によるメモリテ
スト方法を示すフローチャートである。

【００４３】次に動作について説明する。この実施の形
態１では、図示せぬＰＬＬ逓倍回路の作用により、１ク
ロックの外部クロックに対して、４クロックの内部クロ
ックを有するチップ２１の動作を説明する。なお、メモ
リ３０における書込又は読込の準備に要するセットアッ
プ時間として、内部クロックで１２クロック（外部クロ
ックで３クロック）を要するものとする。

【００４４】また、メモリ３０にテストパターンを実際
に書込又は読込を実施するのに要する時間として、内部
クロックで２クロック（外部クロックで１／２クロッ
ク）を要するものとする。さらに、データピン３３のピ
ン数は、図６の従来例と同様に１６ピンとし、データ入
出力バス２９ｂのバス幅は１２８ビットとする。

【００４５】メモリ３０に欠陥ビットが存在するか否か
を確認するため、まず、メモリ３０にテストパターンを
書き込む処理を実施する。具体的には、まず、内部クロ
ックの１クロック目（外部クロックの１／４クロック
目）において、ＣＰＵ２３が、パターンプログラムの発
行命令にしたがってパターンプログラム格納メモリ２２
からテストパターン番号を含むライト命令を受信する
（ステップＳＴ１）。ライト命令＝Ｗｒｉｔｅ［（書込）テストパターン番
号］

【００４６】そして、ＣＰＵ２３は、パターンプログラ
ム格納メモリ２２からライト命令を受信すると、内部ク
ロックの２クロック目（外部クロックの２／４クロック
目）において、そのライト命令を構成するテストパター
ン番号を内部データバス２９ａに発行し、パターンプロ
グラムのアドレス加減算命令にしたがってレジスタ２３
ａに格納された書込アドレスを内部アドレスバス２８ａ
に発行する（ステップＳＴ２）。

【００４７】このようにして、ＣＰＵ２３が書込アドレ
スを内部アドレスバス２８ａに発行すると、アドレスデ
コーダ２４が、その書込アドレスからＣＰＵ２３がメモ
リ３０をアクセス対象に選択したことを検出し、その旨
をパターン発生器２６に通知する。そして、パターン発
生器２６は、アドレスデコーダ２４からその通知を受け
ると、メモリテストピン２５からテスト実施信号が入力
されている場合、メモリ３０に対してテストパターンの
書込処理を実行させるため、メモリ３０に対するライト
命令（テストパターンの書込要求）の発行をバス制御器
２７に指示する（ステップＳＴ３）。

【００４８】これにより、バス制御器２７からライト命
令がメモリ３０に発行され、アドレス制御器２８からテ
ストパターンの書込アドレスがメモリ３０に発行（アド
レス制御器２８は、バス制御器２７の指示の下、内部ア
ドレスバス２８ａからテストパターンの書込アドレスを
入力し、その書込アドレスをメモリ３０に出力する）さ
れるため（ステップＳＴ４）、メモリ３０は書込処理の
準備処理の実施が可能になるが、メモリ３０に書き込む
テストパターン信号をメモリ３０に出力する必要がある
ため、パターン発生器２６は、ＣＰＵ２３から出力され
たテストパターン番号を内部データバス２９ａから入力
し、そのテストパターン番号に対応するデータパターン
にしたがってテストパターンをデータレベル生成比較器
３４に出力する（ステップＳＴ５）。

【００４９】なお、データレベル生成比較器３４は、図
示せぬ内部メモリに複数のデータパターンを記憶してお
り、内部データバス２９ａから入力されたテストパター
ン番号に対応するデータパターンを選択する。

【００５０】そして、データレベル生成比較器３４は、
パターン発生器２６がライト命令の発行をバス制御器２
７に指示すると、パターン発生器２６から出力されたテ
ストパターンに対応するＨレベル又はＬレベルの信号
（テストパターン信号）をデータ入出力バス２９ｂを介
してメモリ３０に出力する（ステップＳＴ６）。なお、
データ入出力バス２９ｂのバス幅に合わせてテストパタ
ーン信号を出力することができるようにするため、１２
８個のデータレベル生成比較器３４がデータ入出力バス
２９ｂに接続されている。従って、テストパターン信号
が１２８ビットのデータである場合には、１度にテスト
パターン信号をメモリ３０に出力することができる。

【００５１】これにより、内部クロックの３クロック目
（外部クロックの３／４クロック目）から内部クロック
の１４クロック目（外部クロックの３＋２／４クロック
目）まで、メモリ３０はテストパターン信号の書込準備
処理を実施するが（ステップＳＴ８）、内部クロックの
３クロック目において、データバス制御器２９がパター
ン発生器２６の指示の下、データ入出力バス２９ｂと内
部データバス２９ａ間を切り離すので（ステップＳＴ
７）、ＣＰＵ２３は内部データバス２９ａに何らかのデ
ータを出力しても、そのデータがデータ入出力バス２９
ｂに出力されたテストパターン信号と衝突する不具合が
避けられるようになる。従って、ＣＰＵ２３は、この時
点から次の動作のセットアップ（例えば、処理のループ
判断、次にアクセスする書込アドレスのセット）等を開
始することができる。

【００５２】そして、メモリ３０はテストパターン信号
の書込準備処理を完了すると、内部クロックの１５クロ
ック目（外部クロックの３＋３／４クロック目）から内
部クロックの１６クロック目（外部クロックの４クロッ
ク目）まで、データ入出力バス２９ｂに出力されたテス
トパターン信号を実際に書き込む処理を実施する（ステ
ップＳＴ９）。因みに、図６の従来例では、１２８ビッ
トのテストパターン信号を実際にメモリに書き込む時間
は、内部クロックで３２クロック（外部クロックで８ク
ロック）を要する（テストパターンを８回に分けて出力
する必要がある為）。

【００５３】この結果、テストパターンの書込要求の発
生から実際にメモリに書き込まれるまでに要する時間
は、図６の従来例では、内部クロックで４４クロック
（外部クロックで１１クロック）を要するが（メモリ動
作のセットアップに内部クロックで１２クロック（外部
クロックで３クロック）かかり、更にデータの書き込み
に内部クロックで３２クロック（外部クロックで８クロ
ック）かかる為）、この実施の形態１では、内部クロッ
クで１６クロック（外部クロックで４クロック）で完了
する。なお、一連の処理において、ＣＰＵ２３が書込処
理以外の処理に使用できるクロック数は、内部クロック
で１４クロック（外部クロックで３．５クロック）であ
る（ＣＰＵ２３は、内部クロックの３クロック目に切り
離される為）。

【００５４】メモリ３０に対する一連のテストパターン
の書込処理を完了すると、次に、メモリ３０に格納され
たテストパターンの読み込み処理を実施して、そのテス
トパターンが期待値と一致するか否かを判定する処理を
実施する。具体的には、まず、内部クロックの１クロッ
ク目（外部クロックの１／４クロック目）において、Ｃ
ＰＵ２３が、パターンプログラムの発行命令にしたがっ
てパターンプログラム格納メモリ２２からライト命令を
受信する（ステップＳＴ１１）。ライト命令＝Ｗｒｉｔｅ［（読込）テストパターン番
号］

【００５５】そして、ＣＰＵ２３は、パターンプログラ
ム格納メモリ２２からライト命令を受信すると、内部ク
ロックの２クロック目（外部クロックの２／４クロック
目）において、そのライト命令を構成するテストパター
ン番号を内部データバス２９ａに発行し、パターンプロ
グラムのアドレス加減算命令したがってレジスタ２３ａ
に格納された読込アドレスを内部アドレスバス２８ａに
発行する（ステップＳＴ１２）。

【００５６】このようにして、ＣＰＵ２３が読込アドレ
スを内部アドレスバス２８ａに発行すると、アドレスデ
コーダ２４が、その読込アドレスからＣＰＵ２３がメモ
リ３０をアクセス対象に選択したことを検出し、その旨
をパターン発生器２６に通知する。そして、パターン発
生器２６は、アドレスデコーダ２４からその通知を受け
ると、メモリテストピン２５からテスト実施信号が入力
されている場合、メモリ３０に対してテストパターンの
読込処理を実行させるため、メモリ３０に対するリード
命令（テストパターンの読込要求）の発行をバス制御器
２７に指示する（ステップＳＴ１３）。

【００５７】これにより、バス制御器２７からリード命
令がメモリ３０に発行され、アドレス制御器２８からテ
ストパターンの読込アドレスがメモリ３０に発行（アド
レス制御器２８は、バス制御器２７の指示の下、内部ア
ドレスバス２８ａからテストパターンの読込アドレスを
入力し、その読込アドレスをメモリ３０に出力する）さ
れるため（ステップＳＴ１４）、メモリ３０は読込処理
の準備処理の実施が可能になるが、パターン発生器２６
は、メモリ３０から読み込まれたテストパターン信号が
期待値と一致するか否かを判定する必要があるため、Ｃ
ＰＵ２３から出力されたテストパターン番号を内部デー
タバス２９ａから入力し、そのテストパターン番号に対
応するデータパターンにしたがってテストパターンをデ
ータレベル生成比較器３４に出力する（ステップＳＴ１
５）。そして、データレベル生成比較器３４は、パター
ン発生器２６がリード命令の発行をバス制御器２７に指
示すると、パターン発生器２６から出力されたテストパ
ターンに対応する期待値（ＨレベルまたはＬレベルの
値）を生成する（ステップＳＴ１６）。

【００５８】そして、内部クロックの３クロック目（外
部クロックの３／４クロック目）になると、内部クロッ
クの１４クロック目（外部クロックの３＋２／４クロッ
ク目）まで、メモリ３０はテストパターン信号の読込準
備処理を実施するが（ステップＳＴ１８）、内部クロッ
クの３クロック目において、データバス制御器２９がパ
ターン発生器２６の指示の下、データ入出力バス２９ｂ
と内部データバス２９ａ間を切り離すので（ステップＳ
Ｔ１７）、ＣＰＵ２３は内部データバス２９ａに何らか
のデータを出力しても、そのデータがデータ入出力バス
２９ｂに出力されたテストパターン信号と衝突する不具
合が避けられるようになる。従って、ＣＰＵ２３は、こ
の時点から次の動作のセットアップ（例えば、処理のル
ープ判断、次にアクセスする読込アドレスのセット）等
を開始することができる。

【００５９】そして、メモリ３０はテストパターン信号
の読込準備処理を完了すると、内部クロックの１５クロ
ック目（外部クロックの３＋３／４クロック目）から内
部クロックの１６クロック目（外部クロックの４クロッ
ク目）まで、テストパターン信号を実際に読み込む処理
を実施して、そのテストパターン信号をデータ入出力バ
ス２９ｂに出力する（ステップＳＴ１９）。因みに、図
６の従来例では、セットアップを除いた１２８ビットの
テストパターン信号を実際にメモリから読み込む時間
は、内部クロックで３２クロック（外部クロックで８ク
ロック）を要する（テストパターンを８回に分けて出力
する必要がある為）。

【００６０】そして、データレベル生成比較器３４は、
メモリ３０がテストパターン信号をデータ入出力バス２
９ｂに出力すると、そのテストパターン信号をデータ入
出力バス２９ｂから入力し、そのテストパターン信号と
期待値を一度に比較する（ステップＳＴ２０）。そし
て、総合判定器３５は、全データレベル生成比較器３４
がテストパターン信号と期待値の一致を示す場合には、
メモリ３０に欠陥ビットが存在しない旨を示す判定結果
を総合判定ピン３６に出力する一方、何れかのデータレ
ベル生成比較器３４がテストパターン信号と期待値の不
一致を示す場合には、メモリ３０に欠陥ビットが存在す
る旨を示す判定結果を総合判定ピン３６に出力する（ス
テップＳＴ２１）。

【００６１】この結果、テストパターンの読込要求の発
生から比較処理が完了するまでに要する時間は、図６の
従来例では、内部クロックで４４クロック（外部クロッ
クで１１クロック）を要するが（メモリ動作のセットア
ップに内部クロックで１２クロック（外部クロックで３
クロック）かかり、更にデータの読み取りに内部クロッ
クで３２クロック（外部クロックで８クロック）かかる
為）、この実施の形態１では、内部クロックで１６クロ
ック（外部クロックで４クロック）で完了し、約３倍の
速さでメモリテストを実施することができる。なお、一
連の処理において、ＣＰＵ２３が読込処理以外の処理に
使用できるクロック数は、内部クロックで１４クロック
（外部クロックで３．５クロック）であり、殆どの時間
は、他の処理を実施することができる（ＣＰＵ２３は、
内部クロックの３クロック目に切り離される為）。

【００６２】以上で明らかなように、この実施の形態１
によれば、テストパターンの読込要求にしたがってメモ
リ３０がテストパターン信号をデータ入出力バス２９ｂ
に出力すると、そのデータ入出力バス２９ｂからテスト
パターン信号を入力し、そのテストパターン信号と期待
値を比較するように構成したので、チップ２１のピン数
を増加することなく、メモリ３０のテストを高速に実施
することができる効果を奏する。

【００６３】実施の形態２．上記実施の形態１では、Ｃ
ＰＵ２３がテストパターン番号を含むライト命令を発行
するものについて示したが、ＣＰＵ２３がデータパター
ンを含むライト命令を発行するようにしてもよく、上記
実施の形態１と同様の効果を奏することができる。

【００６４】即ち、パターンプログラム格納メモリ２２
には、データパターンを含むライト命令を格納し、ＣＰ
Ｕ２３がデータパターンを含むライト命令を発行する。
そして、パターン発生器２６の内蔵メモリには、データ
パターンを格納せず、ＣＰＵ２３から出力されたデータ
パターンにしたがってテストパターンを出力する。

【００６５】テストパターン番号を含むライト命令よ
り、データパターンを含むライト命令の方がデータ数が
大きいため、ＣＰＵ２３が内部データバス２９ａを占有
する時間が上記実施の形態１よりも多少長くなるが、パ
ターン発生器２６の内蔵メモリが不要になるとともに、
テストパターン番号に対応するデータパターンを選択す
る処理等が不要になる。

【００６６】実施の形態３．上記実施の形態１，実施の
形態２では、パターン発生器２６の内蔵メモリに格納さ
れたデータパターン又はパターンプログラム格納メモリ
２２に格納されたパターンプログラムの修正については
特に言及していないが、そのデータパターン及びパター
ンプログラムを修正する修正手段４０を設けるようにし
てもよい。（図１参照）。これにより、種々のテストパ
ターンを簡単に生成することができるため、様々なメモ
リテストを実施することができる効果を奏する。また、
パターンプログラム格納メモリ２２の一部又は全部をＲ
ＯＭ又はフラッシュメモリ化することによりチップが実
製品に組み込まれた後の電源投入時テストの実施が可能
になる。

【００６７】実施の形態４．上記実施の形態１，実施の
形態２では、１組のパターンプログラム配列にしたがっ
てテストパターンを生成するものについて示したが、複
数のパターンプログラム配列にしたがってテストパター
ンを生成するようにしてもよく、上記実施の形態１，２
と同様の効果を奏することができる。

【００６８】実施の形態５．実施の形態１から実施の形
態３では、外部からメモリテストモードに移行できた
が、内部ＣＰＵがメモリテストモードに移行する手段が
なかった。そこで、本実施の形態では、メモリテストレ
ジスタ３７を置き、ＣＰＵ２３が該当装置にメモリテス
トという旨の情報を書き込むことにより内部ＣＰＵから
でもメモリテストモードに移行する方法を示す。図４は
この発明の実施の形態５によるメモリテスト装置を示す
ものであり、図１と同一符号は同一または相当部分を示
すので説明を省略する。３７はチップ外部からでなく、
内部ＣＰＵの要求を元にメモリ３０他をテストモードに
設定するメモリテスト装置（設定手段）である。ＣＰＵ
２３がメモリテストレジスタに“メモリテストモード”
という情報を書き込んだとき、これに応答して、メモリ
テストレジスタ３７は、メモリテストピンと同様にパタ
ン発生器２６にテスト実施信号を供給する。実際には、
外部、内部どちらからもメモリテストにしたいため、パ
タン発生器２６はメモリテストレジスタ３７の出力とメ
モリテストピンとのＯＲ回路４２をとった信号を入力す
る。

【００６９】次に動作について説明する。例えば、メモ
リ３０の作業領域をクリアする場合、ＣＰＵ２３は、同
じ内容をメモリ３０に書き込むことになるが、ＣＰＵ２
３が一度に書き込めるビット数は、通常、内部データバ
ス２９ａのバス幅により決定される（内部データバス２
９ａのバス幅は、通常、ＣＰＵ２３が一度に扱えるデー
タ数に合わせて設計される為）。しかし、内部データバ
ス２９ａのバス幅は、通常、データ入出力バス２９ｂの
バス幅より狭いため、書込データの転送に際し、内部デ
ータバス２９ａがボトルネックとなり、高速な書込処理
が困難になる場合がある。

【００７０】そこで、この実施の形態５では、メモリ３
０の作業領域をクリアする等の場合には、メモリテスト
時と同様に、内部データバス２９ａを使用せず、データ
レベル生成比較器３４からデータ入出力バス２９ｂを経
由して、書込データをメモリ３０に出力することができ
るようにする。

【００７１】ＣＰＵ２３がメモリテストトランジスタ３
７に「メモリテストモード実施」という旨の信号を書き
込むことにより、パタン発生器２６他が動作し、メモリ
３０他がメモリテストモードになる。これにより、ＣＰ
Ｕ２３は、以後、上記実施の形態１と同様の処理を実施
することになるので、例えば、テストパターン信号が同
じレベルの信号（例えば、すべてがＨレベルの信号）に
なるようなデータパターンを選択すれば、メモリ３０の
作業領域をクリアすることができる。

【００７２】なお、内部データバス２９ａのバス幅が例
えば３２ビットで、データ入出力バス２９ｂのバス幅が
１２８ビットの場合において、１２８ビットのデータを
メモリ３０に書き込む場合、通常通り、内部データバス
２９ａを経由してデータを書き込むと、ＣＰＵ２３のデ
ータ書込回数が４回になる。従って、１回目の書込命令
の発行に内部クロックで２クロック、メモリの書込準備
処理に内部クロックで１２クロック、１回目の書込処理
に内部クロックで２クロック、２回目〜４回目の書込命
令の発行に内部クロックで２×３クロック、２回目〜４
回目の書込処理に内部クロックで２×３クロックを要
し、合計内部クロックで２８クロックを要する。

【００７３】これに対して、メモリのテストモードに設
定すると、上記実施の形態１に示したように、内部クロ
ックで１６クロックあれば、データの書込処理を完了す
るので、メモリのテストモードに設定すると、データの
書込速度が約２倍になる。

【００７４】因みに、上記実施の形態１の場合、メモリ
テストの実施を指示するテスト実施信号がメモリテスト
ピン２５から入力されるが、そのテスト実施信号はパタ
ーン発生器２６に出力されるだけで、ＣＰＵ２３には出
力されないため、ＣＰＵ２３はメモリのテストモードで
あることを認識することができず、この実施の形態５の
ように、内部データバス２９ａを使用せずに、メモリ３
０の作業領域をクリアする等の処理は実施することがで
きないが、メモリテストピン２５からテスト実施信号が
入力されると、ＣＰＵ２３にも出力されるような配線等
を施せば、この実施の形態５と同様の処理を実施するこ
とができる。

【００７５】以上で明らかなように、この実施の形態５
によれば、メモリのテストモードを設定するメモリテス
トレジスタ３７を設けるように構成したので、例えば、
メモリ３０の作業領域をクリアする等の処理を高速に実
施することができる効果を奏する。なお、メモリのテス
トモードを設定するメモリテストレジスタ３７を設ける
と、ＣＰＵ２３は「ＬｏｇｉｃＴｅｓｔ」と「Ｍｅｍ
ｏｒｙＴｅｓｔ」を一括して実施することができる効
果も奏する。即ち、従来は、メモリ内蔵ＣＰＵの場合、
「ＬｏｇｉｃＴｅｓｔ」と「ＭｅｍｏｒｙＴｅｓ
ｔ」を別々のテスタを用いて実施していたが、この実施
の形態５によれば、「ＬｏｇｉｃＴｅｓｔ」で使用す
るＣＰＵ２３のコード中にメモリテスト用のデータパタ
ーンを埋め込めるので、実質的に、「ＬｏｇｉｃＴｅ
ｓｔ」用のテスタのみで実施することができる。

【００７６】実施の形態６．図５はこの発明の実施の形
態６によるメモリテスト装置を示す構成図であり、図に
おいて、図４と同一符号は同一または相当部分を示すの
で説明を省略する。３８は全データレベル生成比較器３
４の比較結果を格納するデータテスト結果待避器（特定
手段）、３９はＣＰＵ２３と同様の機能を有する他に、
全データレベル生成比較器３４の比較結果からメモリ３
０の欠陥ビットを特定し、メモリ３０の欠陥ビットから
ＬＴ（ｌａｓｅｒｔｒｉｍｍｉｎｇ）救済アドレスを
求めるＣＰＵ（パターン番号発行手段、特定手段）であ
る。データテスト結果待避器３８は、全データレベル生
成比較器３４の比較結果を入力する一方、内部制御バス
２７ａおよび内部アドレスバス２８ａを介して、ＣＰＵ
３９から制御入力信号およびアドレス信号をそれぞれ受
信し、内部データバス２９ａを介してＣＰＵ３９に全デ
ータレベル生成比較器３４の比較結果を供給し、ＣＰＵ
３９から内部テスト結果データを受信する。

【００７７】次に動作について説明する。メモリ３０に
は、スペアロウ線とスペアコラム線があり、何らかの原
因によりメモリ３０に欠陥ビットが発生すると、この欠
陥ビットに接続されているロウ線とコラム線は使用する
ことができない。この使用できないロウ線とコラム線の
物理的位置を救済アドレスと呼ぶが、この救済アドレス
が見つかると、そのロウ線とコラム線を切り離し、スペ
アロウ線とスペアコラム線を代用することにより、メモ
リ３０から欠陥ビットを除去する工程（レーザートレミ
ング工程、ＬＴ工程）がある。そのＬＴ工程において、
欠陥ビットから最も最適な救済アドレスを求めるのが、
ＬＴ救済プログラムである。

【００７８】上記実施の形態１から実施の形態５では、
欠陥ビットの存在の有無は確認できるが、欠陥ビットは
特定できず、ＬＴ救済アドレスを求めることができない
ので、この実施の形態６では、データテスト結果待避器
３８が、全データレベル生成比較器３４の比較結果を格
納し、ＣＰＵ３９が、全データレベル生成比較器３４の
比較結果からメモリ３０の欠陥ビットを特定する。そし
て、ＣＰＵ３９は、メモリ３０の欠陥ビットを特定する
と、ＬＴ救済プログラムを実行して、メモリ３０の欠陥
ビットからＬＴ救済アドレスを求める。

【００７９】以上で明らかなように、この実施の形態６
によれば、全データレベル生成比較器３４の比較結果か
らメモリ３０の欠陥ビットを特定し、メモリ３０の欠陥
ビットからＬＴ救済アドレスを求めるように構成したの
で、メモリ３０から欠陥ビットを除去するレーザートレ
ミング工程の実施が可能になる効果を奏する。

【００８０】

【発明の効果】以上のように、この発明によれば、発行
手段（パターン番号発行手段またはプログラム発行手
段）がテストパターン関連データ（テストパターン番号
またはデータパターン）を発行すると、そのテストパタ
ーン関連データに対応するテストパターンの期待値を生
成するとともに、テストパターンの読込要求をメモリに
発行し、テストパターンの読込要求にしたがってメモリ
がテストパターンをデータ入出力バスに出力すると、そ
のデータ入出力バスからテストパターンを入力し、その
テストパターンと期待値を比較するように構成したの
で、チップのピン数を増加することなく、メモリのテス
トを高速に実施することができる効果がある。

【００８１】この発明によれば、パターン番号発行手段
がテストパターン番号を発行すると、そのテストパター
ン番号に対応するデータパターンにしたがってテストパ
ターンを生成するように構成したので、チップのピン数
を増加することなく、テストパターンをメモリに高速に
書き込むことができる効果がある。

【００８２】この発明によれば、プログラム発行手段が
データパターンを発行すると、そのデータパターンにし
たがってテストパターンの期待値を生成するとともに、
テストパターンの読込要求をメモリに発行し、テストパ
ターンの読込要求にしたがってメモリがテストパターン
をデータ入出力バスに出力すると、そのデータ入出力バ
スからテストパターンを入力し、そのテストパターンと
期待値を比較するように構成したので、チップのピン数
を増加することなく、メモリのテストを高速に実施する
ことができる効果がある。

【００８３】この発明によれば、プログラム発行手段が
データパターンを発行すると、そのデータパターンにし
たがってテストパターンを生成し、そのテストパターン
をデータ入出力バスに出力するように構成したので、チ
ップのピン数を増加することなく、テストパターンをメ
モリへ高速に書き込むことができる効果がある。

【００８４】この発明によれば、メモリ制御手段がテス
トパターンの読込要求又は書込要求をメモリに発行する
と、データ入出力バスと内部データバス間を切り離すバ
ス切断手段を設けるように構成したので、ＣＰＵがデー
タの書込処理又は読込処理以外の処理を実施することが
できるようになる効果がある。

【００８５】この発明によれば、比較手段の比較結果
が、すべてのテストパターンが期待値と一致する旨を示
す場合には、メモリに欠陥ビットが存在しない旨を示す
判定結果を出力し、期待値と一致しないテストパターン
がある旨を示す場合には、メモリに欠陥ビットが存在す
る旨を示す判定結果を出力するように構成したので、欠
陥ビットの存在の有無を確認することができる効果があ
る。

【００８６】この発明によれば、データ入出力バスを介
してメモリの書込を実施するためのメモリテストモード
を設定する設定手段を設けるように構成したので、例え
ば、メモリの作業領域をクリアする等の処理を高速に実
施することができる効果がある。

【００８７】この発明によれば、比較手段の比較結果か
らメモリの欠陥ビットを特定する特定手段を設けるよう
に構成したので、メモリの欠陥ビットを認識することが
できる効果がある。

【００８８】この発明によれば、メモリの欠陥ビットか
らＬＴ救済アドレスを求める特定手段を設けるように構
成したので、メモリから欠陥ビットを除去するレーザー
トレミング工程の実施が可能になる効果がある。

【００８９】この発明によれば、パターン番号発生手順
記憶手段に基づいてテストパターン番号を発行するよう
に構成したので、パターン番号発生手順記憶手段を更新
することにより、種々のテストを実施することができる
効果がある。

【００９０】この発明によれば、パターン番号発生手順
記憶手段を自由に修正が可能であるように構成したので
種々のテストを実施することができる効果がある。

【００９１】この発明によれば、発行手段およびテスト
パターン生成手段内の少なくとも一部のデータパターン
を修正する修正手段を設けるように構成したので、種々
のテストパターンを簡単に生成することができるように
なり、その結果、様々なメモリテストを実施することが
できる効果がある。

【００９２】この発明によれば、テストパターン関連デ
ータ（テストパターン番号またはデータパターン）を発
行すると、そのテストパターン関連データに指定された
テストパターンの期待値を生成するステップと、テスト
パターンの読込要求をメモリに発行し、そのテストパタ
ーンの読込要求にしたがってメモリがテストパターンを
データ入出力バスに出力すると、そのデータ入出力バス
からテストパターンを入力し、そのテストパターンと期
待値を比較するように構成したので、チップのピン数を
増加することなく、メモリのテストを高速に実施するこ
とができる効果がある。

【００９３】この発明によれば、テストパターン関連デ
ータとしてテストパターン番号を発行するステップと、
そのテストパターン番号に対応するテストパターンを生
成し、そのテストパターンをデータ入出力バスに出力す
るステップと、テストパターン書込要求をメモリに発行
するステップとを有するように構成したので、チップの
ピン数を増加することなく、テストパターンをメモリへ
高速に書き込むことができる効果がある。

【００９４】この発明によれば、テストパターン関連デ
ータとしてデータパターンを発行するステップと、その
データパターンにしたがってテストパターンを生成し
て、そのテストパターンをデータ入出力バスに出力する
ステップと、テストパターンの書込要求をメモリに発行
するステップとを有するように構成したので、チップの
ピン数を増加することなく、テストパターンをメモリに
高速に書き込むことができる効果がある。

【図面の簡単な説明】

【図１】この発明の実施の形態１によるメモリテスト
装置を示す構成図である。

【図２】この発明の実施の形態１によるメモリテスト
方法を示すフローチャートである。

【図３】この発明の実施の形態１によるメモリテスト
方法を示すフローチャートである。

【図４】この発明の実施の形態５によるメモリテスト
装置を示す構成図である。

【図５】この発明の実施の形態６によるメモリテスト
装置を示す構成図である。

【図６】従来のメモリテスト装置を示す構成図であ
る。

【符号の説明】

２２パターンプログラム格納メモリ（発行手段、パタ
ーン番号発行手段、プログラム発行手段、パターン番号
発生手順記憶手段）、２３ＣＰＵ（発行手段、パター
ン番号発行手段、プログラム発行手段）、２４アドレ
スデコーダ（メモリ制御手段）、２６パターン発生器
（メモリ制御手段、バス切断手段、テストパターン生成
手段、期待値生成手段）、２７バス制御器（メモリ制
御手段）、２８アドレス制御器（メモリ制御手段）、
２９データバス制御器（バス切断手段）、３０メモ
リ、３４データレベル生成比較器（テストパターン生
成手段、期待値生成手段、比較手段）、３５総合判定
器（総合判定手段）、３７メモリテストレジスタ（設定
手段）、３８データテスト結果待避器（特定手段）、
３９ＣＰＵ（パターン番号発行手段、特定手段）、４
０修正手段。

Claims

【特許請求の範囲】

【請求項１】テストパターンを指定するためのテスト
パターン関連データを発行する発行手段と、そのテスト
パターン関連データによって指定されたテストパターン
の期待値を生成する期待値生成手段と、上記テストパタ
ーン関連データに応答して、テストパターンの読込要求
をメモリに発行するメモリ制御手段と、該テストパター
ンの読込要求にしたがってメモリからデータ入出力バス
を介して上記テストパターンを読み出し、そのテストパ
ターンと期待値を比較する比較手段とを備えたことを特
徴とするメモリテスト装置。
【請求項２】上記発行手段は、上記テストパターン関
連データとしてテストパターン番号を発行するパターン
番号発行手段を備えたことを特徴とする請求項１記載の
メモリテスト装置。
【請求項３】上記発行手段は、上記テストパターン関
連データとしてデータパターンを発行するプログラム発
行手段を備えたことを特徴とする請求項１記載のメモリ
テスト装置。
【請求項４】上記メモリテスト装置は、さらに、上記
テストパターン番号に対応するテストパターンを生成
し、そのテストパターンをデータ入出力バスに出力する
テストパターン生成手段を備え、上記メモリ制御手段
は、上記パターン番号発行手段がテストパターン番号を
発行すると、テストパターンの書込要求をメモリに発行
することを特徴とする請求項２記載のメモリテスト装
置。
【請求項５】上記メモリテスト装置は、さらに、上記
データパターンにしたがってテストパターンを生成し、
そのテストパターンをデータ入出力バスに出力するテス
トパターン生成手段を備え、上記メモリ制御手段は、上
記プログラム発行手段がデータパターンを発行すると、
テストパターンの書込要求をメモリに発行することを特
徴とする請求項３記載のメモリテスト装置。
【請求項６】メモリ制御手段がテストパターンの読込
要求又は書込要求をメモリに発行すると、データ入出力
バスと内部データバス間を切り離すバス切断手段を設け
たことを特徴とする請求項１から請求項５のうちのいず
れか１項記載のメモリテスト装置。
【請求項７】比較手段の比較結果が、すべてのテスト
パターンが期待値と一致する旨を示す場合には、メモリ
に欠陥ビットが存在しない旨を示す判定結果を出力し、
期待値と一致しないテストパターンがある旨を示す場合
には、メモリに欠陥ビットが存在する旨を示す判定結果
を出力する総合判定手段を設けたことを特徴とする請求
項１から請求項５のうちのいずれか１項記載のメモリテ
スト装置。
【請求項８】上記データ出力バスを介して上記メモリ
の書込を実施するためにテストモードを設定する設定手
段を設けたことを特徴とする請求項１から請求項５のう
ちのいずれか１項記載のメモリテスト装置。
【請求項９】比較手段の比較結果からメモリの欠陥ビ
ットを特定する特定手段を設けたことを特徴とする請求
項１から請求項５のうちのいずれか１項記載のメモリテ
スト装置。
【請求項１０】特定手段は、メモリの欠陥ビットから
ＬＴ救済アドレスを求めることを特徴とする請求項９記
載のメモリテスト装置。
【請求項１１】パターン番号発行手段は、パターン番
号発生手順記憶手段に基づいてテストパターン番号を発
行することを特徴とする請求項２または請求項４記載の
メモリテスト装置。
【請求項１２】上記発行手段および上記テストパター
ン生成手段内の少なくとも一部のデータパターンを修正
する修正手段を設けたことを特徴とする請求項１から請
求項５のうちのいずれか１項記載のメモリテスト装置。
【請求項１３】テストパターン関連データを発行する
ステップと、そのテストパターン関連データに指定され
たテストパターンの期待値を生成するステップと、上記
テストパターン関連データに応答して、テストパターン
の読込要求をメモリに発行するステップと、該テストパ
ターンの読込要求にしたがってメモリからデータ入出力
バスを介して上記テストパターンを入力し、そのテスト
パターンと期待値を比較するステップとを備えたことを
特徴とするメモリテスト方法。
【請求項１４】上記テストパターン関連データとして
テストパターン番号を発行するステップと、そのテスト
パターン番号に対応するテストパターンを生成し、その
テストパターンをデータ入出力バスに出力するステップ
と、テストパターン書込要求をメモリに発行するステッ
プとを有することを特徴とする請求項１３記載のメモリ
テスト方法。
【請求項１５】上記テストパターン関連データとして
データパターンを発行するステップと、そのデータパタ
ーンにしたがってテストパターンを生成して、そのテス
トパターンをデータ入出力バスに出力するステップと、
テストパターンの書込要求をメモリに発行するステップ
とを有することを特徴とする請求項１３記載のメモリテ
スト方法。