ITTO990884A1

ITTO990884A1 - Memoria non volatile di tipo serial-flash, eprom, eeprom e flash eeprom in configurazione amg.

Info

Publication number: ITTO990884A1
Application number: IT1999TO000884A
Authority: IT
Inventors: Nicola Zatelli
Original assignee: St Microelectronics Srl
Priority date: 1999-10-12
Filing date: 1999-10-12
Publication date: 2001-04-12
Also published as: IT1309102B1; ITTO990884A0; US6381173B1

Description

D E S C R I Z I O N E

del brevetto per invenzione industriale

La presente invenzione si riferisce a una memoria non volatile di tipo serial-flash, EPROM, EEPROM e flash EEPROM in configurazione AMG (dall'inglese Alternate Metal Ground).

Come è noto, le celle di memoria EEPROM a porta flottante vengono programmate (scritte e/o cancellate) per effetto Fowler-Nordheim tramite iniezione o estrazione di cariche attraverso una sottile regione di ossido di tunnel, applicando opportune tensioni fra i terminali delle celle. In particolare, occorre fornire elevate tensioni a terminali di controllo di celle da programmare, che vengono selezionate mediante transistori di abilitazione.

Per maggiore chiarezza si faccia riferimento alla figura 1, che mostra un esempio di architettura nota di una matrice di memoria EEPROM 1, appartenente a un dispositivo di memoria 15. La matrice di memoria 1 comprende una pluralità di celle 2, disposte su righe e colonne e comprendenti ciascuna un transistore di memoria 3 e un transistore di selezione 4. Le celle 2 sono collegate fra loro in gruppi, in modo da formare bytes di memoria, ad esempio ciascuno comprendente 8 celle 2. In figura 1 sono mostrate due celle 2 appartenenti a uno stesso byte.

In dettaglio, i terminali di porta di controllo dei transistori di memoria 3 appartenenti a uno stesso byte sono collegati, mediante una linea di porta 5, a un terminale di sorgente di un rispettivo transistore di abilitazione di byte 6. Inoltre, i transistori di memoria 3 presentano terminali di sorgente collegati a una linea di sorgente comune 8, che per mezzo di un selettore 13 può essere alternativamente collegata a massa o lasciata flottante, e terminali di pozzo ciascuno collegato a un terminale di sorgente di un rispettivo transistore di selezione 4.

I terminali di pozzo dei transistori di selezione 4 sono collegati ciascuno a una rispettiva linea di bit 10. In figura 1, sono mostrate due linee di bit 10, appartenenti allo stesso byte e designate rispettivamente con BLO e BL7. I transistori di selezione 4 di celle 2 appartenenti a una stessa riga di matrice presentano inoltre terminali di porta collegati a una linea di parola 11.

Il transistore di abilitazione di byte 6, formato da un transistore MOS a canale N, presenta terminale di porta collegato alla linea di parola 11 e terminale di pozzo collegato a una linea di porta di controllo 12.

I dispositivi noti presentano alcuni inconvenienti. In particolare, in fase di cancellazione delle celle 2, la linea di porta di controllo 12, attraverso il transistore di abilitazione di byte 6, deve fornire ai terminali di porta di controllo delle celle 2 da cancellare tensioni di valore elevato, ad esempio pari a 14 V. Tuttavia, fra il terminale di pozzo e il terminale di sorgente del transistore di abilitazione di byte 6 si verifica una caduta di tensione e quindi la linea di porta di controllo 12 deve essere posta a una tensione maggiore di quella richiesta per la cancellazione.

Inoltre, il transistore di abilitazione di byte 6 presenta un’elevata tensione di soglia, dato che è a canale N e, come mostrato in figura 2, è realizzato direttamente in una regione di substrato 20, di tipo P, del dispositivo di memoria 15. In dettaglio, il transistore di abilitazione di byte 6 comprende una regione di sorgente 21 e una regione di pozzo 22, entrambe di tipo N<+>, annegate nella regione di substrato 20 e definenti una regione di canale 23. Inoltre, la regione di substrato 20 definisce una regione di "bulk". Normalmente, la regione di substrato 20 si trova a una tensione prossima a 0 V e quindi, durante la fase di cancellazione, fra la regione di sorgente 21 e il bulk del transistore di abilitazione di byte 6 si instaurano tensioni elevate.

È noto che la tensione di soglia dei transistori MOS aumenta al crescere della tensione bulk-sorgente (cosiddetto effetto "body"). Di conseguenza, a causa dell'elevata tensione sopra indicata si verifica un notevole incremento della tensione di soglia del transistore di abilitazione di byte 6 e lo stesso è in grado di trasferire al terminale di sorgente una porzione ridotta della tensione presente al terminale di pozzo. Pertanto, è necessario generare e fornire al terminale di pozzo del transistore di abilitazione di byte 6 una tensione considerevolmente maggiore della tensione che deve essere applicata ai terminali di porta di controllo delle celle 2. Ciò richiede appositi circuiti di pompaggio opportunamente dimensionati, oltre a comportare un consumo energetico più elevato (?). Inoltre, è necessario prevedere specifiche fasi di lavorazione per realizzare componenti per alta tensione, con elevata tensione di breakdown.

Scopo della presente invenzione è realizzare una memoria non volatile che sia priva degli inconvenienti descritti e, in particolare, riduca l'effetto "body" sui transistori di abilitazione di byte.

Secondo la presente invenzione .viene realizzata una memoria non volatile di tipo serial-flash, EPROM, EEPROM e flash EEPROM in configurazione AMG, come definita nella rivendicazione 1.

Per una migliore comprensione dell'invenzione, ne viene ora descritta una forma di realizzazione, a puro titolo di esempio non limitativo e con riferimento ai disegni allegati, nei quali:

- la figura 1 illustra uno schema circuitale semplificato di una memoria non volatile di tipo noto;

- la figura 2 mostra una sezione trasversale di un componente impiegato nella memoria di figura 1;

- la figura 3 illustra uno schema circuitale semplificato di una memoria non volatile secondo la presente invenzione; e

- la figura 4 mostra una sezione trasversale di un componente impiegato nella memoria di figura 3; e

- la figura 5 illustra uno schema circuitale semplificato simile a quello di figura 3, per un differente tipo di memoria.

In figura 3, nella quale parti uguali a quelle già illustrate in figura 1 sono indicate con gli stessi numeri di riferimento, è mostrata una matrice di memoria EEPROM 25 appartenente a una memoria non volatile 100 secondo la presente invenzione.

In dettaglio, la matrice di memoria 25 comprende una pluralità di celle 2, disposte su righe e colonne, comprendenti ciascuna un transistore di memoria 3 e un transistore di selezione 4 e collegate in modo da formare bytes di memoria. I bytes sono selezionabili per mezzo di un decodificatore di riga 45 e un decodificatore di colonna 46 ai quali sono collegati attraverso linee di parola 11 e, rispettivamente, linee di porta di controllo 12, come illustrato in dettaglio nel seguito .

Come in figura 1, i transistori di memoria 3 presentano terminali di porta di controllo collegati a una linea di porta 5; terminali di sorgente collegati a una linea di sorgente comune 8, e terminali di pozzo ciascuno collegato a un terminale di sorgente di un rispettivo transistore di selezione 4. I terminali di pozzo dei transistori di selezione 4 sono collegati ciascuno a una rispettiva linea di bit 10 e i terminali di porta sono collegati a una linea di parola 11.

La memoria 100 differisce dalla memoria 15 di figura 1 per il fatto che il transistore di abilitazione di byte, qui indicato con 30, è realizzato a canale P e ha terminale di sorgente 31 (definente un terminale di ingresso) collegato con la linea di porta di controllo 12, terminale di pozzo 32 (definente un terminale di - uscita) collegato con la linea di porta 5 e terminale di porta 33 (definente un terminale di controllo) collegato con la linea di parola 11. In dettaglio, il terminale di sorgente 31 riceve una tensione di ingresso VIN attraverso la linea di porta di controllo 12 e il terminale di pozzo 32 fornisce una tensione di uscita VOUT alla linea di porta 5. Inoltre, il transistore di abilitazione di byte 30 presenta un terminale di bulk 34 collegato con il terminale di sorgente 31.

In particolare, come mostrato in dettaglio in figura 4, il transistore di abilitazione di byte 30 comprende una sacca 35 ("well") di tipo N, annegata in una regione di substrato 55. All'interno della sacca 35, che costituisce il bulk del transistore di abilitazione di byte 30, sono realizzate una regione di sorgente 36 e una regione di pozzo 37, entrambe di tipo P<+>, reciprocamente distanziate e delimitanti fra loro una regione di canale 38/ inoltre all'interno della sacca 35 è presente una regione di polarizzazione di bulk 39, di tipo N<+ >. Il terminale di sorgente 31 e il terminale di bulk 34 sono collegati alle regioni di sorgente 36 e, rispettivamente, di polarizzazione di bulk 38 e tra di loro. In questo modo, la tensione di sorgente della regione di sorgente 36 e la tensione di bulk della sacca 35 sono fra loro uguali e pari alla tensione di ingresso VIN. Si evita così che la giunzione PN (indicata con 40 in figura 4) formata dalla regione di sorgente 36 e dalla sacca 35 venga polarizzata in conduzione diretta quando viene fornita una tensione positiva al terminale di sorgente 31.

Durante la fase di cancellazione, in cui le celle 2 (figura 3) vengono selezionate per la cancellazione, la linea di porta di controllo 12 viene posta a una tensione di cancellazione, il cui valore può essere ad esempio compreso fra circa 7 e 15 V (?), secondo il tipo di memoria e di processo utilizzati, e la linea di parola 11 viene posta ad una tensione maggiore della tensione di cancellazione. Di conseguenza, una tensione di ingresso VIN uguale alla tensione di cancellazione viene alimentata ai terminali di sorgente 31 e di bulk 34, collegati alla linea di porta di controllo 12 e fra di loro. In questo modo, la regione di sorgente 36, la regione di polarizzazione di bulk 39 e la sacca 35 vengono polarizzate alla stessa tensione di ingresso VIN. Dal momento che la tensione bulk-sorgente è nulla, l'effetto "body" è teoricamente nullo e la tensione di ingresso VIN viene trasferita in uscita al terminale di pozzo 32 e, quindi, alla linea di porta 5 e ai terminali di porta delle celle 2 da cancellare. Fornendo un'opportuna tensione al terminale di porta del transistore di abilitazione di byte 30, la caduta di tensionepozzo-sorgente può diventare molto bassa (ad esempio pari a 0,2 V) e la tensione di uscita VOUT è sostanzialmente pari alla tensione di ingresso VIN. Di conseguenza, i terminali di porta delle celle 2 da cancellare sono posti a una tensione prossima alla tensione di cancellazione presente sulla linea di porta di controllo 12.

I vantaggi offerti dalla presente invenzione risultano chiaramente da quanto sopra esposto. Infatti, dal momento che l'impiego di un transistore di abilitazione di byte del tipo descritto permette di fornire alle linee di porta di controllo una tensione prossima a quella richiesta dai terminali di porta di controllo delle celle 2, non si rende più necessaria la generazione di tensioni molto maggiori delle tensioni operative normalmente utilizzate.

Inoltre, dato le varie regioni formanti il transistore di abilitazione di byte 30 si trovano tutte pressappoco alla stessa tensione, non sono presenti giunzioni ad alta tensione e quindi non è necessario che esso sia realizzato come componente per alta tensione, con elevata tensione di breakdown. Ciò rappresenta un vantaggio economico, dal momento che la realizzazione del transistore di abilitazione di byte 30 non richiede fasi di processo specifiche.

Risulta infine evidente che alla memoria descritta possono essere apportate modifiche e varianti, senza uscire dall'ambito della presente invenzione.

In particolare, non è indispensabile polarizzare la sacca 35 alla stessa tensione della regione dì sorgente 36, anche se ciò risulta particolarmente vantaggioso; è infatti sufficiente evitare che la giunzione PN 40 venga posta in zona di conduzione diretta ed evitare l'aumento della tensione di soglia per effetto body. Pertanto, il terminale di bulk 34 può essere collegato, invece che al terminale di sorgente 31, a una sorgente di alimentazione diversa, ad esempio maggiore della tensione di cancellazione.

La soluzione mostrata è applicabile a tutte le memorie non volatili includenti transistori di abilitazione di byte a canale N ai quali è richiesto, almeno in alcune condizioni operative della memoria, come ad esempio nelle fasi di cancellazione, di trasferire tensioni elevate e che sono soggetti all'effetto body. Ad esempio, in figura 5, è mostrata una cella flash o E-PROM 50 appartenente ad una memoria 70 e avente terminaie di pozzo collegato ad una linea di bit 51, terminale di porta collegato ad una linea di parola 52, e terminale di sorgente collegato ad una linea di sorgente 53. La cella 50 ha la stessa struttura mostrata in figura 4. La linea di bit 51 è selezionata tramite un decodificatore di colonna 65; la linea di parola 52 è selezionata tramite un decodificatore di riga 55. In dettaglio, la linea di parola 52 è collegata al terminale di pozzo 62 di un transistore PMOS in seguito chiamato, per similitudine alla figura 3, transistore di abilitazione 54. Il transistore di abilitazione 54 ha terminale di sorgente 60 ricevente la tensione di ingresso VIN e collegato al terminale di bulk 61; terminale di porta 63 riceve dal decodificatore di riga 55 un segnale di comando, di valore opportuno, come risulterà ovvio al tecnico del ramo.

Claims

R IV EN D ICA Z ION I 1. Memoria non volatile di tipo serial-flash, E-PROM, EEPROM e flash EEPROM in configurazione AMG, comprendente un transistore di abilitazione di.byte (30; 50) avente un terminale di ingresso (31; 60) ricevente una prima tensione (VIN), un terminale di uscita (32; 62) fornente una seconda tensione (VOUT), un terminale di controllo (33; 63) e una regione di bulk (35) alloggiente regioni conduttive (36, 37) collegate a detti terminali di ingresso (31; 60) e di uscita (32), caratterizzata dal fatto che detto transistore di abilitazione di byte è un transistore MOS a canale P e dal fatto che detta regione di bulk (35) è polarizzata a una terza tensione non inferiore a detta prima tensione (VIN).
2. Memoria secondo la rivendicazione 1, caratterizzata dal fatto che detta terza tensione è uguale a detta prima tensione (VIN).
3. Memoria secondo la rivendicazione 1 o 2, caratterizzata dal fatto che, almeno in una condizione operativa di detta memoria, detta prima tensione (VIN) è compresa fra 7 V e 15 V (?).
4. Memoria secondo una qualsiasi delle rivendicazioni precedenti, caratterizzata dal fatto che detto primo terminale (31; 60) è un terminale di sorgente, detto secondo terminale (32/ 62) è un terminale di pozzo e detto terminale di controllo (33; 63) è un terminale di porta.
5. Memoria secondo una qualsiasi delle rivendicazioni precedenti, comprendente una pluralità di celle di memoria (2), almeno una linea di parola (11) e una linea di porta di controllo (12), caratterizzata dal fatto che detto terminale di ingresso (31) è collegato a detta linea di porta di controllo (12), detto terminale di uscita (32) è collegato ad almeno una di dette celle di memoria (2) e detto terminale di controllo (33) è collegato a detta linea di parola (11).
6. Memoria secondo una qualsiasi delle rivendicazioni precedenti, caratterizzata dal fatto che detto transistore di abilitazione di byte (30; 50) è formato in un substrato (55) di materiale semiconduttore di tipo P alloggiante una sacca (35) definente detta regione di bulk; detta sacca (35) alloggiando una prima e un seconda regione conduttiva (36, 37), distanziate reciprocamente e delimitanti fra loro una regione di canale (38) formata da detta sacca.
7. Memoria secondo la rivendicazione 6, caratterizzata dal fatto che detta prima regione conduttiva (36) è collegata a detto primo terminale (31; 60), detta seconda regione conduttiva (37) è collegata a detto secondo terminale (32; 62) e detta sacca (35) è collegata elettricamente a detta prima regione conduttiva (36) .
8. Memoria non volatile di tipo serial-flash, E-PROM, EEPROM o flash EEPROM in configurazione AMG, sostanzialmente come descritta con riferimento alle figure annesse.