ITTO980467A1 - Circuito di prova aggiuntivo per la misura di tempi di ritardo in circuiti non direttamente accessibili - Google Patents

Description

RIASSUNTO

Un circuito di prova aggiuntivo per la misura di tempi di ritardo in circuiti non direttamente accessibili , detti circuiti non direttamente accessibili essendo connessi a circuiti d’accesso dotati di morsetti d’ingresso d’accesso e morsetti di uscita d’accesso, fra i quali è compreso un cammino elettrico principale, detto circuito di prova comprendendo un morsetto d’ingresso di prova e un morsetto di uscita di prova fra i quali è compreso un cammino elettrico aggiuntivo di prova. Secondo l'invenzione si ha che il morsetto d’ingresso di prova coincide con il morsetto d’ingresso d’accesso (ΙΝ1. INI ”) del circuito non direttamente accessibile (2).

DESCRIZIONE

La presente invenzione si riferisce ad un circuito di prova aggiuntivo per la misura di tempi di ritardo in circuiti non direttamente accessibili, detti circuiti non direttamente accessibili essendo connessi a circuiti d’accesso dotati di morsetti d’ingresso d’accesso e morsetti di uscita d’accesso, fra i quali è compreso un cammino elettrico principale, detto circuito di prova comprendendo un morsetto d’ingresso di prova e un morsetto di uscita di prova fra i quali è compreso un cammino elettrico aggiuntivo di prova.

Per circuito non direttamente accessibile, noto anche come circuito “embedded”, si intende un circuito, in particolare una memoria a semiconduttore, che si trova su un chip integrato disposto in una configurazione tale che è circondato da altra circuiteria; in tale situazione detto circuito non è accessibile direttamente, dagli ingressi e dalle uscite del chip integrato senza passare attraverso l’altra circuiteria.

Per provare i circuiti non direttamente accessibili, in particolare le matrici di memoria cui per semplicità faremo riferimento nel seguito, è noto produrre dei chip di prova modificati in maniera tale da permettere la prova, nei quali pertanto sono previsti morsetti d’ingresso e di uscita dei circuiti da provare dotati di circuiti di buffer, e detti morsetti sono resi disponibili all’esterno attraverso piazzole o “pad” adatte all’impiego con le cosiddette “probe-card” delle macchine di prova dei circuiti integrati. In questo modo è facilitata l’operazione di prova della memoria, ma i circuiti di buffer introdotti ad hoc producono dei ritardi di propagazione del segnale che costituiscono un serio impedimento alla determinazione dei reali tempi di propagazione della memoria in prova.

Sono note macchine di prova EBT (Electron Beam Test), che fanno uso di pennelli elettronici per stimolare segnali nelle piste di interconnessione e misurare i ritardi. Dette macchine di prova EBT sono però estremamente complesse e costose.

Per risolvere questo inconveniente in maniera più economica è quindi noto fare uso di circuiti di prova aggiuntivi, noti come “dummy cells”.

In figura 1 è rappresentato uno schema parziale di un circuito integrato 1, comprendente una memoria 2, dotata di un ingresso d’orologio ICK e di un uscita Q L’ingresso d<’>orologio ICK è connesso a monte attraverso un circuito di buffer d’ingresso Al a un pad d’ingresso INI, che è atto a ricevere un segnale d’orologio CK. I! circuito di buffer Al è in realtà rappresentativo di una catena di buffer.

A valle della memoria 2 è previsto quindi un blocco di selezione 3, realizzabile ad esempio attraverso un circuito multiplatore.

L’uscita Q della memoria 2 è selezionata attraverso un segnale di selezione esterno SEL, iniettato su un pad di selezione SP, e resa disponibile su un pad di uscita OUT esterno, attraverso un circuito di buffer di uscita B, anch’esso costituito da una catena di buffer o invertitori.

Il percorso del segnale d’orologio CK dal pad d’ingresso INI fino al pad di uscita OUT costituisce un percorso principale PI, che viene preso in considerazione per stabilire i ritardi di propagazione della memoria riferiti al fronte attivo del segnale di orologio CK.

Dal momento però che al percorso principale PI appartengono anche il circuito di buffer d’ingresso Al, il blocco di selezione 3 e il circuito di buffer di uscita B, detti circuiti introducono dei ritardi aggiuntivi rispetto a quelli introdotti dalla memoria 2 fra l’ingresso ICK e l’uscita Q. Dal momento che la misura avviene fra il pad d’ingresso INI e il pad di uscita OUT, e quindi i ritardi aggiuntivi si sommano a quelli della memoria, è previsto un secondo pad d’ingresso IΝ2, seguito da un circuito di buffer d’ingresso A2, replica del circuito di buffer d’ingresso Al e connesso al blocco di selezione 3, in modo da realizzare un percorso aggiuntivo P2, comprendente inoltre il circuito di buffer di uscita B e il pad di uscita OUT. Il percorso aggiuntivo P2 in congiunzione con il pad di selezione SP costituiscono un circuito di prova 4. Selezionando tramite il segnale di selezione SEL il percorso aggiuntivo P2, i valori dei tempi di propagazione ora rilevati sul pad d’uscita OUT vengono usati per sottrarli ai valori misurati per il percorso principale PI e ottenere come risultato finale il reale ritardo introdotto dalla memoria fra l’ingresso ICK e l’uscita Q.

II· circuito di prova 4 di figura 1 presenta però alcuni inconvenienti, in quanto è estremamente difficile nella pratica realizzare un percorso aggiuntivo P2 speculare al percorso principale PI, in particolare per difficoltà legate alla realizzazione delle interconnessioni circuitali- Ne consegue che i carichi capacitivi distribuiti lungo le interconnessioni circuitali sono differenti, così come i ritardi di propagazione da loro derivanti. Pertanto la differenza dei tempi di propagazione misurati sul percorso principale PI e sul percorso aggiuntivo P2 non forniscono un valore sicuro dei tempi di propagazione propri della memoria in questione.

Risulta particolarmente difficile inoltre il dimensionamento dei circuiti di buffer d’ingresso, in quanto non solo si deve cercare di realizzare dei circuiti che introducano gli stessi effetti capacitivi, ma si deve cercare allo stesso tempo di realizzare dei circuiti che abbiano capacità di pilotaggio commisurata alle capacità presenti a valle, che, come detto, sono anch’esse differenti. Si ha quindi un numero di variabili di progetto tale da rendere estremamente difficile un efficace dimensionamento dei circuiti d’ingresso e una corretta valutazione dei tempi di ritardo.

Dal brevetto americano US 4, 878, 209 è noto inviare un segnale a impulsi in un ingresso per selezionare modi di funzionamento della memoria e inviare un segnale di prova su un ulteriore ingresso di prova. Detti segnali agiscono su dei registri di transito di uscita alla memoria e su un apposito registro di transito di prova. In particolare sono presenti due uscite, una per i dati provenienti dalla memoria e una per il segnale di prova in uscita, utilizzando il segnale di prova per abilitare l’uscita della memoria ottiene un funzionamento del circuito che permette una precisa misura del ritardo di propagazione.

La soluzione descritta nel brevetto sopracitato è di complessa attuazione, in quanto richiede l’invio di un segnale di prova di tipo particolare, nonché un complicato controllo delle temporizzazioni dei segnali all’interno del chip. Il percorso aggiuntivo e il percorso principale, secondo quanto definito con riferimento a figura 1, in questo caso interagiscono, richiedendo macchine di prova complesse per derivare il risultato. Inoltre è possibile misurare solo l’uscita più lenta della memoria, non tutte le uscite della memoria.

La presente invenzione si propone di risolvere gli inconvenienti sopra citati e di indicare un circuito di prova aggiuntivo per la misura di tempi di ritardo in circuiti non direttamente accessibili di realizzazione migliorata e più efficiente rispetto alle soluzioni note.

In tale ambito, scopo principale della presente invenzione è quello di indicare un circuito di prova aggiuntivo per la misura di tempi di ritardo in circuiti non direttamente accessibili che non risente delle differenze capacitive rispetto al percorso principale.

Un ulteriore scopo della presente invenzione è quello di indicare un circuito di prova aggiuntivo per la misura di tempi di ritardo in circuiti non direttamente accessibili che semplifichi la progettazione dei circuiti di buffer d’ingresso.

Un ulteriore scopo della presente invenzione è quello di indicare un circuito di prova aggiuntivo per la misura di tempi di ritardo in circuiti non direttamente accessibili che sia di bassa complessità circuitale e di costo contenuto.

Un ulteriore scopo della presente invenzione è quello di indicare un circuito di prova aggiuntivo per la misura di tempi di ritardo in circuiti non direttamente accessibili che non richieda pad aggiuntivi d’ingresso, né segnali esterni di selezione.

Un ulteriore scopo della presente invenzione è quello di indicare un circuito di prova aggiuntivo per la misura di tempi di ritardo in circuiti non direttamente accessibili che renda disponibili tutte le uscite del circuito non direttamente accessibile per le operazioni di prova.

Per raggiungere tali scopi, forma oggetto della presente invenzione un circuito di prova aggiuntivo per la misura di tempi di ritardo in circuiti non direttamente accessibili incorporante le caratteristiche delle rivendicazioni allegate che fanno parte integrante della presente descrizione.

Ulteriori scopi, caratteristiche e vantaggi della presente invenzione risulteranno chiari dalla descrizione particolareggiata che segue e dai disegni annessi, forniti a puro titolo di esempio esplicativo e non limitativo, in cui:

- la figura 1 rappresenta uno schema di principio di un circuito di prova aggiuntivo per la misura di tempi di ritardo in circuiti non direttamente accessibili secondo l’arte nota;

- la figura 2 rappresenta uno schema circuitale di un circuito di prova aggiuntivo per la misura di tempi di ritardo in circuiti non direttamente accessibili secondo l’invenzione;

- la figura 3 rappresenta una variante allo schema circuitale di un circuito di prova aggiuntivo per la misura di tempi di ritardo in circuiti non direttamente accessibili di figura 2;

In figura 2 è rappresentato uno schema parziale di un circuito integrato 1, dotato di un circuito di prova 4’ secondo l’invenzione.

Un percorso principale Pl ’comprende:

- il pad d'ingresso INI ’, atto a ricevere il segnale d'orologio CK:

- un circuito di buffer d'ingresso A’, connesso a valle del pad d’ingresso INI ’;

- la memoria 2, con l’ingresso d’orologio 1CK connesso all’uscita del circuito di buffer d’ingresso A’;

un circuito di buffer d’uscita B l 'connesso all’uscita Q della memoria 2;

* un pad di uscita OUT’ connesso all’uscita del circuito di buffer d’uscita B1 ’.

All’ingresso d’orologio ICK della memoria 2 è connesso inoltre l’ingresso di un secondo circuito di buffer di uscita B2’, replica del circuito di buffer di uscita Β1, seguita da un pad di uscita di prova OUTT. Detti elementi circuitali, insieme al circuito di buffer d’ingresso A’ e al pad d’ingresso IΝ1 costituiscono un percorso aggiuntivo P2’.

Il percorso aggiuntivo P2’ corrisponde al circuito di prova aggiuntivo 4’ secondo l’invenzione.

Il percorso aggiuntivo P2’ condivide lo stesso circuito di buffer d’ingresso A’, utilizza un circuito di buffer di uscita B2’ identico a quello del percorso principale ΡΓ, ed è in parallelo alla memoria 2, quindi facendo la differenza dei tempi di ritardo misurati sul pad di uscita OUT’ e sul pad di uscita di prova OUTT, si ottiene il tempo di ritardo introdotto dalla memoria 2.

Per ottenere un buon funzionamento è necessario che il circuito di buffer d’ingresso A’ abbia un adeguata capacità di pilotaggio, per mantenere un fronte del segnale che si presenta all’ingresso d’orologi CK sufficientemente rapido. Inoltre è opportuno realizzare i due circuiti di buffer di uscita Β1 e B2’ spazialmente il più vicino possibile, in modo che il percorso spaziale sia il più eguale possibile per il percorso principale Ρ1 e per il percorso principale P2’. I circuiti di buffer di uscita Β1 e B2’ possono essere realizzati semplicemente tramite uno o più circuiti invertitori.

In figura 3 è rappresentato un circuito di prova 4”, variante al circuito di prova 4’ di figura 2. Detto circuito di prova 4” presenta un percorso principale PI” e un percorso aggiuntivo P2”, che si dipartono ambedue da un morsetto d’ingresso INI ” e condividono un circuito di buffer d’ingresso A”, mentre sono dotati di circuiti di buffer di uscita selezionabili Bl”e B2”, in luogo dei circuiti di buffer di uscita Bl ’e B2’ di figura 2. Detti circuiti di buffer di uscita selezionabili Bl” e B2” hanno le uscite connesse ad un unico pad di uscita OUT” e sono controllati da un segnale di selezione normale SEL1, atto a connettere il percorso principale PI” al pad di uscita OUT”, e da un segnale di selezione prova SEL2, atto a connettere il percorso principale P2” al pad di uscita OUT”.

Il circuito di prova 4” permette quindi di utilizzare un unico pad di uscita OUT” in luogo del pad di uscita OUT e del pad di uscita di prova OUTT di figura 2. Ciò è particolarmente utile in applicazioni cosiddette “multi-chip”, ovvero laddove banchi di memoria differenti condividono gli stessi pad di uscita e quindi risulta vantaggioso sia mantenere basso il numero di pad di uscita, sia disporre di mezzi di selezione delle uscite.

Dalla descrizione effettuata risultano pertanto chiare le caratteristiche della presente invenzione, così come chiari risultano i suoi vantaggi.

Il circuito di prova aggiuntivo per la misura di tempi di ritardo in circuiti non direttamente accessibili secondo l’invenzione presenta vantaggiosamente una bassa dipendenza dagli effetti capacitivi introdotti dalle differenti interconnessioni. In particolare il circuito di buffer d’ingresso è unico e comune per il percorso principale e il percorso aggiuntivo Ciò comporta un duplice vantaggio: in primo luogo non vi è evidentemente dissimmetria nella capacità introdotta dal buffer d’ingresso, in secondo luogo il progetto di detto circuito di buffer d’ingresso è unico e deve tenere conto per il suo dimensionamento delle capacità a valle in parallelo, cioè quelle introdotte dalle connessioni e dai circuiti di buffer di uscita, che comunque possono essere mantenute sufficientemente simili posizionando spazialmente vicini i due percorsi.

Ciò viene ottenuto attraverso un circuito di realizzazione particolarmente semplice ed economica, che non richiede di aggiungere pad d’ingresso per iniettare segnali di prova, né segnali esterni di selezione per abilitare il percorso aggiuntivo in alternativa al percorso principale.

Inoltre, vantaggiosamente il circuito di prova aggiuntivo per la misura di tempi di ritardo in circuiti non direttamente accessibili secondo l’invenzione permette di misurare tutte le uscite del circuito non direttamente accessibile anche contemporaneamente, in quanto i pad di uscita sono separati per le uscite della memoria e l’uscita del segnale di prova.

Infine, il circuito di prova aggiuntivo per la misura di tempi di ritardo in circuiti non direttamente accessibili secondo l’invenzione presenta una bassa complessità circuitale, che si riflette in facilita di implementazione e replica del circuito, nonché nel basso costo.

E chiaro che numerose varianti sono possibili per l'uomo del ramo al circuito di prova aggiuntivo per la misura di tempi di ritardo in circuiti non direttamente accessibili descritto come esempio, senza per questo uscire dai principi di novità insiti nell'idea inventiva, cosi come è chiaro che nella sua pratica attuazione le forme dei dettagli illustrati potranno essere diverse, e gli stessi potranno essere sostituiti con degli elementi tecnicamente equivalenti.

Il circuito non direttamente accessibile mostrato si riferisce principalmente ad una situazione circuitale tipica di una memoria RAM o ROM, ma l’idea inventiva si applica a qualsiasi circuito non accessibile direttamente di cui sia necessario misurare i ritardi di propagazione a meno dei ritardi dei circuiti che lo circondano, o comunque di cui sia necessario valutare gli effetti sulle forme d’onda su cui opera a meno degli effetti introdotti dai circuiti che lo circondano.

Claims (9)

1. RIVENDICAZIONI 1. Circuito di prova aggiuntivo per la misura di tempi di ritardo in circuiti non direttamente accessibili , detti circuiti non direttamente accessibili essendo connessi a circuiti d’accesso dotati di morsetti d’ingresso d’accesso e morsetti di uscita d’accesso, fra i quali è compreso un cammino elettrico principale, detto circuito di prova comprendendo un morsetto d’ingresso di prova e un morsetto di uscita di prova fra i quali è compreso un cammino elettrico aggiuntivo di prova caratterizzato dal fatto che il morsetto d’ingresso di prova coincide con il morsetto d’ingresso d’accesso (ΙΝ1, IN1”) del circuito non direttamente accessibile (2).
2. 2. Circuito di prova aggiuntivo per la misura di tempi di ritardo in circuiti non direttamente accessibili secondo la rivendicazione l, caratterizzato dal fatto che il cammino elettrico principale (Ρ1, P1”) e il cammino elettrico aggiuntivo (P2’, P2”) si biforcano in corrispondenza di un morsetto d’ingresso (ICK) del circuito non direttamente accessibile (2).
3. 3. Circuito di prova aggiuntivo per la misura di tempi di ritardo in circuiti non direttamente accessibili secondo la rivendicazione 2, caratterizzato dal fatto che il cammino elettrico principale (ΡI, PI”) e il cammino elettrico aggiuntivo (P2’, P2”) a valle del morsetto d’ingresso (ICK) del circuito non direttamente accessibile (2) comprendono degli identici mezzi circuitali (B1’,B2’, OUT, OUTT; B 1 B2”, OUT”) con l’esclusione del circuito non direttamente accessibile (2) stesso.
4. 4. Circuito di prova aggiuntivo per la misura di tempi di ritardo in circuiti non direttamente accessibili secondo la rivendicazione 3, caratterizzato dal fatto che detti identici mezzi circuitali (B1 ’,B2\ OUT’, OUTT; Bi ”, B2”, OUT”) comprendono circuiti di buffer di uscita (B1 ’, B2’; B1 ”, B2”).
5. 5. Circuito di prova aggiuntivo per la misura di tempi di ritardo in circuiti non direttamente accessibili secondo la rivendicazione 4, caratterizzato dal fatto che i circuiti di buffer di uscita (Β1 B2”) hanno il morsetto di uscita in comune (OUT”) e sono selezionabili tramite appositi segnali di selezione (SEL1, SEL2).
6. 6. Circuito di prova aggiuntivo per la misura di tempi di ritardo in circuiti non direttamente accessibili secondo la rivendicazione 1, caratterizzato dal fatto che il circuito non direttamente accessibile (2) è una memoria a semiconduttore.
7. 7. Circuito di prova aggiuntivo per la misura di tempi di ritardo in circuiti non direttamente accessibili secondo la rivendicazione 1, caratterizzato dal fatto che il cammino elettrico principale (ΡΓ, PI”) e il cammino elettrico aggiuntivo (P2 P2”) a monte del morsetto d’ingresso (ICK) condividono mezzi circuitali comuni (ΙΝI, A’; INI”, A”).
8. 8. Circuito di prova aggiuntivo per la misura di tempi di ritardo in circuiti non direttamente accessibili secondo la rivendicazione 7, caratterizzato dal fatto che i mezzi circuitali comuni (ΙΝΓ, A’; INI”, A”) comprendono un circuito di buffer d’ingresso (A’; A”).
9. 9. Circuito di prova aggiuntivo per la misura di tempi di ritardo in circuiti non direttamente accessibili secondo gli insegnamenti della presente descrizione e dei disegni annessi.