ITTO980007A1

ITTO980007A1 - Sistema e/o procedimento per il riconoscimento e inseguimento della fase di campionamento in sistemi di trasmissione digitale sincroni.

Info

Publication number: ITTO980007A1
Authority: IT
Inventors: Stefano Carbone; Angelo Canavese
Original assignee: Alsthom Cge Alcatel
Priority date: 1998-01-07
Filing date: 1998-01-07
Publication date: 1999-07-07
Also published as: DE69837079D1; EP0929168B1; EP0929168A2; EP0929168A3

Description

DESCRIZIONE

La presente invenzione si riferisce ad un sistema e/o procedimento per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale, in sistemi di trasmissione digitale sincroni.

Nella realizzazione di sistemi di comunicazione digitale ci si trova spesso nella condizione in cui un oscillatore locale genera la frequenza con cui vengono inviati i dati ad un terminale ricevente remoto, il quale, estraendo l’informazione di orologio dai dati stessi, mediante ad esempio un circuito ad aggancio di fase PLL (Phase Locked Loop), utilizza tale frequenza, sia per leggere i dati ricevuti, sia per temporizzare le proprie operazioni.

In figura la è rappresentato ad esemplificazione di quanto detto sopra uno schema di principio di un sistema di comunicazione, nel quale vi è un terminale locale principale TL, dotato di un orologio locale OL. Detto orologio locale OL fornisce la temporizzazione, ovvero un segnale d’orologio di trasmissione CK, a un circuito trasmettitore TXL contenuto nel terminale locale principale TL. Quest’ultimo comunica con un terminale remoto TR, che presenta in ingresso un circuito ad aggancio di fase PLL, il quale è atto a sincronizzarsi con la frequenza d’orologio del segnale proveniente dal trasmettitore TXL secondo l’orologio locale OL. Detto circuito ad aggancio di fase PLL fornisce poi ad un ricevitore RXR e ad un trasmettitore TXR, entrambi compresi nel terminale remoto TR, il segnale d’orologio agganciato alla frequenza dell’orologio locale OL. Il ricevitore RXR è in grado pertanto di decodificare il segnale trasmesso secondo la frequenza dell’orologio locale OL. A sua volta il trasmettitore TXR è in grado di comunicare, con la stessa frequenza di orologio, con un ricevitore RXL posto sul terminale locale principale TL. Il ricevitore RXL è munito a sua volta di un ulteriore circuito ad aggancio di fase PLL ato a sincronizzarlo con il segnale in arrivo dal trasmetitore TXR. In versioni più semplici il ricevitore RXL riceve il segnale diretamente dall’orologio locale OL e tramite esso si sincronizza sul segnale proveniente dal trasmetitore TXR.

In un sistema di comunicazione come quello descritto in Fig. 1a, l’informazione di orologio non è perciò trasmessa in maniera esplicita, cioè come dato di informazione codificato, ma sostanzialmente ricavata da dati trasmessi attraverso un circuito PLL. Il ricevitore contenuto nel terminale locale dovrebbe essere anch’esso in grado di effettuare il correto campionamento dei dati trasmessi dal terminale remoto. Dal momento che la frequenza di orologio del terminale locale e del terminale remoto è la medesima, come visto precedentemente; permane solo il problema di riconoscere la fase del segnale ritrasmesso dal terminale remoto e eventualmente di poterne seguire le variazioni.

Una soluzione possibile è quella di dotare pure il ricevitore del terminale locale di un ulteriore circuito PLL, in modo da otenere un aggancio automatico alla frequenza d’orologio del segnale riinviatogli dal terminale remoto.

Detta soluzione presenta però degli inconvenienti dovuti alla complessità realizzativa. Inoltre non è facilmente integrabile nei circuiti digitali.

Inoltre l’uso di circuiti PLL notoriamente introduce un ‘jitter’, cioè una distorsione in frequenza, che si riflette in variazioni di fase.

Infine, bisogna tener presente che un ‘jitter’ a bassa frequenza, deto anche ‘wander’ è pure prodotto nel segnale di orologio da parte delle piccole variazioni del punto di funzionamento dei vari circuiti, dovute a variazioni di temperatura, valore dell’alimentazione e invecchiamento.

La presente invenzione si propone di risolvere gli inconvenienti sopra citati e di indicare un sistema e/o procedimento per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale, in sistemi di trasmissione digitale sincroni che sia di realizzazione migliorata, e più efficiente rispetto alle soluzioni note.

In tale ambito, scopo principale della presente invenzione è quello di indicare un sistema e/o procedimento per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale, in sistemi di trasmissione digitale sincroni, che permetta di seguire nel tempo le variazioni della fase dovute a ‘jitter’ di bassa e alta frequenza e a disturbi in genere.

Un ulteriore scopo della presente invenzione è di indicare un sistema e/o procedimento per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale, in sistemi di trasmissione digitale sincroni, che sia di semplice implementazione e integrabile facilmente nei circuiti digitali.

Per raggiungere tali scopi, formano oggetto della presente invenzione un sistema e/o procedimento per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale, in sistemi di trasmissione digitale sincroni incorporante le caratteristiche delle rivendicazioni allegate, che formano parte integrante della presente descrizione.

Ulteriori scopi, caratteristiche e vantaggi della presente invenzione risulteranno chiari dalla descrizione particolareggiata che segue e dai disegni annessi, fomiti a puro titolo di esempio esplicativo e non limitativo, in cui:

- in figura la è riportato uno schema di principio di un sistema di comunicazione secondo l’arte nota;

- in figura lb è riportato uno schema di principio di un sistema di comunicazione contenente il sistema per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale e proveniente da un terminale remoto, in sistemi di trasmissione digitale sincroni secondo l’invenzione;

- in figura 2 è riportato un diagramma temporale dei segnali di orologio del sistema per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale e proveniente da un terminale remoto, in sistemi di trasmissione digitale sincroni secondo P invenzione;

- in figura 3 a è rappresentato uno schema di principio di una realizzazione di un sistema per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale e proveniente da un terminale remoto, in sistemi di trasmissione digitale sincroni secondo l’invenzione;

- in figura 3b sono rappresentati degli schemi implementativi di particolari circuiti del sistema per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale e proveniente da un terminale remoto, in sistemi di trasmissione digitale sincroni di figura 3 a;

- in figura 4a è rappresentata una tabella riassuntiva di regole di decisione attuate dal sistema per il riconoscimento e inseguimento della fase di campionamento dì un segnale ricevuto in un terminale locale e proveniente da un terminale remoto, in sistemi di trasmissione digitale sincroni di figura 3 a;

- in figura 4b è rappresentato il diagramma di funzionamento della macchina a stati finiti che attua le regole di decisione illustrate in figura 4a;

- in figura 5 è riportato un ulteriore particolare del sistema per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale e proveniente da un terminale remoto; in sistemi di trasmissione digitale sincroni rappresentato in figura 3 a;

- in figura 6 è riportata una variante al particolare di figura 5 del sistema per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale e proveniente da un terminale remoto, in sistemi di trasmissione digitale sincroni secondo la figura 3 a.

In figura lb è rappresentato un sistema di comunicazione analogo a quello rappresentato in figura la, dal quale differisce per la presenza di un terminale locale TL1 di differente concezione, mentre il terminale remoto TR è il medesimo rappresentato in figura la. Detto terminale locale TL1 contiene il trasmettitore TXL, nonché l’orologio locale OL e il ricevitore RXL. E’ però inoltre presente un circuito di allineamento o inseguimento di fase DPA. Detto circuito di allineamento di fase DPA riceve in ingresso il segnale d’orologio di trasmissione CK dell’orologio locale OL è fornisce in uscita al ricevitore RXL, quale suo segnale d’orologio, un segnale di orologio selezionato CKSEL. Detto circuito di allineamento di fase DPA riceve inoltre il flusso di dati entranti DTP, proveniente dal trasmettitore TXR. Come risulterà chiaro nel seguito della descrizione, il segnale di orologio selezionato CKSEL è un segnale d’orologio che segue le variazioni di fase del flusso di dati entranti DTP, permettendo al ricevitore RXL di compiere un errore minimo sulla fase di campionamento.

In figura 2 sono rappresentati i diagrammi di quattro segnali d’orologio isofrequenziali necessari ad attuare il sistema secondo l’invenzione.

Sono presentati perciò un segnale di orologio di trasmissione CK, che è il segnale d’orologio dell’orologio locale OL, un segnale di orologio in quadratura CKQ, con una differenza di fase di un quarto di periodo cioè rispetto al segnale di orologio di trasmissione CK, Un segnale di orologio negato CKN corrisponde al segnale di orologio di trasmissione CK negato, ovvero con una differenza di fase di mezzo periodo, mentre, allo stesso modo è provvisto un segnale di orologio in quadratura negato CKQN.

Il segnale di orologio in quadratura CKQ viene ottenuto per mezzo di tecniche digitali che saranno meglio esemplificate più avanti, in figura 3a e in particolare con riferimento alle figure 5 e 6. Può anche essere ottenuto facilmente a mezzo di una linea di ritardo di un quarto di periodo.

In fig. 3a è rappresentato il circuito di allineamento di fase DPA secondo l’invenzione.

E’ rappresentato un flusso di dati entranti DTP, che fa il suo ingresso in un rivelatore di fase e campionamento 1; detto rivelatore di fase e campionamento 1 riceve in ingresso i quattro segnali di orologio CK, CKQ, CKN, CKQN. I quattro segnali di orologio CK, CKQ, CKN, CKQN sono ottenuti attraverso un circuito di generazione di segnali in quadratura QUAD, che li ricava a partire dal segnale di orologio di trasmissione CK dell’orologio locale OL, che riceve in ingresso. I quattro segnali di orologio CK, CKQ, CKN, CKQN sono portati anche a quattro morsetti del circuito di allineamento DPA per essere fomiti ad altri punti di detto circuito di allineamento DPA, quali gli ingressi del rivelatore di fase e campionamento 1 e di altri circuiti descritti più avanti. In uscita il rivelatore di fase e campionamento 1 produce un informazione di fase F, a 4 bit (a, b, c, d), ottenuta dal flusso di dati entranti DTP. Detta informazione di fase F va in ingresso a una logica di selezione 2. Detta logica di selezione 2 è costituita da una macchina a stati finiti, il cui funzionamento è illustrato in figura 4b, che è temporizzato dal segnale di orologio di trasmissione CK e gestisce, tramite un insieme di segnali di abilitazione SAB, l’utilizzo dei quattro segnali di orologio CK, CKQ, CKN, CKQN. Un circuito di campionamento e rifasatore 3 riceve i segnali di abilitazione SAB e li fornisce a un blocco di latch 5, ovvero un blocco di circuiti di memoria temporanea, nel quale vengono prodotti quattro segnali di selezione SSEL dei segnali di orologio CK, CKQ, CKN, CKQN. Detti quattro segnali di selezione SSEL sono inviati a un circuito multiplatore 6, il quale riceve in ingresso i quattro segnali di orologio CK, CKQ, CKN, CKQN. Dal circuito multiplatore 6 si ha in uscita il segnale di orologio selezionato CKSEL, che viene scelto fra i quattro segnali di orologio CK, CKQ, CKN, CKQN . Infine è previsto un circuito allungatore di periodo e di campionamento 7, che riceve in ingresso il flusso di dati entranti DTP e un flusso di dati entranti negato DTN, negato rispetto al flusso di dati entranti DTP, e fornisce in uscita un flusso di dati campionati DTPC e il suo flusso negato DTNC. Detto circuito allungatore di periodo e di campionamento 7, è sostanzialmente costituito da un latch che svolge la seguente operazione su un bit del flusso di dati entranti DTP o del flusso di dati entranti negato DTN: ne prolunga il periodo fino al verificarsi di un nuovo fronte del segnale di orologio selezionato CKSEL.

Il funzionamento del circuito può riepilogarsi come segue.

Il flusso di dati entranti DTP viene in ingresso al rivelatore di fase e campionamento 1, ove la sua fase ignota è comparata con ciascuno dei quattro segnali di orologio CK, CKQ, CKN, CKQN. Il campionamento del flusso di dati entranti DTP viene effettuato secondo il segnale di orologio di trasmissione CK in questo caso.

Il risultato dell’operazione è un segnale a quattro bit a,b,c,d, l’informazione di fase F, che viene interpretato dalla logica di selezione 2. L’uscita della logica di selezione 2 consta quindi di segnali di abilitazione SAB, che verranno meglio illustrati in figura 3b, i quali passano dapprima nel circuito di campionamento e rifasatore 3, che ne effettua un campionamento secondo il segnale di orologio di trasmissione CK. Detto campionamento è svolto allo scopo di avere un intero periodo del segnale di orologio per permetere l’assestamento della logica combinatoria della logica di selezione 2, ed è quindi particolarmente utile nelle applicazioni ad alta frequenza.

Il blocco di latch 5 serve a memorizzare lo stato di selezione fornito dai segnali SSEL, al fine di realizzare la condizione di permetere la commutazione solo tra segnali di orologio adiacenti. Questa condizione viene imposta affinché il successivo circuito multiplatore 6 possa cambiare il segnale di orologio selezionato CKSEL senza incorrere nell’eventualità di generare nel. mentre dei falsi fronti, che ovviamente porterebbero a dei malfunzionamenti. Infatti se le commutazioni avvengono tra segnali di orologio adiacenti e l’attivazione e disativazione di un segnale di orologio selezionato CKSEL viene eseguita facendo uso rispetivamente del fronte di salita e del fronte di discesa del segnale di orologio stesso, non vi è la possibilità di creare falsi fronti.

Dunque il circuito multiplatore 6 fornisce in uscita il segnale di orologio selezionato CKSEL, che poi viene utilizzato per campionare il flusso di dati entranti DTP introducendo una tolleranza nella fase di campionamento, attraverso il circuito allungatore di periodo e di campionamento 7, in modo da tenere conto dell’incertezza con la quale il circuito rivelatore di fase e campionamento 1 rileva la fase F del flusso di dati entranti DTP. Il flusso di dati campionati DTPC e il flusso di dati campionati negato DTPN vengono poi forniti a una logica di elaborazione, qui non rappresentata, ma evidentemente propria di ogni sistema di comunicazione del tipo illustrato in fig.lb. A detto logica di elaborazione viene parimenti fornito il segnale di orologio selezionato CKSEL.

In figura 3b sono rappresentate delle forme realizzative di particolari del circuito di allineamento di fase DPA di fig. 3a. In essa osserviamo che il circuito rivelatore di fase e campionamento 1 è costituito da un primo gruppo di quatro circuiti flip-flop 1 1, che ricevono al loro ingresso di dato il flusso di dati entranti DTP e all’ingresso di orologio ciascuno uno fra i quattro segnali di orologio CK, CKQ, CKN, CKQN, in modo da effettuare la rivelazione di fase. Un secondo gruppo di quattro circuiti flipflop 12 temporizzati secondo il segnale di orologio di trasmissione CK, effettua il campionamento. La logica di selezione 2 fornisce in uscita otto segnali di abilitazione SAB, SCK_S, SCK R, SCKQ_S, SCKQJt, SCKN_S, SCKN_R, SCKQN S, SCKQN_R, che sono rispettivamente coppie di segnali di attivazione e disattivazione. Le regole di decisione attuate dalla logica di selezione 2 sono rappresentate in figura 4a e in figura 4b. Il circuito di campionamento e rifasatore 3 si compone di un primo gruppo di 8 flip-flop 31 che effettuano il campionamento secondo la temporizzazione del segnale di orologio di trasmissione CK e un secondo gruppo di 8 flip-flop 41 che effettuano il rifasamento secondo i rispettivi segnali di orologio CK, CKQ, CKN, CKQN. Attraverso i flip-flop 31 e i flip-flop 41 i segnali di abilitazione SAB giungono poi al blocco di latch 5, realizzato a mezzo dei quattro flip flop set reset 51, per i quali costituiscono dei segnali di attivazione e disattivazione delle loro uscite, quattro segnali SCK MX, SCKQ_MX, SCKN MX, SCKQN_MX, cioè i segnali di selezione SSEL per il circuito multiplatore 6. Osserviamo che, nei flip-flop 41, per uno stesso segnale di abilitazione, ad esempio SCK, per l’attivazione SCK_S viene impiegato lo stesso segnale di orologio CK, mentre per la disattivazione SCK R viene usato il segnale di orologio negato CKN, ciò equivalendo a usare per l’uno il fronte di salita e per l’altro il fronte di discesa. In figura 3b è inoltre mostrata l' implementazione tramite porte NAND del multiplatore 6, per selezionare dai quattro segnali di orologio CK, CKQ, CKN, CKQN al suo ingresso il segnale di orologio selezionato CKSEL.

In figura 3b è mostrata inoltre l'implementazione del circuito allungatore e di campionamento 7, costituito da due flip-flop set-reset 71, per il flusso di dati entranti DTP e il flusso di dati entranti negato DTN, le cui uscite vengono campionate mediante ulteriori flip-flop 72, che agiscono secondo il segnale di orologio selezionato CKSEL. II flusso di dati campionati DTPC e il flusso di dati campionati negato DTPN sono inoltre utilizzati per riportare il circuito allungatore e di campionamento 7 nelle condizioni iniziali attraverso i flip-flop set-reset 71.

In figura 4a sono rappresentate le regole di decisione attuate dalla logica di selezione 2. Nella prima colonna sono indicati i valori che i quattro segnali di orologio CK, CKQ, CKN, CKQN possono assumere, cioè sostanzialmente corrispondente all’informazione di fase del dato F a 4 bit, a, b, c, d. Corrispondentemente è indicato il segnale di orologio selezionato CKSEL. Nelle rimanenti colonne sono indicati i segnali di abilitazione SAB corrispondentemente prodotti. In figura 4b è rappresentato il diagramma di funzionamento della macchina a stati finiti contenuta nella logica di selezione 2 e corrispondente alle regole di decisione illustrate nella tabella di figura 4a. Sono rappresentati gli ingressi dovuti all’ informazione di fase del dato di fase F a 4 bit, a, b, c, d e le uscite in rappresentazione esadecimale, corrispondenti agli 8 valori binari dei segnali di abilitazione SAB. Ad esempio, con riferimento alla tabella di figura 4a, 0111/6A, corrisponde a un informazione di fase F che misura il segnale d’orologio CK in ingresso (0111) e in uscita il codice esadecimale 6A corrisponde alla stringa binaria 01101010, ovvero i valori logici da inviare come segnali di set e reset agli 8 flip-flop 31.

In figura 5 è rappresentato il circuito di generazione di segnali in quadratura QUAD, atto a generare il segnale di orologio in quadratura CKQ. Come già detto, per tale scopo possono essere impiegate efficacemente delle linee di ritardo, le quali però presentano l’inconveniente di un notevole ingombro, nonché di una cattiva integrazione con le tecnologie digitali, l’uso delle quali tecnologie è uno degli scopi del trovato secondo l' invenzione. Il circuito di generazione di segnali in quadratura QUAD è un circuito interamente realizzato tramite tecnologie digitali, specificamente in tecnologia CMOS, il quale, inoltre ovvia agli inconvenienti che impedivano l’impiego di circuiti digitali per generare ritardi, ovvero gli effetti delle dispersioni nei parametri tecnologici, dovute al processo di fabbricazione dei dispositivi utilizzati, nonché gli effetti delle variazioni dei parametri ambientali quali temperatura e alimentazione. Tali inconvenienti vengono sormontati principalmente per mezzo dell’impiego di un insieme di celle di ritardo introducenti tempi di ritardo di valore differente fra loro e molto minori del periodo del segnale di orologio di riferimento. Tramite un’oculata strategia di selezione di detti tempi di ritardo si ottiene quindi il segnale di orologio in quadratura.

Il circuito di generazione di segnali in quadratura QUAD è infatti suddiviso in due stadi: un primo stadio 100 e un secondo stadio 200. Il primo stadio 100 si compone di un primo blocco di ritardo di offset 101, che riceve in ingresso il segnale di orologio di trasmissione CK proveniente dall’orologio locale OL, e trasferisce a un primo blocco di ritardo 102 un primo segnale di orologio con offset CKOFF1. Il primo segnale di orologio con offset CKOFF1 è un segnale ritardato di una quantità così piccola rispetto al segnale d’orologio di trasmissione CK, che da detto primo segnale di orologio con offset CKOFF1 non è possibile derivare un segnale di orologio in quadratura rispetto al segnale d’orologio di trasmissione CK.

Il primo blocco di ritardo 102 è dotato di m uscite, alle quali vengono prodotti dei segnali di orologio CKM_1 ... CKM_M. I segnali di orologio CKM_1 ... CKM_M alle m uscite sono sfasati incrementalmente l’uno rispetto all’altro di un primo ritardo TA. Precisiamo ora che qui e nel seguito, parlando del primo ritardo TA e di un secondo ritardo TB introdotto più avanti, intenderemo riferirci ai valori nominali di detti ritardi, senza tenere in conto le variazioni dovute alla dispersione dei parametri tecnologici e agli effetti dell’ambiente.

Un primo circuito di multiplazione 103 riceve in ingresso gli m segnali di orologio CKM 1 ... CKM M.

Il segnale di orologio CKM M, che è dotato del maggiore sfasamento, pari a m volte TA, è condoto in ingresso a un primo circuito logico CL1 che consta di un secondo blocco di ritardo di offset 104, alla cui uscita si genera un secondo segnale di orologio con offset CKOFF2. L’offset introdotto dal secondo blocco di ritardo di offset 104 deve essere tale da produrre un secondo segnale di orologio con offset CKOFF2 il quale, rispeto al segnale di orologio di trasmissione CK sia ritardato fino ad avere il fronte di salita nell’intorno del fronte di discesa del segnale di orologio principale CK, senza però che il fronte di salita del secondo segnale di orologio con offset CKOFF2 preceda temporalmente il fronte di discesa del segnale di orologio principale CK.

Il secondo segnale di orologio con offset CKOFF2 così generato entra perciò in un secondo blocco di ritardo 106. Il secondo blocco di ritardo 106 agisce in maniera analoga al primo blocco di ritardo 102.

Detto secondo blocco di ritardo 106 è dotato perciò di m uscite, alle quali vengono prodotti dei segnali di orologio CKMS l ... CKMS2 M. I segnali di orologio CKMS l ... CKMS_M alle m uscite sono sfasati incrementalmente l’uno rispetto all’altro di due volte il primo ritardo TA. Un secondo circuito di multiplazione 107 riceve in ingresso gli m segnali di orologio CKMS l ... CKMS_M. Detti segnali di orologio CKMS_1 ... CKMS_M vanno inoltre in ingresso a un circuito campionatore 108, che riceve a un suo ulteriore ingresso il segnale di orologio principale CK. Il circuito campionatore 108 effettua un campionamento dei segnali di orologio CKMS l ... CKMS_M tramite il segnale di orologio principale CK. In uscita dal primo circuito campionatore 108 si avranno dunque dei campioni dei segnali di orologio SMP 1 ... SMP M, che sono degli “1” e “0” logici, ciò in conseguenza della posizione del fronte di discesa del segnale di orologio di trasmissione CK rispetto a detti segnali di orologio CKMS l ... CKMS M. Una prima logica di decisione 109 riceve dal primo circuito campionatore 108 i campioni SMP 1 ... SMP M e seleziona sul primo circuito di multiplazione 103 fra i segnali di orologio CKM_1 ... CKM_M un segnale di orologio in quadratura approssimato CKQP.

La regola di selezione impiegata dalla prima logica di decisione 109 è la seguente: se dei campioni SMP 1 ... SMP_M, dal primo a un determinato campione SMP J, con un indice j compreso fra 1 e m, assumono il valore di “1” logico, e i seguenti fino al campione SMP M assumono il valore di “0” logico, la prima logica di decisione 109, attraverso il primo circuito di multiplazione 103, seleziona corrispondentemente il segnale d’orologio CKM_J quale segnale di orologio in quadratura approssimato CKQP. La logica di decisione 109 inoltre controlla un secondo circuito multiplatore 107, il quale riceve in ingresso i segnali di orologio CKMS l ... CKMS M, per selezionare fra detti segnali di orologio CKMS_1 ... CKMS_M, che, ricordiamo sono spaziati fra loro di due volte il primo tempo di ritardo TA, un segnale di orologio in quadratura ritardato CKQD. Essendo la logica di decisione 109 le medesima che controlla il circuito di multiplazione 103, viene scelto quale segnale di orologio in quadratura ritardato CKQD il segnale di orologio CKMS J, che corrisponde al segnale di orologio di trasmissione CK ritardato di due volte j x TA. Il segnale di orologio in quadratura ritardato CKQD ha perciò il proprio fronte di salita nell’intorn o del fronte di discesa del segnale di orologio CK.

Dunque dal primo stadio 100 si hanno tre segnali di orologio in uscita, il segnale di orologio in quadratura approssimato CKQP, il segnale di orologio in quadratura ritardato CKQD e il segnale di orologio di trasmissione CK. Il segnale di orologio in quadratura approssimato CKQP è un segnale di orologio che approssima la quadratura rispetto al segnale di orologio di trasmissione CK al meglio che gli è consentito del primo ritardo TA, ovvero al massimo a meno del primo ritardo TA. Il segnale di orologio in quadratura ritardato CKQD è un segnale di orologio che si può definire in quadratura di fase rispetto al segnale di orologio di trasmissione CK, al meglio che gli è consentito dal doppio del primo ritardo TA, ovvero al massimo a meno di due volte il primo ritardo TA.

Il segnale di orologio in quadratura approssimato CKQP entra in ingresso al secondo stadio 200, è più precisamente, in un terzo blocco di ritardo 201.

Il terzo blocco di ritardo 201 è dotato anch’esso di m’ uscite, alle quali vengono prodotti dei segnali di orologio CKM’ 1 ... CKM’ M’. I segnali di orologio CKM’ l ... CKM’_M’ alle m uscite sono sfasati incrementalmente l’uno rispetto all’altro di un secondo ritardo TB. Un terzo circuito di multiplazione 202 riceve in ingresso gli m segnali di orologio CKM’_1 ... CKM’ M’ cosi generati per selezionare il segnale d’orologio in quadratura CKQ.

Il segnale di orologio in quadratura ritardato CKQD, invece, va in ingresso ad un quarto blocco di ritardo 203.

Detto quarto blocco di ritardo 203 è dotato anch’esso di m’ uscite, alle quali vengono prodotti dei segnali di orologio CKM’S_1 ... CKM’S_M’. I segnali di orologio CKM’S_1 ... CKM’S M’ alle m uscite sono sfasati incrementalmente l’uno rispetto all’altro di una quantità temporale pari a due volte il secondo ritardo TB, onde, analogamente a quanto illustrato per lo stadio 100, permettere a un secondo circuito campionatore 205, del tutto analogo nel funzionamento al primo circuito campionatore 108, di fornire a una seconda logica di decisione 206, l’informazione

per scegliere, sotto la forma di campioni dei segnali di orologio SMP’_1’ ...

SMP’ M’, agendo sul terzo circuito multiplatore 202, fra i segnali di orologio

CKM’ l ... CKM’_M’, il segnale di orologio in quadratura CKQ, che costituisce

l’uscita del circuito di generazione di segnali in quadratura QUAD.

E’ facile comprendere che il segnale di orologio in quadratura CKQD svolge per lo

stadio 200 il compito che veniva svolto dal segnale di orologio CK OFF2 per lo

stadio 100, ovvero fornire un riferimento temporale con il fronte di salita nell’intorno

del fronte di discesa del segnale d’orologio principale CK.

Il funzionamento del circuito di generazione di segnali in quadratura QUAD è 3 dunque chiaro:

- dal segnale di orologio di trasmissione CK vengono ricavati, nel primo stadio 100, attraverso il blocco di ritardo 102 m segnali di orologio CKM_1 ... CKM M, i quali

sono sfasati tra loro incrementalmente del primo tempo di ritardo TA. Ad esempio,

facendo l’ipotesi di un segnale di orologio principale con periodo T di 19,59 ns (frequenza di 51,84 MHz) il primo tempo di ritardo TA può venire scelto pari a 1 ns

e il numero m di uscite del primo blocco di ritardo 102 è pari a 9.

Quindi si avrà un segnale di orologio CKM_1 in ritardo di 2 ns rispetto al segnale di

orologio di trasmissione CK e un segnale di orologio CKM M in ritardo di 10 ns

rispetto al segnale di orologio principale CK. Ricordiamo che il segnale di orologio

in quadratura CKQ deve avere idealmente un periodo di ritardo di T/4, cioè circa

4,82 ns, sicché è un facile conto determinare che sia il segnale di orologio CKM_3 ad approssimare per difetto detto valore di ritardo, usando il primo tempo di ritardo TA

come passo. Detta determinazione viene appunto fatta attraverso il circuito logico

CL1.

- il circuito logico CL1, in primo luogo genera un segnale di orologio CK OFF2, che sia sostanzialmente ritardato di T/2 rispetto al segnale di orologio principale CK. Questo è necessario per il corretto funzionamento della prima logica di decisione 109, così come descritta.

In secondo luogo il circuito logico CL1 genera segnali di orologio CKMS_1 ... CKMS_M distanziati fra loro in fase del doppio del primo tempo di ritardo TA, affinché il campionamento del circuito campionatore 108 possa coprire tutto il periodo T e rilevare la posizione del fronte di discesa del segnale di orologio principale CK. In questo modo può venire pilotata la scelta del primo circuito di multiplazione 103. Sussidiariamente attraverso il circuito logico CL1 viene ottenuto il segnale di orologio in quadratura ritardato CKQD, che ha la funzione di servire da nuovo riferimento per il secondo stadio 200.

Il circuito logico CL1 assolve dunque alla funzione primaria di selezionare, con la precisione del primo tempo di ritardo TA, il segnale di orologio in quadratura approssimato CKQP, e alla funzione ausiliaria di fornire al secondo stadio 200 il corrispondente segnale di orologio in quadratura ritardato CKQD, sicché non dev’essere replicata la struttura per pilotare correttamente il secondo circuito campionatore 205. Il circuito logico CL1 così strutturato si rende necessario in quanto, a causa della dispersione dei parametri tecnologici nei circuiti digitali, il valore del primo tempo di ritardo TA introdotto dalle diverse celle di ritardo contenute nel primo blocco di ritardo 102 è di diversa entità e può condurre anche a scarti percentuali del 100% fra il primo tempo di ritardo TA aggiunto ad esempio al segnale CKM_1 e il primo tempo di ritardo TA aggiunto al segnale CKM 2. Il circuito CL1 sostanzialmente utilizza il segnale di orologio CKM_M come riferimento per generare i segnali di orologio CKMS_1 ... CKMS M da campionare con il segnale d’orologio noto CK, onde compensare gli effetti della dispersione dei parametri tecnologici sul primo tempo di ritardo TA e pilotare correttamente il primo circuito di multiplazione 103.

- il secondo stadio 200 opera analogamente al primo stadio 100. Essendo il secondo tempo di ritardo TB di molto inferiore al primo tempo di ritardo TA, ad esempio vale 0,2 ns, la rilevazione della posizione del fronte di discesa del segnale di orologio di trasmissione CK è più fine, risultando in un segnale di orologio in quadratura CKQ approssimato con la precisione del secondo tempo di ritardo TB, cioè 0,2 ns. Essendo il secondo tempo di ritardo TB molto inferiore al primo tempo di ritardo TA, il circuito logico CL2 non prende come riferimento in questo caso il segnale CK_M', in quanto l’eventuale errore dovuto alla dispersione dei parametri tecnologici è qui meno avvertibile. E’ sufficiente l’impiego del segnale di orologio in quadratura ritardato CKQD come riferimento.

Uno dei principali vantaggi del circuito di generazione di segnali in quadratura QUAD descritto è che è in grado di seguire le variazioni del periodo e gli scarti di fase del segnale di orologio principale CK, ovvero gli scarti dal ‘duty cycle’ ideale del 50%. Inoltre permette di compensare gli effetti delle dispersioni nei parametri tecnologici, dovute al processo di fabbricazione dei dispositivi utilizzati e delle variazioni dei parametri ambientali quali temperatura e alimentazione. Detto inconveniente era il principale limite che faceva preferire l’uso di linee di ritardo convenzionali a celle di ritardo basate su circuiti digitali. Inoltre è il circuito sopra descritto è interamente realizzabile in tecnologia CMOS, sicché è pienamente compatibile con il circuito di allineamento di fase DPA precedentemente descritto. E’ chiaro che nel caso del circuito QUAD i segnali di orologio CKN e CKQN non raffigurati vengono poi ottenuti invertendo i segnali di orologio CK e CKQ, con le usuali tecniche di inversione dei segnali logici.

In figura 6 è rappresentato un circuito di generazione di segnali in quadratura QUAD1, variante del circuito di generazione di segnali in quadratura QUAD. Esso è costituito da quattro stadi 301, 302, 303, 304 di struttura identica, costituiti cioè da un blocco di ritardo 305 con n uscite connesse agli n ingressi di un circuito multiplatore 306. L’uscita del circuito multiplatore 306 è connessa a un blocco di ritardo 307 a m uscite, che sono connesse agli m ingressi di un circuito multiplatore 308. Il blocco di ritardo 305 conferisce il primo tempo di ritardo TA, mentre il blocco di ritardo 307 conferisce il secondo tempo di ritardo TB, in maniera analoga a quanto già descritto con riferimento alla figura 5.

Gli stadi 301, 302, 303 e 304 sono posti in cascata, cioè ciascuno stadio riceve in ingresso, cioè all’ingresso del blocco di ritardo 305 il segnale di uscita, cioè l’uscita del circuito multiplatore 308 dello stadio precedente. Fa eccezione il primo stadio 301 che riceve in ingresso il segnale di orologio principale CK.

Il circuito multiplatore 306 è comandato da un contatore CNT1 generato da un blocco di selezione 309. Detto blocco di selezione 309 genera inoltre un contatore CNT2 che comanda il circuito multiplatore 308.

Il blocco di selezione 309 ha come ingresso l’uscita di un comparatore CMP che effettua il campionamento del segnale di orologio di trasmissione CK con un secondo segnale di orologio di riferimento CKR prodotto all’uscita del quarto stadio 304.

Il blocco di selezione 309 ha inoltre un ingresso SEL, atto ad azzerare i contatori CNT1 e CNT2.

Il blocco di selezione 309 opera come segue:

1) alla ricezione del comando di azzeramento sull’ingresso SEL, azzera il contatore CNT1, atto a contare da 0 a n-1, e il contatore CNT2, atto a contare da 0 a m

- i contatori CNT1 e CNT2 azzerati determinano le seguenti uscite degli stadi 301, 302, 303, 304:

CKQ=CK ritardato di 1 x Ta

CKN=CKQ ritardato di 1 x Ta

CKQN=CKN ritardato di 1 x Ta

CKR=CKQN ritardato di 1 x Ta

2) il blocco di selezione 309 attende per qualche periodo del segnale di orologio principale CK, per permettere al circuito QUAD1 di assestarsi e aggiornare il valore in uscita dal comparatore CMP;

3) se il valore in uscita dal comparatore CMP aggiornato vale 1, viene mantenuto il valore dei contatori CNT1. Infatti ciò si determina se il segnale d’orologio di riferimento CKR è sfasato di un intero periodo rispetto al segnale d’orologio principale CK. Diversamente il contatore CNT2 viene incrementato di 1, mantenendo a zero il contatore CNT1. Si determinano le seguenti uscite degli stadi 301, 302, 303, 304:

CKQ=CK ritardato di 1 x TA 1 x TB

CKN=CKQ ritardato di 1 x TA 1 x TB

CKQN=CKN ritardato di 1 x TA 1x TB.

CKR=CKQN ritardato di 1 x TA 1x TB.

4) Si ripetono i passi 2) e 3) per un numero k di volte, ottenendo le seguenti uscite degli stadi 301, 302, 303, 304:

CKQ=CK ritardato di 1 x TA k x TB

CKN=CKQ ritardato di 1 x TA k x TB

CKQN=CKN ritardato di 1 x TA k x TB

CKR=CKQN ritardato di 1 x TA lx TB.

fino a che si ottiene la commutazione del comparatore CMP per un numero k minore o uguale a m. Se per k = m non si è ottenuta la commutazione del comparatore CMP, il contatore CNT1 viene incrementato di 1 e il contatore CNT2 viene azzerato, ottenendo le seguenti uscite degli stadi 301 , 302, 303, 304:

CKQ=CK ritardato di 2 x TA

CKN=CKQ ritardato di 2 x TA

CKQN=CKN ritardato di 2 x TA .

CKR=CKQN ritardato di 2 x TA

5) Si ripetono i passi 2) 3) e 4) per un numero h di volte ottenendo le seguenti uscite degli stadi 301, 302, 303, 304:

CKQ^CK ritardato di h x TA k x TB

CKN=CKQ ritardato di h x TA k x TB

CKQN=CKN ritardato di h x TA k x TB.

CKR=CKQN ritardato di h x TA k x TB.

finche non si trovano un numero h, minore o uguale a n-1 e un numero k, minore o uguale a m, tale che l’uscita del comparatore CMP commuti a “1” logico, cioè i segnali CK e CKR siano in fase.

Il massimo ritardo che si può avere è dunque alle uscite degli stadi 301, 302, 303, 304:

CKQ=CK ritardato di n-1 x TA m x TB

CKN=CKQ ritardato di n-1 x TA m x TB

CKQN=CKN ritardato di n-1 xTA m x TB.

CKR=CKQN ritardato di n-1 x TA m x TB.

Nel caso del circuito QUAD1 è necessario che il primo tempo di ritardo TA e il numero n minimo siano scelti in modo da poter rispettare, al variare delle condizioni tecnologiche e ambientali, la relazione

n x TA > T/4

e che il secondo tempo di ritardo TB e il numero minimo m siano scelti in modo da poter rispettare, al variare delle condizioni tecnologiche e ambientali, la relazione m x TB > TA

Il circuito QUAD1 ottimizza la posizione dei quattro segnali di orologio CK, CKQ, CKN, CKQN, in modo che la distanza tra un fronte di salita e il successivo sia nominalmente di un quarto di periodo.

Dalla descrizione effettuata risultano pertanto chiare le caratteristiche della presente invenzione, così come chiari risultano i suoi vantaggi.

Il sistema e/o procedimento per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale, in sistemi di trasmissione digitale sincroni secondo Tinvenzione permette di campionare correttamente i dati trasmessi da un terminale remoto in cui la frequenza di orologio è sincrona con Toscillatore disponibile localmente e di adattarsi nel tempo agli effetti dovuti al ‘jitter’ sia di alta sia di bassa frequenza, o ad altri disturbi, in quanto è atto a selezionare una delle diverse fasi rese disponibili al terminale locale, specificamente cioè uno dei quattro segnali di orologio in quadratura di fase fra loro.

Ciò viene vantaggiosamente ottenuto per mezzo di circuiti interamente digitali, con la conseguente semplicità di integrazione e economia di costi.

Un ulteriore vantaggio del sistema e/o procedimento per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale, in sistemi di trasmissione digitale sincroni secondo l’invenzione è di non richiedere l’introduzione di ritardi sui segnali di elevata precisione, ma bensì di basare il corretto funzionamento sulla commutazione fra segnali di orologio adiacenti comandata dai fronti dei segnali di orologio stessi interessati alla commutazione. E' chiaro che numerose varianti sono possibili per l'uomo del ramo al sistema e/o procedimento per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale, in sistemi di trasmissione digitale sincroni descritto come esempio, senza per questo uscire dai principi di novità insiti nell'idea inventiva, così come è chiaro che nella sua pratica attuazione le forme dei dettagli illustrati potranno essere diverse, e gli stessi potranno essere sostituiti con degli elementi tecnicamente equivalenti.

E’ ad esempio chiaro che rientra nell’ambito di protezione dell’invenzione l’uso e la generazione di segnali d’orologio sfasati non di un quarto di periodo, ma di quantità di fase differenti, quali, ad esempio, ottavi di periodo, al fine di avere una aumentata risoluzione della rilevazione di fase.

Claims

RIVENDICAZIONI 1. Sistema per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale e proveniente da un terminale remoto, in sistemi di trasmissione digitale sincroni, a detto terminale locale essendo associato un segnale d’orologio locale utilizzato anche per sincronizzare il terminale remoto caratterizzato dal fatto che detto sistema per il riconoscimento e inseguimento della fase di campionamento (DPA) comprende mezzi (QUAD;QUAD1) atti a derivare una pluralità di segnali di orologio, aventi determinate differenze di fase fra loro (CK, CKQ, CKN, CKQN), da detto segnale di orologio locale (CK), mezzi (1,2, 3, 5, 6) atti a selezionare, tra la pluralità di segnali di orologio aventi determinate differenze di fase fra loro (CK, CKQ,CKN, CKQN), un segnale di orologio di campionamento (CKSEL) del segnale ricevuto (DTP) presentante una fase sostanzialmente coincidente con la fase del segnale ricevuto (DTP).
2. Sistema per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale e proveniente da un terminale remoto, in sistemi di trasmissione digitale sincroni, secondo la rivendicazione 1 caratterizzato dal fatto che detti mezzi (QUAD;QUAD1) atti a derivare una pluralità di segnali di orologio, aventi determinate differenze di fase fra loro (CK, CKQ, CKN, CKQN), da detto segnale di orologio locale (CK) producono differenti segnali di orologio sfasati tra di loro, in particolare sfasati in quadratura l’uno rispetto all’altro.
3. Sistema per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale e proveniente da un terminale remoto, in sistemi di trasmissione digitale sincroni, secondo la rivendicazione 2, caratterizzato dal fatto che detti mezzi (1,2, 3, 5, 6) atti a selezionare da detti segnali di orologio sfasati l’uno rispetto all’altro (CK, CKQ, CKN, CKQN) un segnale di orologio di campionamento (CKSEL) del segnale ricevuto (DTP) comprendono, mezzi di rilevazione di fase (1) del segnale ricevuto (DTP) rispetto ai segnali di orologio sfasati Tuno rispetto all’altro (CK, CKQ,CKN, CKQN), mezzi logici (2,3) per generare segnali di selezione (SSEL) in base alla rilevazione dei mezzi di rilevazione di fase (1), detti segnali di selezione (SSEL) essendo memorizzabili in circuiti di memoria temporanea (5), un circuito multiplatore (6) atto a selezionare in funzione dei segnali di selezione (SSEL) il segnale di orologio di campionamento (CKSEL).
4. Sistema per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale e proveniente da un terminale remoto, in sistemi di trasmissione digitale sincroni, secondo la rivendicazione 3, caratterizzato dal fatto che caratterizzato dal fatto che i mezzi di rilevazione di fase (1) forniscono ai mezzi logici (2,3) un’informazione binaria (a,b,c,d) del valore della fase del segnale ricevuto (DTP).
5. Sistema per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale e proveniente da un terminale remoto, in sistemi di trasmissione digitale sincroni, secondo la rivendicazione 4, caratterizzato dal fatto che i mezzi logici (2,3) si compongono di una logica di selezione (2) che fornisce dei segnali di selezione (SAB) ad un circuito rifasatore (3), i cui segnali di uscita pilotano un blocco di circuiti di memoria temporanea (5) che forniscono i segnali di selezione (SSEL).
6. Sistema per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale e proveniente da un terminale remoto, in sistemi di trasmissione digitale sincroni, secondo la rivendicazione 4, caratterizzato dal fatto che il circuito rifasatore (3) ha in uscita una pluralità di flip-flop (41), in particolare otto, che ricevono all’ingresso d’orologio i segnali di orologio sfasati l’uno rispeto all’altro (CK, CKQ,CKN, CKQN) e forniscono dei segnali di attivazione o disattivazione, il blocco di circuiti di memoria temporanea (5) essendo costituito da una pluralità di flip-flop (51), in particolare quattro flip-flop del tipo setreset, che ricevono all’ingresso di set un segnale di attivazione e all’ingresso di reset un segnale di disativazione, e che il flip-flop (41) che fornisce il segnale di ativazione per uno fra la pluralità di segnali di orologio sfasati l’uno rispetto all’ altro (CK, CKQ,CKN, CKQN) riceve all’ingresso di orologio il corrispondente fra i segnali di orologio sfasati l’uno rispeto all’altro (CK, CKQ,CKN, CKQN), mentre il flip-flop (41) che fornisce il segnale di disattivazione riceve all’ingresso di orologio il corrispondente negato fra i segnali di orologio sfasati l’uno rispetto all’altro (CK, CKQ,CKN, CKQN).
7. Sistema per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale e proveniente da un terminale remoto, in sistemi di trasmissione digitale sincroni, secondo la rivendicazione 5, caratterizzato dal fatto che è previsto aggiuntivamente un circuito allungatore (7) che riceve in ingresso il segnale ricevuto (DTP) e al suo ingresso di orologio il segnale di orologio di campionamento (CKSEL), fornendo in uscita un segnale allungato in periodo (DTPC).
8. Circuito per la generazione di segnali d’orologio ritardati rispetto a un segnale di orologio di riferimento, caratterizzato dal fatto che comprende primi mezzi circuitali (100; 305) atti a introdurre un primo ritardo (TA) o suoi multipli su un segnale di orologio, secondi mezzi circuitali (200;307) ati a introdurre un secondo ritardo (TB) o suoi multipli, detto primo ritardo (TA) essendo sostanzialmente superiore al secondo ritardo (TB), mezzi di combinazione e selezione (CL1, 103, CL2, 202; 306, 308, 309, CMP) atti a controllare deti primi mezzi circuitali (100; 305) e secondi mezzi circuitali (200;307) al fine di ritardare detto segnale di orologio di riferimento (CK) di ritardi prefissati ottenuti tramite una combinazione del primo tempo di ritardo (TA) e del secondo tempo di ritardo (TB).
9. Circuito per la generazione di segnali d’orologio ritardati rispetto a un segnale di orologio di riferimento secondo la rivendicazione 8 caratterizzato dal fatto che i primi mezzi circuitali (100) comprendono un primo mezzo ritardatore (101) avente in ingresso il segnale d’orologio di riferimento (CK), un secondo mezzo ritardatore (102) atto a produrre in uscita m segnali (CKM_1...CKM_M) ritardati incrementalmente l’uno rispetto all’altro del primo ritardo (TA), un mezzo multiplatore (103) atto a selezionare uno fra gli m segnali (CKM_1...CKM_M) dietro ricevimento di un’opportuna istruzione dai primi mezzi logici (CL1) e che i secondi mezzi circuitali (200), comprendendo un secondo mezzo ritardatore (201) atto a produrre in uscita m’ segnali (CKM’_1...CKM’_M) ritardati incrementalmente l’uno rispetto all’altro del secondo ritardo (TB), un mezzo multiplatore (202) atto a selezionare uno fra gli m’ segnali (CKM’_1...CKM’_M) dietro ricevimento di un’opportuna istruzione dai secondi mezzi logici (CL2).
10. Circuito per la generazione di segnali d’orologio ritardati rispetto a un segnale di orologio di riferimento secondo la rivendicazione 8, caratterizzato dal fatto che i primi mezzi circuitali (305) consistono di un mezzo ritardatore atto a produrre in uscita n segnali ritardati incrementalmente l’uno rispetto all’altro del primo ritardo (TA), i primi circuiti logici (306, 309, CMP) comprendono un multiplatore (306) controllato da un primo segnale di conteggio (CNT1) prodotto da un circuito contatore (309), controllato a sua volta da un circuito comparatore (CMP), i secondi mezzi circuitali (307) consistono di un mezzo ritardatore atto a produrre in uscita m segnali ritardati incrementalmente l’uno rispetto all’altro, i secondi circuiti logici (308, 309, CMP) comprendono un multiplatore (308) controllato dal circuito contatore (309), controllato a sua volta dal circuito comparatore (CMP).
11. Circuito per la generazione di segnali d’orologio ritardati rispetto a un segnale di orologio di riferimento secondo la rivendicazione 8, caratterizzato dal fatto che i primi mezzi circuitali (305), i secondi mezzi circuitali (307), i multiplatori (306, 308) sono replicati k volte in k stadi (301, 302, 303, 304), in particolare quattro, detti k stadi essendo connessi in cascata, sicché in particolare il primo stadio (301) riceve in ingresso il segnale d’orologio di riferimento (CK) e fornisce in uscita un primo segnale di orologio ritardato (CKQ), il secondo stadio (302) riceve in ingresso il primo segnale di orologio ritardato (CKQ) e fornisce in uscita un secondo segnale di orologio ritardato (CKN), il terzo stadio (303) riceve in ingresso il secondo segnale di orologio ritardato (CKN) e fornisce in uscita un terzo segnale di orologio ritardato (CKQN), il quarto stadio (304) riceve in ingresso il terzo segnale di orologio (CKQN) e fornisce in uscita un quarto segnale di orologio (CKR).
12. Circuito per la generazione di segnali d’orologio ritardati rispetto a un segnale di orologio di riferimento secondo la rivendicazione 11, caratterizzato dal fatto che il segnale d’orologio di riferimento (CK) e il k-esimo segnale d’orologio (CKR) sono condotti al circuito comparatore (CMP).
13. Circuito per la generazione di segnali d’orologio ritardati rispetto a un segnale di orologio di riferimento secondo la rivendicazione 9, caratterizzato dal fatto che i primi mezzi logici (CL1) ricevono in ingresso il segnale più ritardato (CKM_M) fra gli m segnali (CKM_1...CKM_M) al fine di ottenere una stima dei ritardi (TA) introdotti dal secondo mezzo ritardatore (102).
14. Procedimento per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale e proveniente da un terminale remoto, in sistemi di trasmissione digitale sincroni, a detto terminale locale essendo associato un segnale d’orologio locale utilizzato anche per sincronizzare il terminale remoto, caratterizzato dal fatto di a) ricavare dal segnale d’orologio locale (CK) una pluralità di segnali d’orologio (CK,CKQ,CKN,CKQN) isofrequenziali e con differenze di fase determinate b) misurare la fase del segnale ricevuto (DTP) rispetto a detta pluralità di segnali d’orologio (CK,CKQ,CKN,CKQN); c) identificare fra detta pluralità di segnali d’orologio (CK,CKQ,CKN,CKQN) un segnale d’orologio selezionato (CKSEL) in base alla misura di fase (F) del segnale ricevuto (DTP), in modo che sia sostanzialmente coincidente con la fase del segnale ricevuto (DTP); d) utilizzare il segnale d’orologio selezionato (CKSEL) quale segnale di campionamento del segnale ricevuto (DTP).
15. Procedimento per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto secondo la rivendicazione 14, caratterizzato dal fatto di impiegare la misura di fase (F) come segnale d’ingresso a un circuito logico (2) che fornisce corrispondentemente dei segnali di attivazione e disattivazione (CK_S, CK_R) per la selezione del segnale di orologio selezionato (CKSEL).
16. Procedimento per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto secondo la rivendicazione 15, caratterizzato dal fatto di temporizzare i segnali di attivazione e disattivazione relativi a uno fra detta pluralità di segnali d’orologio (CK,CKQ,CKN,CKQN) tramite il segnale d’orologio stesso al fine di evitare l’insorgenza di falsi fronti nel segnale di campionamento.
17. Procedimento per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto secondo la rivendicazione 16, caratterizzato dal fatto di controllare la temporizzazione del segnale ricevuto (DTP) prolungandone il periodo fino al verificarsi di un nuovo fronte del segnale di orologio selezionato (CKSEL)
18. Procedimento per la generazione di uno o più segnali d’orologio ritardati di intervalli di tempo determinati rispetto a un segnale di orologio di riferimento tramite l’uso di circuiti digitali caratterizzato dal fatto di prevedere i seguenti passi: a) ritardare il segnale d’orologio di riferimento (CK) per mezzo di una prima pluralità di celle di ritardo (102, 305) che introducono sostanzialmente un medesimo primo tempo di ritardo (TA), generando una prima pluralità di segnali d’orologio ritardati (CK_1 .. ,CK_M) b) selezionare un segnale di orologio approssimato (CKQP) fra la pluralità di segnali d’orologio ritardati (CK_1 ...CK_M); c) ritardare il segnale di orologio approssimato (CKQP) per mezzo di una seconda pluralità di celle di ritardo (201, 307) che introducono sostanzialmente un medesimo secondo tempo di ritardo (TB), sostanzialmente inferiore al primo ritardo (TA), generando una seconda pluralità di segnali d’orologio ritardati (CKJ’...CKJV1’) d) selezionare un segnale di orologio selezionato (CKQ) dalla seconda pluralità di segnali d’orologio ritardati (CK _1’...CK_M’), in base alla combinazione di ritardi (TA, TB) introdotta ai passi a) e c) su detto segnale di orologio selezionato (CKQ).
19. Procedimento per la generazione di uno o più segnali d’orologio ritardati di intervalli di tempo determinati rispetto a un segnale di orologio di riferimento tramite circuiti digitali secondo la rivendicazione 18, caratterizzato dal fatto di selezionare il segnale d’orologio approssimato (CKQP) in anticipo temporale rispetto al segnale d’orologio ritardato (CKQ) da ottenere.
20. Procedimento per la generazione di uno o più segnali d’orologio ritardati di intervalli di tempo determinati rispetto a un segnale di orologio di riferimento tramite circuiti digitali secondo la rivendicazione 19, caratterizzato dal fatto di prelevare il segnale d’orologio più ritardato (CKM M) fra quelli componenti la prima pluralità di segnali ritardati (CKM 1...CKM_M) e impiegarlo come segnale di riferimento per generare una terza pluralità di segnali d’orologio (CKMS_1 ...CKMS M), distanziati di due volte il primo tempo di ritardo (TA), con i quali individuare il fronte di discesa del segnale d’orologio di riferimento (CK) attraverso un procedimento di campionamento pilotato da detto segnale d’orologio di riferimento (CK).
21. Procedimento per la generazione di uno o più segnali d’orologio ritardati di intervalli di tempo determinati rispetto a un segnale di orologio di riferimento tramite circuiti digitali secondo la rivendicazione 20, caratterizzato dal fatto che il risultato di detto procedimento di campionamento pilota la selezione, attraverso un circuito logico (109), del segnale di orologio approssimato (CKQP), e che detto segnale di orologio approssimato (CKQP) è selezionato in anticipo temporale rispetto al segnale da approssimare (CKQ).
22. Procedimento per la generazione di uno o più segnali d’orologio ritardati di intervalli di tempo determinati rispetto a un segnale di orologio di riferimento tramite circuiti digitali secondo la rivendicazione 21, caratterizzato dal fatto che il circuito logico (109) seleziona un secondo segnale di orologio approssimato (CKQD), sostanzialmente in ritardo temporale rispetto al segnale da approssimare (CKQ), e in anticipo temporale rispetto al segnale d’orologio di riferimento (CK), e che detto secondo segnale di orologio approssimato (CKQD) è usato come riferimento per la selezione dalla seconda pluralità di segnali d’orologio ritardati (CKM_1 ’ . CKM_M’).
23. Procedimento per la generazione di uno o più segnali d’orologio ritardati di intervalli di tempo determinati rispetto a un segnale di orologio di riferimento tramite circuiti digitali secondo la rivendicazione 18, caratterizzato dal fatto di replicare i passi a) b) c) d) k volte in k stadi (301, 302, 303, 304), in particolare quattro, detti k stadi essendo connessi in cascata, e che un’operazione di comparazione è effettuata fra il segnale finale al termine della cascata e il segnale di orologio di riferimento, al fine di controllare i passi b) e d).
24. Sistema e/o procedimento per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale e proveniente da un terminale remoto, in sistemi di trasmissione digitale sincroni, a detto terminale locale essendo associato un segnale d’orologio locale utilizzato anche per sincronizzare il terminale remoto e/o circuito per la generazione di segnali d’orologio ritardati rispetto a un segnale di orologio di riferimento e/o procedimento per la generazione di uno o più segnali d’orologio ritardati di intervalli di tempo determinati rispetto a un segnale di orologio di riferimento tramite circuiti digitali secondo gli insegnamenti della presente descrizione e dei disegni annessi.