ITTO980007A1

ITTO980007A1 - SYSTEM AND / OR PROCEDURE FOR THE RECOGNITION AND TRACKING OF THE SAMPLING PHASE IN SYNCHRONOUS DIGITAL TRANSMISSION SYSTEMS.

Info

Publication number: ITTO980007A1
Authority: IT
Inventors: Stefano Carbone; Angelo Canavese
Original assignee: Alsthom Cge Alcatel
Priority date: 1998-01-07
Filing date: 1998-01-07
Publication date: 1999-07-07
Also published as: EP0929168A2; EP0929168B1; DE69837079D1; EP0929168A3

Description

DESCRIZIONE DESCRIPTION

La presente invenzione si riferisce ad un sistema e/o procedimento per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale, in sistemi di trasmissione digitale sincroni. The present invention refers to a system and / or method for recognizing and tracking the sampling phase of a signal received in a local terminal, in synchronous digital transmission systems.

Nella realizzazione di sistemi di comunicazione digitale ci si trova spesso nella condizione in cui un oscillatore locale genera la frequenza con cui vengono inviati i dati ad un terminale ricevente remoto, il quale, estraendo l’informazione di orologio dai dati stessi, mediante ad esempio un circuito ad aggancio di fase PLL (Phase Locked Loop), utilizza tale frequenza, sia per leggere i dati ricevuti, sia per temporizzare le proprie operazioni. In the realization of digital communication systems, we often find ourselves in the condition in which a local oscillator generates the frequency with which the data are sent to a remote receiving terminal, which, by extracting the clock information from the data itself, by means of a Phase Locked Loop (PLL), uses this frequency both to read received data and to time its operations.

In figura la è rappresentato ad esemplificazione di quanto detto sopra uno schema di principio di un sistema di comunicazione, nel quale vi è un terminale locale principale TL, dotato di un orologio locale OL. Detto orologio locale OL fornisce la temporizzazione, ovvero un segnale d’orologio di trasmissione CK, a un circuito trasmettitore TXL contenuto nel terminale locale principale TL. Quest’ultimo comunica con un terminale remoto TR, che presenta in ingresso un circuito ad aggancio di fase PLL, il quale è atto a sincronizzarsi con la frequenza d’orologio del segnale proveniente dal trasmettitore TXL secondo l’orologio locale OL. Detto circuito ad aggancio di fase PLL fornisce poi ad un ricevitore RXR e ad un trasmettitore TXR, entrambi compresi nel terminale remoto TR, il segnale d’orologio agganciato alla frequenza dell’orologio locale OL. Il ricevitore RXR è in grado pertanto di decodificare il segnale trasmesso secondo la frequenza dell’orologio locale OL. A sua volta il trasmettitore TXR è in grado di comunicare, con la stessa frequenza di orologio, con un ricevitore RXL posto sul terminale locale principale TL. Il ricevitore RXL è munito a sua volta di un ulteriore circuito ad aggancio di fase PLL ato a sincronizzarlo con il segnale in arrivo dal trasmetitore TXR. In versioni più semplici il ricevitore RXL riceve il segnale diretamente dall’orologio locale OL e tramite esso si sincronizza sul segnale proveniente dal trasmetitore TXR. Figure la illustrates, as an example of what has been said above, a basic diagram of a communication system, in which there is a main local terminal TL, equipped with a local clock OL. Said local clock OL provides timing, or a transmission clock signal CK, to a transmitter circuit TXL contained in the main local terminal TL. The latter communicates with a remote terminal TR, which has a PLL phase-locked circuit at its input, which is able to synchronize with the clock frequency of the signal coming from the TXL transmitter according to the local OL clock. Said PLL phase-locked circuit then provides to an RXR receiver and a TXR transmitter, both included in the remote terminal TR, the clock signal locked to the frequency of the local clock OL. The RXR receiver is therefore able to decode the transmitted signal according to the frequency of the local clock OL. In turn, the TXR transmitter is able to communicate, with the same clock frequency, with an RXL receiver placed on the main local terminal TL. The receiver RXL is in turn equipped with a further phase-locked circuit PLL designed to synchronize it with the signal arriving from the transmitter TXR. In simpler versions, the RXL receiver receives the signal directly from the local clock OL and through it synchronizes on the signal coming from the TXR transmitter.

In un sistema di comunicazione come quello descritto in Fig. 1a, l’informazione di orologio non è perciò trasmessa in maniera esplicita, cioè come dato di informazione codificato, ma sostanzialmente ricavata da dati trasmessi attraverso un circuito PLL. Il ricevitore contenuto nel terminale locale dovrebbe essere anch’esso in grado di effettuare il correto campionamento dei dati trasmessi dal terminale remoto. Dal momento che la frequenza di orologio del terminale locale e del terminale remoto è la medesima, come visto precedentemente; permane solo il problema di riconoscere la fase del segnale ritrasmesso dal terminale remoto e eventualmente di poterne seguire le variazioni. In a communication system such as that described in Fig. 1a, the clock information is therefore not transmitted explicitly, ie as coded information data, but substantially obtained from data transmitted through a PLL circuit. The receiver contained in the local terminal should also be able to correctly sample the data transmitted by the remote terminal. Since the clock frequency of the local terminal and the remote terminal is the same, as seen previously; there remains only the problem of recognizing the phase of the signal retransmitted by the remote terminal and possibly of being able to follow the variations.

Una soluzione possibile è quella di dotare pure il ricevitore del terminale locale di un ulteriore circuito PLL, in modo da otenere un aggancio automatico alla frequenza d’orologio del segnale riinviatogli dal terminale remoto. A possible solution is to also equip the receiver of the local terminal with an additional PLL circuit, in order to obtain an automatic lock to the clock frequency of the signal sent back to it by the remote terminal.

Detta soluzione presenta però degli inconvenienti dovuti alla complessità realizzativa. Inoltre non è facilmente integrabile nei circuiti digitali. However, said solution has some drawbacks due to the manufacturing complexity. It is also not easily integrated into digital circuits.

Inoltre l’uso di circuiti PLL notoriamente introduce un ‘jitter’, cioè una distorsione in frequenza, che si riflette in variazioni di fase. Furthermore, the use of PLL circuits notoriously introduces a 'jitter', that is a distortion in frequency, which is reflected in phase variations.

Infine, bisogna tener presente che un ‘jitter’ a bassa frequenza, deto anche ‘wander’ è pure prodotto nel segnale di orologio da parte delle piccole variazioni del punto di funzionamento dei vari circuiti, dovute a variazioni di temperatura, valore dell’alimentazione e invecchiamento. Finally, it must be borne in mind that a low frequency 'jitter', also known as 'wander' is also produced in the clock signal by small variations in the operating point of the various circuits, due to variations in temperature, power supply value and aging.

La presente invenzione si propone di risolvere gli inconvenienti sopra citati e di indicare un sistema e/o procedimento per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale, in sistemi di trasmissione digitale sincroni che sia di realizzazione migliorata, e più efficiente rispetto alle soluzioni note. The present invention aims to solve the aforementioned drawbacks and to indicate a system and / or method for the recognition and tracking of the sampling phase of a signal received in a local terminal, in synchronous digital transmission systems which are of improved implementation, and more efficient than known solutions.

In tale ambito, scopo principale della presente invenzione è quello di indicare un sistema e/o procedimento per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale, in sistemi di trasmissione digitale sincroni, che permetta di seguire nel tempo le variazioni della fase dovute a ‘jitter’ di bassa e alta frequenza e a disturbi in genere. In this context, the main purpose of the present invention is to indicate a system and / or procedure for the recognition and tracking of the sampling phase of a signal received in a local terminal, in synchronous digital transmission systems, which allows to follow in time phase variations due to low and high frequency 'jitter' and noise in general.

Un ulteriore scopo della presente invenzione è di indicare un sistema e/o procedimento per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale, in sistemi di trasmissione digitale sincroni, che sia di semplice implementazione e integrabile facilmente nei circuiti digitali. A further object of the present invention is to indicate a system and / or method for the recognition and tracking of the sampling phase of a signal received in a local terminal, in synchronous digital transmission systems, which is simple to implement and can be easily integrated into circuits. digital.

Per raggiungere tali scopi, formano oggetto della presente invenzione un sistema e/o procedimento per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale, in sistemi di trasmissione digitale sincroni incorporante le caratteristiche delle rivendicazioni allegate, che formano parte integrante della presente descrizione. In order to achieve these purposes, the subject of the present invention is a system and / or method for the recognition and tracking of the sampling phase of a signal received in a local terminal, in synchronous digital transmission systems incorporating the characteristics of the attached claims, which form part integral to this description.

Ulteriori scopi, caratteristiche e vantaggi della presente invenzione risulteranno chiari dalla descrizione particolareggiata che segue e dai disegni annessi, fomiti a puro titolo di esempio esplicativo e non limitativo, in cui: Further objects, characteristics and advantages of the present invention will become clear from the following detailed description and from the annexed drawings, provided purely by way of non-limiting example, in which:

- in figura la è riportato uno schema di principio di un sistema di comunicazione secondo l’arte nota; - figure la shows a basic diagram of a communication system according to the known art;

- in figura lb è riportato uno schema di principio di un sistema di comunicazione contenente il sistema per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale e proveniente da un terminale remoto, in sistemi di trasmissione digitale sincroni secondo l’invenzione; - Figure 1b shows a basic diagram of a communication system containing the system for the recognition and tracking of the sampling phase of a signal received in a local terminal and coming from a remote terminal, in synchronous digital transmission systems according to the 'invention;

- in figura 2 è riportato un diagramma temporale dei segnali di orologio del sistema per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale e proveniente da un terminale remoto, in sistemi di trasmissione digitale sincroni secondo P invenzione; Figure 2 shows a time diagram of the clock signals of the system for recognizing and tracking the sampling phase of a signal received in a local terminal and coming from a remote terminal, in synchronous digital transmission systems according to the invention;

- in figura 3 a è rappresentato uno schema di principio di una realizzazione di un sistema per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale e proveniente da un terminale remoto, in sistemi di trasmissione digitale sincroni secondo l’invenzione; - Figure 3 a shows a basic diagram of an implementation of a system for the recognition and tracking of the sampling phase of a signal received in a local terminal and coming from a remote terminal, in synchronous digital transmission systems according to the invention;

- in figura 3b sono rappresentati degli schemi implementativi di particolari circuiti del sistema per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale e proveniente da un terminale remoto, in sistemi di trasmissione digitale sincroni di figura 3 a; - Figure 3b shows implementation diagrams of particular circuits of the system for the recognition and tracking of the sampling phase of a signal received in a local terminal and coming from a remote terminal, in synchronous digital transmission systems of Figure 3a;

- in figura 4a è rappresentata una tabella riassuntiva di regole di decisione attuate dal sistema per il riconoscimento e inseguimento della fase di campionamento dì un segnale ricevuto in un terminale locale e proveniente da un terminale remoto, in sistemi di trasmissione digitale sincroni di figura 3 a; - Figure 4a shows a summary table of decision rules implemented by the system for the recognition and tracking of the sampling phase of a signal received in a local terminal and coming from a remote terminal, in synchronous digital transmission systems of Figure 3a ;

- in figura 4b è rappresentato il diagramma di funzionamento della macchina a stati finiti che attua le regole di decisione illustrate in figura 4a; - figure 4b shows the operating diagram of the finite state machine which implements the decision rules illustrated in figure 4a;

- in figura 5 è riportato un ulteriore particolare del sistema per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale e proveniente da un terminale remoto; in sistemi di trasmissione digitale sincroni rappresentato in figura 3 a; Figure 5 shows a further detail of the system for recognizing and tracking the sampling phase of a signal received in a local terminal and coming from a remote terminal; in synchronous digital transmission systems shown in Figure 3 a;

- in figura 6 è riportata una variante al particolare di figura 5 del sistema per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale e proveniente da un terminale remoto, in sistemi di trasmissione digitale sincroni secondo la figura 3 a. - Figure 6 shows a variant to the detail of Figure 5 of the system for the recognition and tracking of the sampling phase of a signal received in a local terminal and coming from a remote terminal, in synchronous digital transmission systems according to Figure 3a .

In figura lb è rappresentato un sistema di comunicazione analogo a quello rappresentato in figura la, dal quale differisce per la presenza di un terminale locale TL1 di differente concezione, mentre il terminale remoto TR è il medesimo rappresentato in figura la. Detto terminale locale TL1 contiene il trasmettitore TXL, nonché l’orologio locale OL e il ricevitore RXL. E’ però inoltre presente un circuito di allineamento o inseguimento di fase DPA. Detto circuito di allineamento di fase DPA riceve in ingresso il segnale d’orologio di trasmissione CK dell’orologio locale OL è fornisce in uscita al ricevitore RXL, quale suo segnale d’orologio, un segnale di orologio selezionato CKSEL. Detto circuito di allineamento di fase DPA riceve inoltre il flusso di dati entranti DTP, proveniente dal trasmettitore TXR. Come risulterà chiaro nel seguito della descrizione, il segnale di orologio selezionato CKSEL è un segnale d’orologio che segue le variazioni di fase del flusso di dati entranti DTP, permettendo al ricevitore RXL di compiere un errore minimo sulla fase di campionamento. Figure 1b shows a communication system similar to that shown in figure la, from which it differs in the presence of a local terminal TL1 of a different design, while the remote terminal TR is the same one represented in figure la. Said local terminal TL1 contains the TXL transmitter, as well as the local clock OL and the RXL receiver. However, there is also a DPA phase alignment or tracking circuit. Said phase alignment circuit DPA receives in input the transmission clock signal CK of the local clock OL and outputs to the receiver RXL, as its clock signal, a selected clock signal CKSEL. Said phase alignment circuit DPA also receives the incoming data flow DTP, coming from the transmitter TXR. As will become clear later in the description, the selected clock signal CKSEL is a clock signal that follows the phase variations of the incoming data flow DTP, allowing the RXL receiver to make a minimum error on the sampling phase.

In figura 2 sono rappresentati i diagrammi di quattro segnali d’orologio isofrequenziali necessari ad attuare il sistema secondo l’invenzione. Figure 2 shows the diagrams of four isofrequential clock signals necessary to implement the system according to the invention.

Sono presentati perciò un segnale di orologio di trasmissione CK, che è il segnale d’orologio dell’orologio locale OL, un segnale di orologio in quadratura CKQ, con una differenza di fase di un quarto di periodo cioè rispetto al segnale di orologio di trasmissione CK, Un segnale di orologio negato CKN corrisponde al segnale di orologio di trasmissione CK negato, ovvero con una differenza di fase di mezzo periodo, mentre, allo stesso modo è provvisto un segnale di orologio in quadratura negato CKQN. Therefore, a transmission clock signal CK is presented, which is the local clock clock signal OL, a quadrature clock signal CKQ, with a phase difference of a quarter of a period, i.e. with respect to the transmission clock signal. CK, A negated clock signal CKN corresponds to the negated transmission clock signal CK, i.e. with a phase difference of half a period, while, in the same way, a negated quadrature clock signal CKQN is provided.

Il segnale di orologio in quadratura CKQ viene ottenuto per mezzo di tecniche digitali che saranno meglio esemplificate più avanti, in figura 3a e in particolare con riferimento alle figure 5 e 6. Può anche essere ottenuto facilmente a mezzo di una linea di ritardo di un quarto di periodo. The quadrature clock signal CKQ is obtained by means of digital techniques which will be better exemplified later in figure 3a and in particular with reference to figures 5 and 6. It can also be obtained easily by means of a quarter delay line period.

In fig. 3a è rappresentato il circuito di allineamento di fase DPA secondo l’invenzione. In fig. 3a shows the DPA phase alignment circuit according to the invention.

E’ rappresentato un flusso di dati entranti DTP, che fa il suo ingresso in un rivelatore di fase e campionamento 1; detto rivelatore di fase e campionamento 1 riceve in ingresso i quattro segnali di orologio CK, CKQ, CKN, CKQN. I quattro segnali di orologio CK, CKQ, CKN, CKQN sono ottenuti attraverso un circuito di generazione di segnali in quadratura QUAD, che li ricava a partire dal segnale di orologio di trasmissione CK dell’orologio locale OL, che riceve in ingresso. I quattro segnali di orologio CK, CKQ, CKN, CKQN sono portati anche a quattro morsetti del circuito di allineamento DPA per essere fomiti ad altri punti di detto circuito di allineamento DPA, quali gli ingressi del rivelatore di fase e campionamento 1 e di altri circuiti descritti più avanti. In uscita il rivelatore di fase e campionamento 1 produce un informazione di fase F, a 4 bit (a, b, c, d), ottenuta dal flusso di dati entranti DTP. Detta informazione di fase F va in ingresso a una logica di selezione 2. Detta logica di selezione 2 è costituita da una macchina a stati finiti, il cui funzionamento è illustrato in figura 4b, che è temporizzato dal segnale di orologio di trasmissione CK e gestisce, tramite un insieme di segnali di abilitazione SAB, l’utilizzo dei quattro segnali di orologio CK, CKQ, CKN, CKQN. Un circuito di campionamento e rifasatore 3 riceve i segnali di abilitazione SAB e li fornisce a un blocco di latch 5, ovvero un blocco di circuiti di memoria temporanea, nel quale vengono prodotti quattro segnali di selezione SSEL dei segnali di orologio CK, CKQ, CKN, CKQN. Detti quattro segnali di selezione SSEL sono inviati a un circuito multiplatore 6, il quale riceve in ingresso i quattro segnali di orologio CK, CKQ, CKN, CKQN. Dal circuito multiplatore 6 si ha in uscita il segnale di orologio selezionato CKSEL, che viene scelto fra i quattro segnali di orologio CK, CKQ, CKN, CKQN . Infine è previsto un circuito allungatore di periodo e di campionamento 7, che riceve in ingresso il flusso di dati entranti DTP e un flusso di dati entranti negato DTN, negato rispetto al flusso di dati entranti DTP, e fornisce in uscita un flusso di dati campionati DTPC e il suo flusso negato DTNC. Detto circuito allungatore di periodo e di campionamento 7, è sostanzialmente costituito da un latch che svolge la seguente operazione su un bit del flusso di dati entranti DTP o del flusso di dati entranti negato DTN: ne prolunga il periodo fino al verificarsi di un nuovo fronte del segnale di orologio selezionato CKSEL. A flow of incoming data DTP is represented, which enters a phase and sampling detector 1; said phase and sampling detector 1 receives in input the four clock signals CK, CKQ, CKN, CKQN. The four clock signals CK, CKQ, CKN, CKQN are obtained through a quadrature signal generation circuit QUAD, which derives them from the transmission clock signal CK of the local clock OL, which it receives at the input. The four clock signals CK, CKQ, CKN, CKQN are also brought to four terminals of the DPA alignment circuit to be supplied to other points of said DPA alignment circuit, such as the inputs of phase and sampling detector 1 and other circuits. described below. At the output the phase and sampling detector 1 produces a phase information F, at 4 bits (a, b, c, d), obtained from the incoming data stream DTP. Said phase information F enters a selection logic 2. Said selection logic 2 consists of a finite state machine, the operation of which is illustrated in Figure 4b, which is timed by the transmission clock signal CK and manages , through a set of enabling signals SAB, the use of the four clock signals CK, CKQ, CKN, CKQN. A sampling and power factor correction circuit 3 receives the enabling signals SAB and supplies them to a latch block 5, that is a block of temporary memory circuits, in which four selection signals SSEL of the clock signals CK, CKQ, CKN are produced , CKQN. Said four selection signals SSEL are sent to a multiplexer circuit 6, which receives in input the four clock signals CK, CKQ, CKN, CKQN. The selected clock signal CKSEL is output from the multiplexer circuit 6 and is selected from the four clock signals CK, CKQ, CKN, CKQN. Finally, a period and sampling extender circuit 7 is provided, which receives the incoming data flow DTP and a negated incoming data flow DTN, negated with respect to the incoming data flow DTP, and supplies a sampled data flow at the output. DTPC and its DTNC denied stream. Said period extender and sampling circuit 7 is substantially constituted by a latch which performs the following operation on a bit of the incoming data flow DTP or of the incoming data flow denied DTN: it prolongs its period until a new edge occurs of the selected clock signal CKSEL.

Il funzionamento del circuito può riepilogarsi come segue. The operation of the circuit can be summarized as follows.

Il flusso di dati entranti DTP viene in ingresso al rivelatore di fase e campionamento 1, ove la sua fase ignota è comparata con ciascuno dei quattro segnali di orologio CK, CKQ, CKN, CKQN. Il campionamento del flusso di dati entranti DTP viene effettuato secondo il segnale di orologio di trasmissione CK in questo caso. The incoming data stream DTP enters the phase and sampling detector 1, where its unknown phase is compared with each of the four clock signals CK, CKQ, CKN, CKQN. Sampling of the incoming data stream DTP is performed according to the transmission clock signal CK in this case.

Il risultato dell’operazione è un segnale a quattro bit a,b,c,d, l’informazione di fase F, che viene interpretato dalla logica di selezione 2. L’uscita della logica di selezione 2 consta quindi di segnali di abilitazione SAB, che verranno meglio illustrati in figura 3b, i quali passano dapprima nel circuito di campionamento e rifasatore 3, che ne effettua un campionamento secondo il segnale di orologio di trasmissione CK. Detto campionamento è svolto allo scopo di avere un intero periodo del segnale di orologio per permetere l’assestamento della logica combinatoria della logica di selezione 2, ed è quindi particolarmente utile nelle applicazioni ad alta frequenza. The result of the operation is a four-bit signal a, b, c, d, the phase information F, which is interpreted by the selection logic 2. The output of the selection logic 2 therefore consists of enabling signals SAB , which will be better illustrated in Figure 3b, which first pass into the sampling and power factor correction circuit 3, which carries out a sampling according to the transmission clock signal CK. Said sampling is carried out in order to have an entire period of the clock signal to allow the adjustment of the combinatorial logic of the selection logic 2, and is therefore particularly useful in high frequency applications.

Il blocco di latch 5 serve a memorizzare lo stato di selezione fornito dai segnali SSEL, al fine di realizzare la condizione di permetere la commutazione solo tra segnali di orologio adiacenti. Questa condizione viene imposta affinché il successivo circuito multiplatore 6 possa cambiare il segnale di orologio selezionato CKSEL senza incorrere nell’eventualità di generare nel. mentre dei falsi fronti, che ovviamente porterebbero a dei malfunzionamenti. Infatti se le commutazioni avvengono tra segnali di orologio adiacenti e l’attivazione e disativazione di un segnale di orologio selezionato CKSEL viene eseguita facendo uso rispetivamente del fronte di salita e del fronte di discesa del segnale di orologio stesso, non vi è la possibilità di creare falsi fronti. The latch block 5 serves to memorize the selection status provided by the SSEL signals, in order to realize the condition of allowing the switching only between adjacent clock signals. This condition is imposed so that the subsequent multiplexer circuit 6 can change the selected clock signal CKSEL without incurring the possibility of generating in the. while some false fronts, which obviously would lead to malfunctions. In fact, if the switchings take place between adjacent clock signals and the activation and deactivation of a selected clock signal CKSEL is performed using respectively the rising and falling edges of the clock signal itself, there is no possibility of creating false fronts.

Dunque il circuito multiplatore 6 fornisce in uscita il segnale di orologio selezionato CKSEL, che poi viene utilizzato per campionare il flusso di dati entranti DTP introducendo una tolleranza nella fase di campionamento, attraverso il circuito allungatore di periodo e di campionamento 7, in modo da tenere conto dell’incertezza con la quale il circuito rivelatore di fase e campionamento 1 rileva la fase F del flusso di dati entranti DTP. Il flusso di dati campionati DTPC e il flusso di dati campionati negato DTPN vengono poi forniti a una logica di elaborazione, qui non rappresentata, ma evidentemente propria di ogni sistema di comunicazione del tipo illustrato in fig.lb. A detto logica di elaborazione viene parimenti fornito il segnale di orologio selezionato CKSEL. Therefore, the multiplexer circuit 6 outputs the selected clock signal CKSEL, which is then used to sample the incoming data flow DTP by introducing a tolerance in the sampling phase, through the period extender and sampling circuit 7, in order to keep account of the uncertainty with which the phase detection and sampling circuit 1 detects phase F of the incoming data stream DTP. The sampled data flow DTPC and the denied sampled data flow DTPN are then supplied to a processing logic, not shown here, but evidently specific to each communication system of the type illustrated in Fig. 1b. The selected clock signal CKSEL is likewise supplied to said processing logic.

In figura 3b sono rappresentate delle forme realizzative di particolari del circuito di allineamento di fase DPA di fig. 3a. In essa osserviamo che il circuito rivelatore di fase e campionamento 1 è costituito da un primo gruppo di quatro circuiti flip-flop 1 1, che ricevono al loro ingresso di dato il flusso di dati entranti DTP e all’ingresso di orologio ciascuno uno fra i quattro segnali di orologio CK, CKQ, CKN, CKQN, in modo da effettuare la rivelazione di fase. Un secondo gruppo di quattro circuiti flipflop 12 temporizzati secondo il segnale di orologio di trasmissione CK, effettua il campionamento. La logica di selezione 2 fornisce in uscita otto segnali di abilitazione SAB, SCK_S, SCK R, SCKQ_S, SCKQJt, SCKN_S, SCKN_R, SCKQN S, SCKQN_R, che sono rispettivamente coppie di segnali di attivazione e disattivazione. Le regole di decisione attuate dalla logica di selezione 2 sono rappresentate in figura 4a e in figura 4b. Il circuito di campionamento e rifasatore 3 si compone di un primo gruppo di 8 flip-flop 31 che effettuano il campionamento secondo la temporizzazione del segnale di orologio di trasmissione CK e un secondo gruppo di 8 flip-flop 41 che effettuano il rifasamento secondo i rispettivi segnali di orologio CK, CKQ, CKN, CKQN. Attraverso i flip-flop 31 e i flip-flop 41 i segnali di abilitazione SAB giungono poi al blocco di latch 5, realizzato a mezzo dei quattro flip flop set reset 51, per i quali costituiscono dei segnali di attivazione e disattivazione delle loro uscite, quattro segnali SCK MX, SCKQ_MX, SCKN MX, SCKQN_MX, cioè i segnali di selezione SSEL per il circuito multiplatore 6. Osserviamo che, nei flip-flop 41, per uno stesso segnale di abilitazione, ad esempio SCK, per l’attivazione SCK_S viene impiegato lo stesso segnale di orologio CK, mentre per la disattivazione SCK R viene usato il segnale di orologio negato CKN, ciò equivalendo a usare per l’uno il fronte di salita e per l’altro il fronte di discesa. In figura 3b è inoltre mostrata l' implementazione tramite porte NAND del multiplatore 6, per selezionare dai quattro segnali di orologio CK, CKQ, CKN, CKQN al suo ingresso il segnale di orologio selezionato CKSEL. Figure 3b shows embodiments of details of the phase alignment circuit DPA of fig. 3a. In it we observe that the phase detection and sampling circuit 1 is constituted by a first group of four flip-flop circuits 11, which receive at their data input the incoming data flow DTP and at the clock input each one of the four clock signals CK, CKQ, CKN, CKQN, so as to effect the phase detection. A second group of four flip-flop circuits 12 timed according to the transmission clock signal CK, carries out the sampling. The selection logic 2 outputs eight enabling signals SAB, SCK_S, SCK R, SCKQ_S, SCKQJt, SCKN_S, SCKN_R, SCKQN S, SCKQN_R, which are respectively pairs of activation and deactivation signals. The decision rules implemented by the selection logic 2 are represented in figure 4a and in figure 4b. The sampling and power factor correction circuit 3 consists of a first group of 8 flip-flops 31 which perform the sampling according to the timing of the transmission clock signal CK and a second group of 8 flip-flops 41 which perform the power factor correction according to the respective clock signals CK, CKQ, CKN, CKQN. Through the flip-flops 31 and the flip-flops 41 the enabling signals SAB then reach the latch block 5, realized by means of the four set reset flip flops 51, for which they constitute activation and deactivation signals of their outputs, four signals SCK MX, SCKQ_MX, SCKN MX, SCKQN_MX, i.e. the SSEL selection signals for multiplexer circuit 6. We observe that, in flip-flops 41, for the same enable signal, for example SCK, SCK_S is used for activation the same clock signal CK, while for the deactivation SCK R the negated clock signal CKN is used, this is equivalent to using the rising edge for one and the falling edge for the other. Figure 3b also shows the implementation through NAND gates of the multiplexer 6, for selecting the selected clock signal CKSEL from the four clock signals CK, CKQ, CKN, CKQN at its input.

In figura 3b è mostrata inoltre l'implementazione del circuito allungatore e di campionamento 7, costituito da due flip-flop set-reset 71, per il flusso di dati entranti DTP e il flusso di dati entranti negato DTN, le cui uscite vengono campionate mediante ulteriori flip-flop 72, che agiscono secondo il segnale di orologio selezionato CKSEL. II flusso di dati campionati DTPC e il flusso di dati campionati negato DTPN sono inoltre utilizzati per riportare il circuito allungatore e di campionamento 7 nelle condizioni iniziali attraverso i flip-flop set-reset 71. Figure 3b also shows the implementation of the extender and sampling circuit 7, consisting of two set-reset flip-flops 71, for the incoming data stream DTP and the negated incoming data stream DTN, the outputs of which are sampled by means of further flip-flops 72, which act according to the selected clock signal CKSEL. The sampled data stream DTPC and the negated sampled data stream DTPN are also used to return the stretching and sampling circuit 7 to the initial conditions through the set-reset flip-flops 71.

In figura 4a sono rappresentate le regole di decisione attuate dalla logica di selezione 2. Nella prima colonna sono indicati i valori che i quattro segnali di orologio CK, CKQ, CKN, CKQN possono assumere, cioè sostanzialmente corrispondente all’informazione di fase del dato F a 4 bit, a, b, c, d. Corrispondentemente è indicato il segnale di orologio selezionato CKSEL. Nelle rimanenti colonne sono indicati i segnali di abilitazione SAB corrispondentemente prodotti. In figura 4b è rappresentato il diagramma di funzionamento della macchina a stati finiti contenuta nella logica di selezione 2 e corrispondente alle regole di decisione illustrate nella tabella di figura 4a. Sono rappresentati gli ingressi dovuti all’ informazione di fase del dato di fase F a 4 bit, a, b, c, d e le uscite in rappresentazione esadecimale, corrispondenti agli 8 valori binari dei segnali di abilitazione SAB. Ad esempio, con riferimento alla tabella di figura 4a, 0111/6A, corrisponde a un informazione di fase F che misura il segnale d’orologio CK in ingresso (0111) e in uscita il codice esadecimale 6A corrisponde alla stringa binaria 01101010, ovvero i valori logici da inviare come segnali di set e reset agli 8 flip-flop 31. Figure 4a shows the decision rules implemented by the selection logic 2. The first column indicates the values that the four clock signals CK, CKQ, CKN, CKQN can assume, i.e. substantially corresponding to the phase information of the data F 4-bit, a, b, c, d. Correspondingly, the selected clock signal CKSEL is indicated. The correspondingly produced SAB enable signals are indicated in the remaining columns. Figure 4b shows the operating diagram of the finite state machine contained in the selection logic 2 and corresponding to the decision rules illustrated in the table of Figure 4a. The inputs due to the phase information of the 4-bit phase F data, a, b, c, d and the outputs in hexadecimal representation, corresponding to the 8 binary values of the SAB enable signals, are represented. For example, with reference to the table in figure 4a, 0111 / 6A, corresponds to a phase information F which measures the clock signal CK at the input (0111) and at the output the hexadecimal code 6A corresponds to the binary string 01101010, i.e. logic values to be sent as set and reset signals to the 8 flip-flops 31.

In figura 5 è rappresentato il circuito di generazione di segnali in quadratura QUAD, atto a generare il segnale di orologio in quadratura CKQ. Come già detto, per tale scopo possono essere impiegate efficacemente delle linee di ritardo, le quali però presentano l’inconveniente di un notevole ingombro, nonché di una cattiva integrazione con le tecnologie digitali, l’uso delle quali tecnologie è uno degli scopi del trovato secondo l' invenzione. Il circuito di generazione di segnali in quadratura QUAD è un circuito interamente realizzato tramite tecnologie digitali, specificamente in tecnologia CMOS, il quale, inoltre ovvia agli inconvenienti che impedivano l’impiego di circuiti digitali per generare ritardi, ovvero gli effetti delle dispersioni nei parametri tecnologici, dovute al processo di fabbricazione dei dispositivi utilizzati, nonché gli effetti delle variazioni dei parametri ambientali quali temperatura e alimentazione. Tali inconvenienti vengono sormontati principalmente per mezzo dell’impiego di un insieme di celle di ritardo introducenti tempi di ritardo di valore differente fra loro e molto minori del periodo del segnale di orologio di riferimento. Tramite un’oculata strategia di selezione di detti tempi di ritardo si ottiene quindi il segnale di orologio in quadratura. Figure 5 shows the quadrature signal generation circuit QUAD, suitable for generating the quadrature clock signal CKQ. As already mentioned, delay lines can be used effectively for this purpose, which however have the drawback of a considerable bulk, as well as poor integration with digital technologies, the use of which technologies is one of the purposes of the invention. according to the invention. The QUAD quadrature signal generation circuit is a circuit entirely made using digital technologies, specifically CMOS technology, which also obviates the drawbacks that prevented the use of digital circuits to generate delays, i.e. the effects of dispersions in the technological parameters , due to the manufacturing process of the devices used, as well as the effects of changes in environmental parameters such as temperature and power supply. These drawbacks are overcome mainly by using a set of delay cells introducing delay times of different values and much less than the period of the reference clock signal. The quadrature clock signal is then obtained through a careful selection strategy of said delay times.

Il circuito di generazione di segnali in quadratura QUAD è infatti suddiviso in due stadi: un primo stadio 100 e un secondo stadio 200. Il primo stadio 100 si compone di un primo blocco di ritardo di offset 101, che riceve in ingresso il segnale di orologio di trasmissione CK proveniente dall’orologio locale OL, e trasferisce a un primo blocco di ritardo 102 un primo segnale di orologio con offset CKOFF1. Il primo segnale di orologio con offset CKOFF1 è un segnale ritardato di una quantità così piccola rispetto al segnale d’orologio di trasmissione CK, che da detto primo segnale di orologio con offset CKOFF1 non è possibile derivare un segnale di orologio in quadratura rispetto al segnale d’orologio di trasmissione CK. The quadrature signal generation circuit QUAD is in fact divided into two stages: a first stage 100 and a second stage 200. The first stage 100 consists of a first offset delay block 101, which receives the clock signal as input transmission signal CK coming from the local clock OL, and transfers a first clock signal with offset CKOFF1 to a first delay block 102. The first clock signal with offset CKOFF1 is a signal delayed by such a small amount with respect to the transmission clock signal CK, that from said first clock signal with offset CKOFF1 it is not possible to derive a clock signal in quadrature with respect to the signal transmission clock CK.

Il primo blocco di ritardo 102 è dotato di m uscite, alle quali vengono prodotti dei segnali di orologio CKM_1 ... CKM_M. I segnali di orologio CKM_1 ... CKM_M alle m uscite sono sfasati incrementalmente l’uno rispetto all’altro di un primo ritardo TA. Precisiamo ora che qui e nel seguito, parlando del primo ritardo TA e di un secondo ritardo TB introdotto più avanti, intenderemo riferirci ai valori nominali di detti ritardi, senza tenere in conto le variazioni dovute alla dispersione dei parametri tecnologici e agli effetti dell’ambiente. The first delay block 102 is equipped with m outputs, at which clock signals CKM_1 ... CKM_M are produced. The clock signals CKM_1 ... CKM_M at the m outputs are incrementally out of phase with each other by a first delay TA. We now specify that here and in the following, speaking of the first delay TA and a second delay TB introduced later, we intend to refer to the nominal values of these delays, without taking into account the variations due to the dispersion of the technological parameters and the effects of the environment. .

Un primo circuito di multiplazione 103 riceve in ingresso gli m segnali di orologio CKM 1 ... CKM M. A first multiplexing circuit 103 receives in input the m clock signals CKM 1 ... CKM M.

Il segnale di orologio CKM M, che è dotato del maggiore sfasamento, pari a m volte TA, è condoto in ingresso a un primo circuito logico CL1 che consta di un secondo blocco di ritardo di offset 104, alla cui uscita si genera un secondo segnale di orologio con offset CKOFF2. L’offset introdotto dal secondo blocco di ritardo di offset 104 deve essere tale da produrre un secondo segnale di orologio con offset CKOFF2 il quale, rispeto al segnale di orologio di trasmissione CK sia ritardato fino ad avere il fronte di salita nell’intorno del fronte di discesa del segnale di orologio principale CK, senza però che il fronte di salita del secondo segnale di orologio con offset CKOFF2 preceda temporalmente il fronte di discesa del segnale di orologio principale CK. The clock signal CKM M, which has the greatest phase shift, equal to m times TA, is input to a first logic circuit CL1 which consists of a second offset delay block 104, at the output of which a second signal is generated. clock with offset CKOFF2. The offset introduced by the second offset delay block 104 must be such as to produce a second clock signal with offset CKOFF2 which, with respect to the transmission clock signal CK, is delayed until the rising edge is around the edge of the main clock signal CK, but without the rising edge of the second clock signal with offset CKOFF2 temporally preceding the falling edge of the main clock signal CK.

Il secondo segnale di orologio con offset CKOFF2 così generato entra perciò in un secondo blocco di ritardo 106. Il secondo blocco di ritardo 106 agisce in maniera analoga al primo blocco di ritardo 102. The second clock signal with offset CKOFF2 thus generated therefore enters a second delay block 106. The second delay block 106 acts in a similar manner to the first delay block 102.

Detto secondo blocco di ritardo 106 è dotato perciò di m uscite, alle quali vengono prodotti dei segnali di orologio CKMS l ... CKMS2 M. I segnali di orologio CKMS l ... CKMS_M alle m uscite sono sfasati incrementalmente l’uno rispetto all’altro di due volte il primo ritardo TA. Un secondo circuito di multiplazione 107 riceve in ingresso gli m segnali di orologio CKMS l ... CKMS_M. Detti segnali di orologio CKMS_1 ... CKMS_M vanno inoltre in ingresso a un circuito campionatore 108, che riceve a un suo ulteriore ingresso il segnale di orologio principale CK. Il circuito campionatore 108 effettua un campionamento dei segnali di orologio CKMS l ... CKMS_M tramite il segnale di orologio principale CK. In uscita dal primo circuito campionatore 108 si avranno dunque dei campioni dei segnali di orologio SMP 1 ... SMP M, che sono degli “1” e “0” logici, ciò in conseguenza della posizione del fronte di discesa del segnale di orologio di trasmissione CK rispetto a detti segnali di orologio CKMS l ... CKMS M. Una prima logica di decisione 109 riceve dal primo circuito campionatore 108 i campioni SMP 1 ... SMP M e seleziona sul primo circuito di multiplazione 103 fra i segnali di orologio CKM_1 ... CKM_M un segnale di orologio in quadratura approssimato CKQP. Said second delay block 106 is therefore equipped with m outputs, at which clock signals CKMS l ... CKMS2 M are produced. The clock signals CKMS l ... CKMS_M at the m outputs are incrementally offset with respect to each other. more than twice the first TA delay. A second multiplexing circuit 107 receives in input the m clock signals CKMS 1 ... CKMS_M. Said clock signals CKMS_1 ... CKMS_M also go to the input of a sampler circuit 108, which receives the main clock signal CK at its further input. The sampler circuit 108 carries out a sampling of the clock signals CKMS 1 ... CKMS_M by means of the main clock signal CK. At the output of the first sampler circuit 108 there will therefore be samples of the clock signals SMP 1 ... SMP M, which are logic "1" and "0", this as a consequence of the position of the falling edge of the clock signal. transmission CK with respect to said clock signals CKMS 1 ... CKMS M. A first decision logic 109 receives from the first sampler circuit 108 the samples SMP 1 ... SMP M and selects on the first multiplexing circuit 103 among the clock signals CKM_1 ... CKM_M an approximate quadrature clock signal CKQP.

La regola di selezione impiegata dalla prima logica di decisione 109 è la seguente: se dei campioni SMP 1 ... SMP_M, dal primo a un determinato campione SMP J, con un indice j compreso fra 1 e m, assumono il valore di “1” logico, e i seguenti fino al campione SMP M assumono il valore di “0” logico, la prima logica di decisione 109, attraverso il primo circuito di multiplazione 103, seleziona corrispondentemente il segnale d’orologio CKM_J quale segnale di orologio in quadratura approssimato CKQP. La logica di decisione 109 inoltre controlla un secondo circuito multiplatore 107, il quale riceve in ingresso i segnali di orologio CKMS l ... CKMS M, per selezionare fra detti segnali di orologio CKMS_1 ... CKMS_M, che, ricordiamo sono spaziati fra loro di due volte il primo tempo di ritardo TA, un segnale di orologio in quadratura ritardato CKQD. Essendo la logica di decisione 109 le medesima che controlla il circuito di multiplazione 103, viene scelto quale segnale di orologio in quadratura ritardato CKQD il segnale di orologio CKMS J, che corrisponde al segnale di orologio di trasmissione CK ritardato di due volte j x TA. Il segnale di orologio in quadratura ritardato CKQD ha perciò il proprio fronte di salita nell’intorn o del fronte di discesa del segnale di orologio CK. The selection rule used by the first decision logic 109 is the following: if samples SMP 1 ... SMP_M, from the first to a specific sample SMP J, with an index j between 1 and m, assume the value of "1" logic, and the following ones up to the sample SMP M assume the value of logic "0", the first decision logic 109, through the first multiplexing circuit 103, correspondingly selects the clock signal CKM_J as an approximate quadrature clock signal CKQP. The decision logic 109 also controls a second multiplexer circuit 107, which receives in input the clock signals CKMS 1 ... CKMS M, to select between said clock signals CKMS_1 ... CKMS_M, which, remember, are spaced apart from each other. of twice the first delay time TA, a delayed quadrature clock signal CKQD. Since the decision logic 109 is the same that controls the multiplexing circuit 103, the clock signal CKMS J, which corresponds to the transmission clock signal CK delayed by two times j x TA, is selected as the delayed quadrature clock signal CKQD. The delayed quadrature clock signal CKQD therefore has its rising edge in the surrounding of the falling edge of the clock signal CK.

Dunque dal primo stadio 100 si hanno tre segnali di orologio in uscita, il segnale di orologio in quadratura approssimato CKQP, il segnale di orologio in quadratura ritardato CKQD e il segnale di orologio di trasmissione CK. Il segnale di orologio in quadratura approssimato CKQP è un segnale di orologio che approssima la quadratura rispetto al segnale di orologio di trasmissione CK al meglio che gli è consentito del primo ritardo TA, ovvero al massimo a meno del primo ritardo TA. Il segnale di orologio in quadratura ritardato CKQD è un segnale di orologio che si può definire in quadratura di fase rispetto al segnale di orologio di trasmissione CK, al meglio che gli è consentito dal doppio del primo ritardo TA, ovvero al massimo a meno di due volte il primo ritardo TA. Thus from the first stage 100 there are three output clock signals, the approximate quadrature clock signal CKQP, the delayed quadrature clock signal CKQD and the transmission clock signal CK. The approximate quadrature clock signal CKQP is a clock signal which approximates the quadrature with respect to the transmission clock signal CK as best it is allowed of the first delay TA, i.e. at most minus the first delay TA. The delayed quadrature clock signal CKQD is a clock signal that can be defined in phase quadrature with respect to the transmission clock signal CK, at best that is allowed by double the first delay TA, or at most less than two times the first TA delay.

Il segnale di orologio in quadratura approssimato CKQP entra in ingresso al secondo stadio 200, è più precisamente, in un terzo blocco di ritardo 201. The approximate quadrature clock signal CKQP enters the second stage 200, more precisely, in a third delay block 201.

Il terzo blocco di ritardo 201 è dotato anch’esso di m’ uscite, alle quali vengono prodotti dei segnali di orologio CKM’ 1 ... CKM’ M’. I segnali di orologio CKM’ l ... CKM’_M’ alle m uscite sono sfasati incrementalmente l’uno rispetto all’altro di un secondo ritardo TB. Un terzo circuito di multiplazione 202 riceve in ingresso gli m segnali di orologio CKM’_1 ... CKM’ M’ cosi generati per selezionare il segnale d’orologio in quadratura CKQ. The third delay block 201 is also equipped with m 'outputs, at which clock signals CKM' 1 ... CKM 'M' are produced. The clock signals CKM 'l ... CKM'_M' at the m outputs are incrementally out of phase with each other by a second delay TB. A third multiplexing circuit 202 receives in input the m clock signals CKM'_1 ... CKM 'M' thus generated to select the quadrature clock signal CKQ.

Il segnale di orologio in quadratura ritardato CKQD, invece, va in ingresso ad un quarto blocco di ritardo 203. The delayed quadrature clock signal CKQD, on the other hand, enters a fourth delay block 203.

Detto quarto blocco di ritardo 203 è dotato anch’esso di m’ uscite, alle quali vengono prodotti dei segnali di orologio CKM’S_1 ... CKM’S_M’. I segnali di orologio CKM’S_1 ... CKM’S M’ alle m uscite sono sfasati incrementalmente l’uno rispetto all’altro di una quantità temporale pari a due volte il secondo ritardo TB, onde, analogamente a quanto illustrato per lo stadio 100, permettere a un secondo circuito campionatore 205, del tutto analogo nel funzionamento al primo circuito campionatore 108, di fornire a una seconda logica di decisione 206, l’informazione Said fourth delay block 203 is also equipped with m 'outputs, at which clock signals CKM'S_1 ... CKM'S_M' are produced. The clock signals CKM'S_1 ... CKM'S M 'at the m outputs are incrementally out of phase with respect to each other by a time quantity equal to twice the second delay TB, so that, similarly to what is illustrated for stage 100, to allow a second sampler circuit 205, completely analogous in operation to the first sampler circuit 108, to supply a second decision logic 206 with the information

per scegliere, sotto la forma di campioni dei segnali di orologio SMP’_1’ ... to choose, in the form of samples of the SMP'_1 'clock signals ...

SMP’ M’, agendo sul terzo circuito multiplatore 202, fra i segnali di orologio SMP 'M', acting on the third multiplexer circuit 202, between the clock signals

CKM’ l ... CKM’_M’, il segnale di orologio in quadratura CKQ, che costituisce CKM 'l ... CKM'_M', the quadrature clock signal CKQ, which constitutes

l’uscita del circuito di generazione di segnali in quadratura QUAD. the output of the QUAD quadrature signal generation circuit.

E’ facile comprendere che il segnale di orologio in quadratura CKQD svolge per lo It is easy to understand that the quadrature clock signal CKQD performs for the

stadio 200 il compito che veniva svolto dal segnale di orologio CK OFF2 per lo stage 200 the task which was performed by the clock signal CK OFF2 for the

stadio 100, ovvero fornire un riferimento temporale con il fronte di salita nell’intorno stage 100, or to provide a time reference with the rising edge around

del fronte di discesa del segnale d’orologio principale CK. of the falling edge of the main clock signal CK.

Il funzionamento del circuito di generazione di segnali in quadratura QUAD è 3 dunque chiaro: The operation of the QUAD quadrature signal generation circuit is therefore clear:

- dal segnale di orologio di trasmissione CK vengono ricavati, nel primo stadio 100, attraverso il blocco di ritardo 102 m segnali di orologio CKM_1 ... CKM M, i quali - from the transmission clock signal CK, in the first stage 100, clock signals CKM_1 ... CKM M are obtained through the delay block 102 m, which

sono sfasati tra loro incrementalmente del primo tempo di ritardo TA. Ad esempio, they are incrementally offset by the first delay time TA. For example,

facendo l’ipotesi di un segnale di orologio principale con periodo T di 19,59 ns (frequenza di 51,84 MHz) il primo tempo di ritardo TA può venire scelto pari a 1 ns assuming a main clock signal with period T of 19.59 ns (frequency of 51.84 MHz) the first delay time TA can be chosen equal to 1 ns

e il numero m di uscite del primo blocco di ritardo 102 è pari a 9. and the number m of outputs of the first delay block 102 is equal to 9.

Quindi si avrà un segnale di orologio CKM_1 in ritardo di 2 ns rispetto al segnale di Therefore, a clock signal CKM_1 will be delayed by 2 ns with respect to the signal of

orologio di trasmissione CK e un segnale di orologio CKM M in ritardo di 10 ns CK transmission clock and a 10 ns delayed CKM M clock signal

rispetto al segnale di orologio principale CK. Ricordiamo che il segnale di orologio with respect to the main clock signal CK. Recall that the clock signal

in quadratura CKQ deve avere idealmente un periodo di ritardo di T/4, cioè circa in quadrature CKQ should ideally have a delay period of T / 4, that is about

4,82 ns, sicché è un facile conto determinare che sia il segnale di orologio CKM_3 ad approssimare per difetto detto valore di ritardo, usando il primo tempo di ritardo TA 4.82 ns, so that it is easy to determine that it is the clock signal CKM_3 that approximates down the said delay value, using the first delay time TA

come passo. Detta determinazione viene appunto fatta attraverso il circuito logico as I step. This determination is made through the logic circuit

CL1. CL1.

- il circuito logico CL1, in primo luogo genera un segnale di orologio CK OFF2, che sia sostanzialmente ritardato di T/2 rispetto al segnale di orologio principale CK. Questo è necessario per il corretto funzionamento della prima logica di decisione 109, così come descritta. - the logic circuit CL1, firstly generates a clock signal CK OFF2, which is substantially delayed by T / 2 with respect to the main clock signal CK. This is necessary for the correct functioning of the first decision logic 109, as described.

In secondo luogo il circuito logico CL1 genera segnali di orologio CKMS_1 ... CKMS_M distanziati fra loro in fase del doppio del primo tempo di ritardo TA, affinché il campionamento del circuito campionatore 108 possa coprire tutto il periodo T e rilevare la posizione del fronte di discesa del segnale di orologio principale CK. In questo modo può venire pilotata la scelta del primo circuito di multiplazione 103. Sussidiariamente attraverso il circuito logico CL1 viene ottenuto il segnale di orologio in quadratura ritardato CKQD, che ha la funzione di servire da nuovo riferimento per il secondo stadio 200. Secondly, the logic circuit CL1 generates clock signals CKMS_1 ... CKMS_M spaced from each other in phase of twice the first delay time TA, so that the sampling of the sampler circuit 108 can cover the entire period T and detect the position of the descent of the main clock signal CK. In this way the choice of the first multiplexing circuit 103 can be controlled. Subsequently, the delayed quadrature clock signal CKQD is obtained through the logic circuit CL1, which has the function of serving as a new reference for the second stage 200.

Il circuito logico CL1 assolve dunque alla funzione primaria di selezionare, con la precisione del primo tempo di ritardo TA, il segnale di orologio in quadratura approssimato CKQP, e alla funzione ausiliaria di fornire al secondo stadio 200 il corrispondente segnale di orologio in quadratura ritardato CKQD, sicché non dev’essere replicata la struttura per pilotare correttamente il secondo circuito campionatore 205. Il circuito logico CL1 così strutturato si rende necessario in quanto, a causa della dispersione dei parametri tecnologici nei circuiti digitali, il valore del primo tempo di ritardo TA introdotto dalle diverse celle di ritardo contenute nel primo blocco di ritardo 102 è di diversa entità e può condurre anche a scarti percentuali del 100% fra il primo tempo di ritardo TA aggiunto ad esempio al segnale CKM_1 e il primo tempo di ritardo TA aggiunto al segnale CKM 2. Il circuito CL1 sostanzialmente utilizza il segnale di orologio CKM_M come riferimento per generare i segnali di orologio CKMS_1 ... CKMS M da campionare con il segnale d’orologio noto CK, onde compensare gli effetti della dispersione dei parametri tecnologici sul primo tempo di ritardo TA e pilotare correttamente il primo circuito di multiplazione 103. The logic circuit CL1 thus performs the primary function of selecting, with the precision of the first delay time TA, the approximate quadrature clock signal CKQP, and the auxiliary function of supplying the corresponding delayed quadrature clock signal CKQD to the second stage 200 , so that the structure does not have to be replicated to correctly drive the second sampler circuit 205. The logic circuit CL1 thus structured is necessary because, due to the dispersion of the technological parameters in the digital circuits, the value of the first delay time TA introduced from the different delay cells contained in the first delay block 102 is of different magnitude and can also lead to percentage differences of 100% between the first delay time TA added for example to the signal CKM_1 and the first delay time TA added to the signal CKM 2. The circuit CL1 substantially uses the clock signal CKM_M as a reference for generating the signals d the clock CKMS_1 ... CKMS M to be sampled with the known clock signal CK, in order to compensate for the effects of the dispersion of the technological parameters on the first delay time TA and to correctly drive the first multiplexing circuit 103.

- il secondo stadio 200 opera analogamente al primo stadio 100. Essendo il secondo tempo di ritardo TB di molto inferiore al primo tempo di ritardo TA, ad esempio vale 0,2 ns, la rilevazione della posizione del fronte di discesa del segnale di orologio di trasmissione CK è più fine, risultando in un segnale di orologio in quadratura CKQ approssimato con la precisione del secondo tempo di ritardo TB, cioè 0,2 ns. Essendo il secondo tempo di ritardo TB molto inferiore al primo tempo di ritardo TA, il circuito logico CL2 non prende come riferimento in questo caso il segnale CK_M', in quanto l’eventuale errore dovuto alla dispersione dei parametri tecnologici è qui meno avvertibile. E’ sufficiente l’impiego del segnale di orologio in quadratura ritardato CKQD come riferimento. - the second stage 200 operates similarly to the first stage 100. Since the second delay time TB is much shorter than the first delay time TA, for example it is 0.2 ns, the detection of the position of the falling edge of the clock signal CK transmission is finer, resulting in a quadrature clock signal CKQ approximated to the accuracy of the second delay time TB, i.e. 0.2 ns. Since the second delay time TB is much shorter than the first delay time TA, the logic circuit CL2 does not take the signal CK_M 'as a reference in this case, as any error due to the dispersion of the technological parameters is less noticeable here. It is sufficient to use the delayed quadrature clock signal CKQD as a reference.

Uno dei principali vantaggi del circuito di generazione di segnali in quadratura QUAD descritto è che è in grado di seguire le variazioni del periodo e gli scarti di fase del segnale di orologio principale CK, ovvero gli scarti dal ‘duty cycle’ ideale del 50%. Inoltre permette di compensare gli effetti delle dispersioni nei parametri tecnologici, dovute al processo di fabbricazione dei dispositivi utilizzati e delle variazioni dei parametri ambientali quali temperatura e alimentazione. Detto inconveniente era il principale limite che faceva preferire l’uso di linee di ritardo convenzionali a celle di ritardo basate su circuiti digitali. Inoltre è il circuito sopra descritto è interamente realizzabile in tecnologia CMOS, sicché è pienamente compatibile con il circuito di allineamento di fase DPA precedentemente descritto. E’ chiaro che nel caso del circuito QUAD i segnali di orologio CKN e CKQN non raffigurati vengono poi ottenuti invertendo i segnali di orologio CK e CKQ, con le usuali tecniche di inversione dei segnali logici. One of the main advantages of the QUAD quadrature signal generation circuit described is that it is able to follow the variations of the period and the phase deviations of the main clock signal CK, or the deviations from the ideal 'duty cycle' of 50%. It also makes it possible to compensate for the effects of dispersions in the technological parameters, due to the manufacturing process of the devices used and variations in environmental parameters such as temperature and power supply. This drawback was the main limitation that made the use of conventional delay lines preferable to delay cells based on digital circuits. Furthermore, the circuit described above can be entirely made in CMOS technology, so that it is fully compatible with the previously described DPA phase alignment circuit. It is clear that in the case of the QUAD circuit, the clock signals CKN and CKQN not shown are then obtained by inverting the clock signals CK and CKQ, with the usual techniques of inversion of the logic signals.

In figura 6 è rappresentato un circuito di generazione di segnali in quadratura QUAD1, variante del circuito di generazione di segnali in quadratura QUAD. Esso è costituito da quattro stadi 301, 302, 303, 304 di struttura identica, costituiti cioè da un blocco di ritardo 305 con n uscite connesse agli n ingressi di un circuito multiplatore 306. L’uscita del circuito multiplatore 306 è connessa a un blocco di ritardo 307 a m uscite, che sono connesse agli m ingressi di un circuito multiplatore 308. Il blocco di ritardo 305 conferisce il primo tempo di ritardo TA, mentre il blocco di ritardo 307 conferisce il secondo tempo di ritardo TB, in maniera analoga a quanto già descritto con riferimento alla figura 5. Figure 6 shows a quadrature signal generation circuit QUAD1, a variant of the quadrature signal generation circuit QUAD. It consists of four stages 301, 302, 303, 304 of identical structure, i.e. consisting of a delay block 305 with n outputs connected to the n inputs of a multiplexer circuit 306. The output of the multiplexer circuit 306 is connected to a block delay 307 to m outputs, which are connected to the m inputs of a multiplexer circuit 308. The delay block 305 confers the first delay time TA, while the delay block 307 confers the second delay time TB, similarly to what already described with reference to figure 5.

Gli stadi 301, 302, 303 e 304 sono posti in cascata, cioè ciascuno stadio riceve in ingresso, cioè all’ingresso del blocco di ritardo 305 il segnale di uscita, cioè l’uscita del circuito multiplatore 308 dello stadio precedente. Fa eccezione il primo stadio 301 che riceve in ingresso il segnale di orologio principale CK. Stages 301, 302, 303 and 304 are placed in cascade, i.e. each stage receives the output signal, i.e. the output of the multiplexer circuit 308 of the previous stage, at the input of the delay block 305. An exception is the first stage 301 which receives the main clock signal CK at its input.

Il circuito multiplatore 306 è comandato da un contatore CNT1 generato da un blocco di selezione 309. Detto blocco di selezione 309 genera inoltre un contatore CNT2 che comanda il circuito multiplatore 308. The multiplexer circuit 306 is controlled by a counter CNT1 generated by a selection block 309. Said selection block 309 also generates a counter CNT2 which controls the multiplexer circuit 308.

Il blocco di selezione 309 ha come ingresso l’uscita di un comparatore CMP che effettua il campionamento del segnale di orologio di trasmissione CK con un secondo segnale di orologio di riferimento CKR prodotto all’uscita del quarto stadio 304. The selection block 309 has as its input the output of a CMP comparator which samples the transmission clock signal CK with a second reference clock signal CKR produced at the output of the fourth stage 304.

Il blocco di selezione 309 ha inoltre un ingresso SEL, atto ad azzerare i contatori CNT1 e CNT2. The selection block 309 also has a SEL input, adapted to reset the counters CNT1 and CNT2.

Il blocco di selezione 309 opera come segue: Selection block 309 operates as follows:

1) alla ricezione del comando di azzeramento sull’ingresso SEL, azzera il contatore CNT1, atto a contare da 0 a n-1, e il contatore CNT2, atto a contare da 0 a m 1) upon receipt of the reset command on the SEL input, it resets the CNT1 counter, able to count from 0 to n-1, and the CNT2 counter, able to count from 0 to m

- i contatori CNT1 e CNT2 azzerati determinano le seguenti uscite degli stadi 301, 302, 303, 304: - the zeroed counters CNT1 and CNT2 determine the following outputs of stages 301, 302, 303, 304:

CKQ=CK ritardato di 1 x Ta CKQ = CK delayed by 1 x Ta

CKN=CKQ ritardato di 1 x Ta CKN = CKQ delayed by 1 x Ta

CKQN=CKN ritardato di 1 x Ta CKQN = CKN delayed by 1 x Ta

CKR=CKQN ritardato di 1 x Ta CKR = CKQN delayed by 1 x Ta

2) il blocco di selezione 309 attende per qualche periodo del segnale di orologio principale CK, per permettere al circuito QUAD1 di assestarsi e aggiornare il valore in uscita dal comparatore CMP; 2) the selection block 309 waits for some period of the main clock signal CK, to allow the circuit QUAD1 to settle and update the output value of the comparator CMP;

3) se il valore in uscita dal comparatore CMP aggiornato vale 1, viene mantenuto il valore dei contatori CNT1. Infatti ciò si determina se il segnale d’orologio di riferimento CKR è sfasato di un intero periodo rispetto al segnale d’orologio principale CK. Diversamente il contatore CNT2 viene incrementato di 1, mantenendo a zero il contatore CNT1. Si determinano le seguenti uscite degli stadi 301, 302, 303, 304: 3) if the output value of the updated CMP comparator is 1, the value of the CNT1 counters is maintained. In fact, this is determined if the reference clock signal CKR is out of phase by an entire period with respect to the main clock signal CK. Otherwise the CNT2 counter is incremented by 1, keeping the CNT1 counter at zero. The following outputs of stages 301, 302, 303, 304 are determined:

CKQ=CK ritardato di 1 x TA 1 x TB CKQ = CK delayed by 1 x CT 1 x TB

CKN=CKQ ritardato di 1 x TA 1 x TB CKN = CKQ delayed by 1 x CT 1 x TB

CKQN=CKN ritardato di 1 x TA 1x TB. CKQN = CKN delayed by 1 x TA 1x TB.

CKR=CKQN ritardato di 1 x TA 1x TB. CKR = CKQN delayed by 1 x TA 1x TB.

4) Si ripetono i passi 2) e 3) per un numero k di volte, ottenendo le seguenti uscite degli stadi 301, 302, 303, 304: 4) Steps 2) and 3) are repeated for a number k of times, obtaining the following outputs of stages 301, 302, 303, 304:

CKQ=CK ritardato di 1 x TA k x TB CKQ = CK delayed by 1 x TA k x TB

CKN=CKQ ritardato di 1 x TA k x TB CKN = CKQ delayed by 1 x TA k x TB

CKQN=CKN ritardato di 1 x TA k x TB CKQN = CKN delayed by 1 x TA k x TB

CKR=CKQN ritardato di 1 x TA lx TB. CKR = CKQN delayed by 1 x TA lx TB.

fino a che si ottiene la commutazione del comparatore CMP per un numero k minore o uguale a m. Se per k = m non si è ottenuta la commutazione del comparatore CMP, il contatore CNT1 viene incrementato di 1 e il contatore CNT2 viene azzerato, ottenendo le seguenti uscite degli stadi 301 , 302, 303, 304: until the commutation of the comparator CMP is obtained for a number k less than or equal to m. If for k = m the commutation of the comparator CMP has not been obtained, the counter CNT1 is incremented by 1 and the counter CNT2 is reset, obtaining the following outputs of stages 301, 302, 303, 304:

CKQ=CK ritardato di 2 x TA CKQ = CK delayed by 2 x TA

CKN=CKQ ritardato di 2 x TA CKN = CKQ delayed by 2 x TA

CKQN=CKN ritardato di 2 x TA . CKQN = CKN delayed by 2 x TA.

CKR=CKQN ritardato di 2 x TA CKR = CKQN delayed by 2 x TA

5) Si ripetono i passi 2) 3) e 4) per un numero h di volte ottenendo le seguenti uscite degli stadi 301, 302, 303, 304: 5) Steps 2) 3) and 4) are repeated for a number of times obtaining the following outputs of stages 301, 302, 303, 304:

CKQ^CK ritardato di h x TA k x TB CKQ ^ CK delayed by h x TA k x TB

CKN=CKQ ritardato di h x TA k x TB CKN = CKQ delayed by h x TA k x TB

CKQN=CKN ritardato di h x TA k x TB. CKQN = CKN delayed by h x TA k x TB.

CKR=CKQN ritardato di h x TA k x TB. CKR = CKQN delayed by h x TA k x TB.

finche non si trovano un numero h, minore o uguale a n-1 e un numero k, minore o uguale a m, tale che l’uscita del comparatore CMP commuti a “1” logico, cioè i segnali CK e CKR siano in fase. until there is a number h, less than or equal to n-1 and a number k, less than or equal to m, such that the output of the CMP comparator switches to logic "1", that is, the signals CK and CKR are in phase.

Il massimo ritardo che si può avere è dunque alle uscite degli stadi 301, 302, 303, 304: The maximum delay that can be had is therefore at the outputs of stages 301, 302, 303, 304:

CKQ=CK ritardato di n-1 x TA m x TB CKQ = delayed CK of n-1 x TA m x TB

CKN=CKQ ritardato di n-1 x TA m x TB CKN = delayed CKQ of n-1 x TA m x TB

CKQN=CKN ritardato di n-1 xTA m x TB. CKQN = delayed CKN of n-1 xTA m x TB.

CKR=CKQN ritardato di n-1 x TA m x TB. CKR = delayed CKQN of n-1 x TA m x TB.

Nel caso del circuito QUAD1 è necessario che il primo tempo di ritardo TA e il numero n minimo siano scelti in modo da poter rispettare, al variare delle condizioni tecnologiche e ambientali, la relazione In the case of the QUAD1 circuit it is necessary that the first delay time TA and the minimum number n are chosen so as to be able to respect, as the technological and environmental conditions vary, the relationship

n x TA > T/4 n x TA> T / 4

e che il secondo tempo di ritardo TB e il numero minimo m siano scelti in modo da poter rispettare, al variare delle condizioni tecnologiche e ambientali, la relazione m x TB > TA and that the second delay time TB and the minimum number m are chosen in such a way as to be able to respect, as the technological and environmental conditions vary, the relation m x TB> TA

Il circuito QUAD1 ottimizza la posizione dei quattro segnali di orologio CK, CKQ, CKN, CKQN, in modo che la distanza tra un fronte di salita e il successivo sia nominalmente di un quarto di periodo. The QUAD1 circuit optimizes the position of the four clock signals CK, CKQ, CKN, CKQN, so that the distance between one rising edge and the next is nominally a quarter of a period.

Dalla descrizione effettuata risultano pertanto chiare le caratteristiche della presente invenzione, così come chiari risultano i suoi vantaggi. From the above description the characteristics of the present invention are therefore clear, as well as its advantages.

Il sistema e/o procedimento per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale, in sistemi di trasmissione digitale sincroni secondo Tinvenzione permette di campionare correttamente i dati trasmessi da un terminale remoto in cui la frequenza di orologio è sincrona con Toscillatore disponibile localmente e di adattarsi nel tempo agli effetti dovuti al ‘jitter’ sia di alta sia di bassa frequenza, o ad altri disturbi, in quanto è atto a selezionare una delle diverse fasi rese disponibili al terminale locale, specificamente cioè uno dei quattro segnali di orologio in quadratura di fase fra loro. The system and / or procedure for the recognition and tracking of the sampling phase of a signal received in a local terminal, in synchronous digital transmission systems according to the invention, allows to correctly sample the data transmitted by a remote terminal in which the clock frequency is synchronous with the locally available oscillator and to adapt over time to the effects due to both high and low frequency 'jitter', or other disturbances, as it is suitable for selecting one of the different phases made available to the local terminal, specifically one of the four clock signals in phase quadrature with each other.

Ciò viene vantaggiosamente ottenuto per mezzo di circuiti interamente digitali, con la conseguente semplicità di integrazione e economia di costi. This is advantageously obtained by means of entirely digital circuits, with the consequent simplicity of integration and cost savings.

Un ulteriore vantaggio del sistema e/o procedimento per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale, in sistemi di trasmissione digitale sincroni secondo l’invenzione è di non richiedere l’introduzione di ritardi sui segnali di elevata precisione, ma bensì di basare il corretto funzionamento sulla commutazione fra segnali di orologio adiacenti comandata dai fronti dei segnali di orologio stessi interessati alla commutazione. E' chiaro che numerose varianti sono possibili per l'uomo del ramo al sistema e/o procedimento per il riconoscimento e inseguimento della fase di campionamento di un segnale ricevuto in un terminale locale, in sistemi di trasmissione digitale sincroni descritto come esempio, senza per questo uscire dai principi di novità insiti nell'idea inventiva, così come è chiaro che nella sua pratica attuazione le forme dei dettagli illustrati potranno essere diverse, e gli stessi potranno essere sostituiti con degli elementi tecnicamente equivalenti. A further advantage of the system and / or method for recognizing and tracking the sampling phase of a signal received in a local terminal, in synchronous digital transmission systems according to the invention is that it does not require the introduction of delays on high precision, but rather to base correct operation on switching between adjacent clock signals controlled by the edges of the clock signals involved in switching. It is clear that many variants are possible for the man of the art to the system and / or procedure for the recognition and tracking of the sampling phase of a signal received in a local terminal, in synchronous digital transmission systems described as an example, without for this going out of the novelty principles inherent in the inventive idea, just as it is clear that in its practical implementation the forms of the illustrated details may be different, and they may be replaced with technically equivalent elements.

E’ ad esempio chiaro che rientra nell’ambito di protezione dell’invenzione l’uso e la generazione di segnali d’orologio sfasati non di un quarto di periodo, ma di quantità di fase differenti, quali, ad esempio, ottavi di periodo, al fine di avere una aumentata risoluzione della rilevazione di fase. For example, it is clear that the use and generation of clock signals out of phase not by a quarter of a period, but of different phase quantities, such as, for example, eighths of a period, falls within the scope of the invention. in order to have an increased resolution of the phase detection.

Claims

CLAIMS 1. System for the recognition and tracking of the sampling phase of a signal received in a local terminal and coming from a remote terminal, in synchronous digital transmission systems, with said local terminal being associated with a local clock signal also used to synchronize the remote terminal characterized in that said system for recognizing and tracking the sampling phase (DPA) comprises means (QUAD; QUAD1) suitable for deriving a plurality of clock signals, having certain phase differences between them (CK, CKQ, CKN, CKQN), from said local clock signal (CK), means (1,2, 3, 5, 6) suitable for selecting, among the plurality of clock signals having certain phase differences between them (CK, CKQ, CKN, CKQN), a sampling clock signal (CKSEL) of the received signal (DTP) having a phase substantially coincident with the phase of the received signal (DTP).

2. System for the recognition and tracking of the sampling phase of a signal received in a local terminal and coming from a remote terminal, in synchronous digital transmission systems, according to claim 1 characterized in that said means (QUAD; QUAD1) act to derive a plurality of clock signals, having certain phase differences between them (CK, CKQ, CKN, CKQN), from said local clock signal (CK) they produce different clock signals out of phase with each other, in particular phase shifted in quadrature relative to each other.

3. System for the recognition and tracking of the sampling phase of a signal received in a local terminal and coming from a remote terminal, in synchronous digital transmission systems, according to claim 2, characterized in that said means (1,2, 3, 5, 6) suitable for selecting from said clock signals out of phase with respect to each other (CK, CKQ, CKN, CKQN) a sampling clock signal (CKSEL) of the received signal (DTP) comprise means of phase detection (1) of the received signal (DTP) with respect to the clock signals out of phase T with respect to each other (CK, CKQ, CKN, CKQN), logic means (2,3) to generate selection signals (SSEL) based upon detection of the phase detection means (1), said selection signals (SSEL) being memorized in temporary memory circuits (5), a multiplexer circuit (6) adapted to select the signal according to the selection signals (SSEL) of sampling clock (CKSEL).

4. System for the recognition and tracking of the sampling phase of a signal received in a local terminal and coming from a remote terminal, in synchronous digital transmission systems, according to claim 3, characterized in that characterized in that the means of phase detection (1) provide the logic means (2,3) with binary information (a, b, c, d) of the phase value of the received signal (DTP).

5. System for the recognition and tracking of the sampling phase of a signal received in a local terminal and coming from a remote terminal, in synchronous digital transmission systems, according to claim 4, characterized in that the logic means (2,3 ) consist of a selection logic (2) which supplies selection signals (SAB) to a power factor correction circuit (3), whose output signals drive a block of temporary memory circuits (5) which supply the selection signals (SSEL).

6. System for the recognition and tracking of the sampling phase of a signal received in a local terminal and coming from a remote terminal, in synchronous digital transmission systems, according to claim 4, characterized in that the power factor correction circuit (3) has at the output a plurality of flip-flops (41), in particular eight, which receive at the clock input the clock signals out of phase with respect to each other (CK, CKQ, CKN, CKQN) and supply activation or deactivation, the block of temporary memory circuits (5) consisting of a plurality of flip-flops (51), in particular four flip-flops of the setreset type, which receive an activation signal at the set input and 'reset input a deactivation signal, and that the flip-flop (41) which supplies the activation signal for one of the plurality of clock signals out of phase with each other (CK, CKQ, CKN, CKQN) receives the correspondent at the clock input between the clock signals out of phase with each other (CK, CKQ, CKN, CKQN), while the flip-flop (41) which supplies the deactivation signal receives at the clock input the corresponding negated between the signals clock out of phase with respect to each other (CK, CKQ, CKN, CKQN).

7. System for the recognition and tracking of the sampling phase of a signal received in a local terminal and coming from a remote terminal, in synchronous digital transmission systems, according to claim 5, characterized in that an extender circuit is additionally provided ( 7) which receives the received signal (DTP) at its input and the sampling clock signal (CKSEL) at its clock input, providing an output signal lengthened in period (DTPC).

8. Circuit for generating delayed clock signals with respect to a reference clock signal, characterized in that it comprises first circuit means (100; 305) suitable for introducing a first delay (TA) or multiples thereof on a clock, second circuit means (200; 307) adapted to introduce a second delay (TB) or multiples thereof, said first delay (TA) being substantially greater than the second delay (TB), combination and selection means (CL1, 103, CL2 , 202; 306, 308, 309, CMP) adapted to control said first circuit means (100; 305) and second circuit means (200; 307) in order to delay said reference clock signal (CK) by predetermined delays obtained by a combination of the first delay time (TA) and the second delay time (TB).

9. Circuit for generating delayed clock signals with respect to a reference clock signal according to claim 8, characterized in that the first circuit means (100) comprise a first delay means (101) having the input signal reference clock (CK), a second delay means (102) adapted to output m signals (CKM_1 ... CKM_M) incrementally delayed with respect to each other of the first delay (TA), a multiplexer means (103) adapted to select one of the m signals (CKM_1 ... CKM_M) upon receipt of an appropriate instruction from the first logic means (CL1) and that the second circuit means (200), comprising a second delay means (201) adapted to produce at the output m 'signals (CKM'_1 ... CKM'_M) incrementally delayed with respect to each other by the second delay (TB), a multiplexer means (202) adapted to select one of the m' signals (CKM ' _1 ... CKM'_M) upon receipt of an appropriate instruction from the second mez logical zi (CL2).

10. Circuit for generating delayed clock signals with respect to a reference clock signal according to claim 8, characterized in that the first circuit means (305) consist of a delaying means adapted to produce n incrementally delayed signals at the output with respect to each other of the first delay (TA), the first logic circuits (306, 309, CMP) comprise a multiplexer (306) controlled by a first count signal (CNT1) produced by a counter circuit (309), controlled in turn by a comparator circuit (CMP), the second circuit means (307) consist of a delay means capable of producing at output m signals incrementally delayed with respect to each other, the second logic circuits (308, 309, CMP) comprise a multiplexer (308) controlled by the counter circuit (309), controlled in turn by the comparator circuit (CMP).

11. Circuit for generating delayed clock signals with respect to a reference clock signal according to claim 8, characterized in that the first circuit means (305), the second circuit means (307), the multiplexers (306, 308) are replicated k times in k stages (301, 302, 303, 304), in particular four, said k stages being connected in cascade, so that in particular the first stage (301) receives the reference clock signal as input (CK) and outputs a first delayed clock signal (CKQ), the second stage (302) receives in input the first delayed clock signal (CKQ) and outputs a second delayed clock signal (CKN), the third stage (303) receives in input the second delayed clock signal (CKN) and outputs a third delayed clock signal (CKQN), the fourth stage (304) receives in input the third clock signal (CKQN) and supplies a fourth clock signal is output (CKR).

12. Circuit for generating delayed clock signals with respect to a reference clock signal according to claim 11, characterized in that the reference clock signal (CK) and the k-th clock signal (CKR ) are led to the comparator circuit (CMP).

13. Circuit for generating delayed clock signals with respect to a reference clock signal according to claim 9, characterized in that the first logic means (CL1) receive as input the most delayed signal (CKM_M) among the m signals (CKM_1 ... CKM_M) in order to obtain an estimate of the delays (TA) introduced by the second delay means (102).

14. Process for the recognition and tracking of the sampling phase of a signal received in a local terminal and coming from a remote terminal, in synchronous digital transmission systems, with said local terminal being associated with a local clock signal also used to synchronize the remote terminal, characterized by the fact of a) obtaining from the local clock signal (CK) a plurality of isofrequential clock signals (CK, CKQ, CKN, CKQN) and with determined phase differences b) measuring the phase of the received signal (DTP) with respect to said plurality of clock signals (CK, CKQ, CKN, CKQN); c) identifying among said plurality of clock signals (CK, CKQ, CKN, CKQN) a selected clock signal (CKSEL) on the basis of the phase measurement (F) of the received signal (DTP), so that it is substantially coinciding with the phase of the received signal (DTP); d) use the selected clock signal (CKSEL) as the sampling signal of the received signal (DTP).

15. Method for recognizing and tracking the sampling phase of a received signal according to claim 14, characterized in that the phase measurement (F) is used as an input signal to a logic circuit (2) which supplies corresponding signals activation and deactivation (CK_S, CK_R) for the selection of the selected clock signal (CKSEL).

16. Process for the recognition and tracking of the sampling phase of a received signal according to claim 15, characterized by the fact of timing the activation and deactivation signals relating to one of said plurality of clock signals (CK, CKQ, CKN, CKQN) through the clock signal itself in order to avoid the occurrence of false edges in the sampling signal.

17. Process for recognizing and tracking the sampling phase of a received signal according to claim 16, characterized by controlling the timing of the received signal (DTP) by extending its period until a new edge of the selected clock signal occurs ( CKSEL)

18. Process for the generation of one or more clock signals delayed by determined time intervals with respect to a reference clock signal through the use of digital circuits characterized by providing for the following steps: a) delaying the signal d reference clock (CK) by means of a first plurality of delay cells (102, 305) which substantially introduce the same first delay time (TA), generating a first plurality of delayed clock signals (CK_1 .., CK_M) b) select an approximate clock signal (CKQP) among the plurality of delayed clock signals (CK_1 ... CK_M); c) delaying the approximate clock signal (CKQP) by means of a second plurality of delay cells (201, 307) which substantially introduce the same second delay time (TB), substantially lower than the first delay (TA), generating a second plurality of delayed clock signals (CKJ '... CKJV1') d) selecting a selected clock signal (CKQ) from the second plurality of delayed clock signals (CK _1 '... CK_M'), based on the combination of delays (TA, TB) introduced in steps a) and c) on said selected clock signal (CKQ).

19. Method for generating one or more delayed clock signals of determined time intervals with respect to a reference clock signal by means of digital circuits according to claim 18, characterized by selecting the approximate clock signal (CKQP) ahead of time with respect to the delayed clock signal (CKQ) to be obtained.

20. Method for generating one or more delayed clock signals of determined time intervals with respect to a reference clock signal by means of digital circuits according to claim 19, characterized by taking the most delayed clock signal (CKM M) among those making up the first plurality of delayed signals (CKM 1 ... CKM_M) and use it as a reference signal to generate a third plurality of clock signals (CKMS_1 ... CKMS M), spaced twice the first delay time (TA), with which to identify the falling edge of the reference clock signal (CK) by means of a sampling procedure driven by said reference clock signal (CK).

21. Method for generating one or more clock signals delayed by determined time intervals with respect to a reference clock signal by means of digital circuits according to claim 20, characterized in that the result of said sampling process drives the selection , through a logic circuit (109), of the approximate clock signal (CKQP), and that said approximate clock signal (CKQP) is selected in advance of time with respect to the signal to be approximated (CKQ).

Method for generating one or more clock signals delayed by determined time intervals with respect to a reference clock signal by means of digital circuits according to claim 21, characterized in that the logic circuit (109) selects a second signal of approximate clock (CKQD), substantially delayed in time with respect to the signal to be approximated (CKQ), and in advance of time with respect to the reference clock signal (CK), and that said second approximate clock signal (CKQD) is used as reference for selecting from the second plurality of delayed clock signals (CKM_1 '. CKM_M').

23. Process for the generation of one or more clock signals delayed by determined time intervals with respect to a reference clock signal by means of digital circuits according to claim 18, characterized by the fact of replicating steps a) b) c) d ) k times in k stages (301, 302, 303, 304), in particular four, said k stages being connected in cascade, and that a comparison operation is performed between the final signal at the end of the cascade and the clock signal reference, in order to check steps b) and d).

24. System and / or method for the recognition and tracking of the sampling phase of a signal received in a local terminal and coming from a remote terminal, in synchronous digital transmission systems, a local clock signal being associated with said local terminal also used to synchronize the remote terminal and / or circuit for the generation of delayed clock signals with respect to a reference clock signal and / or procedure for the generation of one or more delayed clock signals of determined time intervals with respect to to a reference clock signal via digital circuits according to the teachings of the present description and the annexed drawings.