IT202100014903A1 - Divisione funzionale interna in un’unitá radio massive mimo basata su o-ran e protocolli di comunicazione interni - Google Patents

Description

Domanda di Brevetto per invenzione industriale:

?DIVISIONE FUNZIONALE INTERNA IN UN?UNIT? RADIO MASSIVE MIMO BASATA SU O-RAN E PROTOCOLLI DI COMUNICAZIONE INTERNI?

?INTERNAL FUNCTIONAL SPLIT IN AN O-RAN BASED MASSIVE MIMO RADIO UNIT AND INTERNAL COMMUNICATION PROTOCOLS?

DESCRIZIONE

CONTESTO

[0001] La presente invenzione riguarda sistemi di comunicazione cellulare e, in particolare, antenne di stazione base aventi moduli di antenna attiva.

[0002] I sistemi di comunicazione cellulare sono ben noti nella tecnica. In un sistema di comunicazione cellulare, un?area geografica ? suddivisa in una serie di regioni a cui si fa riferimento come "celle" che sono servite dalle rispettive stazioni base. Ciascuna stazione base pu? includere una o pi? antenne di stazione base che sono configurate per fornire comunicazioni di radiofrequenza bidirezionale ("RF") con abbonati mobili che sono all?interno della cella servita dalla stazione base. In molti casi, ciascuna stazione base ? suddivisa in ?settori?. In forse la pi? comune configurazione, una cella di forma esagonale ? suddivisa in tre settori di 120?, e ciascun settore ? servito da una o pi? antenne di stazione base. In genere, le antenne di stazione base sono montate su una torre o altra struttura rialzata, con i modelli di radiazione (denominati anche nel presente documento "fasci di antenna") che sono generati dalle antenne di stazione base dirette verso l?esterno. Le antenne di stazione base sono spesso implementate come array in fase lineari o planari di elementi radianti.

[0003] Con l?introduzione delle tecnologie cellulari di quinta generazione ("5G"), le antenne di stazione base vengono ora regolarmente implementate con capacit? di formazione di fascio attiva. La formazione di fascio attiva si riferisce alla trasmissione di segnali RF attraverso un array multicolonna di elementi radianti in cui le relative ampiezze e fasi delle sottocomponenti di un segnale RF che vengono trasmesse (o ricevute) attraverso i differenti elementi radianti dell?array sono regolate in modo che i modelli radianti che sono formati dai singoli elementi radianti si combinano costruttivamente in una o pi? direzioni desiderate per formare fasci di antenna pi? stretti che hanno un guadagno maggiore. Con la formazione di fascio attiva, la forma e la direzione di puntamento dei fasci di antenna generati dall?array multicolonna possono, ad esempio, essere modificati su una base di slot di tempo per slot di tempo di uno schema di accesso multiplo duplex a divisione di tempo (?TDD?). Inoltre, sulla stessa frequenza possono essere generati contemporaneamente differenti fasci di antenna sulla stessa risorsa di frequenza in uno scenario MIMO multiutente. Schemi di formazione di fascio attiva pi? sofisticati possono applicare fasci differenti a differenti blocchi di risorse fisiche che sono una combinazione di risorse di tempo e di frequenza applicando il vettore di fascio nel dominio digitale. Le antenne di stazione base che hanno capacit? di formazione di fascio attiva sono spesso indicate come antenne attive. Quando l?array multicolonna include un numero elevato di colonne di elementi radianti (ad esempio sedici o pi?), l?array viene spesso definito array massivo MIMO. Un modulo che include un array multicolonna di elementi radianti e circuiti RF associati (e forse circuiteria di banda base) che implementano un?antenna attiva ? indicato nel presente documento come modulo di antenna attiva. I moduli di antenna attiva possono essere implementati come antenne di stazione base autonome o possono essere implementati in strutture di antenna pi? grandi che includono moduli di antenna attiva aggiuntivi e/o array di antenna ?passiva? convenzionali che sono collegati a radio che sono esterne alle strutture di antenna.

SOMMARIO

[0004] In conformit? alle forme di realizzazione della presente invenzione, un?antenna attiva pu? includere un processore principale che include un?interfaccia di front haul O-RAN e un?interfaccia post-O-RAN che ? accoppiata a un?uscita dell?interfaccia di front haul O-RAN. L?interfaccia post-O-RAN pu? essere configurata per analizzare pacchetti di piano utente e pacchetti di piano di controllo ricevuti dall?interfaccia di front haul O-RAN per fornire una pluralit? di flussi di dati di uscita in un dominio della frequenza. Inoltre, l?antenna attiva pu? includere una pluralit? di processori secondari che sono configurati per ricevere i flussi di dati di uscita, rispettivamente, dal processore principale e per trasformare i dati dei flussi di dati di uscita dal dominio della frequenza in un dominio del tempo.

[0005] In alcune forme di realizzazione, l?interfaccia post-O-RAN del processore principale pu? essere ulteriormente configurata per applicare una pluralit? di pesi di formazione di fascio nel dominio della frequenza. Inoltre, l?interfaccia post-O-RAN del processore principale pu? essere ulteriormente configurata per comprimere dati pesati con formazione di fascio.

[0006] Secondo alcune forme di realizzazione, l?interfaccia di front haul O-RAN del processore principale pu? essere configurata per ricevere un flusso di dati di ingresso tramite un collegamento Ethernet e per emettere i pacchetti di piano utente e i pacchetti di piano di controllo in base al flusso di dati di ingresso. Inoltre, l?antenna attiva pu? includere un connettore ottico che ? accoppiato tra il collegamento Ethernet e un?unit? di banda base.

[0007] In alcune forme di realizzazione, i dati dei flussi di dati di uscita possono includere dati di piano utente di un protocollo per comunicazioni di collegamento discendente dal processore principale ai processori secondari. I flussi di dati di uscita possono inoltre includere informazioni di piano di controllo del protocollo. I processori secondari possono essere ulteriormente configurati per separare i dati di piano utente del protocollo dalle informazioni di piano di controllo del protocollo. Inoltre, i processori secondari possono essere ulteriormente configurati per: decomprimere i dati di piano utente del protocollo; e applicare i parametri di calibrazione dell?antenna ai dati di piano utente del protocollo nel dominio della frequenza. In altre forme di realizzazione, l?interfaccia post-O-RAN pu? essere ulteriormente configurata per applicare parametri di calibrazione di antenna nel dominio della frequenza.

[0008] Secondo alcune forme di realizzazione, il processore principale pu? essere un array di porte programmabili sul campo ("FPGA") principale e i processori secondari possono essere una pluralit? di FPGA secondari, rispettivamente, che sono accoppiati all?FPGA principale. Inoltre, l?antenna attiva pu? includere un array di elementi radianti, e il processore principale e i processori secondari possono trovarsi su un lato posteriore dell?array di elementi radianti.

[0009] In alcune forme di realizzazione, il processore principale pu? includere un?interfaccia pre-O-RAN che ? accoppiata a un ingresso dell?interfaccia di front haul O-RAN. L?interfaccia pre-O-RAN pu? essere configurata per generare pacchetti di piano utente utilizzando dati ricevuti dai processori secondari attraverso un protocollo per comunicazioni di collegamento ascendente dai processori secondari al processore principale.

[0010] Secondo alcune forme di realizzazione, l?interfaccia post-O-RAN del processore principale pu? essere ulteriormente configurata per continuare a inviare i flussi di dati di uscita ai processori secondari quando non sono disponibili dati dall?interfaccia di front haul O-RAN del processore principale. Inoltre, i flussi di dati di uscita possono includere valori fittizi quando nessun dato ? disponibile dall?interfaccia di front haul O-RAN del processore principale. Ad esempio, i valori fittizi possono essere tutti zero.

[0011] Un?antenna attiva, secondo alcune forme di realizzazione, pu? includere un processore principale che include un?interfaccia di front haul O-RAN e un?interfaccia post-O-RAN che ? accoppiata a un?uscita dell?interfaccia di front haul O-RAN. L?antenna attiva pu? includere una pluralit? di processori secondari. Il processore principale pu? essere configurato per emettere una pluralit? di flussi di dati ai processori secondari, rispettivamente. Inoltre, ciascuno dei flussi di dati pu? includere un?intestazione che include informazioni di piano di controllo.

[0012] In alcune forme di realizzazione, le informazioni di piano di controllo possono includere informazioni di temporizzazione. Ad esempio, le informazioni di temporizzazione possono includere un numero di trama di una trama radio, informazioni di simbolo e informazioni di slot.

[0013] Secondo alcune forme di realizzazione, le informazioni di piano di controllo possono includere informazioni di compressione di dati. Inoltre, le informazioni di piano di controllo possono includere informazioni di canale di accesso casuale fisico ("PRACH"). Le informazioni PRACH possono includere, per esempio, informazioni di slot PRACH e/o informazioni di frequenza PRACH.

[0014] In alcune forme di realizzazione, ciascuno dei flussi di dati pu? includere una sezione di guardia. Inoltre, l?intestazione che include le informazioni di piano di controllo pu? trovarsi nella sezione di guardia.

[0015] Secondo alcune forme di realizzazione, i flussi di dati possono essere rispettivi flussi di dati di collegamento discendente. Inoltre, il processore principale pu? essere ulteriormente configurato per ricevere una pluralit? di flussi di dati di collegamento ascendente rispettivamente dai processori secondari. Ciascuno dei flussi di dati di collegamento ascendente pu? includere dati di piano utente, dati PRACH e un?intestazione.

[0016] In alcune forme di realizzazione, ciascuno dei flussi di dati pu? includere dati I/Q per una pluralit? di canali RF. L?intestazione che include le informazioni di piano di controllo pu? essere in una prima parola di un primo dei flussi di dati. Un primo punto di frequenza del primo dei flussi di dati pu? includere dati I/Q in una seconda parola del primo dei flussi di dati. Inoltre, la prima parola dell?intestazione pu? avere un primo numero di bit che ? uguale a un secondo numero di bit della seconda parola che ha i dati I/Q al suo interno.

[0017] Secondo alcune forme di realizzazione, l?intestazione che include le informazioni di piano di controllo pu? far parte di un protocollo basato su pacchetti che include anche dati I/Q. Inoltre, ciascuno dei flussi di dati pu? includere una pluralit? di punti di frequenza. Un primo gruppo dei punti di frequenza pu? includere l?intestazione che include le informazioni di piano di controllo. Un secondo gruppo di punti di frequenza pu? includere dati I/Q.

BREVE DESCRIZIONE DEI DISEGNI

[0018] Le FIGG. 1A e 1B sono viste prospettiche anteriore e posteriore, rispettivamente, di un modulo di antenna attiva che pu? includere processori principali e secondari secondo forme di realizzazione della presente invenzione.

[0019] Le FIGG. 2A e 2B sono viste prospettiche anteriore e posteriore, rispettivamente, del modulo di antenna attiva delle FIGG. 1A-1B parzialmente fatto scorrere in posizione all?interno di un?antenna di stazione base passiva pi? grande.

[0020] La FIG. 3A ? una vista prospettica posteriore dell?antenna di stazione base passiva delle FIGG. 2A-2B con il modulo di antenna attiva completamente installato al suo interno.

[0021] La FIG. 3B ? una vista prospettica frontale in ombra dell?antenna delle FIGG. 2A-2B che illustra schematicamente gli array lineari di elementi radianti inclusi nell?antenna di stazione base passiva.

[0022] La FIG. 4 ? una vista prospettica esplosa del modulo di antenna attiva delle FIGG. 1A-1B.

[0023] La FIG. 5 ? un diagramma schematico dello strato di circuito attivo, dello strato di filtro e dello strato di antenna del modulo di antenna attiva della FIG. 4.

[0024] Le FIGG. 6 e 7 sono viste schematiche frontale e laterale, rispettivamente, dello strato di circuito attivo incluso nel modulo di antenna attiva della FIG. 4.

[0025] La FIG. 8 ? un diagramma a blocchi schematico di moduli di un array di porte programmabili sul campo principale e moduli di una prima di una pluralit? di array di porte programmabili sul campo secondari, della FIG. 6, secondo forme di realizzazione della presente invenzione.

[0026] La FIG. 9A ? un diagramma di flusso delle operazioni corrispondenti ai moduli di collegamento discendente della FIG. 8.

[0027] La FIG. 9B ? un diagramma di flusso delle operazioni corrispondenti ai moduli di collegamento ascendente della FIG. 8.

[0028] La FIG. 10A ? un diagramma a blocchi schematico di un?intestazione di un flusso di dati di collegamento discendente che ? emesso dall?array di porte programmabili sul campo principale della FIG. 8 al primo degli array di porte programmabili sul campo secondari della FIG. 8.

[0029] La FIG. 10B ? un diagramma a blocchi schematico dei dati utente del flusso di dati di collegamento discendente della FIG. 10A per un caso d?uso di esempio specifico.

[0030] La FIG. 10C ? un diagramma a blocchi schematico di un?intestazione di un flusso di dati di collegamento ascendente che ? immesso dal primo degli array di porte programmabili sul campo secondari della FIG. 8 all?array di porte programmabili sul campo principale della FIG. 8.

[0031] La FIG. 10D ? un diagramma a blocchi schematico dei dati utente del flusso di dati di collegamento ascendente della FIG. 10C per un caso d?uso di esempio specifico.

[0032] La FIG. 10E ? un diagramma a blocchi schematico dei dati di canale di accesso casuale fisico del flusso di dati di collegamento ascendente della FIG. 10C.

[0033] La FIG. 11 ? un diagramma a blocchi schematico di moduli degli array di porte programmabili sul campo principali e moduli di un primo degli array di porte programmabili sul campo secondari, della FIG. 6, secondo altre forme di realizzazione della presente invenzione.

DESCRIZIONE DETTAGLIATA

[0034] In conformit? a forme di realizzazione della presente invenzione, vengono forniti processori principali e secondari che possono essere utilizzati, ad esempio, in moduli di antenna attiva per sistemi di comunicazione cellulare. Un singolo chip di processore/dispositivo potrebbe non essere in grado di eseguire tutte le funzioni che sono richieste da un array massivo MIMO (ad esempio, 32T32R). Di conseguenza, dividendo le funzioni di elaborazione tra processori principali e secondari, ? possibile soddisfare meglio le esigenze di un array massivo MIMO.

[0035] Si pone quindi un problema su come dividere le funzioni di elaborazione tra i processori principali e secondari. Ad esempio, le dimensioni e i requisiti di elaborazione del processore principale possono essere ridotti utilizzando i processori secondari per la conversione tra domini di frequenza e di tempo. Tale riduzione delle dimensioni e dei requisiti di elaborazione per il processore principale pu? migliorare la dissipazione del calore e ridurre il costo complessivo di un modulo di antenna attiva avente i processori principale e secondario.

[0036] Inoltre, le informazioni di piano di controllo di un protocollo di collegamento discendente possono essere comunicate dal processore principale ai processori secondari durante una banda di guardia di frequenza. Poich? la banda di guardia non verr? utilizzata completamente, pu? fornire spazio sia per le informazioni di piano di controllo che requisiti di temporizzazione rilassati. Ad esempio, i dati di piano utente nel dominio della frequenza possono richiedere una larghezza di banda inferiore rispetto alla conversione finale nel dominio del tempo. D?altra parte, potrebbero essere ancora necessarie alcune informazioni di piano di controllo in tempo reale per consentire la conversione completa. Inoltre, dividendo le funzioni di elaborazione in modo relativamente uniforme, possono essere ridotti i requisiti per la capacit? del sistema, consentendo cos? un collegamento a velocit? inferiore (o per un numero inferiore di collegamenti) tra i processori principale e secondario.

[0037] Come discusso sopra, i processori principale e secondario secondo le forme di realizzazione della presente invenzione possono far parte di un modulo di antenna attiva che fornisce capacit? di comunicazione 5G. Prima di discutere i processori principale e secondario secondo le forme di realizzazione della presente invenzione, verr? discusso in maggior dettaglio un modulo di antenna attiva di esempio in cui possono essere utilizzati questi processori.

[0038] Le FIGG. 1A e 1B sono viste prospettiche anteriore e posteriore, rispettivamente, di un modulo di antenna attiva 100 che pu? includere processori principali e secondari secondo forme di realizzazione della presente invenzione. Come mostrato nelle FIGG. 1A e 1B, il modulo di antenna attiva 100 include un alloggiamento 110 e un radome esterno 192. L?alloggiamento 110 pu? includere alette di calore 112 che sono utilizzate per dissipare il calore generato dai componenti di circuito attivo che sono montati all?interno dell?alloggiamento 110. L?alloggiamento 110 con le alette di calore 112 forma il lato posteriore del modulo di antenna attiva 100. Il radome 192 pu? essere formato da un materiale dielettrico che ? sostanzialmente trasparente alla radiazione RF nella banda di frequenza operativa del modulo di antenna attiva 100. Il radome 192 pu? essere montato anteriormente dell?alloggiamento 110 e pu? coprire e proteggere un array multicolonna di elementi radianti che ? incluso nel modulo attivo 100.

[0039] Il modulo di antenna attiva 100 pu? essere utilizzato come antenna autonoma. Quando utilizzato in questo modo, il modulo di antenna attiva 100 pu? essere montato su una struttura rialzata con i suoi elementi radianti rivolti verso l?esterno in modo che possano formare fasci di antenna nella direzione dell?area di copertura prevista per il modulo di antenna attiva 100. Una coppia di cavi in fibra ottica possono estendersi tra il modulo di antenna attiva 100 e un?unit? di banda base (non mostrata).

[0040] In alternativa, il modulo di antenna attiva pu? essere integrato in un?antenna di stazione base ?passiva? pi? grande. Un?antenna di stazione base passiva si riferisce a un?antenna di stazione base che include uno o pi? array di elementi radianti che generano fasci di antenna relativamente statici. Le antenne di stazione base passive includono connettori RF o ?porte? che sono collegati a radio esterne.

[0041] Le FIGG. 2A e 2B sono viste prospettiche anteriore e posteriore, rispettivamente, del modulo di antenna attiva 100 delle FIGG. 1A-1B parzialmente fatto scorrere in posizione all?interno di un?antenna di stazione base passiva pi? grande 10. L?antenna di stazione base passiva 10 pu? comprendere una struttura allungata che si estende lungo un asse longitudinale L. L?antenna di stazione base passiva 10 include un radome 12 e un primo cappuccio di estremit? superiore 14. L?antenna di stazione base passiva 10 include anche un cappuccio di estremit? inferiore 16 che include una pluralit? di porte RF 18 (FIGG. 3A-3B) montate al suo interno. Le porte RF 18 sono collegate a radio esterne (non mostrate) che sono collegate agli array di elementi radianti dell?antenna di stazione base passiva 10. L?antenna di stazione base passiva 10 ? tipicamente montata in una configurazione verticale (cio?, l?asse longitudinale L pu? essere generalmente perpendicolare ad un piano definito dall?orizzonte quando l?antenna di stazione base passiva 10 ? montata per il normale funzionamento).

[0042] La profondit? della porzione superiore 22 dell?antenna di stazione base passiva 10 ? meno della porzione inferiore 20 dell?antenna di stazione base passiva 10. Il lato posteriore della porzione superiore 22 dell?antenna di stazione base passiva 10 ? incassato. Ci? consente al modulo di antenna attiva 100 di essere spinto o fatto scorrere in posizione e fissato al lato posteriore superiore dell?antenna di stazione base passiva 10. La porzione inferiore 20 dell?antenna di stazione base passiva 10 include un secondo cappuccio di estremit? superiore 24.

[0043] La FIG. 3A ? una vista prospettica posteriore dell?antenna di stazione base passiva 10 con il modulo di antenna attiva 100 completamente integrato al suo interno. La FIG. 3B ? una vista frontale in prospettiva in ombra dell?antenna di stazione base passiva 10 con il modulo di antenna attiva 100 integrato al suo interno che illustra schematicamente gli array lineari di elementi radianti inclusi nell?antenna di stazione base passiva 10. Come mostrato nella FIG. 3B, l?antenna di stazione base passiva 10 include uno o pi? riflettori 26. Vari componenti dell?antenna passiva 10 possono essere montati dietro la porzione inferiore del riflettore 26, come unit? di inclinazione elettroniche remote, trasformatori di fase, diplexer, controller e simili (non mostrato). Una coppia di array lineari 30-1, 30-2 di elementi radianti di banda bassa 32, 34 e quattro array lineari da 40-1 a 40-4 di elementi radianti di banda media 42, 44 sono montati per estendersi anteriormente dal riflettore 26. Gli elementi radianti di banda bassa 32, 34 possono comprendere elementi radianti a dipolo incrociato inclinati di -45?/+45? che sono configurati per trasmettere e ricevere segnali RF in tutto o in parte nell?intervallo di frequenza 617-960 MHz. Gli elementi radianti di banda bassa 34 differiscono dagli elementi radianti di banda bassa 32 in quanto hanno steli di alimentazione inclinati in modo che il modulo di antenna attiva 100 possa adattarsi tra i due array lineari di banda bassa 30-1, 30-2.

[0044] Gli elementi radianti di banda media 42, 44 possono anche comprendere elementi radianti a dipolo incrociato inclinati di -45?/+45? che sono configurati per trasmettere e ricevere segnali RF in tutta o parte dell?intervallo di frequenza 1427-2690 MHz. Nella forma di realizzazione illustrata, gli array lineari di banda media esterni 40-1 e 40-4 includono elementi radianti di banda media 42 che sono configurati per trasmettere e ricevere segnali RF nell?intervallo di frequenza 1695-2690 MHz (o in alternativa nell?intervallo di frequenza 1427-2690 MHz), mentre gli array lineari di banda media interni 40-2 e 40-3 includono elementi radianti di banda media 44 configurati per trasmettere e ricevere segnali RF nell?intero intervallo di frequenza 1427-2690 MHz. Gli elementi radianti del modulo di antenna attiva 100 non sono mostrati nella FIG. 3B per semplificare il disegno.

[0045] Le antenne di stazioni base passive che sono progettate per l?uso con moduli di antenna attiva integrati sono discusse in dettaglio nella domanda di brevetto statunitense numero di serie 17/209,562 (?la domanda '562?), il cui intero contenuto ? incorporato nel presente documento per riferimento. L?antenna di stazione base passiva 10 e il modulo di antenna attiva 100 possono avere progettazioni meccaniche di qualsiasi delle antenne di stazione base passive e dei moduli di antenna attiva descritti nella domanda '562 sopra citata.

[0046] La FIG. 4 ? una vista prospettica schematica esplosa del modulo di antenna attiva 100. Come mostrato nella FIG. 4, la porzione pi? indietro del modulo di antenna attiva 100 ? l?alloggiamento 110 avente alette di calore 112. L?alloggiamento 110 pu? comprendere un telaio metallico e le alette di calore 112 possono essere formate solidali con l?alloggiamento 110. La superficie di fondo dell?alloggiamento 110 e le alette di calore fungono da dissipatore di calore. Strutture di diffusione di calore (non mostrate) come camere di vapore, tubi di calore o qualsiasi altro materiale, struttura o assieme ad alta conduttivit? termica possono anche essere montati nelle regioni adiacenti di alloggiamento 110 dove si verifica un?elevata densit? di calore durante il funzionamento del dispositivo. Le strutture di diffusione di calore possono facilitare la diffusione di calore da una piccola area (ad esempio, l?area dietro i circuiti attivi nello strato di circuito attivo 120) a un?area molto pi? ampia in modo che il calore possa essere scaricato dal modulo di antenna attiva 100 attraverso le alette di calore 112.

[0047] Uno ?strato di circuito attivo? 120 ? montato anteriormente alle strutture di diffusione di calore. Lo strato di circuito attivo 120 pu? comprendere una struttura di scheda a circuito stampato 122 (non visibile nella FIG.

4, ma mostrato nelle FIGG. 5 e 6-7) e uno schermo EMI 124 che copre e protegge la struttura di scheda a circuito stampato 122. La struttura di scheda a circuito stampato 122 pu? includere pi? schede a circuito stampato che hanno processori nonch? componenti di circuiti di banda base e RF montati al di sopra come array di porte programmabili sul campo, amplificatori, oscillatori, interruttori, circolatori, convertitori in salita, convertitori in discesa e simili. Lo schermo EMI 124 pu? comprendere una struttura metallica (ad esempio, alluminio) che pu? essere formata, ad esempio, per pressofusione. Lo schermo EMI 124 protegge i circuiti e le linee di trasmissione nello strato di circuito attivo 120 dalle radiazioni RF da fonti esterne e impedisce all?energia RF irradiata dallo strato di circuito attivo 120 di colpire altri circuiti/elementi nel modulo di antenna attiva 100 o antenna passiva 10. Le connessioni elettriche possono estendersi attraverso lo schermo EMI 124 per facilitare la connessione di elementi di circuito nello strato di circuito attivo 120 allo strato di filtro 170. Lo strato di circuito attivo 120 sar? descritto in maggior dettaglio di seguito con riferimento alle FIGG. 5 e 6-7. Vari processori e componenti di circuito di banda base/RF possono generare quantit? significative di calore. Fornendo camere di vapore o altre strutture di diffusione di calore direttamente dietro i circuiti di generazione di calore pi? alta dello strato di circuito attivo 120, il calore generato da tali circuiti pu? essere sfiatato in modo pi? efficiente dal modulo di antenna attiva 100.

[0048] Uno strato di filtro 170 ? montato anteriormente allo strato di circuito attivo 120. Lo strato di filtro 170 include una pluralit? di filtri RF 174. I filtri RF 174 possono essere formati come banchi di filtri 172 che includono ciascuno una pluralit? di filtri RF 174 che condividono un alloggiamento comune. Nella forma di realizzazione illustrata, ? previsto un totale di quattro banchi di filtri 172 che includono ciascuno otto filtri RF 174 che sono formati in un alloggiamento comune. Ciascun filtro RF 174 pu? comprendere un filtro passabanda a cavit? risonante che ? configurato per far passare segnali RF nella banda di frequenza operativa del modulo di antenna attiva 100. I filtri 174 sono montati direttamente sullo schermo EMI 124.

[0049] Uno strato di antenna 180 ? previsto anteriormente allo strato di filtro 170. Lo strato di antenna 180 pu? includere un riflettore 182 e una pluralit? di elementi radianti 184. Il riflettore 182 pu? comprendere, ad esempio, un foglio metallico o una superficie selettiva di frequenza che ? progettato per riflettere l?energia RF nell?intervallo di frequenza operativa degli elementi radianti 184 del modulo di antenna attiva 100. Gli elementi radianti 184 possono comprendere, per esempio, elementi radianti a dipolo incrociato inclinati di -45?/+45? che sono configurati per trasmettere e ricevere segnali RF nell?intervallo di frequenza operativa del modulo di antenna attivo 100. Questo intervallo di frequenza operativa pu?, ad esempio, comprendere tutta o una porzione dell?intervallo di frequenza 3,1-4,2 GHz o tutta o una porzione dell?intervallo di frequenza 5,1-5,8 GHz. In una forma di realizzazione esemplificativa, l?intervallo di frequenza operativa pu? essere la banda di frequenza di 3,4-3,8 GHz. Gli elementi radianti 184 possono essere disposti in una pluralit? di file e colonne. Nella forma di realizzazione illustrata, sono fornite un totale di otto colonne aventi dodici elementi radianti 184 ciascuna. Come verr? spiegato di seguito, la met? superiore e inferiore di ciascuna colonna sono alimentate da differenti ricetrasmettitori in modo che il modulo di antenna attiva 100 operi come due array separati di otto colonne 186-1, 186-2 di elementi radianti 184 che sono impilati lungo l?asse del modulo di antenna attiva 100. Di conseguenza, il modulo di antenna attiva 100 include effettivamente sedici colonne di elementi radianti 184 (vale a dire due array 186 con otto colonne ciascuno, dove ciascuna colonna include sei elementi radianti 184). Poich? gli elementi radianti 184 sono elementi radianti a doppia polarizzazione, ci? significa che il modulo di antenna attiva 100 ha effettivamente trentadue colonne di radiatori che possono trasmettere o ricevere simultaneamente segnali RF.

[0050] Un radome interno 190 copre e protegge lo strato di antenna 180. Un radome esterno 192 copre il radome interno 190. La funzione e il funzionamento dei radome interni ed esterni 190, 192 sono descritti in maggior dettaglio nell?applicazione ?562 sopra citata.

[0051] La FIG. 5 ? un diagramma schematico della struttura di scheda a circuito stampato 122 dello strato di circuito attivo 120, dello strato di filtro 170 e dello strato di antenna 180. Come mostrato nella FIG. 5, la struttura di scheda a circuito stampato 122 include una scheda a circuito stampato di interfaccia ottica ("PCB") 130, una scheda a circuito stampato di front haul digitale 132, una coppia di schede a circuito stampato RF front end 134-1, 134-2 e una coppia di schede a circuito stampato di alimentazione 138-1, 138-2. Ciascuna scheda a circuito stampato front end RF 134 pu? avere una pluralit? di schede a circuito stampato 136 di amplificatori di potenza (?PA?) RF montate al di sopra. Ciascuna scheda a circuito stampato PA RF 136 supporta quattro canali RF, e quindi ? fornito un totale di otto schede a circuito stampato RF 136 per supportare trentadue canali che sono accoppiati alle rispettive trentadue colonne di radiatori discusse sopra. Lo strato di circuito attivo 120 pu? inoltre includere una barra di alimentazione o altro bus di alimentazione 126. Il bus di alimentazione pu? collegarsi a ciascuna scheda a circuito stampato di alimentazione 138 e alla scheda a circuito stampato di front haul digitale 132.

[0052] La scheda a circuito stampato di front haul digitale 132 pu? essere montata al centro del dissipatore di calore e pu? essere posizionata direttamente su una prima delle camere di vapore. La prima e la seconda scheda a circuito stampato di front end RF 134-1, 134-2 possono essere montate su entrambi i lati della scheda a circuito stampato di front haul digitale 132, e possono similmente essere montate direttamente sulla rispettiva seconda e terza camera di vapore. Quattro schede a circuito stampato PA RF 136 sono montate su ciascuna scheda a circuito stampato front end RF 134 e possono essere saldate o inserite a pressione sulle superfici frontali delle schede a circuito stampato front end RF 134. La scheda a circuito stampato front haul digitale 132 e le prime e le seconde schede a circuito stampato front end RF 134 possono essere formate utilizzando schede a circuito stampato convenzionali a basso costo formate utilizzando FR4 o simili. Le schede a circuito stampato PA RF 136 possono essere formate utilizzando materiali dielettrici che hanno basse perdite di inserzione per segnali RF.

[0053] Lo strato di filtro 170 include i banchi 172 sopra descritti di filtri a cavit? risonante 174. Sono forniti un totale di trentadue filtri a cavit? risonante 174, con ciascun filtro a cavit? risonante 174 accoppiato a una rispettiva delle catene di trasmissione/ricezione sulle schede a circuito stampato PA RF 136. Come notato sopra, i filtri 174 possono essere montati direttamente sullo schermo EMI 124 che copre e protegge le schede a circuito stampato dello strato di circuito attivo 120.

[0054] Il primo e il secondo filtro a cavit? risonante 174 sono accoppiati a ciascuna delle sedici colonne di elementi radianti 184, dove il primo filtro a cavit? risonante 174 ? accoppiato ai radiatori inclinati di -45? degli elementi radianti 184 nella colonna, e il secondo filtro a cavit? risonante 174 ? accoppiato ai radiatori inclinati di 45? degli elementi radianti 184 nella colonna.

[0055] Le FIGG. 6 e 7 sono viste schematiche frontale e laterale, rispettivamente, della struttura di scheda a circuito stampato 122 dello strato di circuito attivo 120. Come mostrato nella FIG. 6, una coppia di moduli di connettore ottico 140-1, 140-2 sono forniti sulla scheda a circuito stampato di interfaccia ottica 130. Ciascun modulo di connettore ottico 140 pu? avere la stessa progettazione, con due moduli di connettore ottico 140 forniti per raddoppiare la capacit? e/ o per fornire ridondanza. Ciascun modulo di connettore ottico 140 ? un dispositivo bidirezionale che include un connettore in fibra ottica, un convertitore ottico-elettrico integrato che converte i dati digitali ottici di banda base ricevuti sui moduli di connettore 140 in un flusso di dati di banda base elettrico e un convertitore elettrico-ottico integrato che converte un flusso di dati di banda base elettrico che viene ricevuto dalla scheda a circuito stampato di front haul digitale 132 in segnali ottici digitali.

[0056] Un assieme di cavi ad alta velocit? 142 collega il primo e il secondo connettore ottico 140 a un FPGA principale 144 che ? montato sulla scheda a circuito stampato di front haul digitale 132. L?FPGA principale 144 pu? eseguire varie funzioni, tra cui l?elaborazione O-RAN e la formazione di fascio digitale. L?FPGA principale 144 ? collegato a quattro FPGA secondari 146 che sono montati sulle schede a circuito stampato front end RF 134 (sono forniti due FPGA secondari 146 per scheda a circuito stampato front end RF 134). I connettori scheda-scheda ad alta velocit? 148 vengono utilizzati per collegare l?FPGA principale 144 a ciascuno degli FPGA secondari 146. Ciascun FPGA secondario 146 pu? eseguire un?elaborazione aggiuntiva.

[0057] Ciascun FPGA secondario 146 ? collegato a una coppia di ricetrasmettitori RF 150. Quattro ricetrasmettitori RF 150 sono posizionati su ciascuna delle schede a circuito stampato front end RF 134, con ciascun ricetrasmettitore RF 150 associato a una rispettiva una delle schede a circuito stampato PA RF 136. Ciascun FPGA secondario ? 146 accoppiato ai suoi due ricetrasmettitori RF 150 associati da una coppia di percorsi di trasmissione JESD 152.

[0058] Ciascun ricetrasmettitore RF 150 include un convertitore digitale-analogico, un modulatore I/Q (incluso un oscillatore locale) che, per i segnali di collegamento discendente, converte un flusso di dati digitali di ingresso in quattro segnali RF. I ricetrasmettitori RF 150 includono analogamente un convertitore analogico-digitale e un demodulatore I/Q che demodulano quattro segnali di collegamento ascendente RF e convertono i dati demodulati in un flusso di dati digitali. Pertanto, ciascun ricetrasmettitore RF 150 comprende il front end di quattro catene di trasmissione/ricezione. Ciascuna scheda a circuito stampato PA RF 136 include il back end di quattro catene di trasmissione/ricezione, inclusi filtri, amplificatori ad alta potenza, amplificatori a basso rumore, circuiti di predistorsione dell?amplificatore e commutazione del percorso di trasmissione/ricezione. Pertanto, gli otto ricetrasmettitori RF 150 e le otto schede a circuito stampato PA RF 136 formano insieme trentadue catene di trasmissione/ricezione. L?uscita di ciascuna catena di trasmissione/ricezione pu? essere accoppiata a uno dei rispettivi filtri 174 nello strato di filtro 170.

[0059] La FIG. 7 ? una vista laterale schematica della struttura di scheda a circuito stampato 122 dello strato di circuito attivo 120. Come mostrato nella FIG. 7, la scheda a circuito stampato di front haul digitale 132 pu? essere spostata posteriormente rispetto alle due schede a circuito stampato front end RF 134 in modo che i connettori schedascheda ad alta velocit? 148 possano essere utilizzati per collegare ciascuna scheda a circuito stampato front end RF 134 alla scheda a circuito stampato front haul digitale 132. La FIG. 7 illustra anche l?assieme di cavi ad alta velocit? 142 che collega i connettori ottici 140-1, 140-2 alla scheda a circuito stampato di front haul digitale 132.

[0060] La FIG. 8 ? un diagramma a blocchi schematico di moduli dell?FPGA principale 144 e di moduli di un primo FPGA 146-1 degli FPGA secondari 146, della FIG. 6, secondo forme di realizzazione della presente invenzione. La presente invenzione non ? tuttavia limitata agli FPGA. Piuttosto, gli FPGA sono un esempio di processori che possono includere i moduli mostrati nella FIG. 8. In alcune forme di realizzazione, i circuiti integrati specifici per l?applicazione (?ASIC?) o altri processori possono includere i moduli che sono mostrati nella FIG. 8. I moduli mostrati nella FIG. 8 possono quindi essere inclusi nei processori FPGA o nei processori non FPGA.

[0061] Come mostrato nella FIG. 8, l?FPGA principale 144 include un modulo Ethernet-plus-1588 810 e un modulo O-RAN 820, ciascuno utilizzato per comunicazioni sia di collegamento discendente che di collegamento ascendente. Specificamente, il modulo O-RAN 820 controlla i flussi di dati sia di collegamento discendente che di collegamento ascendente. Allo stesso modo, l?FPGA principale 144 include un modulo di sincronizzazione 830 che ? accoppiato al modulo Ethernet-plus-1588 810 e che pu? servire l?intero sistema, sia in direzione di collegamento discendente che di collegamento ascendente. L?FPGA principale 144 ha anche moduli solo di collegamento discendente, incluso un modulo di formazione di fascio 851, un modulo di compressione I/Q 852 e un modulo di dispositivo di tramatura 853. Inoltre, l?FPGA principale 144 ha moduli solo di collegamento ascendente, incluso un modulo di dispositivo di detramatura 881, un modulo di decompressione I/Q 882, un modulo di formazione di fascio 883, un modulo PRACH 884 e un modulo di segnale di riferimento sonoro (?SRS?) 885.

[0062] Poich? il modulo O-RAN 820 pu? essere un?interfaccia di front haul O-RAN dell?FPGA principale 144, ciascuno dei moduli di solo collegamento discendente dell?FPGA principale 144 pu? essere indicato nel presente documento come ?parte di un?interfaccia post-O-RAN? dell?FPGA principale 144. L?interfaccia post-O-RAN ? configurata per analizzare pacchetti, inclusi (i) pacchetti di piano utente e (ii) pacchetti di piano di controllo, che vengono ricevuti dall?interfaccia di front haul O-RAN per fornire una pluralit? di flussi di dati di uscita in un dominio di frequenza. I pacchetti di piano di controllo che vengono ricevuti dall?interfaccia di front haul O-RAN possono essere basati su informazioni di piano di controllo generate da una stazione base (operante nel dominio della frequenza) del modulo di antenna attiva 100. Inoltre, ciascuno dei moduli di solo collegamento ascendente dell?FPGA principale 144 possono essere indicati nel presente documento come parte di un??interfaccia pre-O-RAN? dell?FPGA principale 144. L?interfaccia pre-O-RAN ? configurata per generare pacchetti, inclusi pacchetti di piano utente, utilizzando i dati ricevuti attraverso un protocollo di collegamento ascendente dagli FPGA secondari 146 per fornire dati di piano utente di collegamento ascendente all?interfaccia di front haul O-RAN.

[0063] L?FPGA principale 144 pu? sempre ricevere tutti i simboli dagli FPGA secondari 146, inclusi quelli in cui non sono pianificati utenti mobili. Sebbene l?FPGA principale 144 non possa scartare alcun dato, pu? ritrasmettere all?unit? di banda base solo i simboli/dati che sono esplicitamente richiesti dall?unit? di banda base tramite messaggi di piano di controllo.

[0064] Il modulo Ethernet-plus-1588 810 ? accoppiato a un collegamento Ethernet bidirezionale 842, che pu? essere implementato, ad esempio, come un assieme di cavi ad alta velocit? 142 (FIG. 6). L?FPGA principale 144 ? configurato per ricevere un flusso di dati di ingresso tramite il collegamento Ethernet 842. Ad esempio, il flusso di dati di ingresso pu? essere un flusso di dati di banda base elettrico che ? stato convertito dai dati di banda base digitali ottici ricevuti sul/sui modulo/i di connettore ottico 140 (FIG. 6) da un?unit? di banda base che si trova nel fondo di una torre che supporta un modulo di antenna attiva 100 (FIG. 4). Il flusso di dati di ingresso pu? includere (i) dati di piano utente, (ii) dati di piano di controllo (ad esempio, informazioni di pianificazione, informazioni di formazione di fascio) e (iii) dati di piano di sincronizzazione (per il modulo di sincronizzazione 830).

[0065] In base al flusso di dati di ingresso, il modulo Ethernet-plus-1588 810 (a) riconosce i pacchetti aventi un protocollo O-RAN, (b) separa i dati di piano di sincronizzazione dai dati di piano di controllo e dai dati di piano utente, (c) riformatta i pacchetti di piano utente e i pacchetti di piano di controllo per la consegna al modulo O-RAN 820, e (d) emette pacchetti di dati di collegamento discendente (ad esempio, i pacchetti di piano utente e i pacchetti di piano di controllo riformattati) al modulo O-RAN 820. Inoltre, la porzione ?1588? del modulo Ethernetplus-1588 810 emette informazioni di temporizzazione/sincronizzazione di orologio (ad esempio, di/in base ai dati di piano di sincronizzazione) al modulo di sincronizzazione 830. Il modulo di sincronizzazione 830 emette informazioni di temporizzazione che assicurano che i flussi di dati emessi dall?FPGA principale 144 arrivino ai rispettivi FPGA secondari 146 allo stesso tempo. In alcune forme di realizzazione, il modulo di sincronizzazione 830 pu? fornire la sincronizzazione per l?intero sistema, inclusi l?FPGA principale 144 e l?FPGA secondario 146, sia in direzione di collegamento discendente che di collegamento ascendente.

[0066] Il modulo O-RAN 820 fornisce i dati estratti dai pacchetti di dati di collegamento discendente (ad esempio, il piano utente) al modulo di formazione di fascio 851. Questi dati che sono immessi nel modulo di formazione di fascio 851 comprendono dati I/Q nel dominio della frequenza. Il modulo di formazione di fascio 851 riceve anche pesi di formazione di fascio di collegamento discendente dal modulo O-RAN 820. Ad esempio, il modulo O-RAN 820 pu? inviare un peso di formazione di fascio differente per ciascun canale RF (ad esempio, vettori di peso differenti per ciascun possibile flusso di dati pianificato su stesso slot di tempo e risorsa di frequenza). Il modulo di formazione di fascio 851 applica quindi, nel dominio della frequenza, i pesi di formazione di fascio di collegamento discendente a differenti canali RF del modulo di antenna attiva 100 (ad esempio, i dati nel dominio della frequenza sono suddivisi in trentadue sottocomponenti che corrispondono a trentadue catene di trasmissione/ricezione, e i pesi di formazione di fascio generati dal modulo O-RAN 820 sono applicati alle trentadue sottocomponenti). Differenti utenti mobili possono essere serviti dal modulo di antenna attiva 100 allo stesso tempo (ad esempio, riutilizzando risorse tempo-frequenza) o in differenti rispettivi intervalli di tempo, e differenti rispettivi pesi di formazione di fascio di collegamento discendente possono essere applicati per gli utenti differenti.

[0067] Il modulo di formazione di fascio 851 emette dati al modulo di compressione I/Q 852, che comprime i dati nel dominio della frequenza. Ad esempio, il modulo di formazione di fascio 851 pu? emettere dati a cui ha applicato i pesi di formazione di fascio di collegamento discendente, e il modulo di compressione I/Q 852 pu? comprimere tali dati pesati con formazione di fascio. Il modulo di compressione I/Q 852 invia i dati compressi al modulo di dispositivo di tramatura 853.

[0068] Il modulo di dispositivo di tramatura 853, che pu? comprendere uno strato di trasporto e uno strato fisico, invia rispettivi flussi di dati agli FPGA secondari 146. Di conseguenza, il modulo di dispositivo di tramatura 853 emette un primo flusso di dati al primo FPGA secondario 146-1, un secondo flusso di dati a un secondo FPGA secondario 146-2 e un ennesimo flusso di dati a un ennesimo FPGA secondario 146-N. In alcune forme di realizzazione, il modulo di dispositivo di tramatura 853 pu? comprendere, ad esempio, uno strato Ethernet o uno strato fisico ad alta velocit? punto-punto personalizzato.

[0069] Ciascun FPGA secondario 146 include moduli di collegamento discendente e moduli di collegamento ascendente. I moduli di collegamento discendente includono un modulo di dispositivo di detramatura 861, un modulo di decompressione I/Q 862, un modulo di calibrazione 863, un modulo di basso strato fisico (?PHY?) 864, un modulo di convertitore in salita/digitale front end (?DUC/DFE?) 865 e un modulo di controllo in tempo reale (?RT?) 866.

[0070] Il modulo di dispositivo di detramatura 861 detrama i pacchetti di dati che sono ricevuti nel flusso di dati dall?FPGA principale 144. Ad esempio, il modulo di dispositivo di detramatura 861 pu? separare (i) i dati I/Q del flusso di dati da (ii) informazioni di piano di controllo del flusso di dati. Il modulo di dispositivo di detramatura 861 emette i dati I/Q e le informazioni di piano di controllo al modulo di decompressione I/Q 862 e al modulo di controllo RT 866, rispettivamente.

[0071] Il modulo di controllo RT 866 pu? capire dalle informazioni di piano di controllo che l?elaborazione PRACH sar? necessaria per una trasmissione PRACH che arriver?. Le informazioni di piano di controllo possono essere parte dell?overhead del flusso di dati.

[0072] Il modulo di decompressione I/Q 862 decomprime i dati I/Q che riceve dal modulo di dispositivo di detramatura 861. Il modulo di decompressione I/Q 862 invia quindi i dati I/Q decompressi al modulo di calibrazione 863, che applica parametri di calibrazione dell?antenna ai dati I/Q nel dominio della frequenza. Tali parametri possono compensare le differenze di ampiezza e ritardo di fase tra differenti percorsi di trasmissione RF.

[0073] Il modulo di basso PHY 864 riceve i dati I/Q calibrati nel dominio della frequenza dal modulo di calibrazione 863 e trasforma i dati calibrati dal dominio della frequenza nel dominio del tempo. Ad esempio, il modulo di basso PHY 864 pu? essere configurato per eseguire una trasformata di Fourier veloce inversa ("IFFT") sui dati I/Q calibrati. Inoltre, il modulo di basso PHY 864 aggiunge un prefisso ciclico ("CP"), che pu? risparmiare larghezza di banda poich? viene aggiunto dall?FPGA secondario 146 nel dominio del tempo anzich? trasmesso nel dominio della frequenza dall?FPGA principale 144 all?FPGA secondario 146.

[0074] Il modulo DUC/DFE 865 riceve dati nel dominio del tempo dal modulo di basso PHY 864. Ad esempio, la porzione DFE del modulo DUC/DFE 865 pu? includere uno o pi? interpolatori che aumentano la velocit? dei dati dei dati di dominio del tempo. In alcune forme di realizzazione, la porzione DFE, che pu? essere all?interno o all?esterno dell?FPGA secondario 146, pu? includere un convertitore digitale-analogico (?DAC?) e pu? eseguire (i) predistorsione digitale (?DPD?) e /o (ii) riduzione del fattore di cresta (?CFR?) per garantire che i livelli di potenza siano appropriati per un livello di efficienza desiderato.

[0075] Inoltre, la porzione DUC del modulo DUC/DFE 865 pu? includere un filtro di canale e pu? aumentare la frequenza di campionamento dei dati nel dominio del tempo. Ad esempio, la presenza di pi? portanti (ad esempio, a causa di molteplici celle) pu? richiedere una maggiore frequenza di campionamento. In alcune forme di realizzazione, lo stesso modulo DUC/DFE 865 pu? ricevere uscite da molteplici moduli di basso-PHY 864 di rispettivi flussi di dati di collegamento discendente. Il modulo DUC/DFE 865 emette i suoi dati convertiti a una pluralit? di canali RF del modulo di antenna attiva 100, dove i canali sono accoppiati a rispettive colonne di radiatori del modulo di antenna attiva 100. Inoltre, in alcune forme di realizzazione, il modulo di basso PHY 864 pu? consumare qualsiasi dato del piano di controllo rimanente del protocollo di collegamento discendente tra l?FPGA principale 144 e l?FPGA secondario 146, e quindi nessun dato del piano di controllo del protocollo di collegamento discendente pu? essere trasmesso dal modulo di basso PHY 864 al modulo DUC/DFE 865.

[0076] I moduli di collegamento ascendente degli FPGA secondari 146 includono un modulo DFE/di convertitore in discesa digitale (?DDC?) 871, un modulo di basso PHY 872, un modulo di calibrazione 873, un modulo di compressione I/Q 874, un modulo di elaborazione PRACH 875 e un modulo dispositivo di tramatura 876. Alcuni di questi moduli di collegamento ascendente possono svolgere funzioni inverse rispetto ai corrispondenti moduli di collegamento discendente degli FPGA secondari 146.

[0077] Ad esempio, il modulo DFE/DDC 871 pu? ridurre la frequenza di campionamento e la velocit? di dati dei dati ricevuti tramite elementi radianti 184 (FIG. 4) del modulo di antenna attiva 100 e pu? applicare il filtraggio di canale richiesto. Il modulo di basso PHY 872 pu? essere configurato per eseguire la rimozione di CP e una FFT per trasformare i dati nel dominio del tempo dal modulo DFE/DDC 871 in dati nel dominio della frequenza. Inoltre, il modulo di compressione I/Q 874 pu? comprimere dati nel dominio della frequenza e il modulo di dispositivo di tramatura 876 pu? combinare dati I/Q compressi dal modulo di compressione I/Q 874 con un?uscita del modulo di elaborazione PRACH 875.

[0078] Il modulo DUC/DFE 865 e il modulo DFE/DDC 871 non sono limitati a una particolare architettura di convertitore in salita/convertitore in discesa. Piuttosto, questi moduli possono essere configurati per eseguire, ad esempio, conversione RF diretta, frequenza intermedia zero ("IF") o uscita IF da un DAC e conversione di IF in RF. Inoltre, questi moduli possono essere implementati con ricetrasmettitori esterni aventi interfaccia JESD o con qualsiasi altra architettura radio.

[0079] Il modulo di dispositivo di detramatura 881 dell?FPGA principale 144 comprende uno strato di trasporto e uno strato fisico ed ? configurato per ricevere dati di collegamento ascendente dal modulo di dispositivo di tramatura 876. In alcune forme di realizzazione, il modulo di dispositivo di detramatura 881 pu? comprendere, ad esempio, uno strato Ethernet o uno strato fisico ad alta velocit? punto-punto personalizzato. Il modulo di dispositivo di detramatura 881 emette i dati di collegamento ascendente al modulo di decompressione I/Q 882, che decomprime i dati di collegamento ascendente ed emette dati I/Q decompressi al modulo di formazione di fascio 883. Il modulo di formazione di fascio 883 pu? applicare pesi di formazione di fascio di collegamento ascendente che sono ricevuti dal modulo O-RAN 820 ai dati I/Q decompressi nel dominio della frequenza.

[0080] In alcune forme di realizzazione, il modulo PRACH 884 pu? identificare i dati di formazione di fascio e I/Q di un canale PRACH dal modulo di decompressione 882. Inoltre, il modulo SRS 885 pu? estrarre informazioni SRS dal modulo di decompressione I/Q 882.

[0081] Il modulo di formazione di fascio 883, il modulo PRACH 884 e il modulo SRS 885 forniscono ciascuno le proprie uscite al modulo O-RAN 820. Il modulo O-RAN 820 fornisce quindi la sua uscita al modulo Ethernet-plus-1588 810, che fornisce la sua uscita al collegamento Ethernet bidirezionale 842. Questa uscita pu? comprendere un flusso di dati elettrico di banda base che viene quindi convertito in segnali ottici digitali da uno o pi? moduli di connettore ottico 140 accoppiati al collegamento Ethernet 842. Il modulo O-RAN 820 pu? eseguire l?elaborazione di tutte le informazioni RT, come i dati di piano utente e i dati di piano di controllo. Ad esempio, le informazioni di piano di controllo possono includere la pianificazione nel dominio del tempo/della frequenza, la formazione di fascio, TDD, la configurazione PRACH e/o i parametri di compressione dei dati che possono essere elaborati dal modulo O-RAN 820.

[0082] Di conseguenza, le funzioni di elaborazione possono essere divise tra l?FPGA principale 144 e gli FPGA secondari 146. Nella FIG. 8, questa divisione nella funzionalit? di elaborazione ? indicata da una linea immaginaria 855 che si estende tra l?FPGA principale 144 e gli FPGA secondari 146. Secondo altre forme di realizzazione, tuttavia, la linea 855 pu? essere spostata a destra per incorporare pi? moduli nell?FPGA principale 144. Ad esempio, nella forma di realizzazione mostrata nella FIG. 11, che verr? descritta in dettaglio in seguito, la linea 855 ? a destra dei moduli di basso PHY 864, 872.

[0083] In ancora ulteriori forme di realizzazione, singoli moduli possono essere incorporati nell?FPGA principale 144 senza incorporare anche moduli intermedi mostrati nella FIG. 8. Ad esempio, i moduli di calibrazione 863, 873 possono essere incorporati nell?FPGA principale 144, mantenendo il modulo di dispositivo di detramatura 861, il modulo di decompressione I/Q 862, il modulo di controllo RT 866, il modulo di compressione I/Q 874, il modulo PRACH 875 e il modulo di dispositivo di tramatura 876 negli FPGA secondari 146.

[0084] La FIG. 9A ? un diagramma di flusso delle operazioni corrispondenti ai moduli di collegamento discendente della FIG. 8. Le operazioni includono la fornitura (Blocco 910) di una pluralit? di flussi di dati di collegamento discendente nel dominio della frequenza. Ad esempio, il modulo di dispositivo di tramatura 853 dell?FPGA principale 144 pu? fornire i flussi di dati di collegamento discendente agli FPGA secondari 146, rispettivamente, dopo che l?FPGA principale 144 usa il suo modulo di formazione di fascio 851 per applicare pesi di formazione di fascio di collegamento discendente.

[0085] I dati dei flussi di dati del collegamento discendente possono essere trasformati (Blocco 920) dal dominio della frequenza nel dominio del tempo. Ad esempio, i moduli di basso PHY 864 degli FPGA secondari 146 possono eseguire IFFT sui rispettivi flussi di dati di collegamento discendente. In altre forme di realizzazione, come la forma di realizzazione mostrata nella FIG. 11, la trasformazione (Blocco 920) dal dominio della frequenza nel dominio del tempo pu? essere eseguita dall?FPGA principale 144 piuttosto che dagli FPGA secondari 146.

[0086] Inoltre, gli FPGA secondari 146 possono elaborare (Blocco 930) i dati nel dominio del tempo, ad esempio utilizzando il modulo DUC/DFE 865 per aumentare la velocit? dei dati e/o la frequenza di campionamento dei dati nel dominio del tempo. Di conseguenza, le operazioni mostrate nella FIG. 9A corrispondono ad almeno un modulo dell?FPGA principale 144 e ad almeno un modulo degli FPGA secondari 146.

[0087] La FIG. 9B ? un diagramma di flusso delle operazioni corrispondenti ai moduli di collegamento ascendente della FIG. 8. Le operazioni includono la fornitura (Blocco 940) di flussi di dati di collegamento ascendente nel dominio del tempo. Ad esempio, gli FPGA secondari 146 possono ricevere flussi di dati di collegamento ascendente tramite elementi radianti 184 (FIG. 4) del modulo di antenna attiva 100.

[0088] Le operazioni includono anche la trasformazione (Blocco 950) dei dati dei flussi di dati di collegamento ascendente dal dominio del tempo nel dominio della frequenza. Ad esempio, il modulo di basso PHY 872 di ciascun FPGA secondario 146 pu? eseguire una FFT su un rispettivo flusso di dati di collegamento ascendente. In altre forme di realizzazione, come la forma di realizzazione mostrata nella FIG. 11, la trasformazione (Blocco 950) dal dominio del tempo nel dominio della frequenza pu? essere eseguita dall?FPGA principale 144 piuttosto che dagli FPGA secondari 146.

[0089] Inoltre, l?FPGA principale 144 pu? elaborare (Blocco 960) i dati nel dominio del tempo, ad esempio utilizzando il modulo di formazione di fascio 883 per applicare, nel dominio della frequenza, pesi di formazione di fascio di collegamento ascendente ai dati I/Q dei flussi di dati di collegamento ascendente. In alcune forme di realizzazione, l?elaborazione dei dati nel dominio della frequenza pu? includere inoltre l?utilizzo del modulo di decompressione I/Q 882, del modulo PRACH 884 e/o del modulo SRS 885 dell?FPGA principale 144.

[0090] La FIG. 10A ? un diagramma a blocchi schematico di un?intestazione H-D di un flusso di dati di collegamento discendente che ? emesso dall?FPGA principale 144 della FIG.

8 al primo FPGA 146-1 degli FPGA secondari 146 della FIG. 8. Ciascun flusso di dati di collegamento discendente che l?FPGA principale 144 emette pu? avere una rispettiva intestazione H-D, che pu? includere informazioni di piano di controllo che sono inviate a un rispettivo FPGA 146 secondario. Ad esempio, le informazioni di piano di controllo possono comprendere informazioni di temporizzazione, come informazioni di simbolo 1001, informazioni di slot 1002, numero di trama 1004 di una trama radio e/o numero di sottotrama 1003 della trama radio.

[0091] In alcune forme di realizzazione, le informazioni di piano di controllo possono comprendere informazioni riguardanti un?occasione PRACH, come le informazioni di slot 1005, un numero di sottotrama 1006 e/o un numero di trama 1007 per l?occasione PRACH. Inoltre, le informazioni di piano di controllo possono comprendere informazioni PRACH di sfasamento di tempo 1008, informazioni PRACH di lunghezza CP 1010, informazioni di blocco di risorsa fisica ("PRB") PRACH 1011, informazioni PRACH di sfasamento di frequenza 1012 e/o informazioni valide per l?occasione PRACH 1013. Altre informazioni di piano di controllo nell?intestazione H-D possono includere informazioni di compressione di dati 1014, informazioni di riserva RT 1015 e/o informazioni di calibrazione 1016.

[0092] L?intestazione H-D pu?, in alcune forme di realizzazione, essere la parola n. 0 di una trasmissione di collegamento discendente avente una configurazione di spaziatura di sottoportante di 30 kHz (?SCS?). Ad esempio, in una trasmissione con punti di frequenza da 0 a 4.096, i punti di frequenza da 0 a 3.275 possono comprendere dati e una sezione di guardia (ad esempio banda di guardia) che comprende uno spazio vuoto tra i punti di frequenza da 3.275 e 4.096 pu? fornire spazio per l?intestazione H-D e spazio per requisiti di temporizzazione rilassati.

[0093] La FIG. 10B ? un diagramma a blocchi schematico dei dati utente (ad esempio, del piano utente) del flusso di dati di collegamento discendente della FIG. 10A, dove le FIGG. 10A e 10B illustrano collettivamente un protocollo per comunicazioni di collegamento discendente dall?FPGA principale 144 agli FPGA secondari 146. In particolare, la FIG. 10B illustra un caso d?uso di esempio specifico in cui il flusso di dati di collegamento discendente comprende (i) la numerologia 5G specifica 1 (SCS di 30 kHz), (ii) una larghezza di banda di portante di 100 MHz, (iii) due portanti componenti differenti (C0, C1), e (iv) otto flussi di dati per otto differenti percorsi di antenna gestiti dal primo FPGA 146-1 degli FPGA secondari 146.

[0094] I dati utente possono includere dati I/Q per ciascuno dei punti di frequenza da 0 a 3.275. Inoltre, ciascun punto di frequenza pu? comprendere due parole della trasmissione di collegamento discendente. Ad esempio, il punto di frequenza 0 pu? includere la parola n. 1 e la parola n. 2 della trasmissione. Ciascuna parola pu? comprendere 256 bit. La parola n. 1 pu? includere dati C0 Q, C0 I per ciascuno degli otto canali RF del modulo di antenna attiva 100. Analogamente, la parola n. 2 pu? includere dati C1 Q, C1 I per ciascuno degli otto canali. Nel caso d?uso del presente esempio, vengono utilizzate due parole per ciascun punto di frequenza poich? due differenti portanti componenti C0, C1 vengono trasferite per otto differenti percorsi di antenna. Questo modello pu? essere continuato attraverso il punto di frequenza 3.275, che pu? includere la parola n. 6.551 avente dati C0 Q, C0 I per ciascuno degli otto canali e la parola n. 6.552 avente dati C1 Q, C1 I per ciascuno degli otto canali. Facendo nuovamente riferimento alla FIG. 8, dopo aver ricevuto il flusso di dati di collegamento discendente dall?FPGA principale 144, il basso PHY 864 dell?FPGA secondario 146 pu? convertire ciascuno dei punti di frequenza da 0 a 3.275 nel dominio del tempo.

[0095] La FIG. 10B illustra un esempio basato sulla numerologia 5G specifica 1 e una larghezza di banda di portante di 100 MHz. La presente invenzione, tuttavia, non ? limitata n? a una larghezza di banda di portante di 100 MHz n? a una SCS di 30 kHz. Di conseguenza, il modulo di antenna attiva 100 pu? utilizzare un protocollo di collegamento discendente tra l?FPGA principale 144 e gli FPGA secondari 146 che ha una larghezza di banda di portante differente da 100 MHz e/o una SCS differente da 30 kHz. Un protocollo di collegamento discendente comprendente sia informazioni di piano di controllo che dati di piano utente per la trasmissione agli FPGA secondari 146 pu? quindi essere utilizzato per qualsiasi numerologia definita da 5G.

[0096] Se la larghezza di banda di portante (ad esempio 100 MHz), che ? proporzionale al numero di parole in una trasmissione, cambia, allora cambier? anche il numero di sottoportanti. Inoltre, un cambiamento in SCS comporter? un cambiamento di temporizzazione (ad esempio, spaziatura dei simboli).

[0097] La FIG. 10C ? un diagramma a blocchi schematico di un?intestazione H-U di un flusso di dati di collegamento ascendente che ? immesso dal primo FPGA 146-1 degli FPGA secondari 146 della FIG. 8 all?FPGA principale 144 della FIG. 8. Come con i flussi di dati di collegamento discendente, ciascun flusso di dati di collegamento ascendente pu?, in alcune forme di realizzazione, essere una trasmissione avente una configurazione SCS di 30 kHz. Ciascuno degli FPGA secondari 146 pu? fornire un rispettivo flusso di dati di collegamento ascendente avente una rispettiva intestazione H-U all?FPGA principale 144.

[0098] Ad esempio, ciascun flusso di dati di collegamento ascendente pu? includere dalla parola n. 0 alla parola n. 6.830, dove l?intestazione H-U pu? essere la parola n. 0. L?intestazione H-U pu? comprendere informazioni di temporizzazione, come informazioni di simbolo 1021, informazioni di slot 1022, un numero di trama 1024 di una trama radio e/o un numero di sottotrama 1023 della trama radio. Inoltre, l?intestazione H-U pu? comprendere informazioni PRACH, come informazioni di simbolo PRACH 1025, informazioni di slot PRACH 1026, un numero di sottotrama PRACH 1027, un numero di trama PRACH 1028 e/o informazioni valide occasionali PRACH 1029.

[0099] In alcune forme di realizzazione, l?intestazione H-U pu? comprendere ulteriori informazioni 1030-1032. Inoltre, l?intestazione H-U pu?, in alcune forme di realizzazione, includere informazioni di compressione dei dati che non sono mostrate nella FIG. 10C.

[00100] Sebbene le intestazioni H-U, H-D facciano parte di un protocollo basato su pacchetti, il protocollo pu? generare un flusso di dati semplice, quasi continuo e quasi sincrono. Ad esempio, l?interfaccia post-O-RAN del processore principale 144 pu? sempre inviare flussi di dati ai processori secondari 146, anche se nessun dato ? disponibile dall?interfaccia di front haul O-RAN del processore principale 144. In questo caso, valori fittizi ?zero? vengono inviati ai processori secondari 146 per l?elaborazione (ad esempio, per l?esecuzione di una IFFT sui valori) dal basso PHY 864. Di conseguenza, inviando i valori fittizi, il processore principale 144 pu? continuare a inviare i flussi di dati quando l?interfaccia di front haul O-RAN non emette dati all?interfaccia post-O-RAN. Ad esempio, il dispositivo di tramatura 853 dell?interfaccia post-O-RAN pu? generare e trasmettere i valori fittizi quando l?interfaccia di front haul O-RAN non ha dati da trasmettere, in modo tale che il dispositivo di tramatura 853 fornisca un flusso di dati quasi continuo al dispositivo di detramatura 861 di un FPGA secondario 146.

[00101] Inoltre, poich? le informazioni di pianificazione possono essere elaborate nell?FPGA principale 144, i collegamenti tra l?FPGA principale 144 e gli FPGA secondari 146 possono essere quasi sincroni. Inoltre, le intestazioni H-U, H-D possono essere implementate in una guardia di tempo e frequenza di un sistema di multiplexing a divisione di frequenza ortogonale (?OFDM?) per inviare informazioni di controllo RT (cio? informazioni di piano di controllo).

[00102] Utilizzando la divisione interna della presente invenzione (tra l?FPGA principale 144 e gli FPGA secondari 146) dell?elaborazione insieme al protocollo della presente invenzione, il modulo di antenna attiva 100 pu? sfruttare i punti di frequenza inutilizzati in una modulazione OFDM (ad esempio, in una sua guardia di frequenza) ed evitare la trasmissione di zeri corrispondenti ai punti di frequenza non utilizzati. Ad esempio, poich? le risorse di tempo di inattivit?/frequenza nella sezione di guardia (ad esempio, banda di guardia) di una trasmissione potrebbero non essere pianificate, l?implementazione del protocollo pu? essere semplificata e il sovraccarico del protocollo pu? essere ridotto. Inoltre, ? possibile aggiungere un prefisso ciclico nel dominio del tempo, fornendo cos? un ulteriore spazio vuoto di tempo tra simboli consecutivi. La differenza tra la capacit? richiesta nel dominio del tempo rispetto al dominio della frequenza pu? essere la larghezza di banda massima disponibile per l?overhead dei dati di controllo.

[00103] La FIG. 10D ? un diagramma a blocchi schematico dei dati utente (ad esempio, del piano utente) del flusso di dati di collegamento ascendente della FIG. 10C. In particolare, la FIG. 10D illustra un caso d?uso di esempio specifico in cui il flusso di dati di collegamento ascendente comprende (i) la numerologia 5G specifica 1 (SCS di 30 kHz), (ii) una larghezza di banda di portante di 100 MHz, (iii) due portanti componenti differenti (C0, C1), e (iv) otto flussi di dati per otto differenti percorsi di antenna gestiti dal primo FPGA 146-1 degli FPGA secondari 146.

[00104] Ad esempio, ciascun flusso di dati di collegamento ascendente include dati di canale condiviso di collegamento ascendente fisico ("PUSCH") aventi punti di frequenza da 0 a 3.275. Il punto di frequenza 0 pu? includere la parola n. 1 e la parola n. 2 della trasmissione di collegamento ascendente, dove la parola n. 1 pu? includere i dati C0 Q, C0 I per ciascuno degli otto canali RF del modulo di antenna attiva 100 e la parola n. 2 pu? includere i dati C1 Q, C1 I (dove C0 e C1 si riferiscono a due differenti portanti componenti) per ciascuno degli otto canali. Questo modello pu? essere continuato attraverso il punto di frequenza 3.275, che pu? includere la parola n.

6.551 avente dati C0 Q, C0 I per ciascuno degli otto canali e la parola n. 6.552 avente dati C1 Q, C1 I per ciascuno degli otto canali.

[00105] Sebbene la FIG. 10D illustri un esempio che si basa sulla numerologia 5G specifica 1 e su una larghezza di banda di portante di 100 MHz, la presente invenzione non ? limitata n? a una larghezza di banda di portante di 100 MHz n? a una SCS di 30 kHz. Di conseguenza, il modulo di antenna attiva 100 pu? utilizzare un protocollo di collegamento ascendente tra gli FPGA secondari 146 e l?FPGA principale 144 che ha una larghezza di banda di portante differente da 100 MHz e/o una SCS differente da 30 kHz. Un protocollo di collegamento ascendente comprendente sia le informazioni di piano di controllo che i dati di piano utente per la trasmissione dagli FPGA secondari 146 all?FPGA principale 144 pu? quindi essere utilizzato per qualsiasi numerologia definita da 5G.

[00106] La FIG. 10E ? un diagramma a blocchi schematico dei dati PRACH (ad esempio, per l?accesso casuale a preambolo breve) del flusso di dati di collegamento ascendente della FIG. 10C, dove le FIGG. 10C-10E illustrano collettivamente un protocollo per comunicazioni di collegamento ascendente dagli FPGA secondari 146 all?FPGA principale 144. Ad esempio, i dati PRACH possono includere 139 punti di frequenza PRACH, che possono comprendere dalla parola n. 6.553 alla parola n.

6.830 della trasmissione di collegamento ascendente. Ad esempio, il punto di frequenza PRACH 0 pu? comprendere la parola n. 6.553 e la parola n. 6.554, dove la parola n. 6.553 pu? includere dati C0 Q, C0 I per ciascuno degli otto canali RF del modulo di antenna attiva 100 e la parola n. 6.554 pu? includere dati C1 Q, C1 I per ciascuno degli otto canali. Questo modello pu? essere continuato al punto di frequenza PRACH 138, che pu? includere la parola n. 6.829 avente dati C0 Q, C0 I per ciascuno degli otto canali e la parola n.

6.830 avente dati C1 Q, C1 I per ciascuno degli otto canali.

[00107] In alcune forme di realizzazione, un piano utente e un piano di controllo dei protocolli di collegamento discendente e collegamento ascendente per le trasmissioni tra l?FPGA principale 144 e gli FPGA secondari 146 possono essere differenti da un piano utente e un piano di controllo del modulo O-RAN 820. Ad esempio, i dati di piano utente e le informazioni di piano di controllo del protocollo di collegamento discendente/collegamento ascendente possono differire da quelli del modulo O-RAN 820.

[00108] La FIG. 11 ? un diagramma a blocchi schematico di moduli dell?FPGA principale 144, e di moduli di un primo degli FPGA secondari 146 della FIG. 6, secondo forme di realizzazione della presente invenzione. Per semplicit? di illustrazione, solo un FPGA secondario 146 ? mostrato nella FIG. 11. Altri degli FPGA secondari 146, tuttavia, possono avere la stessa disposizione di moduli al loro interno.

[00109] Come mostrato nella FIG. 11, l?FPGA principale 144 pu? includere il modulo di basso PHY 864 nel suo percorso di collegamento discendente e il modulo di basso PHY 872 nel suo percorso di collegamento ascendente. Ad esempio, l?FPGA principale 144 pu? utilizzare il basso PHY 864 per trasformare i dati dal dominio della frequenza nel dominio del tempo. Al contrario, l?FPGA principale 144 pu? utilizzare il basso PHY 872 per trasformare i dati dal dominio del tempo nel dominio della frequenza. Inoltre, il modulo di dispositivo di tramatura 853 dell?FPGA principale 144 pu? inviare dati nel dominio del tempo che sono emessi dal basso PHY 864 al modulo DUC/DFE 865 dell?FPGA secondario 146 per ulteriore elaborazione. Il modulo di dispositivo di detramatura 881 dell?FPGA principale 144 pu? allo stesso modo ricevere un flusso di dati di collegamento ascendente nel dominio del tempo dal DFE/DDC 871 dell?FPGA secondario 146 e pu? inviare dati al basso PHY 872.

[00110] La trasformazione nel dominio del tempo da parte dell?FPGA principale 144 per un flusso di dati di collegamento discendente segue l?elaborazione che esegue l?FPGA principale 144 (ad esempio, utilizzando il suo modulo di formazione di fascio 851 (FIG. 8)) su un flusso di dati di ingresso per fornire una pluralit? di flussi di dati nel dominio della frequenza. Di conseguenza, l?FPGA principale 144 pu? trasformare i flussi di dati nel dominio della frequenza in rispettivi flussi di dati nel dominio del tempo che l?FPGA principale 144 emette tramite il suo modulo di dispositivo di tramatura 853 a una pluralit? di FPGA secondari 146, rispettivamente. Gli FPGA secondari 146 possono quindi utilizzare i loro moduli DUC/DFE 865 per eseguire un?ulteriore elaborazione sui rispettivi flussi di dati nel dominio del tempo.

[00111] La trasformazione nel dominio della frequenza da parte dell?FPGA principale 144 per un flusso di dati di collegamento ascendente segue l?elaborazione che esegue l?FPGA secondario 146 utilizzando il suo modulo DFE/DDC 871 nel dominio del tempo. Inoltre, l?FPGA principale 144 pu? eseguire un?ulteriore elaborazione (ad esempio, utilizzando il suo modulo di formazione di fascio 883 (FIG. 8)) nel dominio della frequenza prima di emettere il flusso di dati a un?unit? di banda base tramite un collegamento Ethernet 842 (FIG. 8). In particolare, l?FPGA principale 144 pu? trasformare ed elaborare ulteriormente ciascuno di una pluralit? di flussi di dati che riceve tramite il suo modulo di dispositivo di detramatura 881 da una pluralit? di FPGA secondari 146, rispettivamente.

[00112] In alcune forme di realizzazione, un modulo di antenna attiva 100 che divide la funzionalit? di elaborazione tra l?FPGA principale 144 e gli FPGA secondari 146 come indicato dalla posizione della linea immaginaria 855 mostrata nella FIG. 11 potrebbe non richiedere un?intestazione H (FIG. 10A e 10C) per le trasmissioni tra l?FPGA principale 144 e gli FPGA secondari 146. Specificamente, la quantit? di informazioni di piano di controllo utilizzata quando la linea 855 ? nella posizione mostrata nella FIG. 11 pu? essere ridotto rispetto a quando la linea 855 ? nella posizione mostrata nella FIG. 8. Ad esempio, quando l?FPGA principale 144 della FIG. 11 include il modulo di decompressione I/Q 862 (FIG. 8), il modulo di compressione I/Q 874 (FIG. 8), i moduli di calibrazione 863, 873 e i moduli di basso PHY 864, 872, potrebbe non essere pi? necessaria la comunicazione delle informazioni di calibrazione 1016 (FIG. 10A), delle informazioni di compressione 1014 (FIG. 10A) e delle informazioni di temporizzazione tra l?FPGA principale 144 e gli FPGA secondari 146.

[00113] Le antenne secondo le forme di realizzazione della presente invenzione possono fornire una serie di vantaggi. Ad esempio, facendo riferimento alla FIG. 8, la divisione delle funzioni/risorse di elaborazione tra l?FPGA principale 144 e gli FPGA secondari 146 riduce i requisiti di elaborazione per l?FPGA principali 144, consentendo cos? all?FPGA principale 144 di essere pi? piccolo, il che pu? ridurre i costi e consentire una migliore dissipazione del calore. Questa divisione pu? anche rilassare i requisiti di temporizzazione. Di conseguenza, le informazioni di piano di controllo possono essere comunicate tra l?FPGA principale 144 e gli FPGA secondari 146 in spazi vuoti che sono forniti da sezioni di guardia (in frequenza e tempo) nelle trasmissioni di collegamento discendente e collegamento ascendente.

[00114] Le forme di realizzazione della presente invenzione sono state descritte sopra facendo riferimento ai disegni allegati, in cui sono mostrate le forme di realizzazione dell?invenzione. Tuttavia, questa invenzione pu? essere realizzata in molte forme differenti e non dovr? essere interpretata come limitata alle forme di realizzazione esposte nella presente. Piuttosto, queste forme di realizzazione vengono fornite in modo che questa descrizione sia accurata e completa, e trasmetta pienamente l?ambito dell?invenzione agli esperti nella tecnica. Numeri uguali si riferiscono a elementi uguali ovunque.

[00115] Si comprender? che, sebbene i termini primo, secondo, eccetera, possano essere usati nella presente per descrivere vari elementi, questi elementi non dovranno essere limitati da questi termini. Questi termini vengono usati soltanto per distinguere un elemento dall?altro. Per esempio, un primo elemento pu? essere definito come un secondo elemento e, analogamente, un secondo elemento pu? essere definito come un primo elemento, senza discostarsi dall?ambito della presente invenzione. Come usato nella presente, il termine ?e/o? comprende una qualsiasi delle e tutte le combinazioni di uno o pi? degli elementi elencati associati.

[00116] Si comprender? che quando ? indicato come ?su? un altro elemento, un elemento pu? essere direttamente sull?altro elemento oppure possono anche essere presenti elementi contingenti. Per contro, quando un elemento viene indicato come ?direttamente su? un altro elemento, non sono presenti elementi contingenti. Si comprender? anche che quando ? indicato come ?collegato? o ?accoppiato? a un altro elemento, un elemento pu? essere direttamente collegato o accoppiato all?altro elemento oppure possono essere presenti elementi contingenti. Per contro, quando un elemento ? indicato come ?direttamente connesso? o ?direttamente accoppiato? a un altro elemento, non sono presenti elementi interposti. Altri termini usati per descrivere la relazione tra gli elementi dovranno essere interpretati in modo analogo (vale a dire ?tra? in contrapposizione a ?direttamente tra?, ?adiacente? in contrapposizione a ?direttamente adiacente?, eccetera).

[00117] Termini relativi come ?al di sotto? o ?al di sopra? oppure ?superiore? o ?inferiore? od ?orizzontale? o ?verticale? possono essere usati qui per descrivere una relazione di un elemento, uno strato o una regione con un altro elemento, un altro strato o un?altra regione come illustrato nelle figure. Si comprender? che questi termini sono destinati a comprendere orientamenti differenti del dispositivo oltre all?orientamento rappresentato nelle figure.

[00118] La terminologia usata nel presente documento ha lo scopo di descrivere solo le forme di realizzazione particolari e non intende limitare l?invenzione. Come usate nel presente documento, le forme singolari ?uno/una?, ?un?, e ?il/lo/la? sono destinate a includere anche le forme plurali, salvo altrimenti indicato esplicitamente dal contesto. Si comprender? inoltre che i termini ?comprende?, ?comprendente?, ?include? e/o ?includente?, quando usati nella presente, specificano la presenza di caratteristiche, operazioni, elementi e/o componenti dichiarati, ma non precludono la presenza o l?aggiunta di una o pi? altre caratteristiche, operazioni, elementi, componenti e/o loro gruppi.

[00119] Gli aspetti e gli elementi di tutte le forme di realizzazione descritte sopra possono essere combinati in qualsiasi modo e/o in qualsiasi combinazione con gli aspetti o gli elementi di altre forme di realizzazione per fornire una pluralit? di forme di realizzazione aggiuntive.

Gli aspetti preferiti della presente descrizione possono essere riepilogati come segue:

1. Un?antenna attiva comprendente:

un processore principale comprendente un?interfaccia di front haul O-RAN e un?interfaccia post-O-RAN che ? accoppiata a un?uscita dell?interfaccia di front haul O-RAN, l?interfaccia post-O-RAN essendo configurata per analizzare pacchetti di piano utente e pacchetti di piano di controllo ricevuti dall?interfaccia di front haul O-RAN per fornire una pluralit? di flussi di dati di uscita in un dominio di frequenza; e

una pluralit? di processori secondari che sono configurati per ricevere i flussi di dati di uscita, rispettivamente, dal processore principale e per trasformare i dati dei flussi di dati di uscita dal dominio della frequenza in un dominio del tempo.

2. L?antenna attiva di uno qualsiasi degli aspetti precedenti, in particolare l?aspetto 1, in cui l?interfaccia post-O-RAN del processore principale ? ulteriormente configurata per applicare una pluralit? di pesi di formazione di fascio nel dominio della frequenza.

3. L?antenna attiva di uno qualsiasi degli aspetti precedenti, in particolare l?aspetto 2, in cui l?interfaccia post-O-RAN del processore principale ? ulteriormente configurata per comprimere dati pesati con formazione di fascio.

4. L?antenna attiva di uno qualsiasi degli aspetti precedenti, in particolare l?aspetto 1, in cui l?interfaccia di front haul O-RAN del processore principale ? configurata per ricevere un flusso di dati di ingresso tramite un collegamento Ethernet e per emettere pacchetti di piano utente e pacchetti di piano di controllo all?interfaccia post-O-RAN del processore principale in base al flusso di dati di ingresso.

5. L?antenna attiva di uno qualsiasi degli aspetti precedenti, in particolare l?aspetto 4, comprendente inoltre un connettore ottico che ? accoppiato tra il collegamento Ethernet e un?unit? di banda base.

6. L?antenna attiva di uno qualsiasi degli aspetti precedenti, in particolare l?aspetto 1,

in cui i dati dei flussi di dati di uscita comprendono dati di piano utente di un protocollo per comunicazioni di collegamento discendente dal processore principale ai processori secondari,

in cui i flussi di dati di uscita comprendono inoltre informazioni di piano di controllo del protocollo, e

in cui i processori secondari sono ulteriormente configurati per separare i dati di piano utente del protocollo dalle informazioni di piano di controllo del protocollo.

7. L?antenna attiva di uno qualsiasi degli aspetti precedenti, in particolare l?aspetto 6, in cui i processori secondari sono ulteriormente configurati per:

decomprimere i dati di piano utente del protocollo; e applicare i parametri di calibrazione dell?antenna ai dati di piano utente del protocollo nel

dominio della frequenza.

8. L?antenna attiva di uno qualsiasi degli aspetti precedenti, in particolare l?aspetto 1, in cui l?interfaccia post-O-RAN del processore principale ? ulteriormente configurata per applicare parametri di calibrazione dell?antenna nel dominio della frequenza.

9. L?antenna attiva di uno qualsiasi degli aspetti precedenti, in particolare l?aspetto 1,

in cui il processore principale comprende un array di porte programmabili sul campo principale (FPGA), e

in cui i processori secondari comprendono una pluralit? di FPGA secondari, rispettivamente, che sono accoppiati all?FPGA principale.

10. L?antenna attiva di uno qualsiasi degli aspetti precedenti, in particolare l?aspetto 1, comprendente inoltre un array di elementi radianti,

in cui il processore principale e i processori secondari sono su un lato posteriore dell?array di elementi radianti.

11. L?antenna attiva di uno qualsiasi degli aspetti precedenti, in particolare l?aspetto 1, in cui il processore principale comprende inoltre un?interfaccia pre-O-RAN che ? accoppiata a un ingresso dell?interfaccia di front haul O-RAN, l?interfaccia di pre-O-RAN essendo configurata per generare pacchetti di piano utente utilizzando dati ricevuti dai processori secondari attraverso un protocollo per comunicazioni di collegamento ascendente dai processori secondari al processore principale.

12. L?antenna attiva di uno qualsiasi degli aspetti precedenti, in particolare l?aspetto 1, in cui l?interfaccia post-O-RAN del processore principale ? ulteriormente configurata per continuare a inviare i flussi di dati di uscita ai processori secondari quando nessun dato ? disponibile dall?interfaccia di front haul O-RAN del processore principale.

13. L?antenna attiva di uno qualsiasi degli aspetti precedenti, in particolare l?aspetto 12, in cui i flussi di dati di uscita comprendono valori fittizi quando nessun dato ? disponibile dall?interfaccia di front haul O-RAN del processore principale.

14. L?antenna attiva di uno qualsiasi degli aspetti precedenti, in particolare l?aspetto 13, in cui i valori fittizi sono tutti zeri.

15. Un?antenna attiva comprendente:

un processore principale comprendente un?interfaccia di front haul O-RAN e un?interfaccia post-O-RAN che ? accoppiata ad un?uscita dell?interfaccia di front haul O-RAN; e

una pluralit? di processori secondari,

in cui il processore principale ? configurato per emettere una pluralit? di flussi di dati ai processori secondari, rispettivamente, ciascuno dei flussi di dati comprendendo un?intestazione che include informazioni di piano di controllo.

16. L?antenna attiva di uno qualsiasi degli aspetti precedenti, in particolare l?aspetto 15, in cui le informazioni di piano di controllo comprendono informazioni di temporizzazione.

17. L?antenna attiva di uno qualsiasi degli aspetti precedenti, in particolare l?aspetto 16, in cui le informazioni di temporizzazione comprendono un numero di trama di una trama radio, informazioni di simbolo e informazioni di slot.

18. L?antenna attiva di uno qualsiasi degli aspetti precedenti, in particolare l?aspetto 15, in cui le informazioni di piano di controllo comprendono informazioni di compressione dei dati.

19. L?antenna attiva di uno qualsiasi degli aspetti precedenti, in particolare l?aspetto 15, in cui le informazioni di piano di controllo comprendono informazioni di canale di accesso casuale fisico (PRACH).

20. L?antenna attiva di uno qualsiasi degli aspetti precedenti, in particolare l?aspetto 19, in cui le informazioni PRACH comprendono informazioni di slot PRACH.

21. L?antenna attiva di uno qualsiasi degli aspetti precedenti, in particolare l?aspetto 19, in cui le informazioni PRACH comprendono informazioni di frequenza PRACH.

22. L?antenna attiva di uno qualsiasi degli aspetti precedenti, in particolare l?aspetto 15,

in cui ciascuno dei flussi di dati comprende una sezione di guardia, e

in cui l?intestazione che include le informazioni di piano di controllo ? nella sezione di guardia.

23. L?antenna attiva di uno qualsiasi degli aspetti precedenti, in particolare l?aspetto 15,

in cui i flussi di dati comprendono rispettivi flussi di dati di collegamento discendente, e

in cui il processore principale ? inoltre configurato per ricevere una pluralit? di flussi di dati di collegamento ascendente dai processori secondari, rispettivamente, ciascuno dei flussi di dati di collegamento ascendente comprendendo dati di piano utente e un?intestazione.

24. L?antenna attiva di uno qualsiasi degli aspetti precedenti, in particolare l?aspetto 23, in cui ciascuno dei flussi di dati di collegamento ascendente comprende inoltre dati di canale di accesso casuale fisico (PRACH).

25. L?antenna attiva di uno qualsiasi degli aspetti precedenti, in particolare l?aspetto 15, in cui ciascuno dei flussi di dati comprende inoltre dati I/Q per una pluralit? di canali a radiofrequenza (RF).

26. L?antenna attiva di uno qualsiasi degli aspetti precedenti, in particolare l?aspetto 25,

in cui l?intestazione che include le informazioni di piano di controllo ? in una prima parola di un primo dei flussi di dati, e

in cui un primo punto di frequenza del primo dei flussi di dati comprende dati I/Q in una seconda parola del primo dei flussi di dati.

27. L?antenna attiva di uno qualsiasi degli aspetti precedenti, in particolare l?aspetto 26, in cui la prima parola dell?intestazione ha un primo numero di bit pari a un secondo numero di bit della seconda parola che ha i dati I/Q al suo interno.

28. L?antenna attiva di uno qualsiasi degli aspetti precedenti, in particolare l?aspetto 15, in cui l?intestazione che include le informazioni di piano di controllo ? parte di un protocollo basato su pacchetti che include anche dati I/Q.

29. L?antenna attiva di uno qualsiasi degli aspetti precedenti, in particolare l?aspetto 15,

in cui ciascuno dei flussi di dati comprende una pluralit? di punti di frequenza,

in cui un primo gruppo dei punti di frequenza comprende l?intestazione che include le informazioni di piano di controllo, e

in cui un secondo gruppo dei punti di frequenza comprende dati I/Q.

Claims (13)

RIVENDICAZIONI:

1. Un?antenna attiva comprendente:

un processore principale comprendente un?interfaccia di front haul O-RAN e un?interfaccia post-O-RAN che ? accoppiata a un?uscita dell?interfaccia di front haul O-RAN, l?interfaccia post-O-RAN essendo configurata per analizzare pacchetti di piano utente e pacchetti di piano di controllo ricevuti dall?interfaccia di front haul O-RAN per fornire una pluralit? di flussi di dati di uscita in un dominio di frequenza; e

una pluralit? di processori secondari che sono configurati per ricevere i flussi di dati di uscita, rispettivamente, dal processore principale e per trasformare i dati dei flussi di dati di uscita dal dominio della frequenza in un dominio del tempo.

2. Antenna attiva della Rivendicazione 1, in cui l?interfaccia post-O-RAN del processore principale ? ulteriormente configurata per applicare una pluralit? di pesi di formazione di fascio nel dominio della frequenza, in cui preferibilmente l?interfaccia post-O-RAN del processore principale ? ulteriormente configurata per comprimere dati pesati con formazione di fascio.

3. Antenna attiva della Rivendicazione 1 o della Rivendicazione 2, in cui l?interfaccia di front haul O-RAN del processore principale ? configurata per ricevere un flusso di dati di ingresso tramite un collegamento Ethernet e per emettere pacchetti di piano utente e pacchetti di piano di controllo all?interfaccia post-O-RAN del processore principale in base al flusso di dati di ingresso, e comprendente inoltre preferibilmente un connettore ottico che ? accoppiato tra il collegamento Ethernet e un?unit? di banda base.

4. Antenna attiva di qualsiasi delle Rivendicazioni da 1 a 3,

in cui i dati dei flussi di dati di uscita comprendono dati di piano utente di un protocollo per comunicazioni di collegamento discendente dal processore principale ai processori secondari,

in cui i flussi di dati di uscita comprendono inoltre informazioni di piano di controllo del protocollo, e in cui i processori secondari sono ulteriormente configurati per separare i dati di piano utente del protocollo dalle informazioni di piano di controllo del protocollo, in cui i processori secondari sono preferibilmente ulteriormente configurati per:

decomprimere i dati di piano utente del protocollo; e applicare i parametri di calibrazione dell?antenna ai dati di piano utente del protocollo nel dominio della frequenza.

5. Antenna attiva di una qualsiasi delle Rivendicazioni da 1 a 4, in cui l?interfaccia post-O-RAN del processore principale ? ulteriormente configurata per applicare parametri di calibrazione di antenna nel dominio della frequenza, e in cui preferibilmente il processore principale comprende un array di porte programmabili sul campo (FPGA) principale, e

in cui i processori secondari comprendono una pluralit? di FPGA secondari, rispettivamente, che sono accoppiati all?FPGA principale.

6. Antenna attiva di una qualsiasi delle Rivendicazioni da 1 a 5, comprendente inoltre un array di elementi radianti, in cui il processore principale e i processori secondari si trovano su un lato posteriore dell?array di elementi radianti, e in cui il processore principale comprende inoltre preferibilmente un?interfaccia pre-O-RAN che ? accoppiata a un ingresso dell?interfaccia di front haul O-RAN, l?interfaccia pre-O-RAN essendo configurata per generare pacchetti di piano utente utilizzando dati ricevuti dai processori secondari attraverso un protocollo per comunicazioni di collegamento ascendente dai processori secondari al processore principale.

7. Antenna attiva di una qualsiasi delle Rivendicazioni da 1 a 6, in cui l?interfaccia post-O-RAN del processore principale ? ulteriormente configurata per continuare a inviare i flussi di dati di uscita ai processori secondari quando nessun dato ? disponibile dall?interfaccia di front haul O-RAN del processore principale, e in cui preferibilmente i flussi di dati di uscita comprendono valori fittizi quando nessun dato ? disponibile dall?interfaccia di front haul O-RAN del processore principale, e in cui ancora pi? preferibilmente i valori fittizi sono tutti zero.

8. Un?antenna attiva comprendente:

un processore principale comprendente un?interfaccia di front haul O-RAN e un?interfaccia post-O-RAN che ? accoppiata ad un?uscita dell?interfaccia di front haul O-RAN; e

una pluralit? di processori secondari,

in cui il processore principale ? configurato per emettere una pluralit? di flussi di dati ai processori secondari, rispettivamente, ciascuno dei flussi di dati comprendendo un?intestazione che include informazioni di piano di controllo.

9. Antenna attiva della Rivendicazione 8, in cui le informazioni di piano di controllo comprendono uno o pi? tra:

a) informazioni di temporizzazione;

b) informazioni di compressione di dati; e

c)informazioni di canale di accesso casuale fisico (PRACH);

in cui preferibilmente le informazioni di temporizzazione comprendono un numero di trama di una trama radio, informazioni di simbolo e informazioni di slot, e/o in cui le informazioni PRACH comprendono informazioni di slot PRACH e/o informazioni di frequenza PRACH.

10. Antenna attiva della Rivendicazione 8 o della Rivendicazione 9,

in cui ciascuno dei flussi di dati comprende una sezione di guardia, e

in cui l?intestazione che include le informazioni di piano di controllo si trova nella sezione di guardia, e/o in cui i flussi di dati preferibilmente comprendono rispettivi flussi di dati di collegamento discendente, e

in cui il processore principale ? ancora pi? preferibilmente configurato per ricevere una pluralit? di flussi di dati di collegamento ascendente dai processori secondari, rispettivamente, ciascuno dei flussi di dati di collegamento ascendente comprendendo dati di piano utente e un?intestazione, e in cui ciascuno dei flussi di dati di collegamento ascendente preferibilmente comprende inoltre dati di canale di accesso casuale fisico (PRACH).

11. Antenna attiva di una qualsiasi delle Rivendicazioni da 8 a 10, in cui ciascuno dei flussi di dati comprende inoltre dati I/Q per una pluralit? di canali a radiofrequenza (RF), e/o in cui l?intestazione che include le informazioni di piano di controllo ? in una prima parola di un primo dei flussi di dati, e

in cui un primo punto di frequenza del primo dei flussi di dati comprende dati I/Q in una seconda parola del primo dei flussi di dati, e in cui preferibilmente la prima parola dell?intestazione ha un primo numero di bit che ? pari a un secondo numero di bit della seconda parola che ha i dati I/Q al suo interno.

12. Antenna attiva di una qualsiasi delle Rivendicazioni da 8 a 11, in cui l?intestazione che include le informazioni di piano di controllo ? parte di un protocollo basato su pacchetti che include anche dati I/Q.

13. Antenna attiva di qualsiasi delle Rivendicazioni da 8 a 12,

in cui ciascuno dei flussi di dati comprende una pluralit? di punti di frequenza,

in cui un primo gruppo dei punti di frequenza comprende l?intestazione che include le informazioni di piano di controllo, e

in cui un secondo gruppo dei punti di frequenza comprende dati I/Q.